KR20130069731A - 박막 트랜지스터 기판 - Google Patents

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KR20130069731A
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Abstract

드레인 전극(25d)은, 제 1 도전막(25dp)과, 제 1 도전막(25dp) 상층에 형성된 알루미늄으로 이루어진 제 2 도전막(25dq)이 적층된 구성을 가짐과 동시에, 제 2 도전막(25dq)이 제 1 콘택트 홀(27a)과 이간됨으로써, 양자 사이에 제 1 콘택트 홀(27a)과 연통하는 틈새부(28a)가 형성되고, 화소전극(29)은, 드레인 전극(25d) 중 제 2 도전막(25dq)과는 접촉하지 않도록 형성된다.

Description

박막 트랜지스터 기판{THIN FILM TRANSISTOR SUBSTRATE}
본 발명은, 박막 트랜지스터 및 이를 구비한 액정표시장치, 그리고 박막 트랜지스터 기판의 제조방법에 관하며, 특히, 산화물 반도체로 이루어진 반도체층을 이용한 박막 트랜지스터를 갖는 박막 트랜지스터 기판 및 액정표시장치, 그리고 박막 트랜지스터 기판의 제조방법에 관한 것이다.
액정표시장치를 구성하는 박막 트랜지스터 기판에서는, 화상의 최소단위인 각 화소의 스위칭 소자로써, 박막 트랜지스터(Thin Film Transistor, 이하 "TFT"라고도 칭함)가 이용된다. 종래, TFT로써는, 반도체층이 비정질 실리콘(amorphous silicon)으로 이루어진 것이 이용되어 왔으나, 최근, 비정질 실리콘 반도체층을 구비한 TFT 대신에, 산화물 반도체로 이루어진 반도체층을 구비한 TFT가 제안되고 있다. 이 산화물 반도체층을 구비한 TFT는, 고(高)이동도, 고신뢰성 및 저오프(off) 전류 등의 양호한 특성을 나타내므로, 활발하게 연구 개발이 이루어지고 있다.
보텀 게이트 구조의 TFT는, 일반적으로 유리기판 상에 형성된 게이트 전극과, 이 게이트 전극을 피복하도록 형성된 게이트 절연막과, 이 게이트 절연막 상에, 게이트 전극에 겹쳐지도록 형성된 반도체층과, 이 반도체층에 서로 이간(離間)하여 겹쳐지도록 게이트 절연막 상에 형성된 소스전극 및 드레인 전극을 구비하고, 이들 소스전극과 드레인 전극과의 사이에 노출된 반도체층 부분에 채널부가 구성되어 있다. 그리고, TFT는, 소스전극 및 드레인 전극 상에 형성된 층간 절연막에 의해 피복되어 있다. 층간 절연막에는 드레인 전극에 도달하는 콘택트 홀이 형성되고, 콘택트 홀의 표면이 투명 도전막으로 이루어진 화소전극에 의해 피복됨으로써, 화소전극과 드레인 전극이 전기적으로 접속되어 있다.
그런데, 드레인 전극은, 통상, 금속 박막이 복수층 적층된 구성을 갖는다. 드레인 전극의 적층구조로는, 예를 들어, 게이트 절연막측에서부터, 티타늄막으로 이루어진 제 1 도전막, 알루미늄막으로 이루어진 제 2 도전막, 및 질화 몰리부덴막으로 이루어진 제 3 도전막이 차례로 적층된 구성을 들 수 있다.
콘택트 홀 형성을 위한 에칭 시에는, 층간 절연막의 표면에서부터 드레인 전극까지 관통하도록 콘택트 홀이 형성되어 있으나, 이 에칭은, 예를 들어, 불소계 가스를 에칭 가스로써 이용한 드라이 에칭(dry etching)에 의해 행해진다. 이 때, 에칭 가스에 의해 형성된 콘택트 홀이 드레인 전극에 도달하면, 콘택트 홀이 제 3 도전막을 관통하고, 제 2 도전막(알루미늄막)이 콘택트 홀 표면에 노출한다.
콘택트 홀 표면에 노출한 알루미늄막이 에칭 가스와 접촉하면, 알루미늄막 표면에, 불화 알루미늄 막이 형성된다. 불화 알루미늄은, 저항이 크므로, 알루미늄막 표면이 고(高)저항 피막(皮膜)에 의해 피복되게 된다. 또한, 레지스트의 박리를 산소 애싱(ashing)에 의해 행하는 경우에는, 불화 알루미늄막 표면이 산화되어, 알루미늄막의 표면이, 불소를 함유한 산화 알루미늄막(즉, 부동태 피막)에 의해 피복되게 된다.
따라서, 콘택트 홀 표면에 화소전극으로써 ITO막 등을 형성하여도, ITO막과 드레인 전극과는 접촉은 하나, 드레인 전극의 화소전극과 접촉하는 부분이 불화 알루미늄의 고저항 피막이나 산화 알루미늄의 부동태(不動態) 피막 등에 의해 피복되어 있으므로, 도통(導通)불량이 생겨 품질이 열화(劣化)될 우려가 있다.
특허문헌 1에는, 액티브 매트릭스 기판에 대해, 저(低)저항 금속층과 게이트 절연층의 에칭 가스에 의해 제거 가능한 내열 금속층과의 적층체에서 소스전극 및 드레인 전극을 형성하고, 절연 게이트형 트랜지스터 중 적어도 채널부와 신호선을 보호하는 수단을 부여한 후, 그 단면(斷面)형상이 역 테이퍼(taper)형상의 감광성 수지 패턴을 이용하여, 게이트 절연층을 포함한 절연층으로의 개구부를 형성하고, 개구부 내에 노출되어 있는 저저항 금속층을 제거한 후, 감광성 수지 패턴을 리프트 오프제(lift-off agent)로써 화소전극용 도전성 박막층의 리트프 오프에 의해 화소전극의 형성을 행하는 것이 개시되어 있다.
일본 특허공개 2006-301560호 공보
그러나, 특허문헌 1에 개시한 방법에 의해 액티브 매트릭스 기판의 형성을 행하면, 콘택트 홀을 형성할 때에, 드레인 전극의 하층에 형성된 게이트 절연층이 사이드 에칭되어, 처마형상으로 될 우려가 있다. 그리고, 게이트 절연층이 사이드 에칭됨으로써, 단(段) 절단에 의해 드레인 전극과 화소전극이 도통 불량이 될 우려가 있다.
본 발명은, 박막 트랜지스터 기판에 있어서, 드레인 전극과 화소전극과의 양호한 접촉을 얻은 것을 목적으로 한다.
본 발명의 박막 트랜지스터 기판은, 기판과, 기판 상에 형성된 게이트 전극, 게이트 전극을 피복하도록 형성된 게이트 절연막, 게이트 절연막 상층에 형성되어 게이트 전극에 대향하는 위치에 채널부를 갖는 산화물 반도체막, 그리고, 산화물 반도체막 상에 채널부를 개재하고 서로 이간되어 형성된 소스전극 및 드레인 전극을 갖는 박막 트랜지스터와, 게이트 절연막 상층에 박막 트랜지스터를 피복하도록 형성되어, 드레인 전극에 도달하는 제 1 콘택트 홀을 갖는 층간 절연막과, 층간 절연막 상에 형성되어, 제 1 콘택트 홀을 개재하고 드레인 전극에 전기적으로 접속된 화소전극을 구비한 것에 있어서, 드레인 전극은, 제 1 도전막과, 제 1 도전막 상층에 형성된 알루미늄으로 이루어진 제 2 도전막이 적층된 구성을 가지며, 제 2 도전막이 제 1 콘택트 홀과 이간(離間)됨으로써 양자 사이에 제 1 콘택트 홀과 연통(連通)하는 틈새부가 형성되며, 화소전극은, 드레인 전극 중 제 2 도전막과는 접촉하지 않도록 형성되는 것을 특징으로 한다.
상기 구성에 의하면, 드레인 전극 표면에 고저항 피막이나 부동태 피막 등이 존재하지 않고, 화소전극은, 드레인 전극과, 제 2 도전막 이외의 부분(즉, 제 1 도전막 등의 부분)에서 접촉함으로써, 화소전극과 드레인 전극이 전기적으로 접속된다. 따라서, 드레인 전극 표면에 고저항 피막이나 부동태 피막 등이 존재함에 따른 화소전극과 드레인 전극과의 접촉불량이 생기는 일 없이, 화소전극과 드레인 전극과의 양호한 접촉이 얻어진다.
또, 제 2 도전막이 제 1 콘택트 홀과 이간됨으로써 양자 사이에 제 1 콘택트 홀과 연통하는 틈새부가 형성되므로, 알루미늄막으로 이루어진 제 2 도전막과 ITO막 등으로 이루어진 화소전극이 비접촉으로 형성된다. 따라서, 알루미늄막과 ITO막 등이 접촉함으로써 알루미늄막이 열화(劣化)되어 도전(導電)성능이 저하될 우려도 생기지 않는다.
본 발명의 박막 트랜지스터 기판은, 기판 상에 게이트 전극과 동일 층에 형성된 하부전극, 게이트 전극 및 하부전극을 피복하도록 형성된 게이트 절연막, 게이트 절연막 상층의 하부전극에 대향하는 위치에 형성된 산화물 반도체로 이루어진 에칭 스토퍼층, 및, 에칭 스토퍼층 상에 드레인 전극과 동일 층에 형성된 상부전극을 갖는 보조용량 소자를 추가로 구비하고, 보조용량 소자는, 에칭 스토퍼층 및 상부전극에 도달하는 제 2 콘택트 홀을 추가로 갖는 층간 절연막에 의해 피복되며, 상부전극은, 제 1 도전막과, 제 1 도전막 상층에 형성된 알루미늄으로 이루어진 제 2 도전막이 적층된 구성을 가지고, 제 2 도전막이 제 2 콘택트 홀과 이간됨으로써 양자 사이에 제 2 콘택트 홀과 연통하는 틈새부가 형성되며, 제 2 콘택트 홀 표면에는, 상부전극 중 제 2 도전막과는 접촉하지 않고 상부전극과 전기적으로 접속되도록 화소전극이 형성되는 것이 바람직하다.
상기 구성에 의하면, 상부전극 표면에 고저항 피막이나 부동태 피막 등이 존재하지 않고, 화소전극은, 상부전극과, 제 2 도전막 이외의 부분(즉, 제 1 도전막 등의 부분)에서 접촉함으로써, 화소전극과 상부전극이 전기적으로 접속된다. 따라서, 상부전극 표면에 고저항 피막이나 부동태 피막 등이 존재함에 따른 화소전극과 상부전극과의 접촉불량이 생기는 일 없이, 화소전극과 상부전극과의 양호한 접촉이 얻어진다.
또, 제 2 도전막이 제 2 콘택트 홀과 이간됨으로써 양자 사이에 제 2 콘택트 홀과 연통하는 틈새부가 형성되므로, 알루미늄막으로 이루어진 제 2 도전막과 ITO막 등으로 이루어진 화소전극이 비접촉으로 형성된다. 따라서, 알루미늄막과 ITO막 등이 접촉함으로써 알루미늄막이 열화되어 도전(導電)성능이 저하될 우려도 생기지 않는다.
본 발명의 박막 트랜지스터 기판은, 제 1 도전막이 고융점(高融點) 금속막으로 형성되어도 된다. 고융점 금속막으로는, 예를 들어, 티타늄(Ti)막, 몰리부덴(Mo)막, 탄탈(Ta)막, 텅스텐(W)막, 크롬(Cr)막, 니켈(Ni)막 등의 금속막이나, 이들 금속의 합금으로 이루어진 금속막 등을 들 수 있다.
본 발명의 박막 트랜지스터 기판은, 드레인 전극이, 제 1 도전막 및 제 2 도전막에 추가로, 제 2 도전막 상층에 제 3 도전막이 형성된 구성을 가져도 된다.
또, 본 발명의 박막 트랜지스터 기판은, 드레인 전극이, 제 1 도전막 및 제 2 도전막에 추가로, 제 2 도전막 상층에 제 3 도전막이 형성된 구성을 가지고, 상부전극은, 제 1 도전막 및 제 2 도전막에 추가로, 제 2 도전막 상층에 제 3 도전막이 형성된 구성을 가져도 된다.
본 발명의 박막 트랜지스터 기판은, 이 박막 트랜지스터 기판과, 박막 트랜지스터 기판에 대향 배치된 대향기판과, 박막 트랜지스터 기판과 대향기판 사이에 형성된 액정층을 구비한 액정표시장치에 적합하게 이용된다.
본 발명의 박막 트랜지스터 기판의 제조방법은, 기판 상에 형성된 게이트 전극, 게이트 전극을 피복하도록 형성된 게이트 절연막, 게이트 절연막 상층에 형성된 게이트 전극에 대향하는 위치에 채널부를 갖는 산화물 반도체막, 그리고, 산화물 반도체막 상에 채널부를 개재하여 서로 이간하도록, 제 1 도전막, 그 상층의 제 2 도전막이 아래에서부터 차례로 적층되어 형성된 소스전극 및 드레인 전극을 갖는 박막 트랜지스터를 형성하는 박막 트랜지스터 형성공정과, 박막 트랜지스터 형성공정에서 형성한 박막 트랜지스터를 피복하도록 게이트 절연막 상층에 층간 절연막을 형성하는 층간 절연막 형성공정과, 층간 절연막 형성공정 후, 층간 절연막에 대해 드라이 에칭을 행하여, 제 2 도전막이 표면에 노출하도록 층간 절연막에서부터 드레인 전극에 도달하는 제 1 콘택트 홀을 형성하는 제 1 에칭공정과, 제 1 에칭공정에서 형성한 제 1 콘택트 홀에 대해, 알루미늄의 산화물 반도체에 대한 선택비(比)가 높은 에칭액을 이용한 ? 에칭(wet etching)을 행하여, 제 2 도전막을 제 1 콘택트 홀과 이간시킴으로써 양자 사이에 제 1 콘택트 홀에 연통하는 틈새부를 형성하는 제 2 에칭공정과, 제 2 에칭공정에 있어서 틈새부가 형성된 층간 절연막의 표면 및 제 1 콘택트 홀의 표면을 포함하는 영역에 도전막을 성막하고, 드레인 전극 중 제 2 도전막과는 접촉하지 않고 드레인 전극과 전기적으로 접속되도록 화소전극을 형성하는 화소전극 형성공정을 구비한 것을 특징으로 한다.
상기 제조방법에 의하면, 제 1 에칭공정에 있어서, 제 1 콘택트 홀을 형성한 후, 제 2 도전막인 알루미늄막 표면에는, 불화 알루미늄의 고저항 피막이나, 경우에 따라서는 산화 알루미늄의 부동태 피막이 형성되나, 제 2 에칭공정에 있어서, 알루미늄의 산화물 반도체에 대한 선택비가 높은 에칭액을 이용한 ? 에칭을 행하여, 제 2 도전막을 제 1 콘택트 홀과 이간시킴으로써 양자 사이에 제 1 콘택트 홀에 연통하는 틈새부를 형성하므로, 제 1 에칭공정에서 형성된 고저항 피막이나 부동태 피막 등이 제 2 에칭공정에서 제거된다. 그리고, 화소전극 형성공정에서 형성된 화소전극은, 드레인 전극과, 제 2 도전막 이외의 부분(즉, 제 1 도전막 등의 부분)에서 접촉함으로써, 화소전극과 드레인 전극이 전기적으로 접속된다. 따라서, 드레인 전극의 표면에 고저항 피막이나 부동태 피막 등이 존재함에 따른 화소전극과 드레인 전극과의 접촉불량이 생기는 일 없이, 화소전극과 드레인 전극과의 양호한 접촉이 얻어진다.
본 발명의 박막 트랜지스터 기판의 제조방법은, 제 2 에칭공정에서 이용하는 에칭액이, 암모니아수인 것이 바람직하다.
본 발명에 의하면, 제 1 콘택트 홀을 형성한 후, 제 2 도전막인 알루미늄막 표면에는, 불화 알루미늄의 고저항 피막이나 불소를 함유하는 산화 알루미늄의 부동태 피막 등이 형성되나, 그 후, 제 2 도전막을 제 1 콘택트 홀과 이간시킴으로써 양자 사이에 제 1 콘택트 홀에 연통하는 틈새부를 형성함으로써, 고저항 피막이나 부동태 피막 등이 제거된다. 그리고, 화소전극은, 드레인 전극과, 제 2 도전막 이외의 부분(즉, 제 1 도전막 등의 부분)에 있어서 접촉함으로써, 화소전극과 드레인 전극이 전기적으로 접속된다. 따라서, 드레인 전극 표면에 고저항 피막이나 부동태 피막 등이 존재함에 따른 접촉불량이 생기는 일 없이, 화소전극과 드레인 전극과의 양호한 접촉이 얻어진다.
도 1은, 본 실시형태에 관한 액정표시장치의 개략 평면도이다.
도 2는, 도 1의 II-II선 단면도이다.
도 3은, 본 실시형태에 관한 박막 트랜지스터 기판의 주요부를 확대하여 나타내는 평면도이다.
도 4는, 도 3의 A-A선 단면도이다.
도 5는, 도 3의 B-B선 단면도이다.
도 6은, 도 3의 C-C선 단면도이다.
도 7은, 본 실시형태의 박막 트랜지스터 기판 제조방법의 설명도이고, 각각, (a)는 도 3의 A-A선 단면도, (b)는 도 3의 B-B선 단면도, 및 (c)는 도 3의 C-C선 단면도에 대응한다.
도 8은, 도 7에 이어서 박막 트랜지스터 기판의 제조방법을 설명하는 설명도이다.
도 9는, 도 8에 이어서 박막 트랜지스터 기판의 제조방법을 설명하는 설명도이다.
도 10은, 도 9에 이어서 박막 트랜지스터 기판의 제조방법을 설명하는 설명도이다.
도 11은, 도 10에 이어서 박막 트랜지스터 기판의 제조방법을 설명하는 설명도이다.
도 12는, 도 11에 이어서 박막 트랜지스터 기판의 제조방법을 설명하는 설명도이다.
도 13은, 도 12에 이어서 박막 트랜지스터 기판의 제조방법을 설명하는 설명도이다.
도 14는, 도 13에 이어서 박막 트랜지스터 기판의 제조방법을 설명하는 설명도이다.
이하, 본 발명의 실시형태를 도면에 기초하여 상세히 설명한다. 단, 본 발명은, 이하의 실시형태에 한정되는 것은 아니며, 다른 구성이라도 된다.
<액정표시장치의 구성>
도 1 및 도 2는, 본 실시형태에 관한 액정표시장치(10)를 나타낸다. 액정표시장치(10)는, 서로 대향되게 배치된 TFT 기판(20) 및 대향기판(30)을 구비한다. 양 기판(20 및 30)은, 이들 외주연부(外周緣部)에 틀형상으로 배치된 씰재(40)에 의해 접착된다. 그리고, 양 기판(20 및 30) 사이의 씰재(40)에 포위된 공간에는, 표시층으로써 액정층(50)이 형성된다. 액정표시장치(10)는, 씰재(40) 내측에 형성되어 복수의 화소가 매트릭스형으로 배치된 표시영역(D)을 가지며, 이를 둘러싸는 영역이 프레임 영역(F)으로 된다.
(TFT 기판)
도 3은, TFT 기판(20)의 평면도이다. TFT 기판(20)은, 유리기판 등으로 이루어진 기판(21) 상에, 게이트 전극(22a), 하부전극(22b), 단자(22c)와 게이트선(22gb), 트랜스퍼 패드(transfer pad)(도시 않음) 등을 포함한 제 1 메탈, SiO2나 SiO2와 SiN과의 적층체 등으로 이루어진 게이트 절연막(23), IGZO막 등으로 이루어진 산화물 반도체막(24a, 24b), 소스전극(25s), 드레인 전극(25d), 상부전극(25b)이나 소스선(25sb) 등을 포함한 제 2 메탈, SiO2, SiN, 투명 절연성 수지 등으로 이루어진 층간 절연막(26), ITO(Indium Tin Oxide)막 등으로 이루어진 화소전극(29), 및 폴리 이미드막 등으로 이루어진 배향막(도시 않음)이 적층 형성된다.
도 4는, 도 3의 A-A선 단면도이다.
도 4에 나타내듯이, 게이트 전극(22a)은 게이트 절연막(23)에 의해 피복되고, 게이트 절연막(23) 상에는 게이트 전극(22a)에 대향하는 위치에 채널부(24ac)가 형성된 산화물 반도체막(24a)이 배치되며, 산화물 반도체막(24a) 상에 채널부(24ac)를 개재하여 서로 이간하여 소스전극(25s) 및 드레인 전극(25d)이 형성된 구성으로 되며, 이들이 박막 트랜지스터(TR)를 구성한다.
게이트 전극(22a)은 제 1 메탈로 형성되고, 예를 들어, 알루미늄막, 티타늄막, 및 질화 티타늄막이 아래에서부터 차례로 적층된 구성을 갖는다.
소스전극(25s)과 드레인 전극(25d)은 제 2 메탈로 형성되고, 제 1 도전막, 제 1 도전막 상의 제 2 도전막, 및 제 2 도전막 상의 제 3 도전막이 차례로 적층된 구성을 갖는다. 즉, 소스전극(25s)은 제 1 도전막(25sp), 제 2 도전막(25sq) 및 제 3 도전막(25sr)이 차례로 적층된 구성을, 드레인 전극(25d)은 제 1 도전막(25dp), 제 2 도전막(25dq), 및 제 3 도전막(25dr)이 차례로 적층된 구성을 갖는다. 제 1 도전막(25sp, 25dp)은, 예를 들어 티타늄(Ti)막으로 이루어지고, 예를 들어 두께가 50㎚이다. 제 2 도전막(25sq, 25dq)은, 알루미늄막으로 이루어지고, 예를 들어 두께가 100㎚이다. 제 3 도전막(25sr, 25dr)은, 예를 들어 질화 몰리부덴(MoN)막 등의 고융점 금속막으로 이루어지며, 예를 들어 두께가 150㎚이다. 그리고, 제 1 도전막(25sp, 25dp)이나, 제 3 도전막(25sr, 25dr)은, 상기 금속막에 한정되지 않으나, 제 1 도전막(25sp, 25dp)으로는, 고융점 금속막인 것이 바람직하다. 제 1 도전막(25sp, 25dp)으로는, 티타늄(Ti)막 외에, 예를 들어, 몰리부덴(Mo)막, 탄탈(Ta)막, 텅스텐(W)막, 크롬(Cr)막, 니켈(Ni)막 등의 금속막이나, 이들 금속의 합금으로 이루어진 금속막 등을 들 수 있다.
층간 절연막(26)에는 제 1 콘택트 홀(27a)이 형성되고, 층간 절연막(26) 표면에서부터 드레인 전극(25d)에 도달한다. 제 1 콘택트 홀(27a)의 표면은 화소전극(29)에 의해 피복되고, 화소전극(29)은 드레인 전극(25d)과 전기적으로 접속된다.
화소전극(29)은, 드레인 전극(25d) 중, 제 1 도전막(25dp)이나 제 3 도전막(25dr)의 부분과 접촉하도록 형성된다. 한편, 화소전극(29)은, 드레인 전극(25d) 중 제 2 도전막(25dq)의 부분과는, 비접촉으로 된다. 이는, 제 1 도전막(25dp)과 제 3 도전막(25dr)과의 사이에는, 제 1 콘택트 홀(27a)의 벽부(壁部)에 있어서, 제 1 콘택트 홀(27a)과 연통하도록 틈새부(28a)가 형성되고, 이에 따라, 드레인 전극(25d)의 제 2 도전막(25dq)과 제 1 콘택트 홀(27a)이 이간하도록 배치되기 때문이다. 틈새부(28a)는, 제 1 콘택트 홀(27a)의 표면에서부터 50∼200㎚ 정도 깊이의 틈새가 되도록 형성된다.
제 2 도전막(25dq)을 구성하는 알루미늄막과 화소전극(29)을 구성하는 ITO막과는, 양자가 접촉하는 경우에는, 알루미늄막이 산화되어 표면이 산화 알루미늄에 의해 피복됨과 동시에, ITO막이 환원되어 인듐리치(indium-rich)가 된다. 이 때, 알루미늄막의 표면이 산화 알루미늄에 의해 피복됨으로써 도전성능이 저하되는 문제가 있으나, 화소전극(29)과 제 2 도전막(25dq)이 비접촉으로 되도록 배치되므로, 이러한 문제는 발생하지 않는다.
도 5는, 도 3의 B-B선 단면도이다.
도 5에 나타내듯이, 하부전극(22b)은 게이트 절연막(23)에 의해 피복되고, 게이트 절연막(23) 상에는 하부전극(22b)에 대향하는 위치에 에칭 스토퍼층(24b)이 배치되고, 에칭 스토퍼층(24b) 상에는 상부전극(25b)이 형성된 구성으로 되며, 이들이 보조용량 소자(Cs)를 구성한다.
하부전극(22b)은 제 1 메탈로 형성되고, 예를 들어, 알루미늄막, 티타늄막, 및 질화 티타늄막이 아래에서부터 차례로 적층된 구성을 갖는다. 그리고, 하부전극(22b)은, 단자영역(T)에 형성된 보조용량 단자(TCs)와 접속된다.
상부전극(25b)은 제 2 메탈로 형성되고, 제 1 도전막(25bp), 제 1 도전막(25bp) 상의 제 2 도전막(25bq), 및 제 2 도전막(25bq) 상의 제 3 도전막(25br)이 차례로 적층된 구성을 갖는다. 제 1 도전막(25bp)은, 예를 들어, 티타늄(Ti)막으로 이루어지고, 예를 들어 두께가 50㎚이다. 제 2 도전막(25bq)은, 예를 들어 알루미늄막으로 이루어지고, 예를 들어 두께가 100㎚이다. 제 3 도전막(25br)은, 예를 들어 질화 몰리부덴(MoN)막 등의 고융점 금속막으로 이루어지고, 예를 들어 두께가 150㎚이다. 그리고, 제 1 도전막(25bp)이나 제 3 도전막(25br)은, 상기 금속막에 한정되지 않으나, 제 1 도전막(25bp)은, 고융점 금속막인 것이 바람직하다. 제 1 도전막(25bp)으로는, 티타늄(Ti)막 외에, 예를 들어, 몰리부덴(Mo)막, 탄탈(Ta)막, 텅스텐(W)막, 크롬(Cr)막, 니켈(Ni)막 등의 금속막이나, 이들 금속의 합금으로 이루어진 금속막 등을 들 수 있다.
층간 절연막(26)에는 제 2 콘택트 홀(27b)이 형성되고, 층간 절연막(26) 표면에서부터 상부전극(25b)에 도달한다. 제 2 콘택트 홀(27b)의 표면은, 화소전극(29)에 의해 피복되며, 화소전극(29)은 상부전극(25b)과 전기적으로 접속된다.
화소전극(29)은, 상부전극(25b) 중, 제 1 도전막(25bp)이나 제 3 도전막(25br) 부분과 접촉하도록 형성된다. 한편, 화소전극(29)은, 상부전극(25b) 중 제 2 도전막(25bq) 부분과는, 비접촉으로 된다. 이는, 제 1 도전막(25bp)과 제 3 도전막(25br)과의 사이에는, 제 2 콘택트 홀(27b)의 벽부에 있어서 제 2 콘택트 홀(27b)과 연통하도록 틈새부(28b)가 형성되고, 이에 따라, 상부전극(25b)의 제 2 도전막(25bq)과 제 2 콘택트 홀(27b)이 이간하도록 배치되기 때문이다. 틈새부(28b)는, 제 2 콘택트 홀(27b) 표면에서부터 50~200㎚㎚ 정도 깊이의 틈새가 되도록 형성된다.
도 6은, 도 3의 C-C선 단면도이다.
도 6에 나타내듯이, 단자(22c)는 게이트 절연막(23) 및 층간 절연막(26)에 의해 피복된다. 단자(22c)는 제 1 메탈로 형성되고, 예를 들어, 알루미늄막, 티타늄막, 및 질화 티타늄막이 아래에서부터 차례로 적층된 구성을 갖는다.
게이트 절연막(23) 및 층간 절연막(26)에는, 층간 절연막(26) 표면에서부터 단자(22c)에 도달하도록 제 3 콘택트 홀(27c)이 형성된다. 제 3 콘택트 홀(27c)의 표면은 화소전극(29)에 의해 피복되고, 화소전극(29)은 단자(22c)와 전기적으로 접속되고, 게이트 단자부(TG)를 구성한다.
여기서, 도 6은 게이트 단자부(TG)의 단면을 나타내나, 소스 단자부(TS)에 있어서도 마찬가지 단면구조를 갖는다.
TFT 기판(20)의 프레임 영역(F) 일부는, TFT 기판(20)이 대향기판(30)보다 돌출되어 형성되고, 실장(實裝)부품 등의 외부 접속단자(도시 않음)를 장착하기 위한 단자영역(T)으로 된다. 프레임 영역(F)에는, 대향기판(30)의 공통전극에 공통전위를 부여하기 위한 트랜스퍼 패드(도시 않음)가 형성되고, 각 트랜스퍼 패드는, 단자영역(T)에 형성된 트랜스퍼 라인(도시 않음)에 접속된다.
TFT 기판(20)의 액정층(50)과 반대측 표면에는 편광판(도시 않음)이 배치된다.
(대향기판)
대향기판(30)은, 도시하지 않으나, 표시영역(D)에 있어서, 기판 본체 표면에, 적색 착색층, 녹색 착색층, 및 청색 착색층의 각 착색층이 화소마다 형성된다. 그리고, 각 착색층(22R, 22G, 22B)의 상층에는, 예를 들어 두께 100㎚ 정도의 ITO 등으로 이루어진 공통전극이 형성되고, 또한, 공통전극을 피복하도록 배향막이 형성된다. 그리고, 각 착색층이 적색, 녹색 및 청색 3종류의 착색층으로 구성된다고 했으나, 이에 한정되지 않으며, 예를 들어, 적색, 녹색, 청색 및 황색 4종류의 착색층으로 구성되어도 된다.
그리고, 대향기판(30)의 액정층(50)과 반대측 표면에는 편광판(도시 않음)이 배치된다.
(씰재)
TFT 기판(20)과 대향기판(30) 사이의 외주연부에는, 프레임 영역(F)을 따라 고리형으로 연장되도록 씰재(40)가 배치된다. 그리고, 씰재(40)가 TFT 기판(20)과 대향기판(30)을 서로 접착한다.
씰재(40)는, 유동성(流動性)을 갖는 열경화성 수지나 자외선 경화 수지 등(예를 들어, 아크릴계 수지나 에폭시계 수지)의 접착제를 주성분으로 하는 씰재 원료가, 가열이나 자외선 조사(照射)에 의해 경화(硬化)된 것이다. 씰재(40)에는, 예를 들어 도전성 비즈(conductive beads)가 혼입되며, 공통전극과 트랜스퍼 패드를 전기적으로 접속시키기 위한 매체로서 기능한다.
(액정층)
액정층(50)은, 전기광학 특성을 갖는 네마틱(nematic) 액정재료 등에 의해 구성된다.
상기 구성의 액정표시장치(10)는, 각 화소전극마다 1개의 화소가 구성되며, 각 화소에 있어서, 게이트선으로부터 게이트 신호가 보내져 박막 트랜지스터(TR)가 온 상태가 된 때에, 소스선으로부터 소스 신호가 보내져 소스전극 및 드레인 전극을 개재하여, 화소전극에 소정의 전하가 기록되고, 화소전극과 대향기판(30)의 공통전극과의 사이에 전위차가 생기게 되며, 액정층(50)으로 이루어진 액정용량에 소정의 전압이 인가되도록 구성된다. 그리고, 액정표시장치(10)에서는, 이 인가전압의 크기에 따라 액정분자의 배향상태가 바뀌는 것을 이용하여, 외부로부터 입사(入射)되는 빛의 투과율을 조정함으로써, 화상이 표시된다.
그리고, 상기에서는, TFT 기판(20)의 소스전극(25s)이나 드레인 전극(25d), 상부전극(25b) 등을 구성하는 제 2 메탈은, 제 1 도전막(25sp, 25dp, 25bp), 제 2 도전막(25sq, 25dq, 25bq) 및 제 3 도전막(25sr, 25dr, 25br)이 차례로 적층된 구성을 갖는다고 설명했으나, 제 3 도전막(25sr, 25dr, 25br)을 구비하지 않는 구성(즉, 제 1 도전막(25sp, 25dp, 25bp) 및 제 2 도전막(25sq, 25dq, 25bq)의 2층이 적층된 구성)이라도 상관없다.
<TFT 기판의 제조방법>
이하, 본 실시형태의 TFT 기판(20)을 제조하는 방법에 대해 설명한다. 본 실시형태의 TFT 기판(20) 제조방법은, 박막 트랜지스터 형성공정, 층간 절연막 형성공정, 제 1 에칭공정, 제 2 에칭공정, 및 화소전극 형성공정을 구비한다.
(박막 트랜지스터 형성공정)
먼저, 기판(21) 상에 제 1 메탈을 형성하고, 도 7(a)∼(c)에 나타내듯이, 게이트 전극(22a), 하부전극(22b), 단자(22c), 게이트선(22gb)(도 3 참조), 트랜스퍼 패드(도시 않음) 등을 형성한다. 구체적으로는, 알루미늄막, 티타늄막, 및 질화 티타늄막을, 예를 들어 스퍼터링(sputtering)법을 이용하여 연속하여 적층 형성한 후, 포토리소 그래피(photolithography)법을 이용하여 게이트 전극(22a), 하부전극(22b), 단자(22c) 등이 되는 부분에 레지스트 패턴을 잔존시킨다. 그리고, 예를 들어, 염소계 가스를 이용한 드라이 에칭법(RIE법)을 이용하여 알루미늄막, 티타늄막, 및 질화 티타늄막의 도전막 적층체를 에칭한 후, 레지스트 박리액에 의해 레지스트를 박리한다.
다음에, 도 8(a)~(c)에 나타내듯이, 게이트 절연막(23)으로써, 예를 들어 CVD법을 이용하여 SiO2막을 형성한다.
이어서, 도 9(a)~(c)에 나타내듯이, 산화물 반도체막(24a) 및 에칭 스토퍼층(24b)을 형성한다. 구체적으로는, 예를 들어 스퍼터링법 등을 이용하여, IGZO막 등의 산화물 반도체막을 형성한 후, 포토리소 그래피법을 이용하여, 산화물 반도체막(24a) 및 에칭 스토퍼층(24b)이 되는 부분에 레지스트 패턴을 잔존시킨다. 그리고, 예를 들어, 에칭액으로써 옥살산(oxalic acid)액을 이용한 ? 에칭법에 의해 IGZO막을 에칭한 후, 레지스트 박리액에 의해 레지스트를 박리한다.
계속해서, 도 10(a)~(c)에 나타내듯이, 소스전극(25s), 드레인 전극(25d), 및 상부전극(25b)을 형성한다. 구체적으로는, 제 1 도전막(25sp, 25dp, 25bp)이 되는 티타늄막(두께 50㎚ 정도), 제 2 도전막(25sq, 25dq, 25bq)이 되는 알루미늄막(두께 150㎚ 정도), 및, 제 3 도전막(25sr, 25dr, 25br)이 되는 질화 몰리부덴막(두께 100㎚ 정도)을 예를 들어 스퍼터링법을 이용하여 연속하여 적층 형성한 후, 포토리소 그래피법을 이용하여 소스전극(25s), 드레인 전극(25d), 및 상부전극(25b)이 되는 부분에 레지스트 패턴을 잔존시킨다. 그리고, 예를 들어, 에칭액으로써 인산/아세트산/질산(phosphoric acid/acetic acid/nitric acid)의 혼산(混酸)액을 이용한 ? 에칭에 의해 제 2 도전막 및 제 3 도전막을 에칭하고, 또한 염소계 가스를 이용한 드라이 에칭(RIE법)을 이용하여 제 1 도전막인 티타늄막을 에칭한 후, 레지스트 박리액에 의해 레지스트를 박리한다.
(층간 절연막 형성공정)
다음에, 도 11(a)~(c)에 나타내듯이, 층간 절연막(26)으로써, 예를 들어 CVD법을 이용하여 SiO2막을 형성한다.
(제 1 에칭공정)
이어서, 층간 절연막(26)을 드라이 에칭함으로써, 도 12(a)~(c)에 나타내듯이, 제 1 콘택트 홀(27a), 제 2 콘택트 홀(27b), 제 3 콘택트 홀(27c)을 형성한다.
구체적으로는, 먼저, 층간 절연막(26) 상에 감광성의 레지스트를 도포한 후, 포토리소 그래피법을 이용하여, 제 1∼제 3 콘택트 홀(27a∼27c)로 되는 부분 이외의 부분에 레지스트를 잔존시킨다. 그리고, 예를 들어, 6불화 유황(sulfur hexafluoride)(SF6), 4불화 탄소(carbon tetrafluoride)(CF4)나 트리플로루 메탄(trifluoromethane)(CHF3) 등의 불소계 가스를 이용한 드라이 에칭(RIE법)을 이용하여 층간 절연막(26)을 에칭함으로써, 제 1~제 3 콘택트 홀(27a~27c)이 형성된다.
이 때, 박막 트랜지스터(TR) 부분에 있어서는, 도 12(a)에 나타내듯이, 층간 절연막(26)과 동시에, 드레인 전극(25d)의 최상층을 구성하는 제 3 도전막(25dr)도 에칭된다. 또, 제 1 콘택트 홀(27a)은, 드레인 전극(25d)과 산화물 반도체막(24a)과의 경계를 포함한 영역에 형성된다. 즉, 드레인 전극(25d)과 산화물 반도체막(24a) 양쪽이 제 1 콘택트 홀(27a)의 표면에 노출하게 된다. 이 때, 제 1 콘택트 홀(27a)이 되는 영역 중 드레인 전극(25d)이 존재하지 않는 부분에는 산화물 반도체막(25a)이 형성되므로, 산화물 반도체막(24a)이 에칭 스토퍼로써 기능한다.
또, 이 때, 박막 트랜지스터(TR) 부분과 마찬가지로, 보조용량 소자(Cs)의 부분에 있어서는, 도 12(b)에 나타내듯이, 층간 절연막(26)과 동시에, 상부전극(25b)의 최상층을 구성하는 제 3 도전막(25br)도 에칭된다. 또, 제 2 콘택트 홀(27b)은, 상부전극(25b)과 에칭 스토퍼층(24b)과의 경계를 포함한 영역에 형성된다(즉, 상부전극(25b)과 에칭 스토퍼층(24b) 양쪽이 제 2 콘택트 홀(27b)의 표면에 노출하게 된다). 이 때, 제 2 콘택트 홀(27b)이 되는 영역 중 상부전극(25b)이 존재하지 않는 부분에는 상부전극(25b)이 형성되므로, 에칭 스토퍼층(24b)이 에칭 스토퍼로써 기능한다.
에칭에 의해 층간 절연막(26)및 제 3 도전막(25dr, 25br)이 제거되어 제 1, 제 2 콘택트 홀(27a, 27b)이 형성됨으로써, 제 1, 제 2 콘택트 홀(27a, 27b) 각각의 표면에는 제 2 도전막(25dq, 25bq)이 노출되나, 제 2 도전막(25dq, 25bq)이 노출된 표면 각각에는, 불소계 가스에 의해 알루미늄이 불화되고, 표면에 불화 알루미늄의 고저항 피막이 형성된다.
에칭에 이어서, 산소 애싱에 의해 레지스트를 박리한다. 이 때, 도 12(a) 및 (b)에 나타내는, 제 1, 제 2 콘택트 홀(27a, 27b) 각각의 표면에 노출한 제 2 도전막(25dq, 25bq)의 각각은, 불화 알루미늄으로 되어 있으나, 산소 애싱됨으로써 산화되어, 불소를 함유한 산화 알루미늄막, 즉, 부동태 피막이 형성된다.
그리고, 도 12(c)에 나타내듯이, 게이트 단자부(TG)에 있어서는, 제 3 콘택트 홀(27c)이 형성되나, 에칭 시에는, 층간 절연막(26) 및 게이트 절연막(23)이 함께 제거되고, 단자(22c)가 에칭 스토퍼로써 기능한다.
(제 2 에칭공정)
제 1 에칭공정에 이어서, 도 13(a) 및 (b)에 나타내듯이, ? 에칭을 행한다. 이 때, 에칭액으로는, 예를 들어, 알루미늄 산화물 반도체에 대한 선택비가 높은 것을 사용한다. 이에 따라, 제 1 콘택트 홀(27a)이나 제 2 콘택트 홀(27b)의 표면에 노출한 구성 중, 알루미늄막으로 이루어진 제 2 도전막(25dq, 25bq)만을 선택적으로 에칭하는 것이 가능해진다. 이에 따라, 틈새부(28a, 28b)가 형성된다. 알루미늄의 산화물 반도체에 대한 선택비로는, 5 이상인 것이 바람직하다. 이러한 에칭액으로는, 예를 들어, 알루미늄 산화물 반도체에 대한 선택비가 20 이상의 암모니아수 등을 들 수 있다.
이 때, 제 2 도전막(25dq, 25bq)의 표면이 에칭되므로, 표면에 형성되어 있던 고저항 피막이나 부동태 피막은 제거된다. 따라서, 제 2 도전막(25dq, 25bq)의 일부가 고저항 피막이나 부동태 피막인 것에 의해 도전성능이 열화될 우려가 없어진다.
그리고, 에칭액으로써 예를 들어 암모니아수 등의 티타늄 등을 에칭하기 어려운 것을 사용하므로, 게이트 단자부(TG)에 있어서는, 도 13(c)에 나타내듯이, 단자(22c) 등이 제 2 에칭 공정의 ? 에칭에 의해 손상을 받을 우려가 없다.
(화소전극 형성공정)
마지막으로, 도 14(a)~(c)에 나타내듯이, 화소전극(29)을 형성한다.
구체적으로는, 먼저, 예를 들어 스퍼터링법 등을 이용하여 ITO막을 형성한 후, 포토리소 그래피법을 이용하여 화소전극(29)이 되는 부분에 레지스트 패턴을 잔존시킨다. 그리고, 예를 들어 에칭액으로써 옥살산액을 이용하여 ITO막을 에칭하고, 레지스트 박리액에 의해 레지스트를 박리함으로써 화소전극이 형성된다.
이 때, 박막 트랜지스터(TR)에 있어서는, 도 14(a)에 나타내듯이, 화소전극(29)은, 드레인 전극(25d)의 제 1 도전막(25dp) 및 제 3 도전막(25dr)과 접촉하도록 형성된다. 여기서는, 틈새부(28a)가 존재하므로, 화소전극(29)과 제 3 도전막(25dq)과는 비접촉으로 된다. 또, 보조용량 소자(Cs)에 있어서는, 도 14(b)에 나타내듯이, 화소전극(29)은, 상부전극(25b)의 제 1 도전막(25bp) 및 제 3 도전막(25br)과 접촉하도록 형성된다. 여기서는, 틈새부(28b)가 존재하므로, 화소전극(29)과 제 3 도전막(25bq)은 비접촉으로 된다. 게이트 단자부(TG)에 있어서는, 도 14(c)에 나타내듯이, 화소전극(29)은, 단자(22c)와 전기적으로 접속되도록 형성된다.
이상과 같이 하여, TFT 기판(20)이 제작된다. 상기 TFT 기판(20)의 제조방법에 의하면, 제 1 에칭공정에서 제 1 콘택트 홀(27a), 제 2 콘택트 홀(27b)을 형성한 후, 제 2 에칭공정에서, 제 2 도전막(25dq, 25bq)의 각각이 제 1 콘택트 홀(27a) 및 제 2 콘택트 홀(27b)과 이간하도록, 제 1 콘택트 홀(27a) 및 제 2 콘택트 홀(27b)의 벽부(壁部)에 있어서 제 1 도전막(25dp, 25bp)과 제 3 도전막(25dr, 25br)과의 사이에 틈새부(28a, 28b)를 형성하므로, 제 1 에칭공정에서 형성된 고저항 피막이나 부동태 피막이 제 2 에칭공정에서 제거된다. 그리고, 박막 트랜지스터(TR) 부분에 있어서는, 화소전극 형성공정에서 형성된 화소전극(29)은, 드레인 전극(25d)과는, 제 2 도전막(25dq) 이외의 제 1 도전막(25dp)이나 제 3 도전막(25dr) 부분에서 접촉함으로써, 화소전극(29)과 드레인 전극(25d)이 전기적으로 접속된다. 따라서, 드레인 전극(25d)의 표면에 고저항 피막이나 부동태 피막이 존재함에 따른 화소전극(29)과 드레인 전극(25d)과의 접촉불량이 생기는 일 없이, 화소전극(29)과 드레인 전극(25d)과의 양호한 접촉이 얻어진다. 또, 보조용량 소자(Cs)의 부분에 있어서는, 화소전극 형성공정에서 형성된 화소전극(29)은, 상부전극(25b)과는, 제 2 도전막(25bq) 이외의 제 1 도전막(25bp)이나 제 3 도전막(25br)의 부분에서 접촉함으로써, 화소전극(29)과 상부전극(25b)이 전기적으로 접속된다. 따라서, 상부전극(25b) 표면에 고저항 피막이나 부동태 피막이 존재함에 따른 화소전극(29)과 상부전극(25b)과의 접촉불량이 생기는 일 없이, 화소전극(29)과 상부전극(25b)과의 양호한 접촉이 얻어진다.
상기 방법으로 제작한 TFT 기판(20)과, 각 화소마다 컬러필터가 형성된 대향기판(30)을 대향 배치시켜 씰재(40)에 의해 맞붙이고, 양 기판 사이에 액정재료를 충전(充塡)시키고 액정층(50)으로 함으로써, 액정표시장치(10)를 얻을 수 있다.
그리고, 상기에서는, 제 1 에칭공정에 있어서, 레지스트 제거를 산소 애싱에 의해 행한다고 설명했으나, 특별히 이에 한정되지 않으며, 예를 들어, 레지스트 박리액 등을 이용하여 레지스트를 제거하여도 된다. 레지스트 제거를 레지스트 박리액을 이용하여 행하는 경우에는, 알루미늄막이 산화되어 제 2 도전막(25dq, 25bp)의 표면이 산화 알루미늄막, 즉, 부동태 피막에 의해 피복되는 일은 없으나, 에칭 공정에 의해 제 2 도전막(25dq, 25bp)의 표면이 불화 알루미늄의 고저항 피막에 의해 피복되므로, 제 2 도전막(25dq, 25bp)과 화소전극(29)이 접촉하여도 접촉불량으로 되는 문제가 있다. 그러나, 본 실시형태 구성의 박막 트랜지스터 기판에 의하면, 제 1 에칭공정에서 제 1 콘택트 홀(27a), 제 2 콘택트 홀(27b)을 형성한 후, 제 2 에칭공정에서, 제 2 도전막(25dq, 25bq)의 각각이 제 1 콘택트 홀(27a) 및 제 2 콘택트 홀(27b)과 이간하도록, 제 1 콘택트 홀(27a) 및 제 2 콘택트 홀(27b)의 벽부에 있어서 제 1 도전막(25dp, 25bp)과 제 3 도전막(25dr, 25br)과의 사이에 틈새부(28a, 28b)를 형성하므로, 제 1 에칭공정에서 형성된 고저항 피막이 제 2 에칭공정에서 제거된다. 따라서, 드레인 전극(25d)의 표면에 고저항 피막이 존재함에 따른 화소전극(29)과 드레인 전극(25d)이나 상부전극(25b)과의 접촉불량이 생기는 일 없이, 양호한 접촉이 얻어진다.
[산업상 이용 가능성]
본 발명은, 박막 트랜지스터 기판 및 이를 구비한 액정표시장치, 그리고 박막 트랜지스터 기판에 대해 유용하다.
Cs : 보조용량 소자 TR : 박막 트랜지스터
10 : 액정표시장치 20 : 박막 트랜지스터 기판(TFT 기판)
21 : 기판 22a : 게이트 전극
22b : 하부전극 23 : 게이트 절연막
24a, 25a: 산화물 반도체막 24ac : 채널부
24b : 에칭 스토퍼층 25b : 상부전극
25d : 드레인 전극 25dp, 25bp : 제 1 도전막
25dq, 25bq : 제 2 도전막 25dr, 25br : 제 3 도전막
25s : 소스전극 26 : 층간 절연막
27a : 제 1 콘택트 홀 27b : 제 2 콘택트 홀
28a, 28b : 틈새부 29 : 화소전극
30 : 대향기판 40 : 씰재
50 : 액정층

Claims (8)

  1. 기판과,
    상기 기판 상에 형성된 게이트 전극, 이 게이트 전극을 피복하도록 형성된 게이트 절연막, 이 게이트 절연막 상층에 형성되어 상기 게이트 전극에 대향하는 위치에 채널부를 갖는 산화물 반도체막, 그리고, 이 산화물 반도체막 상에 상기 채널부를 개재하고 서로 이간되어 형성된 소스전극 및 드레인 전극을 갖는 박막 트랜지스터와,
    상기 게이트 절연막 상층에 상기 박막 트랜지스터를 피복하도록 형성되어, 상기 드레인 전극에 도달하는 제 1 콘택트 홀을 갖는 층간 절연막과,
    상기 층간 절연막 상에 형성되어, 상기 제 1 콘택트 홀을 통해 상기 드레인 전극에 전기적으로 접속된 화소전극을 구비한 박막 트랜지스터 기판에 있어서,
    상기 드레인 전극은, 제 1 도전막과, 이 제 1 도전막 상층에 형성된 알루미늄으로 이루어진 제 2 도전막이 적층된 구성을 가지며, 상기 제 2 도전막이 상기 제 1 콘택트 홀과 이간됨으로써 양자 사이에 제 1 콘택트 홀과 연통(連通)하는 틈새부가 형성되며,
    상기 화소전극은, 상기 드레인 전극 중 상기 제 2 도전막과는 접촉하지 않도록 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
  2. 청구항 1에 있어서,
    상기 기판 상에 상기 게이트 전극과 동일 층에 형성된 하부전극, 이 게이트 전극 및 이 하부전극을 피복하도록 형성된 상기 게이트 절연막, 이 게이트 절연막 상층의 상기 하부전극에 대향하는 위치에 형성된 산화물 반도체로 이루어진 에칭 스토퍼층, 및, 이 에칭 스토퍼층 상에 상기 드레인 전극과 동일 층에 형성된 상부전극을 갖는 보조용량 소자를 추가로 구비하고,
    상기 보조용량 소자는, 상기 에칭 스토퍼층 및 상기 상부전극에 도달하는 제 2 콘택트 홀을 추가로 갖는 상기 층간 절연막에 의해 피복되며,
    상기 상부전극은, 제 1 도전막과, 이 제 1 도전막 상층에 형성된 알루미늄으로 이루어진 제 2 도전막이 적층된 구성을 가지며, 상기 제 2 도전막이 상기 제 2 콘택트 홀과 이간됨으로써 양자 사이에 이 제 2 콘택트 홀과 연통하는 틈새부가 형성되고,
    상기 제 2 콘택트 홀 표면에는, 상기 상부전극 중 상기 제 2 도전막과는 접촉하지 않고 이 상부전극과 전기적으로 접속되도록 상기 화소전극이 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 청구항 1 또는 2에 있어서,
    상기 제 1 도전막은 고융점 금속막으로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 청구항 1에 있어서,
    상기 드레인 전극은, 상기 제 1 도전막 및 제 2 도전막에 추가로, 이 제 2 도전막 상층에 제 3 도전막이 형성된 구성을 갖는 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 청구항 2에 있어서,
    상기 드레인 전극은, 상기 제 1 도전막 및 제 2 도전막에 추가로, 이 제 2 도전막 상층에 제 3 도전막이 형성된 구성을 가지고,
    상기 상부전극은, 상기 제 1 도전막 및 제 2 도전막에 추가로, 이 제 2 도전막 상층에 제 3 도전막이 형성된 구성을 갖는 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 청구항 1∼5 중 어느 한 항에 기재된 박막 트랜지스터 기판과,
    상기 박막 트랜지스터 기판에 대향 배치된 대향기판과,
    상기 박막 트랜지스터 기판과 상기 대향기판과의 사이에 형성된 액정층을 구비한 것을 특징으로 하는 액정표시장치.
  7. 청구항 1에 기재된 박막 트랜지스터 기판의 제조방법에 있어서,
    기판 상에 형성된 게이트 전극, 이 게이트 전극을 피복하도록 형성된 게이트 절연막, 이 게이트 절연막 상측에 형성된 이 게이트 전극에 대향하는 위치에 채널부를 갖는 산화물 반도체막, 그리고, 이 산화물 반도체막 상에 이 채널부를 개재하여 서로 이간하도록, 제 1 도전막, 및 이 상층의 제 2 도전막이 적층되어 형성된 소스전극 및 드레인 전극을 갖는 박막 트랜지스터를 형성하는 박막 트랜지스터 형성공정과,
    상기 박막 트랜지스터 형성공정에서 형성한 박막 트랜지스터를 피복하도록 상기 게이트 절연막 상층에 층간 절연막을 형성하는 층간 절연막 형성공정과,
    상기 층간 절연막 형성공정 후, 상기 층간 절연막에 대해 드라이 에칭을 행하여, 상기 제 2 도전막이 표면에 노출하도록 상기 층간 절연막에서부터 상기 드레인 전극에 도달하는 제 1 콘택트 홀을 형성하는 제 1 에칭공정과,
    상기 제 1 에칭공정에서 형성한 상기 제 1 콘택트 홀에 대해, 알루미늄 산화물 반도체에 대한 선택비(比)가 높은 에칭액을 이용한 ? 에칭을 행하여, 이 제 2 도전막을 상기 제 2 콘택트 홀과 이간시킴으로써 양자 사이에 이 제 1 콘택트 홀에 연통하는 틈새부를 형성하는 제 2 에칭공정과,
    상기 제 2 에칭공정에서 상기 틈새부가 형성된 상기 층간 절연막의 표면 및 상기 제 1 콘택트 홀의 표면을 포함하는 영역에 도전막을 성막하고, 상기 드레인 전극 중 상기 제 2 도전막과는 접촉하지 않고 이 드레인 전극과 전기적으로 접속되도록 화소전극을 형성하는 화소전극 형성공정을 구비한 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  8. 청구항 7에 있어서,
    상기 제 2 에칭공정에서 이용하는 에칭액은, 암모니아수인 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
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