KR20120048750A - 온-다이 터미네이션 회로를 가지는 불휘발성 메모리 장치 및 그것의 제어 방법 - Google Patents

온-다이 터미네이션 회로를 가지는 불휘발성 메모리 장치 및 그것의 제어 방법 Download PDF

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Abstract

본 발명의 실시 예에 따른 불휘발성 메모리 장치는, 입출력 회로에 연결된 온-다이 터미네이션 회로, 그리고 명령어와 제어 신호를 참조하여 스트로브 신호의 프리앰블을 검출하고, 상기 프리앰블 구간 중에 상기 온-다이 터미네이션 회로를 활성화하는 온-다이 터미네이션 제어 로직을 포함한다.

Description

온-다이 터미네이션 회로를 가지는 불휘발성 메모리 장치 및 그것의 제어 방법{NONVOLATILE MEMORY DEVICE HAVING ON DIE TERMINATION CIRCUIT AND CONTROL METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 온-다이-터미네이션 회로를 포함하는 불휘발성 메모리 장치 및 그것의 제어 방법에 관한 것이다.
반도체 메모리 장치(Semiconductor Memory Device)는 크게 휘발성 메모리 장치(Volatile Memory Device)와 불휘발성 메모리 장치(Non-volatile Memory Device)로 구분된다. 휘발성 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 불휘발성 메모리 장치는 외부 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로 불휘발성 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다. 특히, 불휘발성 메모리 중에서 플래시 메모리(Flash memory)는 기존의 EEPROM에 비해 집적도가 높아, 대용량 보조 기억 장치로의 응용에 매우 유리하다.
모바일 트랜드(Mobile trend)의 급격한 변화에 따라, 고용량의 불휘발성 메모리 장치에 대한 요구가 날로 증가하고 있다. 특히, 모바일 환경에서는 저전력 및 고신뢰성의 불휘발성 메모리 장치가 요구된다. 고속의 불휘발성 메모리 장치의 설계에 있어서, 데이터/어드레스/제어 신호의 입력 및 출력과 관련된 AC 특성이 날로 중요해지고 있다. AC 특성은 집적 회로 장치 또는 집적 회로 장치를 제어하기 위한 컨트롤러 자체의 문제에 기인하기보다는 두 개 또는 그 이상의 장치들을 연결하는 채널의 특성에 기인한다. 그러므로, 채널 특성(Channel Characteristic)을 고려하여 고속 집적 회로 장치를 설계하는 것이 무엇보다 중요하다.
채널 특성을 향상시키기 위한 다양한 노력들이 진행되어 오고 있다. 그러한 노력들의 일환으로서, 온-다이 터미네이션(On-Die Termination: 이하, ODT) 회로나 오프-칩 구동 회로가 사용되고 있다. 잘 알려진 바와 같이, ODT 회로를 통해서 신호 라인의 임피던스는 조정이 가능하다. 예를 들면, ODT 회로는 채널의 임피던스가 약 50Ω의 값을 갖도록 조정될 수 있다. 하지만, 이러한 ODT 회로를 사용하는 경우, 데이터의 신뢰도(Integrity)는 증가하더라도 전력 소모의 증가는 불가피한 실정이다.
본 발명의 목적은 데이터의 신뢰성이 요구되는 최소한의 동작 구간에서 ODT를 활성화하는 불휘발성 메모리 장치 및 그것의 ODT 제어 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는, 입출력 회로에 연결된 온-다이 터미네이션 회로, 그리고 명령어와 제어 신호를 참조하여 스트로브 신호의 프리앰블을 검출하고, 상기 프리앰블 구간 중에 상기 온-다이 터미네이션 회로를 활성화하는 온-다이 터미네이션 제어 로직을 포함한다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치의 온-다이 터미네이션 제어 방법은, 쓰기 인에이블 신호(/WE)에 동기되어 입력되는 외부 명령어 또는 외부에서 제공되는 제어 신호를 참조하여 입출력 데이터의 프리앰블 구간 또는 포스트앰블 구간을 검출하는 단계, 상기 프리앰블 구간에 온-다이 터미네이션 모드를 활성화하는 단계, 그리고 상기 포스트앰블 구간에 상기 온-다이 터미네이션 모드를 비활성화하는 단계를 포함한다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 데이터의 신뢰성이 요구되는 구간에서만 ODT를 활성화하여 고속 및 저전력 특성을 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 보여주는 블록도이다.
도 2는 도 1의 불휘발성 메모리 장치의 ODT 동작을 간략히 보여주는 타이밍도이다.
도 3은 본 발명의 제 1 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 4는 본 발명의 도 3의 제 1 ODT 제어 로직을 보여주는 회로도이다.
도 5는 도 3의 디코더(160) 및 제 1 ODT 제어 회로(170)의 동작을 간략히 보여주는 타이밍도이다.
도 6은 본 발명의 제 2 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 7은 도 6의 ODT 회로(250)의 일 예를 간략히 보여주는 회로도이다.
도 8은 도 6의 ODT 제어 로직(260)의 구성을 보여주는 블록도이다.
도 9는 도 8의 명령어 검출 로직(262)의 동작을 보여주는 상태 천이도(State diagram)이다.
도 10은 도 8의 핀 검출 로직(264)의 동작을 보여주는 상태 천이도(State diagram)이다.
도 11은 도 8의 ODT 디스에이블 로직(266)의 동작을 보여주는 상태 천이도(State diagram)이다.
도 12는 본 발명의 제 2 실시 예에 따른 불휘발성 메모리 장치의 읽기 동작을 보여주는 타이밍도이다.
도 13은 본 발명의 제 2 실시 예에 따른 불휘발성 메모리 장치의 쓰기 동작을 보여주는 타이밍도이다.
도 13은 도 12의 호스트에서 저장 장치로 전달되는 쓰기 요청의 구성을 간략히 보여주는 도면이다.
도 14는 도 6에서 설명된 ODT 제어 로직(260)의 ODT 회로(250)에 대한 제어 방법을 간략히 보여주는 순서도이다.
도 15는 본 발명의 실시 예에 따른 솔리드 스테이트 디스크(SSD) 시스템을 보여주는 블록도이다.
도 16은 본 발명에 따른 메모리 시스템을 보여주는 블록도이다.
도 17은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 보여주는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 본 발명의 특징 및 기능을 설명하기 위한 불휘발성 메모리 장치로서 플래시 메모리 장치를 한 예로서 사용할 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 예를 들면, 불휘발성 메모리 장치로서 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등에도 본 발명의 기술적 특징이 적용될 수 있을 것이다.
본 발명은 다른 실시 예들을 통해 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다. 이하, 본 발명에 따른 실시 예를 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 간략히 보여주는 블록도이다. 도 1을 참조하면, 저장 장치는 메모리 컨트롤러(10)와 불휘발성 메모리 장치(20) 및 신호 라인들로 구성되는 채널(30)을 포함한다.
메모리 컨트롤러(10)는 호스트(Host)의 읽기/쓰기 요청에 응답하여 데이터를 독출 또는 프로그램하도록 불휘발성 메모리 장치(20)를 제어한다. 메모리 컨트롤러(10)는 불휘발성 메모리 장치(20)의 삭제 연산을 감추기 위해, 파일 시스템과 불휘발성 메모리 장치(20) 사이에 플래시 변환 계층(FTL)이라는 알고리즘이 사용된다. 이밖에 메모리 컨트롤러는 불휘발성 메모리 장치(20)로부터 읽혀진 데이터로부터 에러를 검출하고 검출된 에러를 정정할 수 있다. 메모리 컨트롤러(10)는 불휘발성 메모리 장치(20)와의 데이터의 교환시에 스트로브 신호(DQS)를 사용한다.
불휘발성 메모리 장치(20)는 전원이 차단되더라도 저장된 데이터를 유지할 수 있는 불휘발성 메모리 소자를 포함한다. 불휘발성 메모리 장치(20)는 메모리 컨트롤러(10)로부터 제공되는 제어 신호들(/RE, /WE, /CE, ALE, CLE 등)을 제공받는다. 제어 신호들은 제어 신호 라인(31)에 의해서 제공된다. 불휘발성 메모리 장치(20)는 메모리 컨트롤러(10)로부터 제공되는 제어 신호들(/RE, /WE, /CE, ALE, CLE 등)을 제공받는다. 제어 신호들은 제어 신호 라인(31)에 의해서 제공된다.
불휘발성 메모리 장치(20)는 메모리 컨트롤러(10)와 스트로브 신호(이하, DQS 신호) 및 입출력 데이터(I/O Data)를 교환할 수 있다. DQS 신호는 DQS 신호 라인(32)을 통해서, 입출력 데이터는 데이터 라인(33)을 통해서 불휘발성 메모리 장치(20)와 메모리 컨트롤러(10) 사이에서 교환된다. DQS 신호는 입출력 데이터(I/O data)의 논리값을 결정하기 위한 기준 시점을 제공하기 위한 신호이다. 고속의 데이터 교환시, 입출력 데이터(I/O Data)의 정확한 판별 시점을 DQS 신호를 통해서 제공할 수 있다.
본 발명의 불휘발성 메모리 장치(20)는 온-다이 터미네이션(ODT) 회로를 포함한다. 불휘발성 메모리 장치(20)는 ODT 회로를 통해서 입출력단의 임피던스를 조정할 수 있다. 임피던스의 조정(예를 들면, 저항값 증가)을 통해서 입출력 데이터나 제어 신호의 스윙 전압 레벨 폭은 줄어들 수 있다. 그러나, 임피던스의 조정을 통해서 신호의 로딩(Loading)이 명확해져, 리플(Ripple)이나 오버 슈트/언더 슈트(Over-shoot/Under-shoot) 현상이 현저히 감소한다. 따라서, ODT 회로가 활성화되면, 입출력 데이터나 제어 신호의 파형이 안정화되어 데이터 신뢰도가 높아진다.
본 발명의 불휘발성 메모리 장치(20)는 제어 신호와 명령어를 통해서 ODT 회로의 턴-온 시점을 제어할 수 있다. 즉, 불휘발성 메모리 장치(20)는 실질적으로 쓰기 데이터가 입력되는 구간에서만 ODT 회로를 턴온 시킬 수 있다. 그리고 데이터의 입력이 완료되면 ODT 회로는 턴오프 될 수 있다. 읽기 동작시에는 ODT 회로는 실질적으로 독출 데이터의 출력 시점에만 필요한 제어 신호를 공급받기 위하여 턴온될 수 있다. 데이터의 독출이 완료되면, 독출 데이터의 출력 시점에만 활성화되는 제어 신호의 ODT 회로는 즉시 턴오프 될 것이다.
이러한 불휘발성 메모리 장치(20)에 포함되는 ODT 회로의 제어는 명령어 또는 제어 신호들의 변화를 통해서 구현될 수 있다.
도 2는 본 발명의 특징을 간략히 보여주기 위한 타이밍도이다. 도 2를 참조하면, 본 발명의 불휘발성 메모리 장치(20, 도 1 참조)는 제어 신호(예를 들면, /RE, /WE, DQS)의 천이 상태를 검출하여 ODT 회로의 턴온 시점과 턴오프 시점이 결정한다. 좀더 자세히 설명하면 다음과 같다.
데이터의 입출력이 활성화되고(R/W의 'L' 시점), 스트로브 신호(DQS) 또는 읽기 인에이블 신호(/RE)의 프리앰블 시점이 검출되면 ODT 회로가 턴온된다. 여기서, 데이터 입출력의 활성화 시점은 입출력 제어 신호(/WE, /RE)의 천이를 통해서 검출될 수 있다. 그리고 스트로브 신호의 프리앰블(Preamble) 구간은 DQS의 레벨이 최초 논리 '0'로 천이되는 구간으로 설정할 수 있다. 스트로브 신호의 포스트앰블(Postamble) 구간은 읽기/쓰기 동작의 종료 시점(R/W 상승 에지)으로 설정될 수 있다.
여기서, 스트로브 신호(DQS)의 파형은 메모리 장치의 특성에 따라 다양하게 변경될 수 있음을 잘 이해될 것이다. 그리고 스트로브 신호(DQS)는 읽기 동작시에는 읽기 인에이블 신호(/RE)에 대응한다. ODT 회로가 턴온되면, 데이터 신호(DQ)의 레벨은 변경될 수 있다. 그리고 ODT가 턴온되기 이전에는 싱글 레벨 신호(CMOS Signal)로 전송되는 신호가 차동 신호(Differential Signal) 방식으로 변경될 수 있다. 즉, ODT 회로가 턴온되면 데이터 신호(DQ)를 받아들이는 입력 버퍼가 CMOS 입력 버퍼에서 준 차동 신호(Pseudo differential signal) 입력 버퍼로 변경되어 동작할 수 있다. 또한, ODT 회로가 턴온되면 스트로브 신호(DQS)를 받아들이는 입력 버퍼가 CMOS 입력 버퍼에서 차동 신호(Differential Signal) 입력 버퍼로 변경되어 동작할 수 있다. 또한 ODT 회로가 턴온되면 읽기 인에이블 신호(/RE)를 받아들이는 입력 버퍼가 CMOS 입력 버퍼에서 차동 신호(Differential Signal) 입력버 퍼로 변경되어 동작할 수 있다. 이와 같이 ODT 회로가 턴온되면, 실질적으로 신호의 레벨이 상대적으로 낮아질 수 있다. 그러나 신호의 눈 모양(Eye Pattern) 특성을 측정해보면, 잡음 마진을 나타내는 눈 열림(Eye Opening)은 증가한다고 알려져 있다. 따라서, ODT 회로가 턴온되면 전송되는 데이터나 신호의 신뢰도는 높아진다.
여기서, 읽기/쓰기 동작의 시작 및 종료 시점은 제어 신호나 입력되는 명령어를 디코딩함으로써 결정될 수 있다. 이하에서는 이러한 동작에 대한 다양한 실시 예들이 설명될 것이다.
도 3은 본 발명의 제 1 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다. 도 3을 참조하면, 불휘발성 메모리 장치는 ODT 회로(150)와 ODT 회로(150)를 제어하기 위한 디코더(160), 제 1 ODT 제어 회로(170) 및 제 2 ODT 제어 회로(180)를 포함한다. 여기서, 디코더(160)와 제 1 ODT 제어 회로(170) 및 제 2 ODT 제어 회로(180)는 ODT 제어 로직을 구성한다.
셀 어레이(110)는 비트 라인 및 워드 라인에 연결되는 메모리 셀들을 포함한다. 행 디코더(120)는 어드레스(ADD)에 응답하여 워드 라인을 선택한다. 행 디코더(120)는 전압 발생기(미도시됨)로부터 제공되는 각종 워드 라인 전압을 선택된 워드 라인들로 전달한다. 쓰기 동작시, 행 디코더(120)는 선택 워드 라인(Selected WL)으로는 프로그램 전압(Vpgm: 약 15~20V)과 검증 전압(Vvfy)을, 비선택 워드 라인(Unselected WL)으로는 패스 전압(Vpass)을 전달한다. 독출 동작 시, 행 디코더(220)는 읽기 전압(Vrd)을 선택된 워드 라인으로, 읽기 전압(Vread, 약 5V)을 비선택 워드 라인으로 제공한다.
페이지 버퍼(130)는 동작 모드에 따라 기입 드라이버(Write driver)로서 또는 감지 증폭기(Sense amplifier)로서 동작한다. 예를 들면, 페이지 버퍼(130)는 읽기 동작 모드에서 감지 증폭기로서 그리고 쓰기 동작 모드에서 기입 드라이버로서 동작한다. 페이지 버퍼(130)는 쓰기 데이터를 셀 어레이(110)에 기입할 때, 선택된 메모리 셀들의 비트 라인으로 접지 전압(예를 들면, 0V)을 제공한다. 그리고 페이지 버퍼(130)는 프로그램 금지(Program inhibit)되는 메모리 셀들의 비트 라인으로 프리차지 전압(예를 들면, Vcc)을 공급한다.
입출력 회로(140)는 입출력 패드(I/O)를 통해서 입력되는 명령어 또는 프로그램 데이터 등을 일시 저장한다. 입출력 회로(140)는 일시 저장된 데이터를 페이지 버퍼(130)로 전달한다. 입출력 회로(140)는 입력된 명령어와 제어 신호의 레벨을 디코더(160)에 전달한다. 입출력 회로에는 데이터 입력 버퍼(Input buffer)와 데이터 출력 버퍼(Data output buffer)가 포함될 수 있다.
ODT 회로(150)는 입출력 패드(I/O Pads, 141, 142) 또는 컨트롤 패드(CNTL Pads, 143)에 대응하는 신호 라인의 임피던스를 조정한다. ODT 모드가 활성화되면, ODT 회로(150)는 ODT 모드를 위해 설정된 임피던스 값으로 임피던스를 조정한다. 본 발명의 ODT 회로(150)는 제 1 ODT 제어 회로(170) 또는 제 2 ODT 제어 회로(180)에 응답하여 ODT 모드로 진입 또는 ODT 모드를 종료시킨다. ODT 회로(150)는 입출력 회로(140)와 패드들(141, 142, 143) 사이에 연결되어 임피던스를 조정한다. 만일, ODT 회로(150)가 활성화되면, 각 패드들(141, 142, 143)의 임피던스(또는, 저항)는 이미 설정된 값으로 조정된다. ODT 회로(150)는 입출력 회로(140) 중에서 데이터 출력 버퍼를 구성하는 드라이버를 공유하여 형성될 수 있다.
디코더(160)는 입출력 회로(140)로부터 제공되는 제어 신호들(예를 들면, /CE, CLE, ALE, /WE, /RE, DQS 등)을 통하여 명령어들을 디코딩한다. 디코더(160)는 셋 피쳐(Set feature) 명령으로 제공되는 ODT 모드 신호(ODT_mode)를 출력한다. ODT 모드 신호(ODT_mode)는 제 1 ODT 제어 회로(170)와 제 2 ODT 제어 회로(180)에 제공된다.
디코더(160)는 읽기/쓰기 명령어를 디코딩하여 쓰기 명령어 플래그 신호(W_CMD flag)와 읽기 명령어 플래그 신호(R_CMD flag)를 생성한다. 쓰기 명령어 플래그 신호(W_CMD flag)는 제 1 ODT 제어 회로(170)에, 읽기 명령어 플래그 신호(R_CMD flag)는 제 2 ODT 제어 회로(180)에 제공된다. 쓰기 명령어 플래그 신호(W_CMD flag)와 읽기 명령어 플래그 신호(R_CMD flag)는 다음 명령어가 입력될 때까지 각각 유효하다.
디코더(160)는 제어 신호들(/CE, CLE, ALE, /WE, /RE 등)의 상태를 참조하여 입력 인에이블 신호(Din_Enable)와 출력 인에이블 신호(Dout_Enable)를 생성한다. 입력 인에이블 신호(Din_Enable)는 데이터의 입력이 활성화되었음을 나타낸다. 입력 인에이블 신호(Din_Enable)는 제 1 ODT 제어 회로(170)에 제공된다. 출력 인이에블 신호(Dout_Enable)는 데이터의 출력이 활성화되었음을 나타낸다. 출력 인이에블 신호(Dout_Enable)는 제 2 ODT 제어 회로(180)에 제공된다.
디코더(160)는 스트로브 신호(DQS) 또는 읽기 인에이블 신호(/RE)를 입출력 회로(140)로부터 전달받아 디코딩한다. 디코더(160)는 스트로브 신호(DQS)의 하강 에지를 검출하여 DQS 검출 신호(DQS_DET)를 생성한다. 디코더(160)는 읽기 인에이블 신호(/RE)의 하강 에지를 검출하여 /RE 검출 신호(/RE_DET)를 생성한다.
제 1 ODT 제어 회로(170)는 디코더(160)로부터 ODT 모드 신호(ODT_mode), 입력 인에이블 신호(Din_Enable), 쓰기 명령어 플래그 신호(W_CMD flag), 그리고 데이터 스트로브 검출 신호(DQS_DET)를 제공받는다. 여기서, ODT 모드 신호(ODT_mode), 입력 인에이블 신호(Din_Enable), 쓰기 명령어 플래그 신호(W_CMD flag), 그리고 DQS 검출 신호(DQS_DET)는 쓰기 동작 상태 신호(Write operation status signal)라 칭하기로 한다. 그러나 쓰기 동작 상태 신호는 입력 인에이블 신호(Din_Enable), 쓰기 명령어 플래그 신호(W_CMD flag), 그리고 DQS 검출 신호(DQS_DET) 등의 2개 또는 3개의 신호들로 구성될 수 있음은 잘 이해될 것이다. 제 1 ODT 제어 회로(170)는 제공되는 쓰기 동작 상태 신호를 참조하여 쓰기 동작 모드시 각각 데이터 신호(DQ), 스트로브 신호(DQS)에 연결된 ODT 회로(150)를 활성화한다.
제 2 ODT 제어 회로(180)는 디코더(160)로부터 ODT 모드 신호(ODT_mode), 출력 인에이블 신호(Dout_Enable), 읽기 명령어 플래그 신호(R_CMD flag), 그리고 읽기 인에이블 검출 신호(/RE_DET)를 제공받는다. 여기서, ODT 모드 신호(ODT_mode), 출력 인에이블 신호(Dout_Enable), 읽기 명령어 플래그 신호(R_CMD flag), 그리고 /RE 검출 신호(/RE_DET)를 읽기 동작 상태 신호(Read operation status signal)라 칭하기로 한다. 하지만, 읽기 동작 상태 신호에 출력 인에이블 신호(Dout_Enable), 읽기 명령어 플래그 신호(R_CMD flag), 그리고 /RE 검출 신호(/RE_DET)들만으로 포함될 수 있음은 잘 이해될 것이다. 제 2 ODT 제어 회로(180)는 제공되는 읽기 동작 상태 신호를 참조하여 읽기 동작 모드시 읽기 인에이블 신호(/RE)와 연결된 ODT 회로(150)를 활성화한다.
셋 피쳐(Set feature) 명령에 의해서 이미 ODT 모드(ODT_mode)가 활성화되어 있더라도, 제 1 ODT 제어 회로(170)와 제 2 ODT 제어 회로(180)는 실질적으로 데이터의 교환이 발생하는 시점에만 ODT 회로(150)를 활성화한다. 따라서, 본 발명의 불휘발성 메모리 장치(100)는 ODT 회로(150)가 활성화되는 시점을 최소화하여 전력의 소모를 줄일 수 있다.
도 4는 도 3의 제 1 ODT 제어 회로(170)의 구성을 예시적으로 보여주는 회로도이다. 도 4를 참조하면, 제 1 ODT 제어 회로(170)는 디코더(160)로부터 쓰기 동작 상태 신호를 제공받는다. 쓰기 동작 상태 신호에는 ODT 모드 신호(ODT_mode), 입력 인에이블 신호(Din_Enable), 쓰기 명령어 플래그 신호(W_CMD flag), 그리고 DQS 검출 신호(DQS_DET)가 포함될 수 있다.
낸드 게이트(G1)에는 입력 인에이블 신호(Din_Enable)와 반전된 DQS 검출 신호(DQS_DET)가 입력된다. 낸드 게이트(G1)의 출력에 의해서 패스 게이트(PG)가 제어된다. 패스 게이트(PG)는 입력 인에이블 신호(Din_Enable)가 활성화되고, 동시에 DQS 검출 신호(DQS_DET)가 논리 '0'이 되는 프리앰블(Preamble)에서 턴온될 것이다.
쓰기 명령어 플래그 신호(W_CMD flag)와 ODT 모드 신호(ODT_mode)는 낸드 게이트(G2)에 입력된다. 쓰기 명령어 플래그 신호(W_CMD flag)가 논리 '1'로 설정된 동시에, 셋 피쳐(Set feature) 명령에 의해서 내부에서 활성화된 ODT 모드 신호(ODT_mode)가 논리 '1'가 되면 제 1 ODT 제어 신호(ODT_EN1)는 활성화될 것이다.
낸드 게이트(G3)에는 파워 활성화 신호(PWR_pInital)와 입력 인에이블 신호(Din_Enable)가 입력된다. 파워 활성화 신호(PWR_pInital)는 불휘발성 메모리 장치(100)의 초기화 동작시에 파워의 정상적인 초기화가 이루어졌음을 지시하는 플래그 신호이다. 낸드 게이트(G3)의 출력은 NMOS 트랜지스터(TR1)의 게이트에 제공된다. 따라서, 파워 활성화 신호(PWR_pInital)와 입력 인에이블 신호(Din_Enable)의 값에 의해서 낸드 게이트(G2)에 입력되는 쓰기 명령어 플래그 신호(W_CMD flag)가 차단될 수 있다. 즉, 데이터의 입력이 종료되는 즉시 입력 인에이블 신호(Din_Enable)는 비활성화되고, 낸드 게이트(G3)의 출력은 NMOS 트랜지스터(TR1)를 턴온시킨다. 이와 동시에 제 1 ODT 제어 신호(ODT_EN1)는 비활성화되고, ODT 회로(150)는 ODT 모드를 종료시킬 것이다.
이상에서는 제 1 ODT 제어 회로(170)의 구성을 예시적으로 설명하였다. 하지만, 제 2 ODT 제어 회로(180)의 구성도 제 1 ODT 제어 회로(170)와 동등하게 구성될 수 있음은 잘 이해될 것이다. 즉, 쓰기 명령어 플래그 신호(W_CMD flag)는 읽기 명령어 플래그 신호(R_CMD flag)와, 입력 인에이블 신호(Din_Enable)는 출력 인이에블 신호(Dout_Enable)와, 제 1 ODT 제어 신호(ODT_EN1)는 제 2 ODT 제어 신호(ODT_EN2)와, 그리고 DQS 검출 신호(DQS_DET)는 /RE 검출 신호(/RE_DET)로 대체되면 제 2 ODT 제어 회로(180)가 구성될 수 있을 것이다.
도 5는 도 3의 디코더(160) 및 제 1 ODT 제어 회로(170)의 동작을 간략히 보여주는 타이밍도이다. 여기서, 셋 피쳐(Set feature) 명령어를 통해서 설정된 ODT 모드(ODT_mode)는 활성화(논리 '1')된 상태라 가정한다.
칩 인에이블 신호(/CE)가 활성화(논리 '0')되고, T0 시점에서 명령어 래치 인에이블 신호(CLE: Command Latch Enable)가 논리 '1'로 천이되면, 쓰기 명령어(WRITE)가 쓰기 인에이블 신호(/WE)에 동기되어 입력된다. 쓰기 명령어(WRITE)의 입력에 의해서, 쓰기 명령어 플래그 신호(W_CMD flag)가 논리 '1'로 천이된다. 한번 설정된 쓰기 명령어 플래그 신호(W_CMD flag)의 레벨은 다음 명령어가 들어올 때까지 유지될 것이다.
쓰기 명령어(WRITE)의 입력이 완료되면, 제어 신호(ALE: Address Latch Enable)가 활성화되고, T1 시점까지 어드레스 비트들(A0~A4)이 입력될 것이다. 이후, 제어 신호(ALE)가 비활성화되는 T1 시점에 입력 인에이블 신호(Din_Enable)가 활성화(논리 '1')될 수 있다.
어드레스의 입력이 완료되면, T2 시점에 스트로브 신호(DQS)가 활성화된다. 스트로브 신호(DQS)의 프리앰블(Preamble)이 검출되면, DQS 검출 신호(DQS_DET)가 논리 '0'로 천이된다. 이러한 조건에서, 도 4에서 도시한 바와 같이 제 1 ODT 제어 회로(170)는 제 1 ODT 제어 신호(ODT_EN1)를 활성화시킬 것이다.
그리고, 제어 신호들(/CE, CLE, ALE) 중 어느 하나가 천이하는 T3 시점에서 입력 인에이블 신호(Din_Enable)는 비활성화된다. 입력 인에이블 신호(Din_Enable)의 비활성화에 응답하여 제 1 ODT 제어 신호(ODE_EN1)는 논리 '0'로 비활성화된다. T3 시점은 스트로브 신호(DQS)의 포스트앰블(Postamble)에 대응한다.
도 6은 본 발명의 제 2 실시 예에 따른 불휘발성 메모리 장치의 구성을 보여주는 블록도이다. 도 6을 참조하면, 불휘발성 메모리 장치(200)는 셀 어레이(210), 행 디코더(220), 페이지 버퍼(230), 입출력 회로(240), ODT 회로(250), ODT 제어 로직(260), 그리고 전압 발생기(270)를 포함한다.
셀 어레이(210)는 복수의 불휘발성 메모리 셀들을 포함한다. 각각의 메모리 셀들은 비트 라인과 워드 라인에 연결된다. 멀티 레벨 셀(MLC)로 사용되는 메모리 셀들 각각에는 복수 비트의 데이터가 저장될 수 있다. 낸드 플래시 메모리의 경우, 셀 어레이(210)는 낸드형 셀 스트링(NAND Cell String)을 포함한다. 각각의 셀 스트링은 수직 또는 수평 방향으로 채널을 형성할 수 있다. 셀 어레이(210)가 수직 구조 낸드(V-NAND) 플래시 구조로 형성되는 경우, 복수의 워드 라인들이 수직 방향으로 적층될 수 있다. 각각의 워드 라인들은 셀 스트링에 포함되는 메모리 셀들의 제어 게이트를 구성한다. 이 경우, 메모리 셀의 채널은 수직 방향으로 형성될 수 있다.
행 디코더(220)는 어드레스(ADD)를 디코딩하여 셀 어레이(210)의 워드 라인들 중 어느 하나를 선택한다. 행 디코더(220)는 셀 어레이(210)의 선택된 워드 라인에 전압 발생기(270)로부터 제공되는 워드 라인 전압(VWL)을 전달한다. 예를 들면, 쓰기 동작 모드에서 행 디코더(220)는 선택된 워드 라인에는 프로그램 전압(Vpgm)을, 비선택 워드 라인에는 패스 전압(Vpass)을 제공할 것이다. 또한, 행 디코더(220)는 선택 라인들(SSL, GSL)에 선택 전압을 제공한다.
페이지 버퍼(230)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작한다. 쓰기 동작시, 페이지 버퍼(230)는 셀 어레이(210)의 비트 라인으로 프로그램될 데이터에 대응하는 전압을 전달한다. 읽기 동작시, 페이지 버퍼(230)는 선택된 메모리 셀에 저장된 데이터를 비트 라인을 통해서 감지하여 입출력 회로(240)에 전달한다.
입출력 회로(240)는 입력받는 데이터를 페이지 버퍼(230)로 전달하거나, 페이지 버퍼(230)로부터 제공되는 데이터를 외부로 출력한다. 입출력 회로(240)는 입력되는 명령어 또는 제어 신호를 ODT 제어 로직(260)에 전달한다. 입출력 회로(240)는 도시되지는 않았지만, 입력 버퍼(Input Buffer)와 출력 버퍼(Output Buffer)를 포함하게 될 것이다.
ODT 회로(250)는 입출력 라인들에 대응하는 임피던스를 조정한다. ODT 회로(250)는 ODT 제어 로직(260)으로부터 제공되는 ODT 제어 신호(ODT_EN)에 응답하여 ODT 동작을 수행한다. ODT 회로(250)는 ODT 제어 신호(ODT_EN)가 활성화되면 입출력 회로(240)와 패드들(241, 242, 243) 사이의 임피던스를 조정한다. ODT 제어 신호(ODT_EN)가 활성화되면, 각 패드들(241, 242, 243)에 대응하는 입력 임피던스 또는 출력 임피던스가 설정된 값으로 조정되도록 ODT 회로(250)가 구동될 것이다.
ODT 제어 로직(260)은 입출력 회로(240)를 경유하여 입력되는 명령어(CMD)와 제어 핀들을 통해서 입력되는 제어 신호들(/CE, /RE, ALE, CLE, DQS), 그리고 셋 피쳐 명령에 의해서 설정된 ODT 모드 신호(ODT_mode)를 참조하여 ODT 회로(250)를 제어한다. ODT 제어 로직(260)은 입력되는 명령어(CMD)와 제어 신호들(/CE, /RE, ALE, CLE, DQS)이 특정 조건에 부합되면, ODT 회로(250)를 활성화시키는 ODT 인에이블 신호(ODT_EN)를 출력한다. 반면, ODT 제어 로직(260)은 입력되는 명령어(CMD) 또는 제어 신호들(/CE, /RE, ALE, CLE, DQS)이 ODT 활성화 조건에 부합되지 않으면 ODT 회로(250)를 비활성화시키는 ODT 디스에이블 신호(ODT_DIS)를 출력한다.
전압 발생기(270)는 워드 라인들로 공급될 다양한 종류의 워드 라인 전압들과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 발생한다. 각각의 워드 라인들로 공급될 워드 라인 전압들로는 프로그램 전압(Vpgm), 패스 전압(Vpass), 읽기 전압(Vread) 등이 있다.
본 발명의 제 2 실시 예에 따른 불휘발성 메모리 장치(200)에 따르면, ODT 회로(250)의 활성화는 데이터의 입출력이 발생하는 시점에만 한정될 수 있다. 따라서, ODT 회로(250)의 활성화에 따라 발생하는 소모 전력을 최소화할 수 있다.
도 7은 도 6의 ODT 회로(250)의 일 예를 간략히 보여주는 회로도이다. 도 7을 참조하면, ODT 회로(250)는 입출력 패드(241)에 연결되는 입출력 라인의 임피던스를 조정하기 위한 복수의 저항들과 스위치들(PM1~PM7, NM1~NM7)을 포함한다. 그리고 각각의 스위치들의 게이트에는 스위치들의 제어를 위한 ODT 제어 코드들이 제공된다.
만일 ODT 인에이블 신호(ODT_EN)가 활성화되면, 미리 설정된 ODT 제어 코드들(PU0~PU6)이 풀업 스위치들(PM1~PM7)에 제공된다. 그러면, 풀업 저항들이 선택된 저항값을 갖도록 설정될 것이다. 그리고 ODT 제어 코드들(PD0~PD6)이 풀다운 스위치들(NM1~NM7)에 제공되면, 풀다운 저항들의 크기가 조정될 수 있다.
반면, 만일 ODT 디스에이블 신호(ODT_DIS)가 활성화되면, ODT 제어 코드들(PU0~PU6, PD0~PU6)의 스위치들(PM1~PM7, NM1~NM7)로의 공급은 차단된다. 따라서, ODT 모드를 위한 종단 임피던스 값이 아닌 통상의 임피던스 값으로 복귀하게 될 것이다.
도 8은 도 6의 ODT 제어 로직(260)의 구성을 보여주는 블록도이다. 도 8을 참조하면, ODT 제어 로직(260)은 명령어 검출 로직(262), 핀 검출 로직(264), ODT 디스에이블 로직(266), 그리고 ODT 인에이블 로직(268)을 포함한다.
명령어 검출 로직(262)은 동작 수행 중에 ODT 회로(250)를 활성화해야하는 읽기나 쓰기 명령어를 검출한다. 명령어 검출 로직(262)에는 먼저 셋 피쳐(Set feature) 명령의 실행에 따라 설정되는 ODT 모드 신호(ODT_mode)를 입력받는다. 그리고 입출력 회로(240)로부터 제공되는 명령어 코드(CMD code)를 전달받는다. 명령어 코드(CMD code)는 명령어 래치 인에이블 신호(CLE)가 활성화된 시점에 I/O 패드를 통해 입력된 코드값에 해당한다. ODT 모드 신호(ODT_mode)가 활성화된 상태에서, 명령어 검출 로직(262)은 명령어 코드값에 따라서 명령어 플래그 신호(CMD flag)를 출력한다.
예를 들면, 명령어 검출 로직(262)은 일반적인 읽기 명령어(00h~30h)가 입력되면, 입력되는 제어 신호(예를 들면, /RE)를 ODT 인에이블 모드로 제공받기 위해 명령어 플래그 신호(CMD flag)를 활성화할 수 있다. 또는, 명령어 검출 로직(262)은 일반적인 읽기 명령어(OOh~30h)가 입력된 후, 어드레스의 입력이 완료되면 명령어 플래그 신호(CMD flag)를 활성화할 수 있다.
명령어 검출 로직(262)은 명령어 래치 인에이블 신호(CLE)에 동기되어 프로그램 명령어(80h 또는 85h)가 입력되면, 명령어 플래그 신호(CMD flag)를 활성화한다. 그러면, ODT 인에이블 로직(268)은 입력되는 스트로브 신호(DQS)와 데이터 입출력 핀들(I/O 핀)에 대한 ODT 모드를 활성화될 것이다.
하지만, 명령어 검출 로직(262)은 높은 데이터의 신뢰도를 요구하지 않는 읽기 명령어(예를 들면, 상태 읽기 명령어)에 대해서는 응답하지 않을 수 있다. 즉, 명령어 검출 로직(262)은 상태 읽기 명령어(70h)가 입력되면, 명령어 플래그 신호(CMD flag)를 비활성 상태로 출력할 수 있다.
핀 검출 로직(264)은 핀들을 통해서 입력되는 제어 신호들(/RE, ALE, CLE, DQS)를 검출하여 ODT 회로(250)의 활성화 여부를 지시하는 핀 플래그 신호(PIN flag)를 출력한다. 핀 검출 로직(264)은 읽기 동작시에는 읽기 인에이블 신호(/RE)의 하강 에지를 검출하면, 일정 주기 동안 핀 플래그 신호(PIN flag)를 활성화 상태로 유지시킨다. 핀 검출 로직(264)은 쓰기 동작시, 제어 신호들(ALE, CLE, DQS)이 논리 '0'로 유지되는 프리앰블 구간을 검출하여 핀 플래그 신호(PIN flag)를 활성화 상태로 천이시킨다.
ODT 디스에이블 로직(266)은 제어 신호들(/CE, ALE, CLE)의 변화를 검출하여 활성화된 ODT 회로(250)를 디스에이블 시킨다. 예를 들면, 읽기나 쓰기 동작 모드에서 칩 인에이블 신호(/CE)가 논리 '1'로 천이되면, ODT 디스에이블 로직(266)은 ODT 회로(250)를 비활성화시키기 위한 ODT 디스에이블 신호(ODT_DIS)를 출력한다. 또는, 읽기나 쓰기 동작 모드에서 명령어 래치 인에이블 신호(CLE)와 어드레스 래치 인에이블 신호(ALE) 중 어느 하나가 논리 '1'로 천이하면, ODT 디스에이블 로직(266)은 ODT 회로(250)를 비활성화시키기 위한 ODT 디스에이블 신호(ODT_DIS)를 출력한다.
ODT 인에이블 로직(268)은 명령어 플래그 신호(CMD flag)와 핀 플래그 신호(PIN flag)의 논리 값에 따라 ODT 인에이블 신호(ODT_EN)를 활성화하거나 비활성화시킨다. 예를 들면, ODT 인에이블 로직(268)은 명령어 플래그 신호(CMD flag)와 핀 플래그 신호(PIN flag)를 논리곱(AND)하고, 논리곱의 결과를 ODT 인에이블 신호(ODT_EN)로 출력할 수 있다.
이상에서 설명된 본 발명의 ODT 제어 로직(260)은 명령어 코드와 제어 핀의 상태에 따라 ODT 회로(250)를 제어한다. 따라서, 본 발명의 불휘발성 메모리 장치(200)는 데이터 신뢰도(Data Integrity)의 보장이 필요한 최소한의 시간 동안만 ODT 회로(250)를 활성화할 수 있다. 따라서, 본 발명의 불휘발성 메모리 장치(200)는 고속의 데이터 전송과, 그에 따르는 데이터 신뢰도의 보장, 그리고 소모 전력을 줄일 수 있다.
도 9는 도 8의 명령어 검출 로직(262)의 제어 동작을 보여주는 상태 천이도(State diagram)이다. 도 9를 참조하여, 명령어 검출 로직(262)의 동작이 설명될 것이다. 여기서, 셋 피쳐(Set feature) 명령에 따른 실행으로 제공되는 ODT 모드 신호(ODT_mode)는 논리 '1'인 것을 가정하기로 한다.
명령어 검출 로직(262)의 출력인 명령어 플래그 신호(CMD flag)의 논리 값은 '1'과 '0'의 상태를 가진다. 명령어 플래그 신호(CMD flag)의 논리 '1' 상태는 명령어 플래그 신호(CMD flag)가 활성화된 상태를 나타낸다. 명령어 플래그 신호(CMD flag)의 논리 '0'는 명령어 플래그 신호(CMD flag)가 비활성화되었음을 나타낸다.
현재의 명령어 플래그 신호(CMD flag)의 논리값이 '1'인 상태에서의 동작을 살펴보자. 입출력 회로(240)로부터 제공된 명령어 코드가 '00h'인 경우를 살펴보자. '00h' 명령은 읽기 모드에 해당한다. 따라서, 명령어 플래그 신호(CMD flag)의 상태는 현재의 논리 '1'을 유지할 것이다. 그러나 명령어 코드가 '70h'라면, ODT 모드의 활성화가 불필요한 상태 읽기 명령(Status read command)에 해당한다. 이때에는 명령어 플래그 신호(CMD flag)는 논리 '0'의 상태로 천이할 것이다.
입출력 회로(240)로부터 제공된 명령어 코드가 '80h'(Serial data input) 또는 '85h'(Random data input)라면, 이것들은 쓰기 명령에 해당한다. 따라서, 명령어 플래그 신호(CMD flag)의 상태는 논리 '1'을 유지할 것이다. 하지만, 현재의 명령어 코드가 '70h'라면, ODT 모드의 활성화가 불필요한 상태 읽기 명령(Status read command)에 해당하므로, 명령어 플래그 신호(CMD flag)는 논리 '1'의 상태를 유지할 것이다.
명령어 플래그 신호(CMD flag)의 논리값이 '1'인 상태에서, 입출력 회로(240)로부터 제공된 명령어 코드가 '00h'인 경우를 살펴보자. '00h' 명령은 읽기 모드에 해당한다. 따라서, 명령어 플래그 신호(CMD flag)의 상태는 현재의 논리 '1'을 유지할 것이다. 그러나 명령어 코드가 '70h'라면, ODT 모드의 활성화가 불필요한 상태 읽기 명령(Status read command)에 해당한다. 이때에는 명령어 플래그 신호(CMD flag)는 논리 '0'의 상태로 천이할 것이다. 또한, 명령어 코드가 쓰기 또는 읽기 명령이 아닌 경우에는 명령어 플래그 신호(CMD flag)의 상태는 논리 '0'으로 천이할 것이다.
현재, 명령어 플래그 신호(CMD flag)의 논리값이 '0'인 경우를 고려하기로 하자. 이때, 입출력 회로(240, 도 6 참조)로부터 제공된 명령어 코드가 '00h'라면, 명령어는 읽기 모드에 해당하므로, 명령어 플래그 신호(CMD flag)의 상태는 논리 '1'로 천이할 것이다. 하지만, 명령어 코드가 '70h'라면, ODT 모드의 활성화가 불필요한 상태 읽기 명령(Status read command)에 해당하므로, 명령어 플래그 신호(CMD flag)는 논리 '0'의 상태를 유지할 것이다.
또한, 프로그램 명령어 입출력 회로(240)로부터 제공된 명령어 코드가 '80h'(Serial data input) 또는 '85h'(Random data input)라면, 이것들은 프로그램 명령에 해당한다. 따라서, 명령어 플래그 신호(CMD flag)의 상태는 논리 '1'로 천이할 것이다.
이상에서는 명령어 검출 로직(262)의 동작을 특정 명령어 코드에 따라 설명하였다. 하지만, 상술한 명령어 검출 로직(262)의 특정 명령어 코드에 대한 상태 천이는 예시에 불과하며, 본 발명은 이에 국한되지는 않는다.
도 10은 도 8의 핀 검출 로직(264)의 제어 동작을 보여주는 상태 천이도(State diagram)이다. 도 10을 참조하여, 제어 신호들(/RE, ALE, CLE, DQS)의 변동에 따른 핀 검출 로직(264)의 동작이 설명될 것이다.
현재, 핀 검출 로직(264)의 출력값인 핀 플래그 신호(PIN flag)의 논리값이 '1'인 것을 가정하기로 한다. 이때, 읽기 인에이블 신호(/RE)가 활성화되는 경우(falling), 핀 검출 로직(264)은 핀 플래그 신호(PIN flag)의 논리값 '1'을 유지할 것이다. 또한, 쓰기 동작시 프리앰블(Preamble) 구간에서 제어 신호들(DQS, ALE, CLE)이 동시에 논리 '0'으로 검출되면, 유효한 데이터의 입력이 존재함을 지시한다. 따라서, 핀 검출 로직(264)은 핀 플래그 신호(PIN flag)의 논리값 '1'을 유지할 것이다.
반면, 핀 플래그 신호(PIN flag)의 논리값이 '1'인 상태에서 읽기 인에이블 신호(/RE)가 논리 '1'을 특정 주기 이상을 유지하면, 핀 플래그 신호(PIN flag)의 논리값은 '0'으로 천이한다. 그리고 핀 플래그 신호(PIN flag)의 논리값이 '1'인 상태에서 제어 신호들(DQS, ALE, CLE) 중 어느 하나가 논리 '1'로 상승하면, 핀 플래그 신호(PIN flag)는 논리값 '0'으로 천이한다.
현재, 핀 검출 로직(264)의 출력값인 핀 플래그 신호(PIN flag)의 논리값이 '0'인 경우를 가정하자. 이때, 읽기 인에이블 신호(/RE)가 논리 '1'을 특정 주기 이상을 유지하면, 핀 플래그 신호(PIN flag)는 논리 '0'을 유지한다. 하지만, 읽기 인에이블 신호(/RE)가 활성화되는 경우(falling), 핀 검출 로직(264)은 핀 플래그 신호(PIN flag)의 논리값 '1'로 천이시킬 것이다. 또한, 쓰기 동작시 프리앰블(Preamble) 구간에서 제어 신호들(DQS, ALE, CLE)이 동시에 논리 '0'으로 검출되면, 핀 검출 로직(264)은 핀 플래그 신호(PIN flag)의 논리값 '1'로 천이시킬 것이다.
이상에서 핀 검출 로직(264)의 동작을 특정 제어 신호들(/RE, ALE, CLE, DQS)의 변화에 한정하여 설명하였다. 그러나 유효한 데이터의 입출력을 지시하는 다양한 제어 신호의 조합에 의해서 핀 검출 로직(264)의 동작이 설명될 수 있음은 잘 이해될 것이다.
도 11은 도 8의 ODT 디스에이블 로직(266)의 제어 동작을 보여주는 상태 천이도(State diagram)이다. 도 11을 참조하여, 제어 신호들(/CE, ALE, CLE)의 변동에 따른 ODT 디스에이블 로직(266)의 제어 동작이 설명될 것이다.
현재, ODT 디스에이블 로직(266)의 출력인 ODT 디스에이블 신호(ODT_DIS)의 논리값이 '1'인 것을 가정하기로 한다. ODT 디스에이블 신호(ODT_DIS)가 논리 '1'인 경우에는 ODT 회로(250)는 ODT 모드를 종료하게 될 것이다. 이런 상태에서 칩 인에이블 신호(/CE)가 논리 '1'이라면, ODT 디스에이블 신호(ODT_DIS)는 논리 상태 '1'을 유지할 것이다. 그리고, ODT 디스에이블 신호(ODT_DIS)가 논리 '1'인 상태에서, 제어 신호들(ALE, CLE) 중 적어도 하나가 논리 '1'로 천이하더라도 ODT 디스에이블 신호(ODT_DIS)는 논리 '1'을 유지할 것이다. 하지만, ODT 디스에이블 신호(ODT_DIS)가 논리 '1'인 상태에서, 제어 신호들(/CE, ALE, CLE)이 모두 논리 '0'인 것이 검출되면, ODT 디스에이블 신호(ODT_DIS)를 논리 '0'으로 천이한다.
현재 ODT 디스에이블 신호(ODT_DIS)의 논리값이 '0'인 경우에 대해서 설명하기로 한다. 이런 상태에서 칩 인에이블 신호(/CE)의 논리 '1'이 검출되면, ODT 디스에이블 신호(ODT_DIS)는 논리 상태 '1'로 천이한다. 그리고 ODT 디스에이블 신호(ODT_DIS)가 논리 '0'인 상태에서, 제어 신호들(ALE, CLE) 중 적어도 하나가 논리 '1'로 천이하더라도 ODT 디스에이블 신호(ODT_DIS)는 논리 '1'로 천이할 것이다. 하지만, ODT 디스에이블 신호(ODT_DIS)가 논리 '0'인 상태에서, 제어 신호들(/CE, ALE, CLE)이 모두 논리 '0'인 것이 검출되면, ODT 디스에이블 신호(ODT_DIS)를 논리 '0'을 유지할 것이다.
이상에서는 제어 신호들(/CE, ALE, CLE)의 변화를 검출하여 ODT 회로(250)를 비활성화시키는 ODT 디스에이블 로직(266)의 동작이 설명되었다. 그러나, 상술한 설명들은 ODT 디스에이블 로직(266)의 예시적인 동작에 지나지 않는다. 데이터 입출력 주기 중에서, 필요한 최소한의 구간 동안만 ODT 회로(250)를 활성화시키기 위한 ODT 디스에이블 로직(266)은 설계 변경을 통하여 다양하게 구현 가능하다.
도 12는 본 발명의 제 2 실시 예에 따른 불휘발성 메모리 장치의 읽기 동작을 보여주는 타이밍도이다. 도 12를 참조하면, 읽기 명령어의 입력과 읽기 인에이블 신호에 따라 제어되는 ODT 회로의 동작이 설명될 것이다. 여기서, 셋 피쳐(Set feature)명령에 의해서 설정되는 ODT 모드 신호(ODT_mode)는 논리 '1'이라 가정하기로 한다.
T0 시점에 읽기 명령어(예를 들면, OOh, 30h)가 쓰기 인에이블 신호(/WE)에 동기되어 입력된다. 명령어 래치 인에이블 신호(CLE)와 어드레스 래치 인에이블 신호(ALE)에 의해서 I/O 단으로 입력되는 명령어와 어드레스가 래치될 것이다. 우선 읽기 명령어(00h, 30h)에 의해서 명령어 플래그 신호(CMD flag, 미도시됨)가 활성화될 것이다.
이어서, 읽기 인에이블 신호(/RE)의 하강 에지(Falling Edge)가 검출되면, 핀 플래그 로직(264, 도 8 참조)은 핀 플래그 신호(PIN flag)를 활성화할 것이다. 그러면, ODT 인에이블 로직(268, 도 8 참조)은 ODT 회로(250, 도 6 참조)가 활성화할 것이다. 즉, ODT 인에이블 신호(ODT_EN)가 T1 시점에서 활성화된다. 읽기 동작 모드시 ODT 회로(250)가 활성화되면, 읽기 인에이블 신호(/RE)에 대한 ODT 동작이 지원될 것이다.
그리고 칩 인에이블 신호(/CE)가 비활성화되는 T2 시점에서 ODT 인에이블 신호(ODT_EN)는 비활성화된다. 따라서, T2 시점에서 ODT 회로(250)는 비활성화된다.
도 13은 본 발명의 제 2 실시 예에 따른 불휘발성 메모리 장치의 쓰기 동작을 보여주는 타이밍도이다. 도 13을 참조하여, 쓰기 명령어의 입력과 스트로브 신호(DQS)에 따라 제어되는 ODT 회로의 동작이 설명될 것이다. 여기서, 셋 피쳐(Set feature)명령에 의해서 설정되는 ODT 모드 신호(ODT_mode)는 논리 '1'이라 가정하기로 한다.
T0′시점에서, 쓰기 명령어(예를 들면, 80h)가 쓰기 인에이블 신호(/WE)에 동기되어 입력된다. 명령어 래치 인에이블 신호(CLE)와 어드레스 래치 인에이블 신호(ALE)에 의해서 I/O 단으로 입력되는 쓰기 명령어와 어드레스가 래치될 것이다. 우선 쓰기 명령어(80h)가 래치되면 명령어 검출 로직(262, 도8 참조)은 명령어 플래그 신호(CMD flag, 미도시됨)를 활성화할 것이다.
이어서, 제어 신호들(CLE, ALE)이 모두 논리 '0'으로 하강한 이후에, 스트로브 신호(DQS)가 하강하면, 핀 검출 로직(264, 도 8 참조)은 핀 플래그 신호(PIN flag)를 활성화할 것이다. 그러면, 명령어 플래그 신호(CMD flag)와 핀 플래그 신호(PIN flag)의 활성화에 의하여 ODT 인에이블 신호(ODT_EN)는 활성화된다. 또한, ODT 디스에이블 로직(266)은 ODT 디스에이블 신호(ODT_DIS)를 논리 '0'으로 천이시킬 것이다. 그러면, T1′시점에서 ODT 회로(250, 도 6 참조)가 턴온될 것이다. 그러면, 쓰기 동작시 쓰기 데이터를 수신하기 위한 I/O 핀들과 DQS 핀에 대한 ODT 모드가 활성화될 것이다.
쓰기 데이터의 입력이 완료된 이후, T2′시점에서 제어 신호들(/CE, ALE, CLE) 중 어느 하나의 상승 에지가 발생하게 된다. 그러면, ODT 디스에이블 로직(266)은 ODT 디스에이블 신호(ODT_DIS)를 논리 '1'으로 천이시킬 것이다. 이때 ODT 회로(250)는 비활성화되고 I/O 핀들과 DQS 핀에 대한 ODT 모드는 종료될 것이다.
도 14는 도 6에서 설명된 ODT 제어 로직(260)의 ODT 회로(250)에 대한 제어 방법을 간략히 보여주는 순서도이다. 이하에서는 도 6, 도 8을 참조하여 ODT 회로의 제어 절차가 설명될 것이다.
단계 S110에서, ODT 제어 로직(260, 도 6 참조)은 입출력 회로(240, 도 6 참조)를 통해서 제공되는 명령어와 제어 신호를 제공받는다. 읽기나 쓰기 명령어는 I/O 핀들을 통해서 입력되는 명령어 코드(예를 들면, '00h'나 '80h') 값으로 제공된다. 이러한 명령어들은 명령어 래치 인에이블 신호(CLE)에 동기되어 입출력 회로(240)에 제공된다. 제어 신호들은 제어 신호 핀들을 통해서 입출력 회로(240)에 입력된다. 입출력 회로(240)는 입력받은 제어 신호들(/RE, ALE, CLE, DQS, /CE, /WE)을 다시 ODT 제어 로직(260)에 전달할 것이다.
단계 S120에서, ODT 제어 로직(260)에 포함되는 명령어 검출 로직(262)은 입력받은 명령어 코드(CMD code)를 디코딩하여 명령어 플래그 신호(CMD flag)를 출력한다. 그리고 핀 검출 로직(264)은 제어 신호들(/RE, ALE, CLE, DQS)의 변동을 검출하여 핀 플래그 신호(PIN flag)를 출력한다. 명령어 플래그 신호(CMD flag)와 핀 플래그 신호(PIN flag)의 값을 참조하여 ODT 인에이블 로직(268)은 ODT 인에이블 신호(ODT_EN)를 출력할 것이다. 만일, ODT 인에이블 신호(ODT_EN)가 비활성화 상태(No 방향)라면, 절차는 ODT 회로(250)를 턴오프 상태로 유지하기 위한 단계 S160으로 이동한다. 반면, ODT 인에이블 신호(ODT_EN)가 활성화 상태(Yes 방향)라면, 절차는 ODT 회로(250)를 턴온(Turn on)시키기 위한 단계 S130으로 이동한다.
단계 S130에서, ODT 인에이블 신호(ODT_EN)가 활성화됨에 따라 ODT 회로(250)는 프리앰블(Preamble)에 대응하는 시점에서 턴온된다. 따라서, 입출력 데이터(I/O Data)나 스트로브 신호(DQS, /RE)에 대응하는 ODT 저항을 설정된 값으로 조정하게 될 것이다.
단계 S140에서, 데이터의 교환이 이루어지는 동안에 ODT 제어 로직(260)은 제어 신호들(/CE, ALE, CLE)을 제공받는다. 제어 핀들(Control Pins)을 통해서 입력되는 제어 신호들(/CE, ALE, CLE)은 입출력 회로(240)를 통해서 ODT 제어 로직(260)에 전달될 것이다.
단계 S150에서, ODT 제어 로직(260)은 제공된 제어 신호들(/CE, ALE, CLE)의 변화를 모니터링한다. 특히, ODT 제어 로직(260)에 포함되는 ODT 디스에이블 로직(266)은 제어 신호들(/CE, ALE, CLE) 중 어느 하나가 논리 '1'로 천이하거나 비활성화되는지를 검출한다. 만일, 제어 신호들(/CE, ALE, CLE) 중 어느 하나가 논리 '1'로 천이하는 것이 검출되면, ODT 디스에이블 로직(266)은 ODT 디스에이블 신호(ODT_DIS)를 활성화한다. 그러면, 절차는 턴온 상태로 구동 중인 ODT 회로(250)를 턴오프(Turn off) 시키기 위한 단계 S160으로 이동한다. 반면, 제어 신호들(/CE, ALE, CLE)의 논리값이 '0'을 유지하는 것으로 검출되면, ODT 디스에이블 로직(266)은 ODT 디스에이블 신호(ODT_DIS)를 비활성 상태로 유지한다. 이때, 절차는 ODT 회로(250)의 턴온 상태를 유지하고, 제어 신호들(/CE, ALE, CLE)을 입력받기 위한 단계 S140으로 복귀한다.
이상에서는 ODT 제어 로직(260)의 ODT 회로(250)에 대한 제어 절차가 간략히 설명되었다. 결국, ODT 제어 로직(260)은 명령어와 제어 신호를 참조하여 실질적으로 데이터의 교환이 이루어지는 동작 구간에서만 ODT 모드를 활성화하게 될 것이다. 데이터의 이동이 시작되는 프리앰블(Preamble)에서 ODT 회로(250)가 턴온되고, 데이터의 이동이 종료되는 포스트앰블(Postamble)에서 ODT 회로(250)가 턴오프 될 수 있다.
도 15는 본 발명의 실시 예에 따른 솔리드 스테이트 디스크(SSD) 시스템을 보여주는 블록도이다. 도 15를 참조하면, SSD 시스템(1000)은 호스트(1100)와 SSD(1200)를 포함한다. SSD(1200)는 SSD 컨트롤러(1210), 버퍼 메모리(1220), 그리고 불휘발성 메모리 장치(1230)를 포함한다.
SSD 컨트롤러(1210)는 호스트(1100)와 SSD(1200)와의 물리적 연결을 제공한다. 즉, SSD 컨트롤러(1210)는 호스트(1100)의 버스 포맷(Bus format)에 대응하여 SSD(1200)와의 인터페이싱을 제공한다. 특히, SSD 컨트롤러(1210)는 호스트(1100)로부터 제공되는 명령어를 디코딩한다. 디코딩된 결과에 따라, SSD 컨트롤러(1210)는 불휘발성 메모리 장치(1230)를 액세스한다. 호스트(1100)의 버스 포맷(Bus format)으로 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등이 포함될 수 있다.
버퍼 메모리(1220)에는 호스트(1100)로부터 제공되는 쓰기 데이터 또는 불휘발성 메모리 장치(1230)로부터 읽혀진 데이터가 일시 저장된다. 호스트(1100)의 읽기 요청시에 불휘발성 메모리 장치(1230)에 존재하는 데이터가 캐시되어 있는 경우에는, 버퍼 메모리(1220)는 캐시된 데이터를 직접 호스트(1100)로 제공하는 캐시 기능을 지원한다. 일반적으로, 호스트(1100)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 SSD(1200)의 메모리 채널의 전송 속도보다 월등히 빠르다. 즉, 호스트(1100)의 인터페이스 속도가 월등히 높은 경우, 대용량의 버퍼 메모리(1220)를 제공함으로써 속도 차이로 발생하는 퍼포먼스 저하를 최소화할 수 있다.
버퍼 메모리(1220)는 대용량의 보조 기억 장치로 사용되는 SSD(1200)에서 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)으로 제공될 수 있다. 하지만, 버퍼 메모리(1220)가 여기의 개시에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
불휘발성 메모리 장치(1230)는 SSD(1200)의 저장 매체로서 제공된다. 예를 들면, 불휘발성 메모리 장치(1230)는 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)로 제공될 수 있다. 불휘발성 메모리 장치(1230)는 복수의 메모리 장치로 구성될 수 있다. 이 경우, 각각의 메모리 장치들은 채널 단위로 SSD 컨트롤러(1210)와 연결된다. 저장 매체로서 불휘발성 메모리 장치(1230)가 낸드 플래시 메모리를 예로 들어 설명되었으나, 또 다른 불휘발성 메모리 장치들로 구성될 수 있다. 예를 들면, 저장 매체로서 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등이 사용될 수 있으며, 이종의 메모리 장치들이 혼용되는 메모리 시스템도 적용될 수 있다. 그리고 저장 매체로서 휘발성 메모리 장치(예를 들면, DRAM)이 포함될 수도 있다.
불휘발성 메모리 장치(1230)는 명령어와 제어 신호에 응답하여 실질적으로 데이터가 교환되는 주기 동안에만 ODT 모드를 활성화시킬 수 있다. 따라서, 본 발명의 불휘발성 메모리 장치(1230)를 통해서 고속의 퍼포먼스를 제공하면서도 고신뢰도 및 저전력의 SSD 시스템(1000)을 구성할 수 있다.
도 16은 본 발명에 따른 메모리 시스템(2000)을 간략히 보여주는 블록도이다. 도 16을 참조하면, 본 발명에 따른 메모리 시스템(2000)은 불휘발성 메모리 장치(2200)와 메모리 컨트롤러(2100)를 포함한다.
메모리 컨트롤러(2100)는 불휘발성 메모리 장치(2200)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(2200)와 메모리 컨트롤러(2100)의 결합에 의해 메모리 카드로 제공될 수 있을 것이다. SRAM(2110)은 프로세싱 유닛(2120)의 동작 메모리로 사용된다. 호스트 인터페이스(2130)는 메모리 시스템(2000)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(2140)은 불휘발성 메모리 장치(2200)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(2150)는 본 발명의 불휘발성 메모리 장치(2200)와 인터페이싱 한다. 프로세싱 유닛(2120)은 메모리 컨트롤러(2100)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(2000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
불휘발성 메모리 장치(2200)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(2000)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 이 경우, 메모리 컨트롤러(2100)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
불휘발성 메모리 장치(2200)는 명령어와 제어 신호에 응답하여 실질적으로 데이터가 교환되는 주기 동안에만 ODT 모드를 활성화시킬 수 있다. 따라서, 본 발명의 불휘발성 메모리 장치(2200)를 통해서 고속의 퍼포먼스를 제공하면서도 고신뢰도 및 저전력의 메모리 시스템(2000)을 구성할 수 있다.
도 17에는 플래시 메모리 장치(3120)를 포함한 컴퓨팅 시스템(3000)이 개략적으로 도시되어 있다. 본 발명에 따른 컴퓨팅 시스템(3000)은 시스템 버스(3600)에 전기적으로 연결된 마이크로프로세서(3200), 램(3300), 사용자 인터페이스(3400), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(3500) 및 메모리 시스템(3100)을 포함한다.
본 발명에 따른 컴퓨팅 시스템(3000)이 모바일 장치인 경우, 컴퓨팅 시스템(3000)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(3000)에는 응용 칩세트(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(3100)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(3100)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
여기서, 불휘발성 메모리 장치(3120)는 명령어와 제어 신호에 응답하여 실질적으로 데이터가 교환되는 주기 동안에만 ODT 모드를 활성화시킬 수 있다. 따라서, 본 발명의 불휘발성 메모리 장치(3120)를 통해서 고속의 퍼포먼스를 제공하면서도 고신뢰도 및 저전력의 컴퓨팅 시스템(3000)을 구성할 수 있다.
본 발명에 따른 불휘발성 메모리 장치 또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flatpack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline), TQFP(Thin Quad Flatpack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10 : 메모리 컨트롤러 20, 100, 200 : 불휘발성 메모리 장치
30 : 신호 라인 110, 210 : 셀 어레이
120, 220 : 행 디코더 130, 230 : 페이지 버퍼
140, 240 : 입출력 회로 150, 250 : ODT 회로
160 : 디코더 170 : 제 1 ODT 제어 회로
180 : 제 2 ODT 제어 회로 260 : ODT 제어 회로
262 : 명령어 검출 로직 264 : 핀 검출 로직
266 : ODT 디스에이블 로직 268 : ODT 인에이블 로직
270 : 전압 발생기 1100 : 호스트
1200 : SSD 1210 : SSD 컨트롤러
1220 : 버퍼 메모리 1230 : 불휘발성 메모리 장치
2100 : 메모리 컨트롤러 2110 : 에스램
2120 : 프로세싱 유닛 2130 : 호스트 인터페이스
2140 : 에러 정정 블록 2140 : 메모리 인터페이스
2200 : 불휘발성 메모리 장치 3000 : 컴퓨팅 시스템
3100 : 메모리 시스템 3110 : 메모리 컨트롤러
3120 : 플래시 메모리 장치 3200 : 중앙처리장치
3300 : 램 3400 : 유저 인터페이스
3500 : 모뎀 3600 : 시스템 버스

Claims (10)

  1. 입출력 회로에 연결된 온-다이 터미네이션 회로; 그리고
    명령어와 제어 신호를 참조하여 스트로브 신호의 프리앰블을 검출하고, 상기 프리앰블 구간 중에 상기 온-다이 터미네이션 회로를 활성화하는 온-다이 터미네이션 제어 로직을 포함하는 불휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 온-다이 터미네이션 제어 로직은 쓰기 동작 시에 상기 스트로브 신호의 하강 에지를 검출하여 상기 온-다이 터미네이션 회로를 활성화시키는 불휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 온-다이 터미네이션 제어 로직은 상기 제어 신호를 참조하여 상기 스트로브 신호의 포스트앰블을 검출하고, 상기 포스트앰블 구간에서 상기 온-다이 터미네이션 회로를 비활성화시키는 불휘발성 메모리 장치
  4. 제 3 항에 있어서,
    상기 온-다이 터미네이션 제어 로직은 상기 제어 신호 중에서 칩 인에이블 신호(/CE), 명령어 래치 인에이블 신호(CLE), 그리고 어드레스 래치 인에이블 신호(ALE) 중 적어도 하나가 비활성화되는 시점에 상기 온-다이 터미네이션 회로를 비활성화시키는 불휘발성 메모리 장치.
  5. 제 1 항에 있어서,
    상기 온-다이 터미네이션 제어 로직은 읽기 동작 모드시에 읽기 인에이블 신호의 하강 에지를 검출하여 상기 온-다이 터미네이션 회로를 활성화시키는 불휘발성 메모리 장치.
  6. 제 1 항에 있어서,
    상기 온-다이 터미네이션 제어 로직은,
    상기 명령어 및 제어 신호를 디코딩하여 쓰기 동작 상태 신호 또는 읽기 동작 상태 신호를 생성하는 디코더;
    상기 쓰기 동작 상태 신호에 응답하여 상기 온-다이 터미네이션 회로를 활성화하는 제 1 온-다이 터미네이션 제어 회로; 그리고
    상기 읽기 동작 상태 신호에 응답하여 상기 온-다이 터미네이션 회로를 활성화하는 제 2 온-다이 터미네이션 제어 회로를 포함하는 불휘발성 메모리 장치.
  7. 제 1 항에 있어서,
    상기 온-다이 터미네이션 제어 로직은,
    상기 명령어에 응답하여 읽기 동작 또는 쓰기 동작시에 명령어 플래그 신호를 생성하는 명령어 검출 로직;
    상기 제어 신호로부터 상기 스트로브 신호의 프리앰블 시점을 검출하여 핀 플래그 신호를 생성하는 핀 검출 로직; 그리고
    상기 명령어 플래그 신호 및 상기 핀 플래그 신호가 활성화되면, 상기 온-다이 터미네이션 회로를 활성화하는 온-다이 터미네이션 인에이블 로직을 포함하는 불휘발성 메모리 장치.
  8. 제 1 항에 있어서,
    상기 입출력 회로는,
    상기 온-다이 터미네이션 회로가 비활성화될 때 구동되는 CMOS 입력 버퍼; 및
    상기 온-다이 터미네이션 회로가 활성화될 때 구동되는 차동 신호 입력 버퍼 또는 준 차동 신호(Pseudo differential signal) 입력 버퍼를 포함하는 불휘발성 메모리 장치.
  9. 제 8 항에 있어서,
    상기 온-다이 터미네이션 회로가 활성화되면, 상기 스트로브 신호(DQS)와 읽기 인에이블 신호(/RE)는 상기 차동 신호 입력 버퍼로, 입력 데이터는 상기 준 차동 신호 입력 버퍼로 입력되는 불휘발성 메모리 장치.
  10. 불휘발성 메모리 장치의 온-다이 터미네이션 제어 방법에 있어서:
    쓰기 인에이블 신호(/WE)에 동기되어 입력되는 외부 명령어 또는 외부에서 제공되는 제어 신호를 참조하여 입출력 데이터의 프리앰블 구간 또는 포스트앰블 구간을 검출하는 단계;
    상기 프리앰블 구간에 온-다이 터미네이션 모드를 활성화하는 단계; 그리고
    상기 포스트앰블 구간에 상기 온-다이 터미네이션 모드를 비활성화하는 단계를 포함하는 제어 방법.
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