KR20120004218A - 박막 트랜지스터 기판 및 그를 이용한 액정표시장치 - Google Patents

박막 트랜지스터 기판 및 그를 이용한 액정표시장치 Download PDF

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Abstract

본 발명은, 기판; 상기 기판 상에 형성된 게이트 전극; 상기 게이트 전극 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 액티브층; 상기 액티브층 상에 형성된 오믹콘택층; 상기 오믹콘택층 상에 형성된 배리어층; 및 상기 배리어층 상에서 서로 이격 형성된 소스 전극 및 드레인 전극을 포함하여 이루어지며, 상기 배리어층은 Ge을 포함하는 물질층으로 이루어진 것을 특징으로 하는 박막 트랜지스터 기판, 및 그를 이용한 액정표시장치에 관한 것으로서,
본 발명에 따르면, 오믹콘택층과 소스 전극 사이, 및 오믹콘택층과 드레인 전극 사이에 Ge을 포함하는 물질층으로 이루어진 배리어층을 형성함으로써, 오믹콘택층과 소스/드레인 전극 사이의 접착력이 증진될 수 있고, 그에 더하여 배리어층 형성공정시 식각공정시간이 단축되어 생산성이 향상되는 효과가 있다.

Description

박막 트랜지스터 기판 및 그를 이용한 액정표시장치{Thin film transistor substrate and Liquid Crystal Display Device using the same}
본 발명은 박막 트랜지스터 기판에 관한 것으로서, 보다 구체적으로는 역 스태거드(Invert-Staggered) 구조의 박막 트랜지스터 기판에 관한 것이다.
박막 트랜지스터는 액정표시장치(Liquid Crystal Display Device) 또는 유기 발광장치(Organic Light Emitting Device) 등과 같은 표시장치의 소위칭 소자로서 널리 이용되고 있다.
상기 박막 트랜지스터는 게이트 전극, 반도체층, 및 소스/드레인 전극을 포함하여 이루어지는데, 상기 전극들의 배치 모습에 따라 스태거드(Staggered) 구조와 코플래너(Coplanar) 구조로 나눌 수 있다.
상기 스태거드 구조는 반도체층을 중심으로 게이트 전극과 소스/드레인 전극이 위 아래로 분리 배치된 구조이고, 상기 코플래너 구조는 게이트 전극과 소스/드레인 전극이 동일 평면에 배치된 구조이다. 상기 스태거드 구조는 다시 게이트 전극이 아래에 배치되고 소스/드레인 전극이 위에 배치된 역 스태거드 구조(Invert-staggered)와 게이트 전극이 위에 배치되고 소스/드레인 전극이 아래에 배치된 정상 스태거드(normal staggered) 구조로 나눌 수 있다. 일반적으로, 스태거드 구조, 특히 역 스태거드 구조가 공정수가 감소 되고 계면 특성 등이 우수하여 대량생산에 주로 사용되고 있다.
이하에서는 도면을 참조로 종래 역 스태거드(Invert-Staggered) 구조의 박막 트랜지스터(이하, '박막 트랜지스터'로 약칭함) 기판에 대해서 설명하기로 한다.
도 1은 종래의 박막 트랜지스터 기판의 개략적인 단면도이다.
도 1에서 알 수 있듯이, 종래의 박막 트랜지스터 기판은 기판(10), 게이트 전극(20), 게이트 절연막(25), 반도체층(30), 소스 전극(40a) 및 드레인 전극(40b)을 포함하여 이루어진다.
상기 게이트 전극(20)은 상기 기판(10) 상에 패턴형성되어 있고, 상기 게이트 절연막(25)은 상기 게이트 전극(20)을 포함한 기판(10) 전면에 형성되어 있다.
상기 반도체층(30)은 상기 게이트 절연막(25) 상에 패턴형성되어 있는데, 불순물이 도핑되지 않은 액티브층(32)과 불순물이 도핑된 오믹콘택층(34)을 포함하여 이루어진다. 상기 액티브층(32)은 상기 게이트 절연막(25) 상에 형성되어 전하의 이동 채널이 되고, 상기 오믹콘택층(34)은 상기 소스 전극(40a) 및 드레인 전극(40b)과 접촉하는 영역에 형성되어 전하의 이동 장벽을 낮추는 기능을 한다.
상기 소스 전극(40a)과 드레인 전극(40a)은 상기 반도체층(30) 상에서 소정 간격으로 서로 이격 형성되어 있다.
그러나, 이와 같은 종래의 박막 트랜지스터 기판은 상기 반도체층(30)과 상기 소스 전극(40a) 사이, 및 상기 반도체층(30)과 상기 드레인 전극(40b) 사이의 접착력이 떨어지는 문제점이 있다. 즉, 상기 반도체층(30)을 구성하는 오믹콘택층(34)은 일반적으로 비정질 실리콘물질로 이루어지고, 상기 소스/드레인 전극(40a, 40b)은 Cu와 같은 금속물질로 이루어지는데, 양자 사이의 접착력이 좋지 못하여, 결국 박막 트랜지스터의 소자 특성이 떨어지는 문제점이 있다.
본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명은 반도체층과 소스 전극 사이, 및 반도체층과 드레인 전극 사이의 접착력이 우수하여 소자 특성이 향상된 박막 트랜지스터 기판, 및 그를 이용한 액정표시장치를 제공하는 것을 목적으로 한다.
본 발명은 상기 목적을 달성하기 위해서, 기판; 상기 기판 상에 형성된 게이트 전극; 상기 게이트 전극 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 액티브층; 상기 액티브층 상에 형성된 오믹콘택층; 상기 오믹콘택층 상에 형성된 배리어층; 및 상기 배리어층 상에서 서로 이격 형성된 소스 전극 및 드레인 전극을 포함하여 이루어지며, 상기 배리어층은 Ge을 포함하는 물질층으로 이루어진 것을 특징으로 하는 박막 트랜지스터 기판을 제공한다.
여기서, 상기 배리어층은 100Å ~ 500Å의 두께로 형성될 수 있다. 또한, 상기 배리어층은 상기 오믹콘택층과 동일한 패턴으로 형성될 수 있다. 또한, 상기 배리어층은 Ge, GeSi, 또는 GeC로 이루어질 수 있다.
본 발명은 또한, 기판; 상기 기판 상에 형성된 게이트 전극; 상기 게이트 전극 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 액티브층; 상기 액티브층 상에 형성된 계면층; 및 상기 계면층 상에서 서로 이격 형성된 소스 전극 및 드레인 전극을 포함하여 이루어지며, 상기 계면층은 Ge을 포함하는 물질층으로 이루어진 것을 특징으로 하는 박막 트랜지스터 기판을 제공한다.
여기서, 상기 계면층은 불순물로 도핑된 Ge, GeSi, 또는 GeC로 이루어질 수 있다. 또한, 상기 계면층은 100Å ~ 500Å의 두께로 형성될 수 있다. 또한, 상기 계면층은 상기 소스 전극 및 드레인 전극의 전체 패턴과 동일한 패턴으로 형성될 수 있다. 또한, 상기 소스 전극과 드레인 전극 사이 영역의 액티브층 두께는 다른 영역의 액티브층 두께와 동일하게 형성될 수있다.
본 발명은 또한, 제1 기판 및 제2 기판; 및 상기 제1 기판 및 제2 기판 사이에 형성된 액정층을 포함하여 이루어지고, 상기 제1 기판은 전술한 박막 트랜지스터 기판으로 이루어진 것을 특징으로 하는 액정표시장치를 제공한다.
이상과 같은 본 발명에 따르면 다음과 같은 효과가 있다.
본 발명의 일 실시예에 따르면, 오믹콘택층과 소스 전극 사이, 및 오믹콘택층과 드레인 전극 사이에 Ge을 포함하는 물질층으로 이루어진 배리어층을 형성함으로써, 오믹콘택층과 소스/드레인 전극 사이의 접착력이 증진될 수 있고, 그에 더하여 배리어층 형성공정시 식각공정시간이 단축되어 생산성이 향상되는 효과가 있다.
본 발명의 다른 실시예에 따르면, 액티브층과 소스 전극 사이, 및 액티브층과 드레인 전극 사이에 Ge을 포함하는 물질층으로 이루어진 계면층을 형성함으로써, 액티브층과 소스/드레인 전극 사이의 접착력이 증진될 수 있고, 상기 계면층 형성공정시 식각공정시간이 단축되어 생산성이 향상되는 효과가 있으며, 또한, 상기 액티브층을 얇은 두께로 형성할 수 있어 액티브층의 증착공정 시간이 줄어들게 되고 얇은 액티브층으로 인해 전류 패스(path)가 짧아져 소자 특성이 향상되는 효과가 있다.
도 1은 종래의 박막 트랜지스터 기판의 개략적인 단면도이다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.
도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 개략적인 공정단면도이다.
도 4는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.
도 5a 내지 도 5g는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 개략적인 공정단면도이다.
도 6은 본 발명의 일 실시예에 따른 액정표시장치의 개략적인 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 액정표시장치의 개략적인 단면도이다.
이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이고, 도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 개략적인 공정단면도이다.
도 2에서 알 수 있듯이, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은, 기판(100), 게이트 전극(200), 게이트 절연막(250), 액티브층(300), 오믹콘택층(320), 배리어층(340), 소스 전극(400a), 및 드레인 전극(400b)을 포함하여 이루어진다.
상기 기판(100)은 유리 또는 투명한 플라스틱과 같은 투명 재료로 이루어질 수 있다.
상기 게이트 전극(200)은 상기 기판(100) 상에 패턴 형성되어 있다. 상기 게이트 전극(200)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수도 있다.
상기 게이트 절연막(250)은 상기 게이트 전극(200)을 포함한 기판(100) 전면에 형성되어 있다. 상기 게이트 절연막(250)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)으로 이루어질 수 있으며, 상기 산화막 또는 질화막의 단일층 또는 2층 이상의 다중층으로 이루어질 수도 있다.
상기 액티브층(300)은 상기 게이트 절연막(250) 상에 패턴 형성되어 있는데, 특히, 상기 게이트 전극(200) 상부 영역에 형성되어 전하의 이동 채널로 기능한다. 상기 액티브층(300)은 비정질 실리콘(a-Si)과 같은 반도체물질로 이루어질 수 있다.
상기 오믹콘택층(320)은 상기 액티브층(300) 상에 형성되어 전하의 이동 장벽을 낮추는 기능을 한다. 상기 오믹콘택층(320)은 반도체물질에 불순물, 예를 들어 인(P)과 같은 5족원소가 도핑되어 이루어질 수 있으며, 따라서, 상기 오믹콘택층(320)은 인(P)이 도핑된 a-Si로 이루어질 수 있다.
상기 배리어층(340)은 상기 오믹콘택층(320)과 상기 소스 전극(400a) 사이에 형성되어 상기 오믹콘택층(320)과 소스 전극(400a) 사이의 접착력을 증진시키는 기능을 한다. 또한, 상기 배리어층(340)은 상기 오믹콘택층(320)과 드레인 전극(400b) 사이에 형성되어 상기 오믹콘택층(320)과 드레인 전극(400b) 사이의 접착력을 증진시키는 기능을 한다.
상기 배리어층(340)은 MoTi, Ti, Mo, CuN, Ge, GeSi, GeC와 같은 물질로 이루어질 수 있는데, 특히, Ge, GeSi, GeC와 같은 Ge을 포함하는 물질층으로 이루어진 것이 바람직하다. 그 이유는, Ge을 포함하는 물질은 다른 물질에 비하여 식각속도가 빠르므로, Ge을 포함하는 물질층으로 상기 배리어층(340)을 형성할 경우 생산성이 향상될 수 있기 때문이다. 이와 같은 배리어층(340)은 100Å ~ 500Å의 두께로 형성되는 것이 바람직한데, 그 이유는 상기 배리어층(340)이 100Å 미만으로 형성될 경우에는 접착력 증진효과가 떨어질 수 있고, 상기 배리어층(340)이 500Å을 초과하여 형성될 경우에는 생산성이 떨어질 수 있기 때문이다.
한편, 본 발명의 일 실시예에 따르면, 상기 배리어층(340)은 상기 오믹콘택층(320)과 동일한 패턴으로 형성되고, 아울러 소스/드레인 전극(400a, 400b)의 전체 패턴과도 동일한 패턴으로 형성될 수 있다. 즉, 상기 배리어층(340), 오믹콘택층(320), 및 소스/드레인 전극(400a, 400b)은 서로 동일한 패턴으로 형성될 수 있다.
또한, 상기 액티브층(300)은 상기 소스 전극(400a)과 드레인 전극(400b)의 사이 영역에 추가로 형성된 것을 제외하고 상기 오믹콘택층(320)과 동일한 패턴으로 형성될 수 있다. 또한, 상기 액티브층(300)은 상기 소스 전극(400a)과 드레인 전극(400b) 사이 영역, 즉, 채널 영역의 두께(t1)가 다른 영역의 두께(t2)보다 작게 형성된다.
이상과 같은, 상기 액티브층(300), 오믹콘택층(320), 배리어층(340), 및 소스/드레인 전극(400a, 400b)의 구체적인 패턴은 후술하는 제조공정을 참조하면 보다 용이하게 이해할 수 있을 것이다.
상기 소스 전극(400a) 및 드레인 전극(400b)은 상기 배리어층(340) 상에서 서로 이격 형성되어 있다. 상기 소스 전극(400a) 및 드레인 전극(400b)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수도 있다.
이상과 같은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조방법을 설명하면 하기와 같다.
우선, 도 3a에서 알 수 있듯이, 기판(100) 상에 게이트 전극(200)을 패턴 형성한다. 상기 게이트 전극(200)은 전술한 몰리브덴(Mo) 등의 금속층을 증착한 후 포토마스크를 이용하여 패터닝하는 소위 포토리소그라피법으로 패턴형성할 수 있다.
다음, 도 3b에서 알 수 있듯이, 상기 게이트 전극(200)을 포함한 기판(100) 전면에 게이트 절연막(250)을 형성한다. 상기 게이트 절연막(250)은 플라즈마 화학기상증착법(PECVD)을 이용하여 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)으로 형성할 수 있다.
다음, 도 3c에서 알 수 있듯이, 상기 게이트 절연막(250) 상에 액티브층(300), 오믹콘택층(320), 배리어층(340), 소스/드레인 전극용 금속층(400)을 차례로 형성한다. 상기 액티브층(300)은 플라즈마 화학기상증착법(PECVD)을 이용하여 비정질 실리콘으로 형성할 수 있고, 상기 오믹콘택층(320)은 플라즈마 화학기상증착법(PECVD)을 이용하여 인(P)으로 도핑된 비정절 실리콘으로 형성할 수 있고, 상기 배리어층(340)은 플라즈마 화학기상증착법(PECVD) 또는 스퍼터링(Sputtering)을 이용하여 전술한 물질로 형성할 수 있고, 상기 소스/드레인 전극용 금속층(400)은 스퍼터링법(sputtering)을 이용하여 전술한 금속으로 형성할 수 있다.
여기서, 상기 배리어층(340)은 Ge을 포함하는 물질을 100Å ~ 500Å의 두께로 형성하는 것이 바람직하다. 또한, 상기 배리어층(340)은 GeH4와 H2를 이용하여 플라즈마 화학기상증착법(PECVD)으로 형성할 수 있으며, 이 경우 스퍼터링법(Sputtering)에 비하여 제조비용이 절감되는 효과가 있다.
다음, 도 3d에서 알 수 있듯이, 상기 소스/드레인 전극용 금속층(400) 상에 포토레지스트 패턴(410)을 형성한다. 상기 포토레지스트 패턴(410)은 하프톤 마스크(Half-tone Mask)를 이용함으로써 두께가 얇은 영역(t1)과 두께가 두꺼운 영역(t2)을 구비하도록 형성한다.
다음, 도 3e에서 알 수 있듯이, 상기 포토레지스트 패턴(410)을 마스크로 하여, 상기 소스/드레인 전극용 금속층(400), 배리어층(340), 오믹콘택층(320) 및 액티브층(300)을 차례로 식각한다. 상기 소스/드레인 전극용 금속층(400)과 배리어층(340)은 습식식각공정으로 식각하고, 상기 오믹콘택층(320) 및 액티브층(300)은 건식식각공정으로 식각할 수 있다.
한편, 전술한 바와 같이, 상기 배리어층(340)으로 Ge을 포함하는 물질을 이용할 경우에는, 다른 물질을 이용할 경우에 비하여 상기 습식식각 공정시간을 단축시킬 수 있는 효과가 있다. 구체적으로, 실험에 따르면, 상기 소스/드레인 전극용 금속층(400)으로 Cu를 이용하고 상기 배리어층(340)으로 MoTi를 이용한 경우에는 상기 습식식각 공정시간으로 약 110초가 소요되는 반면에, 상기 소스/드레인 전극용 금속층(400)으로 Cu를 이용하고 상기 배리어층(340)으로 Ge을 이용한 경우에는 상기 습식식각 공정시간으로 약 80초가 소요되었다.
다음, 도 3f에서 알 수 있듯이, 상기 포토레지스트 패턴(410)을 애싱(ashing) 처리한다. 상기 애싱 처리에 의해서, 두께가 얇은 영역(t1)의 포토레지스트 패턴(410)은 제거되고, 두께가 두꺼운 영역(t2)의 포토레지스트 패턴(410)은 잔존하게 된다.
다음, 도 3g에서 알 수 있듯이, 상기 잔존하는 포토레지스트 패턴(410)을 마스크로 하여 채널 영역에 해당하는 상기 소스/드레인 전극용 금속층(400), 배리어층(340) 및 오믹콘택층(320)을 차례로 식각한 후, 상기 포토레지스트 패턴(410)을 제거한다. 그리하면, 서로 이격되는 소스 전극(400a)과 드레인 전극(400b)이 완성된다.
상기 소스/드레인 전극용 금속층(400)과 배리어층(340)은 습식식각공정으로 식각하고, 상기 오믹콘택층(320)은 건식식각공정으로 식각할 수 있으며, 전술한 바와 동일하게, 상기 배리어층(340)으로 Ge를 포함하는 물질을 이용할 경우 습식식각공정시간을 단축할 수 있다.
한편, 상기 채널 영역의 오믹콘택층(320)을 식각할 경우에는 상기 오믹콘택층(320) 아래의 액티브층(300)도 소정 깊이만큼 함께 식각한다. 따라서, 상기 액티브층(300)은 상기 소스 전극(400a)과 드레인 전극(400b) 사이 영역, 즉, 채널 영역의 두께(t1)가 다른 영역의 두께(t2)보다 작게 형성된다.
이와 같이, 상기 채널 영역의 오믹콘택층(320)을 식각할 경우 액티브층(300)도 함께 식각하는 이유는, 전술한 도 3c 공정에서 오믹콘택층(320) 형성을 위해 불순물을 도핑하게 되면 도핑한 불순물이 상기 액티브층(300)의 상부까지 확산될 수있고 그 경우 누설전류가 증가될 수 있기 때문이다.
한편, 도시하지는 않았지만, 상기 소스 전극(400a) 및 드레인 전극(400b)을 포함한 기판(100) 전면에는 보호막이 추가로 형성되고, 상기 보호막 상에는 화소전극이 추가로 형성될 수 있다. 이때, 상기 보호막에는 콘택홀이 형성되어 있고, 상기 화소전극은 상기 콘택홀을 통해 상기 드레인 전극(400b)과 연결된다. 이에 대해서는 후술하는 액정표시장치에 대한 설명을 참조하면 용이하게 이해할 수 있을 것이다.
도 4는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이고, 도 5a 내지 도 5g는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 개략적인 공정단면도이다. 이하에서는 전술한 실시예와 동일한 구성에 대한 구체적인 설명은 생략하기로 한다.
도 4에서 알 수 있듯이, 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판은, 기판(100), 게이트 전극(200), 게이트 절연막(250), 액티브층(300), 계면층(350), 소스 전극(400a), 및 드레인 전극(400b)을 포함하여 이루어진다.
상기 게이트 전극(200)은 상기 기판(100) 상에 패턴 형성되어 있고, 상기 게이트 절연막(250)은 상기 게이트 전극(200)을 포함한 기판(100) 전면에 형성되어 있고, 상기 액티브층(300)은 상기 게이트 절연막(250) 상에 패턴 형성되어 있다.
상기 계면층(350)은 상기 액티브층(300) 상에 형성되는데, 특히, 상기 액티브층(300)과 상기 소스 전극(400a) 사이, 및 상기 액티브층(300)과 상기 드레인 전극(400b) 사이에 형성된다.
상기 계면층(350)은 전술한 도 2에 도시한 박막 트랜지스터 기판의 오믹콘택층(320)과 배리어층(340)의 역할을 동시에 수행한다. 즉, 상기 계면층(350)은 전하의 이동장벽을 낮추는 역할을 함과 더불어 접착력을 증진시키는 역할을 한다. 이와 같은 역할을 하는 상기 계면층(350)은 Ge, GeSi, GeC와 같은 Ge을 포함하는 물질층으로 이루어진 것이 식각속도 증진을 통한 생산성 향상을 위해 바람직하고, 특히, 전하의 이동장벽을 낮추는 기능을 향상시키기 위해서 인(P)과 같은 불순물로 도핑된 Ge을 포함하는 물질층으로 이루어진 것이 보다 바람직하다.
상기 계면층(350)은 100Å ~ 500Å의 두께로 형성되는 것이 바람직한데, 그 이유는 상기 계면층(350)이 100Å 미만으로 형성될 경우에는 전하의 이동장벽을 낮추고 접착력을 향상시키는 기능이 떨어질 수 있고, 500Å을 초과하여 형성될 경우에는 생산성이 떨어질 수 있기 때문이다.
본 발명의 다른 실시예에 따르면, 상기 계면층(350)은 상기 소스 전극(400a) 및 드레인 전극(400b)의 전체 패턴과 동일한 패턴으로 형성될 수 있다. 또한, 상기 액티브층(300)은 상기 소스 전극(400a)과 드레인 전극(400b)의 사이 영역, 즉, 채널 영역에 추가로 형성된 것을 제외하고 상기 계면층(350)과 동일한 패턴으로 형성될 수 있다. 또한, 상기 액티브층(300)은 상기 소스 전극(400a)과 드레인 전극(400b) 사이 영역, 즉, 채널 영역의 두께(t1)와 다른 영역의 두께(t2)가 동일하게 형성된다. 이상과 같은, 상기 액티브층(300), 계면층(350), 및 소스/드레인 전극(400a, 400b)의 구체적인 패턴은 후술하는 제조공정을 참조하면 보다 용이하게 이해할 수 있을 것이다.
상기 소스 전극(400a) 및 드레인 전극(400b)은 상기 계면층(350) 상에 형성되어 있다.
이와 같은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조방법을 설명하면 하기와 같다. 전술한 실시예와 동일한 구성에 대한 구체적인 설명은 생략하기로 한다.
우선, 도 5a에서 알 수 있듯이, 기판(100) 상에 게이트 전극(200)을 패턴 형성한다.
다음, 도 5b에서 알 수 있듯이, 상기 게이트 전극(200)을 포함한 기판(100) 전면에 게이트 절연막(250)을 형성한다.
다음, 도 5c에서 알 수 있듯이, 상기 게이트 절연막(250) 상에 액티브층(300), 계면층(350), 및 소스/드레인 전극용 금속층(400)을 차례로 형성한다.
상기 액티브층(300)은 플라즈마 화학기상증착법(PECVD)을 이용하여 비정질 실리콘으로 형성할 수 있고, 상기 계면층(350)은 플라즈마 화학기상증착법(PECVD)을 이용하여 전술한 물질로 형성할 수 있고, 상기 소스/드레인 전극용 금속층(400)은 스퍼터링법(sputtering)을 이용하여 전술한 금속으로 형성할 수 있다.
여기서, 상기 계면층(350)은 불순물로 도핑된 Ge을 포함하는 물질을 100Å ~ 500Å의 두께로 형성하는 것이 바람직한데, 구체적으로는, GeH4, H2, 및 PH3를 이용하여 플라즈마 화학기상증착법(PECVD)으로 형성할 수 있다.
다음, 도 5d에서 알 수 있듯이, 상기 소스/드레인 전극용 금속층(400) 상에 포토레지스트 패턴(410)을 형성한다.
다음, 도 5e에서 알 수 있듯이, 상기 포토레지스트 패턴(410)을 마스크로 하여, 상기 소스/드레인 전극용 금속층(400), 계면층(350) 및 액티브층(300)을 차례로 식각한다. 상기 소스/드레인 전극용 금속층(400)과 계면층(350)은 습식식각공정으로 식각하고, 상기 액티브층(300)은 건식식각공정으로 식각할 수 있다.
다음, 도 5f에서 알 수 있듯이, 상기 포토레지스트 패턴(410)을 애싱(ashing) 처리한다.
다음, 도 5g에서 알 수 있듯이, 상기 애싱 이후 잔존하는 포토레지스트 패턴(410)을 마스크로 하여 채널 영역에 해당하는 상기 소스/드레인 전극용 금속층(400) 및 계면층(350)을 식각한 후, 상기 포토레지스트 패턴(410)을 제거한다. 그리하면, 서로 이격되는 소스 전극(400a)과 드레인 전극(400b)이 완성된다.
상기 소스/드레인 전극용 금속층(400)과 계면층(350)은 습식식각공정으로 식각할 수 있다.
한편, 전술한 실시예와는 상이하게, 상기 채널 영역의 계면층(350)을 식각할 경우에 상기 계면층(350) 아래의 액티브층(300)은 식각하지 않는다. 따라서, 상기 액티브층(300)은 상기 소스 전극(400a)과 드레인 전극(400b) 사이 영역, 즉, 채널 영역의 두께(t1)와 다른 영역의 두께(t2)가 동일하게 된다.
본 실시예의 경우는, 상기 계면층(350) 형성시 불순물이 상기 액티브층(300)으로 확산될 가능성이 거의 없고 상기 소스/드레인 전극(400a, 400b) 식각 공정시 상기 계면층(350)이 함께 식각되기 때문에, 상기 채널 영역의 계면층(350)을 식각할 때 그 아래의 액티브층(300)을 식각할 필요가 없게 되는 것이고, 따라서, 전술한 실시예에 비하여 상기 액티브층(300)을 상대적으로 얇게 형성할 수 있어 액티브층(300)의 증착공정 시간이 줄어들고 또한 얇은 액티브층(300)으로 인해 전류 패스(path)가 짧아져 소자 특성이 향상될 수 있다.
도 6은 본 발명의 일 실시예에 따른 액정표시장치의 개략적인 단면도로서, 이는 전술한 도 2에 따른 박막 트랜지스터 기판을 적용한 액정표시장치에 관한 것이다. 따라서, 동일한 구성에 대해서는 동일한 도면 부호를 부여하였고, 동일한 구성에 대한 구체적인 설명은 생략하기로 한다.
도 6에서 알 수 있듯이, 본 발명의 일 실시예에 따른 액정표시장치는 박막 트랜지스터 기판(ST), 컬러 필터 기판(SC), 및 상기 양 기판 사이에 형성된 액정층(LC)을 포함하여 이루어진다.
상기 박막 트랜지스터 기판(ST)은 제1 기판(100) 상에 형성된 게이트 전극(200), 게이트 절연막(250), 액티브층(300), 오믹콘택층(320), 배리어층(340), 소스 전극(400a), 및 드레인 전극(400b)을 포함하여 이루어지고, 이와 같은 각각의 구성은 전술한 도 2와 동일하다.
또한, 상기 소스 전극(400a) 및 드레인 전극(400b)을 포함한 상기 제1 기판(100)의 전면에는 보호막(450)이 형성되어 있고, 상기 보호막(450)에는 콘택홀(455)이 형성되어 있어, 상기 콘택홀(455)을 통해 상기 드레인 전극(400b)이 노출되게 된다. 상기 보호막(450)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기계 물질로 이루어질 수도 있고, 아크릴과 같은 유기계 물질로 이루어질 수도 있다.
또한, 상기 보호막(450) 상에는 화소전극(500)이 형성되어 있는데, 상기 화소전극(500)은 상기 콘택홀(455)을 통해 상기 드레인 전극(400b)과 연결되어 있다. 상기 화소전극(500)은 ITO와 같은 투명한 도전물질로 이루어질 수 있다.
또한, 상기 게이트 전극(200)과 동일한 층에는 공통 전극(210)이 형성되어 있다. 상기 공통 전극(210)은 상기 화소 전극(500)과 함께 횡전계를 발생시켜 액정을 구동시키게 된다. 상기 공통 전극(210)은 도시된 바와 같이 게이트 전극(200)과 동일한 층에 형성될 수도 있지만, 반드시 그에 한정되는 것은 아니고, 상기 공통 전극(210)의 형성 위치는 다양하게 변경될 수 있으며, 예로서 상기 공통 전극(210)은 상기 화소 전극(500)과 동일한 층에 형성될 수 있다.
한편, 본 발명은 공통 전극(210)과 화소 전극(500)이 동일한 기판 상에 형성되는 소위 IPS(In-Plane Switching) 모드 이외에, 공통 전극(210)과 화소 전극(500)이 서로 상이한 기판에 형성되는 TN(Twisted Nematic)모드 및 VA(Vertical Alignment) 모드 등도 포함하며, 이 경우에는, 상기 공통 전극(210)이 상기 컬러 필터 기판(SC) 상에 형성될 수 있다.
상기 컬러 필터 기판(SC)은 제2 기판(600) 상에 형성된 차광층(610), 상기 차광층(610) 상에 형성된 컬러필터층(630), 및 상기 컬러필터층(630) 상에 형성된 오버코트층(650)을 포함하여 이루어진다.
상기 차광층(610)은 화소영역 이외의 영역으로 광이 누설되는 것을 차단하기 위한 것으로서 매트릭스(matrix)구조로 패턴형성되어 있고, 상기 컬러필터층(630)은 상기 차광층(610) 사이의 영역에 각각 형성된 적색(R), 녹색(G), 및 청색(B)의 컬리펄터를 포함하여 형성되어 있고, 상기 오버코트층(650)은 상기 제2 기판(600)의 전면에 형성되어 있다.
도 7은 본 발명의 다른 실시예에 따른 액정표시장치의 개략적인 단면도로서, 이는 전술한 도 4에 따른 박막 트랜지스터 기판을 적용한 것을 제외하고, 전술한 도 6에 따른 액정표시장치와 동일하다.
도 7에서 알 수 있듯이, 박막 트랜지스터 기판(ST)은 제1 기판(100) 상에 형성된 게이트 전극(200), 게이트 절연막(250), 액티브층(300), 계면층(350), 소스 전극(400a), 및 드레인 전극(400b)을 포함하여 이루어지고, 그 외의 구성은 전술한 도 6과 동일하다.
100: 기판, 제1 기판 200: 게이트 전극
250: 게이트 절연막 300: 액티브층
320: 오믹콘택층 340: 배리어층
350: 계면층 400a, 400b: 소스 전극, 드레인 전극
450: 보호막 500: 화소 전극

Claims (10)

  1. 기판;
    상기 기판 상에 형성된 게이트 전극;
    상기 게이트 전극 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 액티브층;
    상기 액티브층 상에 형성된 오믹콘택층;
    상기 오믹콘택층 상에 형성된 배리어층; 및
    상기 배리어층 상에서 서로 이격 형성된 소스 전극 및 드레인 전극을 포함하여 이루어지며,
    상기 배리어층은 Ge을 포함하는 물질층으로 이루어진 것을 특징으로 하는 박막 트랜지스터 기판.
  2. 제1항에 있어서,
    상기 배리어층은 100Å ~ 500Å의 두께로 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 제1항에 있어서,
    상기 배리어층은 상기 오믹콘택층과 동일한 패턴으로 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 제1항에 있어서,
    상기 배리어층은 Ge, GeSi, 또는 GeC로 이루어진 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 기판;
    상기 기판 상에 형성된 게이트 전극;
    상기 게이트 전극 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 액티브층;
    상기 액티브층 상에 형성된 계면층; 및
    상기 계면층 상에서 서로 이격 형성된 소스 전극 및 드레인 전극을 포함하여 이루어지며,
    상기 계면층은 Ge을 포함하는 물질층으로 이루어진 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 제5항에 있어서,
    상기 계면층은 불순물로 도핑된 Ge, GeSi, 또는 GeC로 이루어진 것을 특징으로 하는 박막 트랜지스터 기판.
  7. 제5항에 있어서,
    상기 계면층은 100Å ~ 500Å의 두께로 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  8. 제5항에 있어서,
    상기 계면층은 상기 소스 전극 및 드레인 전극의 전체 패턴과 동일한 패턴으로 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  9. 제5항에 있어서,
    상기 소스 전극과 드레인 전극 사이 영역의 액티브층 두께는 다른 영역의 액티브층 두께와 동일한 것을 특징으로 하는 박막 트랜지스터 기판.
  10. 제1 기판 및 제2 기판; 및
    상기 제1 기판 및 제2 기판 사이에 형성된 액정층을 포함하여 이루어지고,
    상기 제1 기판은 상기 제1항 내지 제9항 중 어느 한 항에 따른 박막 트랜지스터 기판으로 이루어진 것을 특징으로 하는 액정표시장치.
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