KR20110129940A - 산화 망간막의 형성 방법, 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

산화 망간막의 형성 방법, 반도체 장치의 제조 방법 및 반도체 장치 Download PDF

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도쿄엘렉트론가부시키가이샤
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Abstract

Cu와의 밀착성을 양호하게 하는 것이 가능한 산화 망간막의 형성 방법을 개시한다. 이 산화 망간막의 형성 방법은, 산화물 상에 망간을 포함한 가스를 공급하여, 산화물 상에 산화 망간막을 형성한다. 이 때의 산화 망간막의 성막 온도를 100℃ 이상 400℃ 미만으로 한다.

Description

산화 망간막의 형성 방법, 반도체 장치의 제조 방법 및 반도체 장치 {METHOD FOR FORMING MANGANESE OXIDE FILM, METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE, AND SEMICONDUCTOR DEVICE}
본 발명은 산화 망간막의 형성 방법, 이 산화 망간막의 형성 방법을 이용한 반도체 장치의 제조 방법 및 이 제조 방법에 따라 형성된 반도체 장치에 관한 것이다.
반도체 장치의 집적 밀도의 증가에 수반하여, 반도체 소자 또는 내부 배선의 기하학적 치수는 미세화의 일로를 걷고 있다. 내부 배선, 예를 들면 구리(Cu) 배선은, 그 기하학적 치수가 작아짐에 따라 저항이 증대한다. 저항의 증대를 억제하기 위해서는, Cu의 확산을 막는 확산 방지막(이하 배리어층이라고 함)의 두께를 얇게 하여 배리어층과 Cu 배선과의 합성 저항을 작게 해야 한다.
배리어층은, 예를 들면 일본특허공개공보 2008 - 28046 호에 기재된 바와 같이, PVD법(스퍼터법)을 이용하여 형성되어 있다.
그러나, PVD법을 이용하여 형성된 얇은 배리어층에서는 Cu 배선의 기하학적 치수가 예를 들면 45 nm 이하가 되면, Cu 배선을 매립하기 위한 오목부의 스텝 커버리지가 악화되기 시작한다. 이 때문에, 앞으로도 PVD법을 이용하여 얇은 배리어층을 계속 형성하는 것은 어려워지고 있다.
이에 반해, CVD법은 PVD법과 비교하여 오목부의 스텝 커버리지가 좋아, 배리어층의 새로운 형성 방법으로서 주목되고 있다. 그 중에서도 본 건의 발명자는, CVD법을 이용하여 형성된 산화 망간은 두께가 얇아도 미세한 오목부의 스텝 커버리지가 양호한 것을 발견했다. CVD법을 이용하여 형성된 산화 망간은, 새로운 배리어층의 재료의 유력 후보 중 하나이다.
또한 본 건의 발명자는, CVD법을 이용하여 형성된 산화 망간과 Cu와의 밀착성이 산화 망간의 성막 온도에 의존하는 것을 발견했다.
본 발명은, Cu와의 밀착성을 양호하게 하는 것이 가능한 산화 망간막의 형성 방법, 이 산화 망간막의 형성 방법을 이용한 반도체 장치의 제조 방법 및 이 제조 방법에 따라 형성된 반도체 장치를 제공한다.
본 발명의 제 1 태양에 따른 산화 망간막의 형성 방법은, 산화물 상에 망간을 포함한 가스를 공급하여, 상기 산화물 상에 산화 망간막을 형성하는 산화 망간막의 형성 방법으로서, 상기 산화 망간막을 형성할 때의 성막 온도를 100℃ 이상 400℃ 미만으로 한다.
본 발명의 제 2 태양에 따른 반도체 장치의 제조 방법은, 기판 상에 산화물을 포함하는 층간 절연막을 형성하는 것, 상기 층간 절연막에 오목부를 형성하는 것, 상기 오목부가 형성된 층간 절연막 상에 망간을 포함한 가스를 공급하고, 상기 층간 절연막 상에 산화 망간막을 성막 온도를 100℃ 이상 400℃ 미만으로 하여 형성하는 것, 및 상기 산화 망간막이 형성된 상기 층간 절연막의 오목부에 도전체를 퇴적하여 내부 배선을 형성하는 것을 구비한다.
본 발명의 제 3 태양에 따른 반도체 장치는, 망간, 산소 및 탄소를 포함한 확산 방지막을 사용한 반도체 장치로서, 상기 확산 방지막 중의 상기 탄소의 피크 농도가 3 × 1022 atoms / cm3 이하이다. 바람직하게는, 1 × 1022 atoms / cm3 이하이다.
본 발명의 제 4 태양에 따른 반도체 장치는, 망간, 산소 및 탄소를 포함한 확산 방지막을 사용한 반도체 장치로서, 상기 확산 방지막 중의 산화 망간막 중의 탄소 농도와 망간 농도의 비율이 1 : 1 이하이다.
도 1은 본 발명의 일실시예에 따른 산화 망간막의 형성 방법을 실행하는 것이 가능한 성막 시스템의 일례를 개략적으로 도시한 평면도이다.
도 2는 산화 망간 성막 장치의 일례를 개략적으로 도시한 단면도이다.
도 3a는 본 발명의 실시예에 따른 산화 망간막의 형성 방법에 따라 제작된 시료의 일례를 도시한 단면도이다.
도 3b는 본 발명의 실시예에 따른 산화 망간막의 형성 방법에 따라 제작된 시료의 일례를 도시한 단면도이다.
도 3c는 본 발명의 실시예에 따른 산화 망간막의 형성 방법에 따라 제작된 시료의 일례를 도시한 단면도이다.
도 4는 테이프 시험의 결과를 나타낸 도이다.
도 5는 C1s 피크의 화학 결합 상태의 해석 결과를 나타낸 도이다.
도 6은 산화 망간막 표면의 결합 상태의 해석 결과를 나타낸 도이다.
도 7은 성막 온도를 100℃로 할 때의 산화 망간막의 상태를 모식적으로 도시한 단면도이다.
도 8은 성막 온도를 200℃로 할 때의 산화 망간막의 상태를 모식적으로 도시한 단면도이다.
도 9는 성막 온도를 300℃로 할 때의 산화 망간막의 상태를 모식적으로 도시한 단면도이다.
도 10은 성막 온도를 400℃로 할 때의 산화 망간막의 상태를 모식적으로 도시한 단면도이다.
도 11은 200℃ 성막의 시료의 프런트 사이드 SIMS 측정 결과를 나타낸 도이다.
도 12는 400℃ 성막의 시료의 프런트 사이드 SIMS 측정 결과를 나타낸 도이다.
도 13은 산화 망간막 중의 탄소 농도와 성막 온도의 관계를 나타낸 도이다.
도 14는 산화 망간막 중의 망간 농도와 성막 온도의 관계를 나타낸 도이다.
도 15는 산화 망간막 중의 탄소 농도 및 망간 농도와 성막 온도와의 관계를 나타낸 도이다.
도 16은 100℃ 성막의 시료의 백 사이드 SIMS 측정 결과를 나타낸 도이다.
도 17a는 일실시예에 따른 산화 망간막의 형성 방법을 이용한 반도체 장치의 제조 방법의 일례를 도시한 단면도이다.
도 17b는 일실시예에 따른 산화 망간막의 형성 방법을 이용한 반도체 장치의 제조 방법의 일례를 도시한 단면도이다.
도 17c는 일실시예에 따른 산화 망간막의 형성 방법을 이용한 반도체 장치의 제조 방법의 일례를 도시한 단면도이다.
도 17d는 일실시예에 따른 산화 망간막의 형성 방법을 이용한 반도체 장치의 제조 방법의 일례를 도시한 단면도이다.
도 17e는 일실시예에 따른 산화 망간막의 형성 방법을 이용한 반도체 장치의 제조 방법의 일례를 도시한 단면도이다.
도 17f는 일실시예에 따른 산화 망간막의 형성 방법을 이용한 반도체 장치의 제조 방법의 일례를 도시한 단면도이다.
이하에, 첨부 도면을 참조하여 본 발명의 실시예에 대하여 설명한다. 이 설명에서 참조하는 전 도면에 걸쳐, 동일한 부분에 대해서는 동일한 참조 부호를 부여한다.
(시스템 구성)
도 1은, 본 발명의 일실시예에 따른 산화 망간막의 형성 방법을 실행하는 것이 가능한 성막 시스템의 일례를 개략적으로 도시한 평면도이다. 본　예는, 성막 시스템의 일례로서 반도체 장치의 제조에 이용되고, 예를 들면 기판으로서 반도체 웨이퍼(이하 웨이퍼라고 함)에 성막 처리를 실시하는 성막 시스템을 예시한다. 그러나 본 발명은, 웨이퍼 상에의 산화 망간막의 성막에 한해 적용되는 것은 아니다.
도 1에 도시한 바와 같이, 성막 시스템(1)은, 웨이퍼(W)에 처리를 실시하는 처리부(2)와, 이 처리부(2)에 웨이퍼(W)를 반입출하는 반입출부(3)와, 장치(1)를 제어하는 제어부(4)를 구비하고 있다. 본 예에 따른 성막 시스템(1)은, 클러스터 툴형(멀티 챔버 타입)의 반도체 제조 장치이다.
처리부(2)는, 본 예에서는 웨이퍼(W)에 처리를 실시하는 처리실(PM)을 두 개 구비하고 있다(처리실(21a, 21b)). 이들 처리실(21a 및 21b)은 각각 내부를 소정의 진공도로 감압 가능하게 구성되어 있다. 처리실(21a)에서는, 웨이퍼(W)에의 성막 처리로서 산화 망간막의 CVD 성막 처리가 행해지고, 처리실(21b)에서는 구리 또는 구리 합금의 PVD 성막 처리, 예를 들면 스퍼터링 처리가 행해진다. 처리실(21a 및 21b)은, 게이트 밸브(G1, G2)를 개재하여 한 개의 반송실(TM)(22)에 접속되어 있다.
반입출부(3)는 반입출실(LM)(31)을 구비하고 있다. 반입출실(31)은 내부를 대기압 또는 거의 대기압, 예를 들면 외부의 대기압에 대하여 약간의 양압으로 조압(調壓) 가능하게 구성되어 있다. 반입출실(31)의 평면 형상은, 본 예에서는 평면으로부터 봤을 때 긴 변, 이 긴 변에 직교하는 짧은 변을 가진 직사각형이다. 직사각형의 긴 변은 처리부(2)에 인접한다. 반입출실(31)은, 웨이퍼(W)가 수용되어 있는 캐리어(C)가 장착되는 로드 포트(LP)를 구비하고 있다. 본 예에서는, 반입출실(31)의 처리부(2)에 상대한 긴 변에, 세 개의 로드 포트(32a, 32b 및 32c)가 설치되어 있다. 본 예에서는 로드 포트의 수를 세 개로 하고 있지만, 이에 한정되지 않고, 수는 임의이다. 로드 포트(32a 내지 32c)에는 각각 도시하지 않은 셔터가 설치되어 있고, 웨이퍼(W)를 저장한 혹은 빈 캐리어(C)가 이들 로드 포트(32a 내지 32c)에 장착되면, 도시하지 않은 셔터가 분리되어 외부 공기의 침입을 방지하고, 또한 캐리어(C)의 내부와 반입출실(31)의 내부가 연통된다.
처리부(2)와 반입출부(3)의 사이에는 로드록실(LLM), 본 예에서는 두 개의 로드록실(26a 및 26b)이 설치되어 있다. 로드록실(26a 및 26b)은 각각 내부를 소정의 진공도 및 대기압, 혹은 거의 대기압으로 전환 가능하게 구성되어 있다. 로드록실(26a 및 26b)은 각각 게이트 밸브(G3, G4)를 개재하여 반입출실(31)의 로드 포트(32a 내지 32c)가 설치된 한 변에 대향하는 한 변에 접속되고, 게이트 밸브(G5, G6)를 개재하여 반송실(22)의 처리실(21a 및 21b)이 접속된 두 변 이외의 변 중 두 변에 접속된다. 로드록실(26a 및 26b)은 대응하는 게이트 밸브(G3 또는 G4)를 개방함으로써 반입출실(31)과 연통되고, 대응하는 게이트 밸브(G3 또는 G4)를 닫음으로써 반입출실(31)로부터 차단된다. 또한, 대응하는 게이트 밸브(G5 또는 G6)를 개방함으로써 반송실(22)과 연통되고, 대응하는 게이트 밸브(G5 또는 G6)를 닫음으로써 반송실(22)로부터 차단된다.
반입출실(31)의 내부에는 반입출 기구(35)가 설치되어 있다. 반입출 기구(35)는 피처리 기판용 캐리어(C)에 대한 웨이퍼(W)의 반입출을 행한다. 이와 함께, 로드록실(26a 및 26b)에 대한 웨이퍼(W)의 반입출을 행한다. 반입출 기구(35)는, 예를 들면 두 개의 다관절 암(36a 및 36b)을 가지고, 반입출실(31)의 길이 방향을 따라 연장되는 레일(37) 상을 주행 가능하게 구성되어 있다. 다관절 암(36a 및 36b)의 선단에는 핸드(38a 및 38b)가 장착되어 있다. 웨이퍼(W)는 핸드(38a 또는 38b)에 올려져, 상술한 웨이퍼(W)의 반입출이 행해진다.
반송실(22)은 진공 보지(保持) 가능한 구성, 예를 들면 진공 용기로서 구성되어 있다. 이러한 반송실(22)의 내부에는, 처리실(21a 및 21b) 및 로드록실(26a 및 26b) 상호간에 대하여 웨이퍼(W)의 반송을 행하는 반송 기구(24)가 설치되고, 대기와는 차단된 상태에서 웨이퍼(W)가 반송된다. 반송 기구(24)는 반송실(22)의 대략 중앙에 배설되어 있다. 반송 기구(24)는 회전 및 신축 가능한 트랜스퍼 암을, 예를 들면 복수개 가진다. 본 예에서는, 예를 들면 두 개의 트랜스퍼 암(24a 및 24b)을 가진다. 트랜스퍼 암(24a 및 24b)의 선단에는 홀더(25a 및 25b)가 장착되어 있다. 웨이퍼(W)는 홀더(25a 또는 25b)에 보지되고, 상술한 바와 같이, 처리실(21a 및 21b) 및 로드록실(26a, 26b) 상호간에 대한 웨이퍼(W)의 반송이 행해진다.
처리부(4)는 프로세스 콘트롤러(41), 유저 인터페이스(42) 및 기억부(43)를 포함하여 구성된다.
프로세스 콘트롤러(41)는 마이크로 프로세서(컴퓨터)로 이루어진다.
유저 인터페이스(42)는, 오퍼레이터가 성막 시스템(1)을 관리하기 위하여 커멘드의 입력 조작 등을 행하는 키보드와, 성막 시스템(1)의 가동 상황을 가시화하여 표시하는 디스플레이 등을 포함한다.
기억부(43)는, 성막 시스템(1)에서 실시되는 처리를 프로세스 콘트롤러(41)의 제어로 실현하기 위한 제어 프로그램, 각종 데이터 및 처리 조건에 따라 성막 시스템(1)에 처리를 실행시키기 위한 레시피가 저장된다. 레시피는 기억부(43) 내의 기억 매체에 기억된다. 기억 매체는 컴퓨터 판독 가능한 것으로, 예를 들면 하드 디스크여도 좋고, CD-ROM, DVD, 플래쉬 메모리 등의 가반성인 것이어도 좋다. 또한 다른 장치로부터, 예를 들면 전용 회선을 통하여 레시피를 적절히 전송시키도록 해도 좋다. 임의의 레시피는 유저 인터페이스(42)로부터의 지시 등으로 기억부(43)로부터 호출되고, 프로세스 콘트롤러(41)에서 실행됨으로써, 프로세스 콘트롤러(41)의 제어 하에 웨이퍼(W)에 대한 처리가 실시된다.
(산화 망간 CVD 장치)
이어서, 산화 망간 CVD 장치의 일례를 설명한다. 산화 망간 CVD 장치는, 본 예에서는 처리실(21a)에 이용된다.
도 2는, 산화 망간 성막 장치의 일례를 개략적으로 도시한 단면도이다.
도 2에 도시한 바와 같이, 산화 망간 CVD 장치(50)는 처리실(21a)을 가진다. 처리실(21a) 내에는 웨이퍼(W)를 수평으로 재치(載置)하기 위한 재치대(51)가 설치되어 있다. 재치대(51) 내에는 웨이퍼의 온조(溫調) 수단이 되는 히터(51a)가 설치되어 있다. 또한 재치대(51)에는, 승강 기구(51b)에 의해 승강 가능한 3 개의 승강 핀(51c)(편의상 2 개만 도시)이 설치되어 있고, 이 승강 핀(51c)을 개재하여 도시하지 않은 웨이퍼 반송 수단과 재치대(51)의 사이에서 웨이퍼(W)의 전달이 행해진다.
처리실(21a)의 저부(底部)에는 배기관(52)의 일단측이 접속되고, 이 배기관(52)의 타단측에는 진공 펌프(53)가 접속되어 있다. 처리실(21a)의 측벽에는 게이트 밸브(G)에 의해 개폐되는 반송구(54)가 형성되어 있다.
처리실(21a)의 천장부에는 재치대(51)에 대향하는 가스 샤워 헤드(55)가 설치되어 있다. 가스 샤워 헤드(55)는 가스실(55a)을 구비하고, 가스실(55a)로 공급된 가스는 복수 설치된 가스 토출홀(55b)로부터 처리실(21a) 내로 공급된다.
가스 샤워 헤드(55)에는 망간을 포함한 유기 화합물의 가스를 가스실(55a)로 도입하기 위한 Mn 원료 가스 공급 배관계(56)가 접속된다.
Mn 원료 가스 공급 배관계(56)는 원료 가스 공급로(56a)를 구비하고, 이 원료 가스 공급로(56a)의 상류측에는 원료 저류부(57)가 접속되어 있다. 원료 저류부(57)에는 망간을 포함한 유기 화합물, 예를 들면(EtCp)2Mn(비스에틸시클로펜타디에닐망간)이 액체의 상태로 저류되어 있다. 원료 저류부(57)에는 버블링 기구(58)가 접속된다.
버블링 기구(58)는, 예를 들면 버블링용 가스가 저류된 버블링용 가스 저류부(58a)와, 버블링용 가스를 원료 저류부(57)로 유도하는 공급관(58b)과, 공급관(58b) 내를 흐르는 버블링용 가스의 유량을 조절하는 매스 플로우 콘트롤러(MFC)(58c) 및 밸브(58d)를 포함하여 구성된다. 버블링용 가스의 일례는, 아르곤(Ar) 가스, 수소(H2) 가스이다. 공급관(58b)의 일단은, 원료 저류부(57)에 저류된 원료 액체, 본 예에서는 (EtCp)2Mn 중에 배치된다. 공급관(58b)으로부터 버블링용 가스를 분출시킴으로써, 원료 액체는 버블링되어 기화된다. 기화한 원료 액체(Mn 원료 가스), 본 예에서는 기화한 (EtCp)2Mn은, 원료 가스 공급로(56a) 및 원료 가스 공급로(56a)를 개폐하는 밸브(56b)를 통하여 가스 샤워 헤드(55)의 가스실(55a)로 공급된다.
또한 Mn 원료 가스의 공급 방법은, 예를 들면 원료 액체를 버블링하여 기화시키는 버블링법에 한정되지 않고, 원료 액체를 베이퍼라이저로 수송하고, 베이퍼라이저를 이용하여 기화시키는 이른바 액 수송법을 이용해도 좋다.
이러한 산화 망간 CVD 장치(50)에 의하면, 망간을 포함한 유기 화합물의 가스, 예를 들면 (EtCp)2Mn의 가스를 공급함으로써, 웨이퍼(W)의 표면 상에 산화 망간막을 형성할 수 있다.
또한 산화 망간 CVD 장치(50)는, 망간을 포함한 유기 화합물로서(EtCp)2Mn [= Mn(C2H5C5H4)2]를 이용했지만, 망간을 포함한 유기 화합물로서는 (EtCp)2Mn 외에,
　　Cp2Mn [= Mn(C5H5)2];
　　(MeCp)2Mn [= Mn(CH3C5H4)2];
　　(i-PrCp)2Mn [= Mn(C3H7C5H4)2];
　　MeCpMn(CO)3 [= (CH3C5H4)Mn(CO)3];
　　(t-BuCp)2Mn [= Mn(C4H9C5H4)2];
　　CH3Mn(CO)5, Mn(DPM)3 [= Mn(C11H19O2)3];
　　Mn(DMPD)(EtCp) [= Mn(C7H11C2H5C5H4)];
　　Mn(DPM)2 [= Mn(C11H19O2)2];
　　Mn(acac)2 [= Mn(C5H7O2)2];
　　Mn(acac)3 [= Mn(C5H7O2)3];
　　Mn(hfac)2 [= Mn(C5HF6O2)3];
　　((CH3)5Cp)2Mn [= Mn((CH3)5C5H4)2]; 및
　　망간 아세트 아미디네이트 화합물인 Mn(t-BuNC(CH3)Nt-Bu)2 [= Mn(C4H9NC(CH3)NC4H9)2]로 이루어진 군으로부터 선택되는 1 이상의 유기 화합물을 이용할 수도 있다.
(시료 제작)
도 3a ~ 도 3c는, 본 발명의 실시예에 따른 산화 망간막의 형성 방법에 따라 제작된 시료의 일례를 도시한 단면도이다.
우선, 도 3a에 도시한 바와 같이, 기판으로서 p형 실리콘 웨이퍼(101) 상에 플라즈마 CVD법을 이용하여, 막 두께 100 nm인 플라즈마 TEOS막(실리콘 산화막) (102)을 형성한다. 이어서, 플라즈마 TEOS막(102)이 형성된 웨이퍼(101)를, 도 1에 도시한 성막 시스템(1)의 처리실(21a)로 반송한다.
이어서, 망간을 포함한 유기 화합물로서 (EtCp)2Mn [= Mn(C2H5C5H4)2]를 이용하고, 이 (EtCp)2Mn을 예를 들면 온도 80℃에서 기화시켜, 망간을 포함한 유기 화합물의 가스를 생성한다. 이어서, 캐리어 가스로서 예를 들면 H2 가스를 이용하여, 상기 망간을 포함한 유기 화합물의 가스를 처리실(21a) 내로 공급한다. 그리고, 열 CVD법을 이용하여 도 3b에 도시한 바와 같이, 플라즈마 TEOS막(102) 상에 산화 망간막(103)을 형성한다. 이 때, 망간의 산화제, 즉 산화 망간막(103)의 산화제로서, 플라즈마 TEOS막(102) 중의 산소 및 수분 중 적어도 하나 이상이 이용된다. 이어서 산화 망간막(103)이 형성된 웨이퍼(101)를 도 1에 도시한 성막 시스템(1)의 반송실(22)을 통하여 처리실(21b)로 반송한다.
이어서, 도 3c에 도시한 바와 같이, PVD법 예를 들면 스퍼터링법을 이용하여, 산화 망간막(103) 상에 막 두께 100 nm인 구리막(104)을 형성한다. 이로써 시료(105)가 완성된다. 여기서 구리막(104)은, PVD법 이외에 CVD법으로 형성해도 좋고, PVD법으로 얇은 구리막(시드층)을 형성한 후, 이 얇은 구리막 상에 전해 도금법 혹은 무전해 도금법으로 두꺼운 구리막을 도금함으로써 형성해도 좋다.
본 예에서는, 상기 시료(105)를 산화 망간막을 형성할 때의 성막 온도를 100℃, 200℃, 300℃, 400℃로 하여, 각각 2 개씩 합계 8 개의 시료(105)를 작성했다.
또한, 성막 온도(100℃, 200℃, 300℃, 400℃)로 한 시료(105) 중 1 개에 대해서는, 추가로 400℃의 온도에서 100 시간 어닐링을 실시했다. 어닐링의 분위기는 예를 들면 아르곤(Ar)으로 했다.
(밀착성 시험)
작성한 8 개의 시료(105)에 대하여, 구리막(104)과 산화 망간막(103)과의 밀착성 시험을 실시했다. 밀착성 시험으로서는 박리 시험법을 채용하고, 박리 시험법으로서는 테이프 시험을 이용했다. 테이프 시험은, 구리막(104)의 표면에 미리 복수의 흠집을 격자 형상으로 다이아몬드 펜 등으로 내어 두고, 점착력이 있는 테이프를 부착하고 이를 떼어냄으로써 구리막(104)의 밀착성을 조사하는 시험이다.
본 예에서는, 테이프의 부착 / 분리를 10 회 반복하여, 구리막(104)이 박리되는지 여부를 조사했다. 도 4는, 테이프 시험의 결과를 나타낸 도이다.
도 4에 나타낸 바와 같이, 산화 망간막(103)의 성막 온도를 100℃, 200℃, 300℃로 한 경우, 어닐링 미실시(As-dep., In-situ Cu) 및 어닐링 실시(After annealing, In-situ Cu)의 쌍방 모두가 테이프 시험에서 구리막(104)이 박리되지 않았다(good).
이에 반해, 산화 망간막(103)의 성막 온도를 400℃로 한 경우, 어닐링 미실시, 어닐링 실시의 쌍방 모두가 테이프의 부착 / 분리 10 회에 이르기 전에 구리막(104)이 박리되었다(poor).
이러한 테이프 시험의 결과로부터, 산화 망간막(103)을 형성할 때의 성막 온도를 100℃ 이상 400℃ 미만으로 함으로써, 400℃ 이상에서 성막할 경우와 비교하여 Cu와의 밀착성이 향상되는 산화 망간막(103)과 그 형성 방법을 얻을 수 있다.
(산화 망간막의 해석)
밀착성이 향상되는 근거를 조사하기 위하여, 성막 온도가 300℃와 400℃의 산화 망간막(103)의 해석을 시도했다. 본 예에서는, 산화 망간막(103)의 형성에 망간을 포함한 유기 화합물의 가스를 이용하고 있다. 이 때문에, 탄소(C)가 어떠한 영향을 미치고 있는 것이 예상된다. 따라서, X 선 광전자 분광(X-ray photoelectron spectroscopy : XPS)법을 이용하여, C1s(탄소) 피크의 화학 결합 상태를 해석했다. 도 5에, C1s 피크의 화학 결합 상태의 해석 결과를 나타낸다.
도 5에는, 300℃ 성막 및 400℃ 성막의 시료(105)(어닐링 미실시)의 C1s XPS 스펙트럼이 나타나 있다.
300℃ 성막의 시료(105)의 XPS 스펙트럼으로 나타낸 바와 같이, 300℃ 성막의 시료에는 C-C, C-O / C=O 및 카바이드의 탄소(carbidic carbon)의 피크가 보여진다.
이에 반해, 400℃ 성막의 시료(105)에는 카바이드의 탄소 및 C-C의 피크 밖에 보여지지 않는다. 또한 피크 강도비(Icarbidic / Icarbon total)는, 300℃ 성막의 시료(105)보다 400℃ 성막의 시료(105)가 높다.
이러한 결과로부터, 카바이드의 탄소의 존재가 산화 망간막(103)과 구리막(104)과의 밀착 강도를 저하시키고 있는 원인 중 하나라고 추측된다.
또한, Raman 분광법을 이용하여 산화 망간막(103)의 표면 결합 상태를 해석했다. 도 6에, 산화 망간막(103) 표면의 결합 상태의 해석 결과를 나타낸다.
도 6에는, 100℃ ~ 400℃ 성막의 시료(105)(어닐링 미실시)의 라만 분광법의 결과가 나타나 있다.
100 ~ 300℃ 성막의 시료(105)의 Raman 스펙트럼으로 나타낸 바와 같이, 300℃ 이하의 성막의 시료에서는 탄소 유래의 명료한 피크는 관찰되지 않는다. 이에 반해, 400℃ 성막의 시료(105)에는 탄소 유래(어모퍼스 형상의 탄소도 포함함)의 피크(D, G, D’ band)가 명료하게 관찰된다.
즉, 산화 망간막(103)과 구리막(104)과의 밀착 강도를 높이기 위해서는, 카바이드의 탄소 또는 / 및 어모퍼스 형상의 탄소를 줄이면 된다.
(산화 망간막의 성막 온도에 따른 상태의 변화)
도 5에 나타낸 바와 같이, X 선 광전자 분광법에 따른 해석의 결과, 산화 망간막은 그 성막 온도에 따라 이하에 설명하는 바와 같이 상태가 변화한다고 추측할 수 있다. 또한, 망간을 포함한 유기 화합물의 가스로서는 (EtCp)2Mn을 이용하고 있다. 이하에 참조하는 도 7 ~ 도 10의 결과는, 각도 분해 X 선 광전자 분광법에 의해 얻어진 결과이다.
(성막 온도 100℃)
도 7에 도시한 바와 같이, 플라즈마 TEOS막(102) 상에 형성된 산화 망간막(103)은, 성막 온도를 100℃로 할 때 TEOS막(102) 상에 MnO와 TEOS(SiOx)의 혼합층(103b)을 생성하고, 또한 표면에서는 MnO의 층(103a)이 된다.
(성막 온도 200℃)
도 8에 도시한 바와 같이, 플라즈마 TEOS막(102) 상에 형성된 산화 망간막(103)은, 성막 온도를 200℃로 할 때 TEOS막(102) 상에 MnO와 TEOS(SiOx)의 혼합층(103b)을 생성하고, 또한 혼합층(103b) 상에 Mn(OH)2와 MnO의 혼합층(103c)을 생성하고, 표면에서는 Mn(OH)2의 층(103d)이 된다.
(성막 온도 300℃)
도 9에 도시한 바와 같이, 플라즈마 TEOS막(102) 상에 형성된 산화 망간막(103)은, 성막 온도를 300℃로 할 때 TEOS막(102) 상에 MnO와 TEOS(SiOx)의 혼합층(103b)을 생성하고, 표면에서는 Mn(OH)2와 MnO의 혼합층(103c)이 된다.
(성막 온도 400℃)
도 10에 도시한 바와 같이, 플라즈마 TEOS막(102) 상에 형성된 산화 망간막(103)은, 성막 온도를 400℃로 할 때 TEOS막(102) 상에 Mn-C와 MnO와 TEOS와의 혼합층(103e)을 생성하고, 표면에서는 Mn-C와 MnO의 혼합층(103f)이 된다. 또는, TEOS막(102) 상에 Mn-C와 MnSiOx의 혼합층(103g)을 생성하고, 표면에서는 Mn-C와 MnO의 혼합층(103f)이 된다.
이와 같이, 산화 망간막(103)을 형성할 때의 성막 온도를 100℃ 이상 400℃ 미만으로 함으로써, 형성된 산화 망간막(103)으로부터 Mn-C를 거의 없앨 수 있다. 그 결과, 구리와의 밀착성이 좋은 산화 망간막(103)을 얻을 수 있다.
(산화 망간막 중의 탄소 농도)
이어서, 산화 망간막(103) 중의 탄소 농도를 2 차 이온 질량 분석법(Secondary Ion Mass Spectrometry : SIMS)을 이용하여 측정했다.
측정은 구리막(104)의 표면에 1 차 이온을 조사함으로써 행했다(프런트 사이드 SIMS). 도 11에 200℃ 성막의 시료(105)의 측정 결과를, 도 12에 400℃ 성막의 시료(105)의 측정 결과를 나타낸다. 또한, 여기서 말하는 200℃ 및 400℃는 성막 온도이며, 산화 망간막(103)을 성막할 때의 성막 온도를 나타낸다. 또한, 도 11 및 도 12에 나타낸 탄소 농도는 SiO2 표준 시료에 따라 교정된 것이다.
도 11 및 도 12에 나타낸 바와 같이, 400℃ 성막의 시료(105)가 200℃ 성막의 시료(105)보다 탄소 농도가 높다. 본 예에서는, 400℃ 성막의 시료(105)의 산화 망간막(103) 중의 탄소 피크 농도는 1 × 1022 atoms / cm3인데 반해(도 12), 200℃ 성막의 시료(105)의 산화 망간막(103) 중의 탄소 피크 농도는 4 × 1021 atoms / cm3이다(도 11).
이러한 결과로부터, 산화 망간막(103) 중의 탄소의 피크 농도를 3 × 1022 atoms / cm3 이하, 바람직하게는 1 × 1022 atoms / cm3 이하로 함으로써, 구리막(104)과의 밀착성이 좋은 산화 망간막(103)을 얻을 수 있다.
(산화 망간막 중의 탄소 및 망간 농도와 성막 온도와의 관계)
이어서, 산화 망간막(103) 중의 탄소 및 망간 농도와, 산화 망간막(103)의 성막 온도와의 관계에 대하여 설명한다. 이하의 실험 데이터는, 상술한 실험과는 다른 실험에서 얻어진 것이다.
(탄소 농도)
도 13은, 산화 망간막 중의 탄소 농도와 성막 온도의 관계를 나타낸 도이다. 또한, 도 13에 나타낸 탄소 농도는 SiO2 표준 시료에 따라 교정된 것이다.
도 13에 나타낸 바와 같이, 성막 온도마다의 산화 망간막 중의 탄소 농도는 다음과 같다.
성막 온도 100℃ : 1.32 × 1021 atoms / cm3
성막 온도 200℃ : 1.37 × 1021 atoms / cm3
성막 온도 300℃ : 9.32 × 1021 atoms / cm3
성막 온도 400℃ : 3.83 × 1022 atoms / cm3
성막 온도 500℃ : 3.21 × 1022 atoms / cm3
도 4에 나타낸 바와 같이, 구리막(104)의 막 박리는 성막 온도가 400℃ 이상에서 발생하고, 400℃ 미만에서 발생하지 않는다. 이 결과로부터, 산화 망간막(103)과 구리막(104)과의 밀착 강도를 높이기 위해서는, 도 15에 도시한 바와 같이, 산화 망간막(103) 중의 탄소 농도를 3 × 1022 atoms / cm3 이하로 하도록 해도 좋다.
(망간 농도)
도 14는, 산화 망간막 중의 망간 농도와 성막 온도의 관계를 나타낸 도이다. 또한, 도 14에 나타낸 망간 농도는 SiO2 표준 시료에 따라 교정된 것이다.
도 14에 나타낸 바와 같이, 성막 온도마다의 산화 망간막 중의 망간 농도는 다음과 같다.
성막 온도 100℃ : 1.36 × 1022 atoms / cm3
성막 온도 200℃ : 1.00 × 1022 atoms / cm3
성막 온도 300℃ : 1.78 × 1022 atoms / cm3
성막 온도 400℃ : 2.76 × 1022 atoms / cm3
성막 온도 500℃ : 1.22 × 1022 atoms / cm3
마찬가지로 도 4에 나타낸 바와 같이, 구리막(104)의 막 박리는 성막 온도가 400℃ 이상에서 발생하고, 400℃ 미만에서 발생하지 않는다. 이 결과로부터, 산화 망간막(103)과 구리막(104)과의 밀착 강도를 높이기 위해서는, 도 15에 도시한 바와 같이, 산화 망간막(103) 중의 탄소 농도와 망간 농도의 비율이 1 : 1 이하로 하도록 해도 좋다. 여기서 비율은, “탄소 농도 : 망간 농도”이며, 비율이 1 : 1 이하는 망간 농도를 1로 할 때 탄소 농도가 1 이하가 되는 것을 의미한다.
(배리어성)
상술한 바와 같이, 본 실시예에서는 구리와의 밀착성이 좋은 산화 망간막(103)을 얻을 수 있었다. 그러나, 구리에 대한 배리어성이 양호하지 않으면 배리어층으로서 이용하는 것은 어렵다.
따라서, 이면으로부터의 2 차 이온 질량 분석법을 이용하여, 구리의 확산이 억제되어 있는지 여부를 측정했다.
측정은 실리콘 웨이퍼(101)의 이면을 연마하여 막 두께를 얇게 하고, 막 두께를 얇게 한 실리콘 웨이퍼(101)의 표면에 1 차 이온을 조사함으로써 행했다(백 사이드 SIMS). 도 16에 측정 결과를 나타낸다. 또한, 산화 망간막(103)의 성막 온도는 100℃이다. 또한, 도 16에 나타낸 각 농도는 SiO2 표준 시료에 따라 교정된 것이다.
도 16에 나타낸 바와 같이, 구리는 TEOS막(102) 및 실리콘 웨이퍼(101)에 대하여 거의 확산되지 않았다. 즉, 구리의 확산은 산화 망간막(103)에 의해 억제되어 있다.
이러한 결과로부터, 본 실시예에 따라 형성된 산화 망간막(103)은, 구리에 대한 배리어성도 양호한 것이 확인되었다.
따라서 본 실시예에 따르면, 구리와의 밀착성이 좋고 또한 구리에 대한 배리어성도 양호한 산화 망간막(103)을 얻을 수 있다.
(반도체 장치에의 적용예)
도 17a ~ 도 17f는, 본 발명의 일실시예에 따른 산화 망간막의 형성 방법을 이용한 반도체 장치의 제조 방법의 일례를 도시한 단면도이다. 또한 도 17a ~ 도 17f에 서는, 반도체 기판(예를 들면, 실리콘 웨이퍼)의 도시는 생략하고, 반도체 기판 상에 형성된 제 1 층 층간 절연막보다 위에 있는 구조를 나타낸다.
(제 1 층 금속 배선 형성 공정)
우선, 도 17a에 도시한 바와 같이, 듀얼 다마신법을 이용하여 제 1 층 층간 절연막(201)에 도시하지 않은 하층의 도전체층에 달하는 비아홀(또는 컨택트홀)(202a)과, 제 1 층 금속 배선의 형성 패턴이 되는 홈(202b)을 가지는 오목부(202)를 형성한다. 제 1 층 층간 절연막(201)의 재질예로서는,
　실리콘(Si) 및 산소(O)를 포함한 절연물(예를 들면, SiOx계 막)
　실리콘(Si), 산소(O) 및 탄소(C)를 포함한 절연물(예를 들면, SiOC계 막)
　실리콘(Si), 산소(O) 및 불소(F)를 포함한 절연물(예를 들면, SiOF계 막)
　실리콘(Si), 산소(O), 탄소(C) 및 수소(H)를 포함한 절연물(예를 들면, SiCOH계 막) 등의 산소를 포함한 절연물을 들 수 있다. 또한, 이들 절연물을 포함한 복수의 절연막을 적층시켜도 좋다. 본 예에서는, 산화 실리콘(SiOx)계의 절연물, 예를 들면 플라즈마 TEOS막으로 했다. 이어서, 오목부(202) 내에 배리어층(203)을 형성하고, 제 1 층 금속 배선(204)을 형성한다.
이어서, 도 17b에 도시한 바와 같이, 제 1 층 금속 배선(204)이 형성된 제 1 층 층간 절연막(201) 상에 제 2 층 층간 절연막(205)을 형성한다. 제 2 층 층간 절연막(205)의 재질예는, 제 1 층 층간 절연막(201)의 재질예와 동일해도 좋다.
이어서, 도 17c에 도시한 바와 같이, 듀얼 다마신법을 이용하여 제 2 층 층간 절연막(205)에 제 1 층 금속 배선(204)에 달하는 비아홀(206a)과, 제 2 층 금속 배선의 형성 패턴이 되는 홈(206b)을 가지는 오목부(206)를 형성한다.
이어서, 도 17d에 도시한 바와 같이, 오목부(206)를 포함한 제 2 층 층간 절연막(205)이 형성된 실리콘 웨이퍼를, 예를 들면 도 1에 도시한 성막 시스템(1)의 처리실(21a)로 반송한다. 이어서, 배리어층(207)이 되는 산화 망간막을, 상술한 바와 같이 성막 온도를 100℃ 이상 400℃ 미만으로 하여 열 CVD법에 의해 형성한다. 이 때 망간의 산화제, 즉 산화 망간막인 배리어층(207)의 산화제로서, 제 2 층 층간 절연막(205) 중의 산소 및 수분 중 적어도 하나 이상이 이용된다. 또한, 배리어층(203)도 배리어층(207)과 동일하게 성막 온도를 100℃ 이상 400℃ 미만으로 하여 열 CVD법에 의해 형성해도 좋다. 이 경우에는, 배리어층(203)의 산화제로서, 제 1 층 층간 절연막(201) 중의 산소 및 수분 중 적어도 하나 이상을 이용할 수 있다.
이어서, 도 17e에 도시한 바와 같이, 배리어층(207)이 형성된 실리콘 웨이퍼를, 예를 들면 도 1에 도시한 성막 시스템(1)의 처리실(21b)로 반송실(22)을 통하여 반송한다. 본 예의 반송실(22)은, 도 1을 참조하여 설명한 바와 같이 진공 보지(保持) 가능하고, 대기와는 차단된 상태에서 실리콘 웨이퍼를 반송하는 것이 가능하다. 따라서, 처리실(21a)로부터 처리실(21b)로 실리콘 웨이퍼를 반송할 때, 실리콘 웨이퍼는 대기에 폭로되지 않는다. 이어서, 배리어층(207) 상에 제 2 층 금속 배선(208)이 되는 구리막 또는 구리를 포함한 구리 합금막을, PVD법 예를 들면 스퍼터링법에 의해 형성한다. 또한 구리막(208)은, PVD법 이외에 CVD법으로 형성해도 좋고, PVD법으로 얇은 구리막(시드층)을 형성한 후, 이 얇은 구리막 상에 전해 도금법 혹은 무전해 도금법으로 두꺼운 구리막을 도금함으로써 형성해도 좋다.
이어서, 도 17f에 도시한 바와 같이, 제 2 층 금속 배선(208)이 되는 구리막 또는 구리를 포함한 구리 합금막이 형성된 실리콘 웨이퍼를, 성막 시스템(1)으로부터 반출한다. 이어서, 실리콘 웨이퍼를 화학적 기계 연마(CMP) 장치로 반송하고, CMP법을 이용하여 구리 또는 구리 합금막을 연마하여, 오목부(206)의 밖으로 나온 구리 또는 구리 합금막을 제거한다. 이에 따라, 제 2 층 금속 배선(208)이 형성된다.
이와 같이, 본 발명의 일실시예에 따른 산화 망간막의 형성 방법은 반도체 장치의 제조에 적용할 수 있다.
또한, 이 제조 방법에 따라 형성된 반도체 장치는, 배리어층(확산 방지막) (207) 중의 탄소의 피크 농도가 3 × 1022 atoms / cm3 이하, 바람직하게는 1 × 1022 atoms / cm3 이하가 된다.
이상, 본 발명을 일실시예에 따라 설명했지만, 본 발명은 상기 일실시예에 한정되지 않고, 발명의 취지를 일탈하지 않는 범위에서 적절히 변형하는 것이 가능하다. 또한, 본 발명의 실시예는 상기 일실시예가 유일한 것도 아니다.
예를 들면, 상기 실시예에서는 산화 망간막을, 반도체 웨이퍼 상에 형성되고 배선을 매립하기 위한 오목부를 가지는 층간 절연막 상에 배리어막으로서 형성하도록 했다. 그러나 산화 망간막은, 예를 들면 구리 또는 구리 합금막을 전극으로 하는 커패시터의 유전체로서도 이용할 수 있고, 트랜지스터의 게이트 절연막에도 응용할 수 있다.
또한 상기 실시예에서는, 배리어층(207)이 되고, 100℃ 이상 400℃ 미만의 성막 온도로 성막된 산화 망간막 상에, 제 2 층 금속 배선(208)이 되는 구리막 또는 구리를 포함한 구리 합금막을 형성할 때, 도 1에 도시한 클러스터 툴형의 성막 시스템(1)을 이용하여 진공 보지 가능하고, 대기와는 차단된 상태에서 실리콘 웨이퍼를 반송하는 것이 가능한 반송실(22)을 통하여 처리실(21a)로부터 처리실(21b)로 실리콘 웨이퍼를 대기에 폭로시키지 않도록 하여 반송했다(In-situ 처리 : 대기 폭로 무).
단, 제 2 층 금속 배선(208)이 되는 구리막 또는 구리를 포함한 구리 합금막은, 도 1에 도시한 바와 같은 클러스터 툴형의 성막 시스템(1)을 이용하지 않아도 형성할 수 있다.
그러나, 클러스터 툴형의 성막 시스템을 이용하지 않을 경우에는, 실리콘 웨이퍼를 구리 또는 구리 합금막을 성막하는 성막 장치에, 대기에 폭로시켜 반송하지 않으면 안된다(Ex-situ 처리 : 대기 폭로 유). 즉, 100℃ 이상 400℃ 미만의 성막 온도로 성막된 산화 망간막이 대기에 폭로된다. 산화 망간막이 대기에 폭로되면, 대기 중을 부유하는 먼지 또는 유기물 등에 의해 산화 망간막 표면이 오염될 가능성이 있다.
이러한 먼지 또는 유기물 등에는 탄소가 포함되어 있다.
구리는 상술한 바와 같이 다량의 탄소의 존재에 의해 밀착성이 얻어지기 어려운 경향을 가진다. 이 때문에, 산화 망간막에는 탄소를 포함한 먼지 또는 유기물 등이 부착되지 않는 것이 바람직하다. 즉, 상기 100℃ 이상 400℃ 미만의 성막 온도로 성막된 산화 망간막 상에 구리막 또는 구리 합금막을 형성할 때에는, 산화 망간막을 성막하는 성막 장치의 처리실로부터 구리막 또는 구리 합금막을 성막하는 성막 장치의 처리실로, 상기 산화 망간막을 상기 실시예와 같이 대기에 폭로시키지 않도록 하여 반송하는 것이 바람직하다. 이에 따라, 상기 실시예에서 설명한 바와 같이, 구리와의 밀착성이 특히 양호해진 산화 망간막을 형성할 수 있다.
또한, 기판은 반도체 웨이퍼에 한정되지 않고, 태양 전지 또는 FPD의 제조에 이용되는 글라스 기판이어도 좋다.
또한, 금속 배선으로서 구리 또는 구리 합금으로 했지만, 금속 배선 즉 도전체는, 알루미늄, 구리 및 은으로 이루어진 군으로부터 선택되는 1 이상의 금속을 포함하고 있어도 좋다.
　본 발명에 따르면, Cu와의 밀착성을 양호하게 하는 것이 가능한 산화 망간막의 형성 방법, 이 산화 망간막의 형성 방법을 이용한 반도체 장치의 제조 방법 및 이 제조 방법에 따라 형성된 반도체 장치를 제공할 수 있다.

Claims (16)

  1. 산화물 상에 망간을 포함한 가스를 공급하여, 상기 산화물 상에 산화 망간막을 형성하는 산화 망간막의 형성 방법으로서,
    상기 산화 망간막을 형성할 때의 성막 온도를 100℃ 이상 400℃ 미만으로 하는 산화 망간막의 형성 방법.
  2. 제 1 항에 있어서,
    상기 산화 망간막의 성막법이 열 CVD법인 산화 망간막의 형성 방법.
  3. 제 1 항에 있어서,
    상기 산화 망간막의 산화제로서 상기 산화물 중의 산소 및 수분 중 적어도 하나 이상을 이용하는 산화 망간막의 형성 방법.
  4. 제 1 항에 있어서,
    상기 산화 망간막이 MnO의 층, MnO와 SiOx의 혼합층, Mn(OH)2와 MnO의 혼합층, 및 Mn(OH)2의 층 중 적어도 어느 하나를 포함하는 산화 망간막의 형성 방법.
  5. 제 1 항에 있어서,
    상기 산화물이 실리콘 산화물인 산화 망간막의 형성 방법.
  6. 상기 망간을 포함한 가스가 망간을 포함한 유기 화합물의 가스이며,
    상기 유기 화합물이,
    　　(EtCp)2Mn [= Mn(C2H5C5H4)2];
    　　Cp2Mn [= Mn(C5H5)2];
    　　(MeCp)2Mn [= Mn(CH3C5H4)2];
    　　(i-PrCp)2Mn [= Mn(C3H7C5H4)2];
    　　MeCpMn(CO)3 [= (CH3C5H4) Mn(CO)3];
    　　(t-BuCp)2Mn [= Mn(C4H9C5H4)2];
    　　CH3Mn(CO)5, Mn(DPM)3 [= Mn(C11H19O2)3];
    　　Mn(DMPD)(EtCp) [= Mn(C7H11C2H5C5H4)];
    　　Mn(DPM)2 [= Mn(C11H19O2)2];
    　　Mn(acac)2 [= Mn(C5H7O2)2];
    　　Mn(acac)3 [= Mn(C5H7O2)3];
    　　Mn(hfac)2 [= Mn(C5HF6O2)3];
    　　((CH3)5Cp)2Mn [= Mn((CH3)5C5H4)2]; 및
    　망간 아세트 아미디네이트 화합물인 Mn(t-BuNC(CH3)Nt-Bu)2 [= Mn(C4H9NC(CH3)NC4H9)2]로 이루어진 군으로부터 선택되는 1 이상의 유기 화합물을 포함하는 산화 망간막의 형성 방법.
  7. 기판 상에 산화물을 포함하는 층간 절연막을 형성하는 공정,
    상기 층간 절연막에 오목부를 형성하는 공정,
    상기 오목부가 형성된 층간 절연막 상으로 망간을 포함한 가스를 공급하고, 상기 층간 절연막 상에 산화 망간막을 성막 온도를 100℃ 이상 400℃ 미만으로 하여 형성하는 공정, 및
    상기 산화 망간막이 형성된 상기 층간 절연막의 오목부에 도전체를 퇴적하여 내부 배선을 형성하는 공정
    을 구비한 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 산화 망간막의 형성으로부터 상기 산화 망간막이 형성된 상기 층간 절연막의 오목부에의 도전체의 퇴적까지를, 상기 산화 망간막을 대기에 폭로하지 않고 행하는 반도체 장치의 제조 방법.
  9. 제 7 항에 있어서,
    상기 도전체가 알루미늄, 구리 및 은으로 이루어진 군으로부터 선택되는 1 이상의 금속을 포함한 반도체 장치의 제조 방법.
  10. 제 7 항에 있어서,
    상기 산화 망간막의 성막법이 열 CVD법인 반도체 장치의 제조 방법.
  11. 제 7 항에 있어서,
    상기 산화 망간막의 산화제로서 상기 층간 절연막 중의 산소 및 수분 중 적어도 하나 이상을 이용하는 반도체 장치의 제조 방법.
  12. 제 7 항에 있어서,
    상기 층간 절연막이 실리콘 산화물인 반도체 장치의 제조 방법.
  13. 제 7 항에 있어서,
    상기 망간을 포함한 가스가 망간을 포함한 유기 화합물의 가스이며,
    상기 유기 화합물이,
    　　(EtCp)2Mn [= Mn(C2H5C5H4)2];
    　　Cp2Mn [= Mn(C5H5)2];
    　　(MeCp)2Mn [= Mn(CH3C5H4)2];
    　　(i-PrCp)2Mn [= Mn(C3H7C5H4)2];
    　　MeCpMn(CO)3 [= (CH3C5H4)Mn(CO)3];
    　　(t-BuCp)2Mn [= Mn(C4H9C5H4)2];
    　　CH3Mn(CO)5, Mn(DPM)3 [= Mn(C11H19O2)3];
    　　Mn(DMPD)(EtCp) [= Mn(C7H11C2H5C5H4)];
    　　Mn(DPM)2 [= Mn(C11H19O2)2];
    　　Mn(acac)2 [= Mn(C5H7O2)2];
    　　Mn(acac) 3 [= Mn(C5H7O2)3]
    　　Mn(hfac)2 [= Mn(C5HF6O2)3];
    　　((CH3)5Cp)2Mn [= Mn((CH3)5C5H4)2]; 및
    망간 아세트 아미디네이트 화합물인 Mn(t-BuNC(CH3)Nt-Bu)2 [= Mn(C4H9NC(CH3)NC4H9)2]로 이루어진 군으로부터 선택되는 1 이상의 유기 화합물을 포함하는 반도체 장치의 제조 방법.
  14. 망간, 산소 및 탄소를 포함한 확산 방지막을 사용한 반도체 장치로서,
    상기 확산 방지막 중의 상기 탄소의 피크 농도가 3 × 1022 atoms / cm3 이하인 반도체 장치.
  15. 제 14 항에 있어서,
    상기 확산 방지막 중의 상기 탄소의 피크 농도가 1 × 1022 atoms / cm3 이하인 반도체 장치.
  16. 망간, 산소 및 탄소를 포함한 확산 방지막을 사용한 반도체 장치로서,
    상기 확산 방지막 중의 산화 망간막 중의 탄소 농도와 망간 농도의 비율이 1 : 1 이하인 반도체 장치.

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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8653663B2 (en) * 2009-10-29 2014-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier layer for copper interconnect
WO2012060428A1 (ja) 2010-11-02 2012-05-10 宇部興産株式会社 （アミドアミノアルカン）金属化合物、及び当該金属化合物を用いた金属含有薄膜の製造方法
US8461683B2 (en) * 2011-04-01 2013-06-11 Intel Corporation Self-forming, self-aligned barriers for back-end interconnects and methods of making same
WO2013125449A1 (ja) * 2012-02-22 2013-08-29 東京エレクトロン株式会社 半導体装置の製造方法、記憶媒体及び半導体装置
US9048294B2 (en) 2012-04-13 2015-06-02 Applied Materials, Inc. Methods for depositing manganese and manganese nitrides
US9076661B2 (en) 2012-04-13 2015-07-07 Applied Materials, Inc. Methods for manganese nitride integration
US8969197B2 (en) * 2012-05-18 2015-03-03 International Business Machines Corporation Copper interconnect structure and its formation
WO2013191065A1 (ja) * 2012-06-18 2013-12-27 東京エレクトロン株式会社 マンガン含有膜の形成方法
JP6030439B2 (ja) * 2012-12-27 2016-11-24 東京エレクトロン株式会社 マンガン含有膜の形成方法、処理システム、および電子デバイスの製造方法
JP2014141739A (ja) 2012-12-27 2014-08-07 Tokyo Electron Ltd 金属マンガン膜の成膜方法、処理システム、電子デバイスの製造方法および電子デバイス
US9754258B2 (en) * 2013-06-17 2017-09-05 Visa International Service Association Speech transaction processing
US10760156B2 (en) 2017-10-13 2020-09-01 Honeywell International Inc. Copper manganese sputtering target
US10204829B1 (en) * 2018-01-12 2019-02-12 International Business Machines Corporation Low-resistivity metallic interconnect structures with self-forming diffusion barrier layers
US11035036B2 (en) 2018-02-01 2021-06-15 Honeywell International Inc. Method of forming copper alloy sputtering targets with refined shape and microstructure
US10991604B2 (en) * 2018-07-27 2021-04-27 Taiwan Semiconductor Manufacturing Company Ltd. Method of manufacturing semiconductor structure
EP4288999A1 (en) * 2021-02-08 2023-12-13 MacDermid Enthone Inc. Method and wet chemical compositions for diffusion barrier formation

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0337329A3 (de) * 1988-04-12 1990-11-22 Siemens Aktiengesellschaft Verfahren zur Herstellung dünner Metallfilme durch Aufdampfen
US5487356A (en) * 1992-08-07 1996-01-30 Advanced Technology Materials, Inc. Chemical vapor deposition method of growing oxide films with giant magnetoresistance
AU2003290956A1 (en) * 2002-11-15 2004-06-15 President And Fellows Of Harvard College Atomic layer deposition using metal amidinates
US6887523B2 (en) * 2002-12-20 2005-05-03 Sharp Laboratories Of America, Inc. Method for metal oxide thin film deposition via MOCVD
JP4086673B2 (ja) * 2003-02-04 2008-05-14 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
US20040170761A1 (en) * 2003-02-27 2004-09-02 Sharp Laboratories Of America, Inc. Precursor solution and method for controlling the composition of MOCVD deposited PCMO
JP4478038B2 (ja) * 2004-02-27 2010-06-09 株式会社半導体理工学研究センター 半導体装置及びその製造方法
US7132140B2 (en) * 2004-05-27 2006-11-07 Eastman Kodak Company Plural metallic layers in OLED donor
JP4236201B2 (ja) * 2005-08-30 2009-03-11 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
JP2007220738A (ja) * 2006-02-14 2007-08-30 Sony Corp 半導体装置の製造方法
JP5014696B2 (ja) 2006-07-19 2012-08-29 株式会社アルバック 薄膜形成方法、銅配線膜形成方法
JP4634977B2 (ja) * 2006-08-15 2011-02-16 Ｏｋｉセミコンダクタ株式会社 半導体装置及び半導体装置の製造方法
JP2009016782A (ja) * 2007-06-04 2009-01-22 Tokyo Electron Ltd 成膜方法及び成膜装置
JP2009076881A (ja) * 2007-08-30 2009-04-09 Tokyo Electron Ltd 処理ガス供給システム及び処理装置
WO2009028619A1 (ja) * 2007-08-30 2009-03-05 Tokyo Electron Limited 処理ガス供給システム及び処理装置
JP2009141058A (ja) * 2007-12-05 2009-06-25 Fujitsu Microelectronics Ltd 半導体装置およびその製造方法
US8043976B2 (en) * 2008-03-24 2011-10-25 Air Products And Chemicals, Inc. Adhesion to copper and copper electromigration resistance

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