KR20140135709A - 반도체 장치의 제조 방법, 기억 매체 및 반도체 장치 - Google Patents

반도체 장치의 제조 방법, 기억 매체 및 반도체 장치 Download PDF

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켄지 마츠모토
타츠후미 하마다
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도쿄엘렉트론가부시키가이샤
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Abstract

오목부가 형성된 절연층과, 상기 오목부의 저면에 노출된 제 1 도전층을 가지는 하지층 상에 제 2 도전층을 형성하는 공정과, 상기 제 2 도전층 상에 제 3 도전층을 형성하는 공정과, 상기 제 3 도전층에, 상기 제 3 도전층에 고용 가능한 재료를 날리는 공정과, 상기 고용 가능한 재료가 날려진 상기 제 3 도전층을 가열하는 공정을 가지는 반도체 장치의 제조 방법.

Description

반도체 장치의 제조 방법, 기억 매체 및 반도체 장치{SEMICONDUCTOR-DEVICE MANUFACTURING METHOD, STORAGE MEDIUM, AND SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법, 기억 매체 및 반도체 장치에 관한 것이다.
일반적으로 반도체 장치의 다층 배선 구조는 층간 절연막 홈에 금속 배선을 매립함으로써 형성된다. 금속 배선의 재료로서는, 일렉트로마이그레이션이 작고 저저항인 구리(Cu)를 주성분으로서 포함하는 재료가 사용되지만, Cu를 포함하는 재료를 사용할 경우, 그 하층으로의 구리의 확산 배리어성 등을 고려하여 탄탈(Ta) 또는 질화 탄탈(TaN) 등의 (확산) 배리어층이 이용된다.
최근, 배리어층의 신뢰성의 향상 등을 목적으로 하여 다양한 개발이 이루어지고 있으며, Ta막 또는 TaN막 대신에 망간(Mn)막 또는 CuMn 합금막을 이용한 자기 형성 배리어층이 주목받고 있다(예를 들면, 특허 문헌 1).
일본특허공개공보 제2005-277390호 일본특허공개공보 제2011-066274호
특허 문헌 1 등의 방법에서는, 자기 형성 배리어층을 형성하기 위하여, 절연막 상에 Cu를 성막하고, 그 후 Mn 함유층을 적층하고 있다. 그러나, 절연막의 홈부(트렌치 또는 비아홀)에 Cu를 매립할 경우, 트렌치의 폭이 예를 들면 50 nm 이하의 미세 배선일 경우, PVD 법으로 커버리지 좋게 Cu를 매립하는 것은 곤란하다. 또한, 절연막에 Cu가 직접 접촉하고 있는 시간이 길기 때문에, Cu가 절연막측으로 확산된다는 문제 등이 있었다.
상기 과제에 대하여, 절연막 홈에 커버리지 좋게 배선 재료를 매립할 수 있어, 절연막으로의 배선 재료의 확산을 억제할 수 있는 반도체 장치의 제조 방법을 제공한다.
상기의 과제를 해결하기 위하여, 본 발명의 일양태에 따르면, 오목부가 형성된 절연층과, 상기 오목부의 저면(底面)에 노출된 제 1 도전층을 가지는 하지층 상에 제 2 도전층을 형성하는 공정과, 상기 제 2 도전층 상에 제 3 도전층을 형성하는 공정과, 상기 제 3 도전층에, 상기 제 3 도전층에 고용(固溶) 가능한 재료를 날리는 공정과, 상기 고용 가능한 재료가 날려진 상기 제 3 도전층을 가열하는 공정을 가지는 반도체 장치의 제조 방법.
본 발명에 따르면, 절연막 홈에 커버리지 좋게 배선 재료를 매립할 수 있어, 절연막으로의 배선 재료의 확산을 억제할 수 있는 반도체 장치의 제조 방법을 제공할 수 있다.
도 1은 반도체 웨이퍼(W)의 구성예를 설명하기 위한 개략도이다.
도 2는 본 발명에 따른 반도체 장치의 제조 방법의 순서도의 예이다.
도 3은 본 발명의 반도체 제조 장치의 일례를 도시한 개략 구성도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예에 대하여 설명한다. 본 명세서에서는, 본 발명의 반도체 장치의 제조 방법에 이용되는 기판인 반도체 웨이퍼(이하, 웨이퍼라고 함)(W)의 구성예와 함께 제조 방법에 대하여 설명한다.
도 1에, 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, 각 공정에서의 반도체 웨이퍼(W)의 구성예의 개략도를 도시한다. 또한, 도 1에 나타낸 반도체 웨이퍼(W)의 구성은 설명을 위해 도시한 일례이며, 이에 의해 본 발명은 한정되지 않는다. 또한 도 2에, 본 발명에 따른 반도체 장치의 제조 방법의 순서도의 예를 나타낸다.
(오목부를 형성함(S101))
도 1의 S10에 도시한 바와 같이, 웨이퍼(W)의 하층측에는 층간 절연막(1a)이 형성되어 있고, 이 층간 절연막(1a) 내에는 확산 배리어층(2)을 개재하여 하층측의 배선층(3a)(제 1 도전층)이 매립되어 있다.
웨이퍼(W)의 상층측에는, 확산 방지(또한, 에칭 스톱)층(4)을 개재하여 층간 절연층(1b)이 형성되어 있다. 층간 절연층(1b)의 막 두께 방향의 중간 위치에는, 예를 들면 하드 마스크인 도시하지 않은 에칭 스톱층이 형성되어 있어도 된다. 에칭 스톱층은, 에칭 처리에 의해 후술하는 오목부(5)를 형성할 때, 오목부(5)를 형성하는 홈(5a)의 깊이 위치를 에칭 스톱층의 상단(上端) 위치로 설정하기 위한 것이다. 또한 층간 절연층(1b)의 상측에는, 층간 절연층(1b)에 대하여 오목부(5)를 형성하기 위하여, 예를 들면 유기물인 포토레지스트 마스크 또는 무기물인 하드 마스크 등으로 이루어지는 도시하지 않은 희생막이 적층되어 있다.
도 1의 S20에 도시한 바와 같이, 층간 절연층(1b)은 에칭 등의 방법에 의해, 트렌치의 홈(5a)과 비아홀(또는 스루홀)(5b)로 이루어지는 오목부(5)를 형성한다. 이어서, 에칭 처리 또는 애싱 처리 등에 의해, 희생막과, 비아홀(5b)의 저부에 잔존하고 있는 에칭 스톱층(4)이 제거되고, 하층측의 배선층(3a)의 표면을 노출시킨다.
층간 절연층의 재료로서는, 공지의 층간 절연층으로 사용되는 재료이면 특별히 한정되지 않는다. 구체예로서는, 실리콘(Si) 및 산소(O) 또는 탄소(C)를 포함하는 실리콘 화합물로 이루어지는 막 예를 들면 SiO막(SiO2막 등), SiOF막(실리콘, 산소 및 불소를 포함하는 막), SiC막(실리콘 및 탄소를 포함하는 막), SiOC막(실리콘, 산소 및 탄소를 포함하는 막), SiCOH막(실리콘, 탄소, 산소 및 수소를 포함하는 막), SiCN막(실리콘, 탄소 및 질소를 포함하는 막), 포러스 실리카막, 포러스 메틸실세스퀴옥산막, 폴리 알릴렌막 및 SiLK(등록 상표)막 혹은 플루오르카본막을 들 수 있다. 또한, SiOC막과 같은 무기막과 폴리 알릴렌과 같은 유기막을 적층한 하이브리드 구조로 해도 된다. 근래의 반도체 장치의 고속 동작의 요구로부터, 비유전률이 낮은 절연막을 사용하는 것이 바람직하며, 메틸기 등의 유기기를 함유한 SiOC, SiCOH 등으로 이루어지는 Low-k막, Tetra Ethyl Ortho Silicate(TEOS)로부터 형성한 실리콘 산화막 등을 사용하는 것이 바람직하다. 또한, 이들은 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 병용하여 사용해도 된다.
또한 층간 절연층의 재료의 구조로서는, 덴스막이어도 되고, 세공을 가지는 포러스막이어도 된다.
본 발명의 반도체 장치에서의 층간 절연층 내에 형성되는 배선층(제 1 도전층 및 제 3 도전층)은, 통상, 일렉트로마이그레이션이 작고 또한 저저항인 점 등으로부터, 구리(Cu) 또는 Cu를 주성분(50 질량% 이상)으로 하는 재료가 사용된다.
오목부(5)의 사이즈는 당업자가 적절히 선택할 수 있지만, 통상, 비아홀(5b)의 내경은 20 ~ 60 nm 정도이고, 애스펙트비는 예를 들면 1 ~ 5 정도이다.
(클리닝 / 디가스(S102))
이어서, 일반적인 디가스(degas) 처리 또는 웨이퍼(W) 표면의 오목부(5) 내의 세정 처리가 행해진다. 구체적으로, 상술한 오목부의 형성 시의 에칭 처리 또는 애싱 처리 등에 의해, 오목부(5) 내에 부착한 잔사를 세정, 제거한다.
세정 처리로서는, 약제를 이용한 웨트 세정 외에, H2 플라즈마 처리, Ar 플라즈마 처리, 유기산을 이용한 드라이클리닝 처리 또는 Hot-Wire 원자상(原子狀) 수소를 이용한 클리닝 처리 등이 행해진다.
배선층(3a)의 노출면은, 통상, 에칭 처리 및 애싱 처리에 의한 데미지 및 산소와의 접촉에 의해, 노출면이 산화되어 산화물(Cu2O 등)이 되는 경우가 있다. 그 때문에, 웨이퍼(W)에 대하여 환원 가스(예를 들면, H2 또는 NH3, CO 등) 또는 환원제(예를 들면, 유기산인 의산 등의 카르본산)의 증기를 공급하여 환원하는 방법, 또는 아르곤(Ar) 스퍼터에 의한 물리적인 제거에 의해 구리 산화물을 제거한다. 이에 의해, 비아홀(5b)의 저면에는 금속 구리가 노출된다.
(제 2 도전층을 형성함(S103))
이어서 도 1의 S30에 도시한 바와 같이, 상층의 층간 절연층(1b) 및 비아홀(5b)의 저면에 노출된 배선층(3a)(제 1 도전층) 상에, 하기에 상술하는 1 개 이상의 제 2 도전층(6)을 형성한다.
본 발명에서의 제 2 도전층(6)이란, 배선층(3b)(후술하는 제 3 도전층)과 층간 절연막(1b) 및 배선층(3a)과의 사이에 있는 기능성을 가지는 층을 가리킨다. 층간 절연막의 재료, 트렌치 및 비아홀의(개구) 직경 및 애스펙트비, 반도체 장치의 원하는 성능 등에 따라, 제 2 도전층(6)에 필요로 하는 기능성이 상이한데, 그 기능성에 따라 주로 확산 배리어층, 밀착층, 시드층 등이라 불린다. 그러나 밀착층이 시드층의 역할도 겸하는 등, 1 개의 층이 다른 층의 역할을 하는 경우도 있어, 본 발명은 이 점에서 한정되지 않는다. 또한 제 2 도전층은, 단층이어도 되고, 복수의 층을 적층한 구조여도 된다.
<확산 배리어층(배리어층)>
제 1 도전층 및 / 또는 제 3 도전층에 포함되는 Cu가 층간 절연층과 직접 접촉할 경우, 층간 절연층 중으로의 Cu의 확산이 크다. 층간 절연층으로의 Cu의 확산은 리크 전류의 증대를 초래하기 때문에, Cu층과 층간 절연층의 계면에 확산 배리어층을 형성시키는 것이 바람직하다. 확산 배리어층은 그 밖에도, 계내(系內)의 물 또는 산소에 의한, 층간 절연층의 유전률 상승 및 하층의 배선층의 산화를 방지하는 역할 등도 한다.
확산 배리어층의 재료로서는, Ta, TaN, 티탄(Ti), 질화 티탄(TiN) 및 루테늄(Ru)의 군으로부터 선택되는 재료를 사용하는 것이 바람직하다. 이들 재료는 Cu 또는 물, 산소에 대한 바람직한 배리어성을 가지기 때문에 바람직하다. 또한 확산 배리어층은, 단층이어도 되고, 적층이어도 된다.
<밀착층>
층간 절연층 상에 배선층(3b)(제 3 도전층)을 직접 형성할 경우, 트렌치 또는 비아홀의 직경 등에 따라서는, 커버리지 좋게 Cu층을 형성할 수 없는 경우가 있다. 이 때문에, 층간 절연층 상에 밀착층을 개재하여 배선층(3b)을 형성하는 것이 바람직하다.
밀착층의 재료로서는, 배선층 중의 Cu와의 습윤성 및 밀착성이 뛰어난 재료이면 특별히 한정되지 않지만, 예를 들면 Ru 또는 코발트(Co)를 사용하는 것이 바람직하다. Ru 또는 Co는 격자면 간격의 Cu에 대한 미스매치가 3% 정도로 작아, Ru막 또는 Co막은 Cu막과의 밀착성이 양호하게 되는 것이 알려져 있다(예를 들면, 특허 문헌 2 참조).
<시드층>
시드층이란, 배선층(3b)(제 3 도전층)을 후술하는 전해 도금법에 의해 형성할 경우의 도체가 되는 층이며, 또한 상술한 밀착층과 마찬가지로, 커버리지 좋게 배선층(3b)(제 3 도전층)을 형성하는 역할도 한다.
또한, 상술한 밀착층 및 시드층도, 배선층(3b)과 층간 절연층(1b)의 사이에 존재하기 때문에, 그 재질과 결정성에 따라서는 Cu의 층간 절연층으로의 확산을 방지하는 기능도 가진다.
시드층의 재료로서는, 양호한 도전성을 가지고 또한 배선층(3b)을 도금에 의해 형성할 시, 도금액의 부식을 견디는 재료이면 특별히 한정되지 않지만, 예를 들면 Ru 또는 Cu를 사용하는 것이 바람직하다.
제 2 도전층의 적층 방법으로서는, 물리 기상 성장법(PVD : Physical Vapor Deposition), 화학 기상 성장법(CVD : Chemical Vapor Deposition) 또는 원자층 퇴적법(ALD : Atomic Layer Deposition) 등의 방법에 의해 퇴적할 수 있다. 또한 본 발명에서 PVD란 스퍼터링, 증착 등의 공지의 PVD를 모두 포함하고, CVD란 열 CVD, 플라즈마 CVD 및 광 CVD 등 공지의 CVD를 모두 포함하고, ALD는 열 ALD, 플라즈마 ALD 및 광 ALD 등의 공지의 ALD를 모두 포함한다. 상술한 바와 같이, 절연막의 홈부(트렌치 또는 비아홀)에 재료를 매립할 경우, 트렌치의 폭이 예를 들면 50 nm 이하의 미세 배선일 경우, PVD로 커버리지 좋게 재료를 매립하는 것은 곤란하다. 이 때문에, 절연막의 홈부로의 재료의 매립은 CVD 또는 ALD를 이용하는 것이 바람직하다.
제 1 실시예에서 제 2 도전층으로서 Ru층을 형성했다. 여기서 Ru층은, 상술한 배리어층, 시드층 및 밀착층으로서의 3 종의 기능을 모두 행할 수 있다. 즉, 제 2 도전층으로서 Ru층을 이용함으로써, 배리어층과 시드층과 밀착층으로 각각 다른 막을 성막할 필요가 없어, 프로세스의 간소화를 도모할 수 있다. 또한, 제 2 실시예에서 제 2 도전층으로서, Ta층과, 이 Ta층 상에 Ru층을 적층했다.
본 발명에서 제 2 도전층 또는 제 2 도전층의 표면은 Ru층이며, 이 Ru층은 CVD 또는 ALD로 형성되는 것이 바람직하다. 바람직한 이유로서는 :
(i) 제 2 도전층을 CVD 또는 ALD로 형성함으로써, 트렌치의 폭이 예를 들면 50 nm 이하의 미세 배선을 형성할 경우라도, 커버리지 좋게 재료를 매립할 수 있다;
(ii) 후술하는 제 3 도전층이 Cu인 경우, Ru에 대한 습윤성이 높다는 점에서, 제 3 도전층(즉, Cu층)을 PVD로 성막한 경우에도, 비교적 커버리지 좋게 성막할 수 있다. 또한, Cu와 Ru은 양호한 밀착성을 가진다는 점에서, 후술하는 CMP 공정에서의 막 박리를 억제하는 것을 기대할 수 있다;
는 것 등을 들 수 있다.
(제 3 도전층을 형성함(S104))
이어서 도 1의 S40에 도시한 바와 같이, 제 2 도전층(6) 상에 상층의 배선층(3b)(제 3 금속층)을 형성한다. 상술한 바와 같이, 배선층(3b)도 Cu를 사용하는 것이 바람직하다.
배선층(3b)의 형성 방법으로서는, 특별히 한정되지 않으며, 전해 도금법, PVD 또는 CVD 등의 방법에 의해 형성할 수 있다.
또한 배선층(3b)을 전해 도금에 의해 형성한 후에는, Cu의 결정 성장을 촉진하기 위하여, 통상, 약 100℃에서 1 시간 정도 열 처리(어닐)를 행한다.
(제 3 도전층에 고용(固溶) 가능한 재료를 날림(S105))
층간 절연층(1b)의 표면 및 비아홀(5b)의 저면의 금속 구리의 표면에 형성된 제 2 도전층(6)에는 결정립계(그레인 바운더리)가 존재한다. 그레인 바운더리란, 결정 내에 존재하는 조성적 변동 또는 격자 결함에 의한 변형 응력에 의해 발생하는 원자 배열이 흐트러진 영역으로서, 결정립 내보다 간극이 많은 구조라고 하는 특징으로부터, 불순물의 편석이 일어나기 쉽다. 이 불순물은 그레인 바운더리를 따라 비교적 고속으로 확산되는 성질을 가지고 있다는 점에서, 그레인 바운더리의 존재에 의해, 확산 배리어성 또는 밀착성 등의 상술한 기능성이 낮아진다. 예를 들면, 제 2 도전층(6)의 재료에 Ru을 이용한 경우, 그것이 단결정이면, 상술한 바와 같이 배리어층, 시드층 및 밀착층으로서의 3 종의 기능을 모두 행할 수 있지만, 실제의 Ru막은 기둥 형상 결정이 된다는 것이 알려져 있고, 기둥 형상 결정의 경계 부분이 그레인 바운더리에 상당하기 때문에 원자, 분자의 확산이 생길 수 있게 되어, 그 결과로서 배리어성이 저하된다. 구체적으로, 층간 절연층(1b) 중에 포함되는 산소 또는 수분이 Ru의 그레인 바운더리를 경유하여 Cu 배선층(3b)에 도달하고, Cu를 산화시킬 우려가 있다. 또한, 온도 또는 전압 등의 요인에 의해 Cu 배선층(3b)의 Cu가 Ru의 그레인 바운더리를 경유하여 층간 절연층(1b)측에 확산되고, 반도체 장치의 특성을 열화시킬 우려가 있다. 특히 박막에서는 그레인 바운더리의 막 특성에 미치는 효과는 크며, 그것은 막의 두께가 얇을 뿐 아니라 결정립 직경이 작기 때문에, 그레인 바운더리라고 하는 확산에 대한 다수의 단락 경로가 존재하게 되기 때문이다.
이 때문에 본 발명에서는, 하기에서 설명하는 제 3 도전층에 고용 가능한 재료를 날려 열 처리를 행함으로써, 그레인 바운더리를 제 3 도전층에 고용 가능한 재료 또는 그 산화물로 덮어, 상술한 기능성을 보강시킨다.
제 3 도전층에 고용 가능한 재료로서는, 제 3 도전층과 고용될 수 있고 또한 상기 고용 가능한 재료의 산화물이 제 3 도전층에 대한 확산 배리어성을 가지는 것이 바람직하다. 구체적으로, 제 3 도전층으로서 Cu를 사용할 경우, 알루미늄(Al), 게르마늄(Ge), 인듐(In), 마그네슘(Mg), Mn, 니켈(Ni), Si, 주석(Sn), Ti 등의 재료를 들 수 있으며, 이들은 1 종류를 단독으로 사용해도 되고, 2 종류 이상을 병용하여 사용해도 된다.
제 3 도전층에 고용 가능한 재료로서는, 상술한 재료 중에서도 Mn을 사용하는 것이 바람직하다. 제 3 도전층에 고용 가능한 재료로서 Mn을 사용하는 이점으로서는,
(i) Mn은 Cu 중에서의 확산 속도가 비교적 빠르다. ;
(ii) Mn은 Cu 중에 머무는 것보다 그렇지 않은 편이 안정적이다. 그 때문에, Cu 중에서의 확산 속도의 빠름과 더불어, 후술하는 Mn의 날림 후의 열 처리에 의해, Mn은 Cu로부터 배출되기 쉬운 경향에 있고, 제 2 도전층의 그레인 바운더리의 개소에 우선적으로 Mn이 공급되어, 배선 저항의 상승을 회피할 수 있다;
(iii) Mn은 Si보다 산화물의 표준 생성 기브스 에너지가 높다. 즉, 열역학적으로는, Mn은 층간 절연층 등에서 사용되는 SiO2을 환원하지 않으며, 원자상 Si의 Cu 중으로의 확산을 일으키지 않는다;
는 것 등을 들 수 있다. 본 실시예에서는 상술한 이유에 의해, 일례로서 Mn을 사용했지만, 본 발명은 이에 한정되지 않는다.
도 1의 S50에 도시한 바와 같이, 날려진 제 3 도전층에 고용 가능한 재료(7)는 제 3 도전층 중으로 확산되어, 그레인 바운더리에 도달한다. 그레인 바운더리에 도달한 재료(7)(예를 들면 Mn)는, 층간 절연층(1) 중의 수분 및 산소(8) 등에 의해 적어도 일부가 산화되어, 산화물(9)이 된다. 상술한 재료(7)는 산화물(9)이 됨으로써 확산의 속도가 현저하게 저하되어 그 자리에 머물며, 마치 그레인 바운더리를 덮는 딱지와 같이 된다. 상술한 바와 같이, 상술한 제 3 도전층에 고용 가능한 재료의 산화물은 Cu에 대한 확산 배리어성을 가진다. 이 때문에, 그레인 바운더리를 거쳐 Cu가 층간 절연층 중으로 확산되는 것을 억제할 수 있다.
또한, 제 3 도전층으로서 Cu를 사용하고, 이에 고용되는 재료로서 Mn을 사용한 경우, Mn을 날림으로써 Cu층은 Cu-Mn 합금층이 된다. Cu-Mn 합금층이 됨으로써 순Cu에 비해 일렉트로마이그레이션에 대한 내성은 더 향상되기 때문에 바람직하다. 상술한 바와 같이, Mn은 다른 재료에 비해 Cu 중으로부터 배출되기 쉬운 성질을 가진다. 그 때문에, Mn을 날린 후에 어닐 처리를 실시함으로써, Cu에 비해 저항율이 높은 Mn이 필요 이상으로 Cu 중에 잔류하여 배선의 저항율을 상승시키는 것을 억제하는 것이 가능하다.
제 3 도전층에 고용 가능한 재료(7)를 날리는 방법으로서는, PVD 법 또는 CVD 법에 의해 행할 수 있다. PVD 법을 사용할 경우, 예를 들면 재료(7)를 포함하는 타겟을 이용하여, 스퍼터 또는 증착에 의해 재료(7)를 날리는 것이 바람직하다. 또한 타겟으로서는, 예를 들면 Mn의 경우에는 순Mn 타겟, Mn-Cu 합금 타겟 등을 사용할 수 있다. PVD 법을 사용할 경우, 프리커서를 사용하지 않기 때문에, 막 중에 프리커서에서 유래된 탄소 등에 의한 오염이 발생하지 않는다고 하는 이점을 가진다.
CVD 법을 이용하여 제 3 도전층에 고용 가능한 재료(7)를 날릴 경우, 재료(7)를 포함하는 공지의 프리커서를 사용하여, 재료(7)를 포함하는 기체를 웨이퍼(W)에 폭로함으로써 재료(7)를 날릴 수 있다. 날리는 재료(7)로서, Mn을 사용할 경우의, Mn을 함유하는 프리커서의 예로서는, 국제공개 제2012/060428호에 개시되어 있는 일반식 Mn(R1N-Z-NR2 2)2로 나타내지는 비스(N, N'-1-알킬아미드-2-디알킬아미노알칸)망간 등의 아미드 아미노 알칸계 망간 화합물(상기 일반식 중 R1 및 R2는 각각 독립하여 n이 0 이상의 정수인 CnH2n ＋1로 나타내지는 알킬기이며, Z는 m이 0 이상의 정수인 CmH2m으로 나타내지는 알킬렌기임), Cp2Mn[= Mn(C5H5)2], (MeCp)2Mn[= Mn(CH3C5H4)2], (Me5Cp)2Mn[= Mn((CH3)5C5H4)2], (EtCp)2Mn[= Mn(C2H5C5H4)2], (i-PrCp)2Mn[= Mn(C3H7C5H4)2], (t-BuCp)2Mn[= Mn(C4H9C5H4)2], MeCpMn(CO)3[= (CH3C5H4)Mn(CO)3], MeMn(CO)5[= (CH3)Mn(CO)5], Mn2(CO)10, Mn(DPM)2[= Mn(C11H19O2)2], Mn(DPM)3[= Mn(C11H19O2)3], Mn(DMPD)(EtCp)[= Mn(C7H11C2H5C5H4)], Mn(acac)2[= Mn(C5H7O2)2], Mn(acac)3[= Mn(C5H7O2)3], Mn(hfac)2[= Mn(C5HF6O2)3], [Mn(iPr-AMD)2][= Mn(C3H7NC(CH3)NC3H7)2], [Mn(tBu-AMD)2][= Mn(C4H9NC(CH3)NC4H9)2]로 이루어지는 군으로부터 선택되는 1 종류 또는 2 종류 이상의 재료를 이용할 수 있다. 이 중에서도, Cp(시클로펜타디엔)을 가지고, Mn과 Cp이 π 결합에 의해 결합되어 있는 프리커서를 사용하는 것이 바람직하다. 그 이유는, 제 3 도전층이 Cu일 경우, 프리커서의 열분해 온도 이하라도, Cu의 촉매 효과에 의해 비교적 저온에서 π 결합이 절단되어, 방출된 Mn 원자의 Cu 중으로의 확산이 용이하게 진행되기 때문이다. 예를 들면, 프리커서로서 상술한 (EtCp)2Mn을 이용한 경우, 그 열분해 온도는 450℃ 정도이지만, Cu 상에서는 200℃ 정도의 온도에서도 용이하게 분해되어, 방출된 Mn은 Cu 중으로 확산된다는 것을 확인하였다.
또한, 제 3 도전층에 고용 가능한 재료(7)를 PVD 법 또는 CVD 법에 의해 날릴 시, 웨이퍼(W)를 가열하면서 행함으로써, 후술하는 제 3 도전층의 가열(열 처리)을 겸하는 것으로 해도 된다.
(제 3 도전층을 가열(열 처리)함(S106))
제 3 도전층에 고용 가능한 재료의 날림 중 또는 날림 후에, 제 3 도전층을 열 처리(어닐)한다. 어닐 온도는 50℃ 이상이 바람직하고, 보다 바람직하게는 100℃ 이상 400℃ 이하이다. 어닐 처리의 시간은 어닐 시의 온도와 제 3 도전층의 막 두께 등에 따라 적절히 설정하면 된다. 구체예로서는, 어닐 온도가 200℃일 경우, 막 두께 100 nm인 Cu에 대하여 10 분 정도의 어닐 처리를 행함으로써 Cu 상에 날려진 Mn은 100 nm의 Cu층으로 확산되고, Cu와 절연막의 계면까지 도달할 수 있다. 상술한 어닐 처리에 의해, 제 3 도전층에 고용 가능한 재료(7)의 제 3 도전층 중으로의 확산을 촉진할 수 있다.
본 발명에서는, 제 3 도전층에 고용 가능한 재료(7)가 제 3 도전층 중으로 확산되는 현상을 이용하고 있다. 이 확산 현상을 이용함으로써, 트렌치의 폭이 예를 들면 50 nm 이하의 미세 배선이라도, 제 3 도전층에 고용 가능한 재료(7)는 제 3 도전층 중에 균일하게 확산될 수 있어, 커버리지 좋게 재료(7)를 공급할 수 있다. 즉, 제 2 도전층 중의 그레인 바운더리에 확실하게 재료(7)를 공급할 수 있다. 공급된 재료(7)는 상술한 바와 같이 층간 절연층 중의 수분 또는 산소에 의해, 적어도 일부가 산화되어 산화물이 된다. 또한, 이 어닐 처리는 상술한 제 3 금속층의 형성(S104) 후의 어닐 처리를 겸할 수 있다.
열 처리 시에는, 재료(7)의 Cu 중에서의 확산 촉진 및 재료(7)의 Cu 중에서의 농도 조정을 위하여,
계내의 산소 분압을 예를 들면 10 ppb 정도 또는 그 이하로 제어하는 것이 바람직하다. 계내의 산소 분압이 상술한 범위를 초과할 경우, Cu 중에 Mn이 충분히 확산되기 전에 Mn이 산화되어, Cu 표면에서 MnOx이 형성되는 경우가 있다. 한편 산소 분압이 상술한 범위일 경우, Mn 중 적어도 일부는 Cu 중으로 확산될 수 있고, 제 2 도전층의 그레인 바운더리 등에서 MnOx이 형성되어, 본 발명의 효과를 얻을 수 있다.
여기서, 본 실시예의 방법과 비교예의 방법의 비교를 기술한다. 비교예로서, 제 2 도전층의 형성(S103) 후, 제 3 도전층에 고용 가능한 재료의 날림(S105)을 행하고, 또한 제 3 도전층의 형성(S104)을 행하는 예에 대하여 설명한다. 또한 여기서는, 설명을 위하여, 제 2 도전층으로서 Ru을, 제 3 도전층에 고용 가능한 재료로서 Mn을, 제 3 도전층으로서 Cu를 선택한 경우에 대하여 설명한다. 비교예에서는, Ru 상에 직접 Mn을 퇴적시키기 때문에, 커버리지 특성의 관점으로부터, CVD 또는 ALD에 의해 Mn을 성막할 필요가 있다. 현시점에서는, CVD에 의해 퇴적된 Mn 함유막을 금속 Mn으로 하기 위해서는, 통상 400℃ 이상의 고온을 필요로 하기 때문에, Cu 배선을 위한 프로세스에는 사용할 수 없다. 또한, ALD로는 금속 Mn을 성막한 예가 없고, MnOx이 형성된다. 따라서 비교예의 방법에서는, Ru 상에 퇴적되는 것은 MnOx이며, Ru의 그레인 바운더리 이외의 개소에도 MnOx이 퇴적되기 때문에, 상대적으로 비아홀 중의 Cu의 단면적이 작아져, 저항 상승을 초래하는 경우가 있다. 또한, 일반적으로 산화물 상의 Cu는 습윤성이 뒤떨어진다는 것이 알려져 있어, MnOx 상에 Cu를 퇴적하는 비교예의 경우, 커버리지 특성 또는 밀착성 등의 점에서 어려움이 예상된다.
한편 본 실시예의 방법에서는, Ru 상에 Cu를 퇴적하고, 이 후 Mn을 날려 열 처리하고 있다. Ru 상의 Cu(특히 불순물이 적은 Cu)는 습윤성이 뛰어나, PVD 등의 방법으로도 비교적 양호한 커버리지를 얻을 수 있다. 또한, Mn을 날린 후 열 처리함으로써, Cu 중으로 Mn 원자가 확산되기 때문에, Ru의 그레인 바운더리의 개소에 우선적으로 Mn이 모이고, 그 일부가 산화되어 MnOx이 된다. 이 때문에, 필요 최소한의 Mn이 필요한 장소에만 공급되기 때문에, Cu의 배선 저항을 상승시키지 않고 커버리지 특성, 배리어성 및 밀착성을 양립시킬 수 있다.
(CMP(S107))
재료(7)의 날림 후의 웨이퍼(W)는, CMP(Chemical Mechanical Polishing)에 의해 잉여의 배선층(3b)과 상면측의 제 2 도전층(6)이 제거된다.
상술한 바와 같이 본 발명의 반도체 장치의 제조 방법은, 오목부가 형성된 절연층과, 상기 오목부의 저면에 노출된 제 1 도전층을 가지는 하지층에 대하여, 상기 하지층 상에 제 2 도전층을 형성하는 공정과, 상기 제 2 도전층 상에 제 3 도전층을 형성하는 공정과, 상기 제 3 도전층에, 상기 제 3 도전층에 고용 가능한 재료를 날리는 공정과, 상기 고용 가능한 재료가 날려진 상기 제 3 도전층을 가열하는 공정을 가진다. 제 3 도전층에 고용 가능한 재료는, 어닐 처리에 의해 제 3 도전층 중으로 확산되고, 제 2 도전층의 그레인 바운더리로 도달한다. 그레인 바운더리에 도달한 제 3 도전층에 고용 가능한 재료 중 적어도 일부는, 제 2 도전층의 그레인 바운더리를 통과한 절연층 중의 수분 및 산소와 반응하여, 산화물이 된다. 상술한 제 3 도전층에 고용 가능한 재료의 산화물은 제 3 도전층에 대한 확산 배리어성을 가지고 있다. 따라서, 본 발명의 반도체 장치의 제조 방법에 따르면, 반도체 웨이퍼 상의 크고 작은 다양한 트렌치, 홀의 패턴에 대해서도 절연막 홈에 커버리지 좋게 배선 재료(예를 들면 Cu)를 매립할 수 있고, 또한 절연막으로의 배선 재료의 확산을 억제할 수 있다.
(반도체 제조 장치)
본 발명의 반도체 장치의 제조 방법을 실시하기 위한 반도체 제조 장치에 대하여 설명한다. 도 3에 본 발명의 반도체 제조 장치의 일례를 나타낸 개략 구성도를 도시한다. 또한, 도 3의 반도체 제조 장치는 표면에 오목부(5)가 형성된 웨이퍼(도 2에서의 S101 후의 웨이퍼)를 처리하는 것이다.
반도체 제조 장치(10)는 복수, 예를 들면 4 개의 처리 장치(12A, 12B, 12C, 12D)와, 대략 육각형 형상의 공통 반송실(14)과, 로드록 기능을 가지는 제 1 및 제 2 로드록실(16A, 16B)과, 길고 좁은 도입측 반송실(18)을 주로 가지고 있다.
일례로서, 상기 4 개의 처리 장치(12A ~ 12D) 중 1 번째의 처리 장치, 예를 들면 처리 장치(12A)는 : 피처리체인 반도체 웨이퍼에 대하여 클리닝 또는 디가스 등의 전처리를 행하는 제 1 처리 장치(12A)로서 구성되고; 2 번째의 처리 장치, 예를 들면 처리 장치(12B)는 반도체 웨이퍼(W)에 대하여 상술한 제 2 도전층을 형성하는 제 2 처리 장치(12B)로서 구성되고; 3 번째의 처리 장치, 예를 들면 처리 장치(12C)는 반도체 웨이퍼(W)에 대하여 웨이퍼의 오목부에 매립되는 제 3 도전층을 퇴적시키는 제 3 처리 장치(12C)로서 구성되고; 4 번째의 처리 장치, 예를 들면 처리 장치(12D)는 반도체 웨이퍼(W)에 대하여 Mn 등의 제 3 도전층에 고용 가능한 재료를 날리는 제 4 처리 장치(12D)로서 구성되어 있다.
여기서 제 2 도전층의 구성에 따라서는, 공통 반송실(14)에 접합되는 제 5 처리 장치(12E), 제 6 처리 장치(12F) 등을 더 추가하는 구성이어도 된다.
제 1 처리 장치(12A)로서는, 공지의 일반적인 청정 처리 장치가 이용되고, 제 2, 제 3 및 제 4 처리 장치(12B ~ 12D)는 상술한 공지의 CVD, PVD 등의 성막 처리 장치가 이용되기 때문에, 여기서는 설명을 생략한다.
공통 반송실(14)의 4 변에는 각 처리 장치(12A ~ 12D)가 접합되고, 타측의 2 개의 변에는 제 1 및 제 2 로드록실(16A, 16B)이 각각 접합된다. 그리고, 이 제 1 및 제 2 로드록실(16A, 16B)에 상기 도입측 반송실(18)이 공통으로 접속된다.
공통 반송실(14)과 각 처리 장치(12A ~ 12D)의 사이 및 공통 반송실(14)과 제 1 및 제 2 로드록실(16A, 16B)의 사이는 각각 기밀하게 개폐 가능하게 이루어진 게이트 밸브(G)가 개재 접합되어 클러스터툴화되어 있고, 필요에 따라 공통 반송실(14) 내와 연통 가능하게 이루어져 있다. 또한, 공통 반송실(14) 내는 진공 배기되어 있다. 또한, 제 1 및 제 2 각 로드록실(16A, 16B)과 도입측 반송실(18)의 사이에도 각각 기밀하게 개폐 가능하게 이루어진 게이트 밸브(G)가 개재되어 있다. 제 1 및 제 2 로드록실(16A, 16B)은 진공 배기 및 대기압 복귀가 웨이퍼의 반출입에 수반하여 반복된다.
공통 반송실(14) 내에서는, 각 로드록실(16A, 16B) 및 각 처리 장치(12A ~ 12D)에 액세스할 수 있는 위치에, 굴신 및 선회 가능하게 이루어진 다관절 암으로 이루어지는 반송 기구(20)가 설치되어 있다. 반송 기구(20)는 서로 반대 방향으로 독립하여 굴신할 수 있는 2 개의 픽(20A, 20B)을 가지고 있고, 한 번에 2 매의 웨이퍼를 취급하는 것이 가능한 구성으로 되어 있다. 또한, 반송 기구(20)로서 1 개만의 픽을 가지고 있는 것도 이용할 수 있다.
도입측 반송실(18)은, 예를 들면 가로로 긴 상자체에 의해 형성되어 있다. 긴 변측의 일측에는, 피처리체인 반도체 웨이퍼를 도입하기 위한 1 개 또는 복수의(도 3에서는 3 개) 반입구가 형성된다. 각 반입구에는 개폐 가능하게 이루어진 개폐 도어(22)가 설치된다. 그리고, 각 반입구에 대응하여 도입 포트(24)가 각각 설치되고, 여기에 각각 1 개씩 카세트 용기(26)를 재치할 수 있도록 되어 있다.
각 카세트 용기(26)에는 복수 매, 예를 들면 25 매의 웨이퍼(W)를 동일 피치로 다단으로 재치하여 수용할 수 있도록 되어 있다. 카세트 용기(26) 내는 예를 들면 밀폐 상태로 이루어져 있고, 내부에는 N2 가스 등의 불활성 가스의 분위기로 채워져 있다.
도입측 반송실(18) 내에는, 웨이퍼(W)를 그 길이 방향을 따라 반송하기 위한 도입측 반송 기구(28)가 설치된다. 이 도입측 반송 기구(28)는 굴신 및 선회 가능하게 이루어진 2 개의 픽(28A, 28B)을 가지고 있고, 한 번에 2 매의 웨이퍼(W)를 취급할 수 있도록 되어 있다. 이 도입측 반송 기구(28)는, 도입측 반송실(18) 내에 그 길이 방향을 따라 연장되도록 설치한 안내 레일(30) 상에 슬라이드 이동 가능하게 지지되어 있다.
또한, 도입측 반송실(18)의 일방의 단부에는 웨이퍼의 위치 조정을 행하는 오리엔터(32)가 설치된다. 오리엔터(32)는 구동 모터에 의해 회전되는 회전대(32A)를 가지고 있고, 이 위에 웨이퍼(W)를 재치한 상태로 회전하도록 되어 있다. 회전대(32A)의 외주에는 웨이퍼(W)의 주연부를 검출하기 위한 광학 센서(32B)가 설치된다. 광학 센서(32B)를 설치함으로써, 웨이퍼(W)의 위치 결정 절결, 예를 들면 노치 또는 오리엔테이션 플랫의 위치 방향 또는 웨이퍼(W)의 중심의 위치 이탈량을 검출할 수 있도록 되어 있다.
반도체 제조 장치(10)는 예를 들면 컴퓨터 등으로 이루어지는 시스템 제어부(34)를 가지고 있다. 또한, 반도체 제조 장치(10)의 전체의 동작 제어에 필요한 프로그램은 플렉시블 디스크 또는 CD(Compact Disc) 또는 하드 디스크 또는 플래시 메모리 등의 기억 매체(36)에 기억되어 있다. 구체적으로, 이 시스템 제어부(34)로부터의 지령에 의해 각 가스의 공급의 개시, 정지 또는 유량 제어, 프로세스 온도(웨이퍼 온도), 프로세스 압력(각 처리 장치의 처리 용기 내의 압력)의 제어, 웨이퍼의 반송 작업 등이 행해진다. 또한 제 1 ~ 제 4 처리 장치(12A ~ 12D) 내에서의 각 처리는, 이 시스템 제어부(34)로 제어하여 실행되는 구성이어도 되고, 제 1 ~ 제 4 처리 장치(12A ~ 12D) 각각에 도시하지 않은 시스템 제어부(34A ~ 34D)를 설치하여, 이들 각각의 시스템 제어부(34A ~ 34D)에 의해 각각의 처리를 실행시키는 구성이어도 된다.
구성된 반도체 제조 장치(10)에서의 개략적인 동작예에 대하여 설명한다. 먼저, 도입 포트(24)에 설치된 카세트 용기(26)로부터는, 미처리의 반도체 웨이퍼(W)가 도입측 반송 기구(28)에 의해 도입측 반송실(18) 내로 반송된다. 반송된 웨이퍼(W)는 도입측 반송실(18)의 일단에 설치한 오리엔터(32)로 반송되어 위치 결정된다.
위치 결정된 웨이퍼(W)는 도입측 반송 기구(28)에 의해 재차 반송되어, 제 1 또는 제 2 로드록실(16A, 16B) 중 어느 일방의 로드록실 내로 반입된다. 이 로드록 실 내가 진공 배기된 후에, 미리 진공 배기된 공통 반송실(14) 내의 반송 기구(20)를 이용하여, 로드록실 내의 웨이퍼(W)가 공통 반송실(14) 내로 반송된다.
공통 반송실(14) 내로 반송된 웨이퍼(W)는, 제 1 ~ 제 4 처리 장치(12A ~ 12D) 내로 반입되어, 상술한 반도체 장치의 제조 방법에서 설명된 각 처리가 실시된다.
본 국제 출원은 2012년 2월 22일에 출원된 일본 특허 출원 2012-036735호에 기초하는 우선권을 주장하는 것으로서, 그 전체 내용을 본 국제 출원에 원용한다.
1 : 층간 절연막
2 : 확산 배리어층
3a : 배선층(제 1 도전층)
3b : 배선층(제 3 도전층)
4 : 확산 방지층(에칭 스톱층)
5 : 오목부
6 : 제 2 도전층
7 : 제 3 도전층에 고용 가능한 재료
8 : 수분 및 / 또는 산소
9 : 산화물
10 : 반도체 제조 장치
34 : 시스템 제어부
W : 반도체 웨이퍼

Claims (9)

  1. 오목부가 형성된 절연층과, 상기 오목부의 저면에 노출된 제 1 도전층을 가지는 하지층 상에 제 2 도전층을 형성하는 공정과,
    상기 제 2 도전층 상에 제 3 도전층을 형성하는 공정과,
    상기 제 3 도전층에, 상기 제 3 도전층에 고용 가능한 재료를 날리는 공정과,
    상기 고용 가능한 재료가 날려진 상기 제 3 도전층을 가열하는 공정을 가지는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 고용 가능한 재료는 Al, Ge, In, Mg, Mn, Ni, Si, Sn 및 Ti의 군으로부터 선택되는 1 종류 또는 2 종류 이상의 재료를 포함하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 날리는 공정은, 상기 고용 가능한 재료를 포함하는 타겟을 이용하여, 상기 상기 고용 가능한 재료를 상기 제 3 도전층에 스퍼터 또는 증착하는 공정을 포함하는 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 날리는 공정은, 상기 고용 가능한 재료를 포함하는 화합물의 기체를 이용하여, 상기 고용 가능한 재료를 상기 제 3 도전층에 폭로하는 공정을 포함하는 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 2 도전층은 확산 배리어층, 밀착층 및 시드층으로부터 선택되는 적어도 하나의 층을 포함하는 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 2 도전층은 Ta, TaN, Ti, TiN, Ru, Co 및 Cu의 군으로부터 선택되는 1 종류 또는 2 종류 이상의 재료를 포함하는 반도체 장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 1 도전층 및 상기 제 3 도전층은 Cu를 포함하는 반도체 장치의 제조 방법.
  8. 기판에 대하여 처리를 행하는 반도체 제조 장치에 이용되고, 제 1 항 내지 제 7 항 중 어느 한 항에 기재된 반도체 장치의 제조 방법을 실시하도록 제어하는 컴퓨터에 판독 가능한 프로그램을 기억한 일시적이지 않은 기억 매체.
  9. 오목부가 형성된 절연층과, 상기 오목부의 저면에 노출된 제 1 도전층을 가지는 하지층과,
    상기 하지층 상에 형성된 Ru층과,
    상기 Ru층 상에 형성된 Cu층을 구비하고,
    상기 Ru층은, 상기 Ru층 중의 그레인 바운더리가 Mn 산화물로 덮여 있는 반도체 장치.
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