KR20110076502A - 스페이서 패터닝 기술을 이용한 반도체 소자의 형성방법 - Google Patents

스페이서 패터닝 기술을 이용한 반도체 소자의 형성방법 Download PDF

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Abstract

본 발명의 반도체 소자의 형성방법은 셀 영역에 열을 이루는 셀 패턴들 및 주변회로영역의 주변 패턴들의 타겟 레이아웃을 얻는 단계; 셀 패턴들의 열들에 교번적으로 중첩하는 형상의 사선 패턴들 및 주변 패턴들의 역상 패턴(reverse pattern)을 형성하는 단계; 사선 패턴들 및 역상 패턴의 측벽에 스페이서들을 부착하는 단계; 스페이서들 사이를 채워 사선 패턴들 사이에 제1 매립패턴들 및 역상 패턴 주위에 제2 매립패턴을 형성하는 단계; 및 사선 패턴들 및 제1 매립패턴들의 중간을 끊어 양분하여 셀 패턴들을 형성하며 역상 패턴을 제거하여 제2 매립패턴으로 주변 패턴을 설정하는 단계를 포함한다.
Figure P1020090133241
소자분리용 트렌치, 파티션 노광 마스크, 컷팅용 노광 마스크

Description

스페이서 패터닝 기술을 이용한 반도체 소자의 형성방법{The method for fabricating semiconductor device using the spacer patterning technique}
본 발명은 반도체 소자 제조에 관한 것으로서, 보다 상세하게는 스페이서 패터닝 기술을 이용한 반도체 소자의 형성방법에 관한 것이다.
반도체 메모리 소자의 대용량화에 대한 요구가 높아지면서 집적도를 높이려는 관심이 지속적으로 높아지고 있다. 소자의 집적도를 높이기 위해 칩(chip)의 크기를 줄이거나 셀 구조를 변화시켜 복수 개의 메모리 셀을 하나의 웨이퍼에 형성시키려는 노력을 기울이고 있다. 셀 구조를 변화시켜 집적도를 높이는 방법으로 활성 영역들의 평면적인 배열을 변화시키거나 또는 셀 레이아웃을 변화시킴으로써 셀 면적을 감소시키려는 시도가 진행되고 있다. 이러한 시도의 일환으로 활성 영역의 레이아웃 형태를 8F2 레이아웃에서 6F2 레이아웃으로 변화시키는 방법이 있다. 6F2 레이아웃을 갖는 소자는 비트라인 길이방향의 길이가 3F이고 워드라인 길이방향의 길이가 2F가 되도록 하여 면적이 6F2가 되는 단위 셀을 갖는 반도체 소자로 정의될 수 있다. 6F2 레이아웃을 갖는 디램 소자는 활성 영역이 비스듬하게 배치된 형상을 가 지며, 하나의 활성 영역 내에 두 개의 단위 셀이 배치된 구조로 이루어진다. 비트라인 사이에는 스토리지노드 콘택플러그가 두 개 배치되며, 스토리지노드 콘택플러그 모두 활성 영역내의 비트라인 콘택을 지나간다는 점에서 8F2 레이아웃을 갖는 디램 소자에 비하여 집적도가 더 높다. 그런데 6F2 레이아웃은 칩의 크기를 감소시켜 생산성을 증가시킬 수 있는 반면, 인접하는 활성 영역 사이가 매우 가까워지게 된다. 활성 영역 사이가 가까워질수록 노광 공정에서 발생하는 광 근접 효과(OPE; Optical Proximity Effect)가 많은 영향을 미친다. 따라서 원하는 형상대로 패턴을 구현하기 위하여 광 근접효과 보정(OPC; Optical Proximity Correction)을 수행해야하는 필요성은 더욱 높아지게 된다.
광 근접효과 보정 수행에 대한 필요성과 함께 40nm 이하의 6F2 레이아웃을 갖는 디램 소자의 소자분리공정에서, 소자분리영역 사이의 피치(pitch)가 8F2 레이아웃의 피치보다 작아 이머전(immersion) 노광 장비에서도 단일 노광으로 진행하기 어려운 점이 있다. 이에 따라 스페이서 패터닝 기술(SPT; Spacer patterning tech.)을 적용하고 있다. 스페이서 패터닝 기술은 포지티브(positive) 방식 또는 네거티브(negative) 방식을 이용하여 진행한다. 이 가운데 네거티브 방식은 마스크 공정을 한 단계 줄일 수 있어 공정을 단순화시킬 수 있는 측면에서 큰 이점이 있다. 그러나 네거티브 방식의 스페이서 패터닝 기술은 파티션(partition)의 선폭(CD; Critical Dimension)이 직접적으로 활성 영역의 선폭에 영향을 미친다. 구 체적으로, 현재 스페이서 패터닝 기술에서 적용하고 있는 파티션 형성 공정에서 파티션 마스크(Partition Mask)는 활성영역이 생성될 셀 매트(cell Mat) 영역에만 적용하고, 셀 매트 영역을 제외한 나머지 영역, 예컨대, 코어 영역 및 주변회로 영역에는 파티션 마스크를 적용하지 않고 있다. 이에 따라 셀 영역에는 파티션 형성 공정에서 패턴이 형성되는 반면, 코어 영역 및 주변회로 영역에는 패턴이 형성되지 않는다. 코어 영역 및 주변회로 영역에는 컷팅용 마스크 적용시 패턴을 형성하고 있다.
이 경우, 셀 매트 영역의 가장자리 부분인 셀 블록 에지 영역(cell block edge region)에서는 파티션 선폭이 그대로 활성영역 상에 모두 전사되고, 광 근접효과 보정(OPC) 단계에서 약간의 에러가 있는 경우에도 직접적으로 선폭 균일도에 영향을 미치고 있다. 이에 따라 선폭 균일도에 불량이 발생하거나, 패턴이 얇아지는 현상(thinning) 또는 브릿지(bridge)와 같은 결함이 발생하게 된다. 스페이서 패터닝 기술에서 네거티브 방식(a) 및 포지티브 방식(b)으로 형성된 셀 블록 에지 영역을 나타내보인 도 1에 도시된 바와 같이, 셀 블록 에지 영역(A1, A2)에서 브릿지(bridge) 결함이 발견되고 있다.
도 1을 참조하면, 셀 매트의 중심부에 형성된 패턴(100, 110)은 정상적으로 형성되는 반면, 셀 매트의 가장자리 부분인 셀 블록 에지 영역(A1, A2)에서는 인접하는 패턴들끼리 연결된 브릿지(105, 115) 결함이 발생하게 된다. 이와 같이 셀 블록 에지 영역에서 브릿지와 같은 결함이 발생하는 원인으로는, 영역별로 마스크 CD 차이가 크게 나타나는 경우, 광 근접효과 보정의 영향 및 파티션 마스크에서 개구 부(open ratio)의 차이가 나타나는 경우 등이 있다. 마스크 제작은 전자빔(E-beam)을 이용한 노광 공정이 포함되므로 광 근접효과가 발생하고 있고, 이는 셀 블록 에지 영역에서 마스크 CD가 달라지는 현상으로 연결된다. 이러한 광 근접효과 및 마스크 CD의 차이가 셀 영역의 중앙부에 비해 가장자리 방향으로 갈수록 심하게 차이가 나면, 국부적인 선폭 균일도가 저하되고, 도 1의 브릿지 결함(105, 115)이 발생하게 된다.
셀 매트 영역에만 파티션 마스크를 적용하는 경우, 웨이퍼 전체적인 선폭 균일도는 도 2의 표에서 나타낸 바와 같이, 셀 매트 영역의 중심부(4.78)에 비해 셀 블록 에지 영역(10.89)에서 2배의 표준 편차(3sigma) 값을 가지는 것으로 나타난다. 이는 마스크 제작에서 전자빔으로 노광 과정에서 발생된 광 근접 효과(OPE)에 의한 영향으로 셀 블록 에지 영역의 마스크 CD가 달라지는 현상이 유발되기 때문이다. 그리고 마스크 CD가 달라지는 현상에 의해 셀 블록 에지 영역 방향으로 갈수록 국부적인 선폭 균일도(CD uniformity) 특성이 저하된다. 또한 파티션 마스크에서 셀 매트 영역에는 오픈부가 존재하는 반면, 그 외의 영역에는 차단되어 있으므로 각 영역별로 개구부(open ratio)의 차이가 나타난다. 각 영역별로 개구부의 차이에 의해 노광 공정시 플레어 노이즈(flare noise)에 의해 CD 차이를 유발하여 선폭 균일도 특성이 저하되고 셀 가장자리 영역에서는 브릿지 결함을 유발할 수 있다.
아울러 파티션 공정에서 셀 매트 영역에만 패턴이 형성되고, 그 외의 영역에는 패턴이 형성되지 않기 때문에 셀 매트 영역과 그 이외의 영역 사이에 패턴 밀도(pattern density) 차이가 발생한다. 각 영역별로 패턴 밀도 차이가 있는 상태에 서 파티션 마스크의 후속 공정인 증착, 식각 및 평탄화 공정을 진행하게 되면 각각의 영역에서 각기 다른 바이어스 값과 프로파일을 가지게 되므로 균일도에 영향을 주고, 이는 활성영역의 선폭 균일도가 열화되는 원인으로 작용하고 있다. 그리고 코어 영역 및 주변회로영역에서도 컷팅용 마스크에서 RELACS(Resolution Enhancement Lithography Assisted by Chemical Shrink) 공정을 사용하기 때문에 최소 라인 패턴(Min Line)의 경우 RELACS 바이어스만큼 선폭을 작게 설정해야 하기 때문에 마진 확보에 어려움이 있다.
본 발명이 이루고자 하는 기술적 과제는, 6F2 레이아웃을 갖는 디램 소자의 활성 영역을 구현하기 위한 스페이서 패터닝 기술에서 선폭 균일도를 개선하고 공정 마진을 개선할 수 있는 방법을 제공하는 데 있다. 또한, 셀 블록 에지 영역뿐만 아니라 코어 영역 및 주변회로 영역의 패턴의 공정 마진을 개선하여 광 근접효과 보정 단계 및 마스크 CD, 노출 비율에 기인하는 선폭 균일도 열화를 방지할 수 있는 방법을 제공하고자 한다.
아울러 본 발명은 증착 공정, 평탄화 공정 및 식각 공정에서 발생하는 로딩 효과를 제어하여 웨이퍼 전체의 선폭 균일도를 개선할 수 있는 방법을 제공하고자 한다.
본 발명의 제1 관점에 따른 반도체 소자의 형성방법은, 셀 영역에 열을 이루는 셀 패턴들 및 주변회로영역의 주변 패턴들의 타겟 레이아웃을 얻는 단계; 상기 셀 패턴들의 열들에 교번적으로 중첩하는 형상의 사선 패턴들 및 상기 주변 패턴들의 역상 패턴(reverse pattern)을 형성하는 단계; 상기 사선 패턴들 및 상기 역상 패턴의 측벽에 스페이서들을 부착하는 단계; 상기 스페이서들 사이를 채워 상기 사선 패턴들 사이에 제1 매립패턴들 및 상기 역상 패턴 주위에 제2 매립패턴을 형성하는 단계; 및 상기 사선 패턴들 및 상기 제1 매립패턴들의 중간을 끊어 양분하여 상기 셀 패턴들을 형성하며 상기 역상 패턴을 제거하여 상기 제2 매립패턴으로 상기 주변 패턴을 설정하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 셀 패턴들은 6F2 또는 4F2 셀 레이아웃을 따라 사선 방향으로 배열한다.
상기 역상 패턴을 형성하는 단계는, 상기 주변 패턴의 타겟 레이아웃의 역상(reverse) 레이아웃을 얻는 단계; 및 상기 역상 레이아웃의 크기를 줄이는 단계를 포함하는 것이 바람직하다. 여기서 상기 역상 레이아웃의 크기는 상기 스페이서의 폭 또는 스페이서의 폭보다 큰 폭만큼 줄이는 것이 바람직하다.
상기 사선 패턴들, 역상 패턴, 제1 매립 패턴 및 제2 매립 패턴은 동일한 물질로 형성하는 것이 바람직하다.
본 발명의 제2 관점에 따른 반도체 소자의 형성방법은, 셀 영역 및 주변회로영역이 정의된 웨이퍼 상에 하드마스크막 및 파티션층을 형성하는 단계; 상기 파티션층을 패터닝하여 상기 셀 영역에 배치될 셀 패턴들의 열들에 교번적으로 중첩하는 형상의 사선 패턴들 및 상기 주변회로영역에 배치될 주변 패턴들의 역상 패턴(reverse pattern)을 형성하는 단계; 상기 사선 패턴들 및 상기 역상 패턴의 측벽에 스페이서들을 부착하는 단계; 상기 스페이서들 사이를 채워 상기 사선 패턴들 사이에 제1 매립패턴들 및 상기 역상 패턴 주위에 제2 매립패턴을 형성하는 단계; 상기 사선 패턴들 및 상기 제1 매립패턴들의 중간을 끊어 양분하여 상기 셀 패턴들을 형성하며 상기 역상 패턴을 제거하여 상기 제2 매립패턴으로 상기 주변 패턴을 설정하는 단계; 상기 스페이서를 선택적으로 제거하는 단계; 및 상기 셀 패턴들 및 상기 주변 패턴을 식각마스크로 노출되는 상기 하드마스크막 부분을 선택적으로 식각하여 하드마스크막 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 역상 패턴은 갭(gap)이 상기 주변 패턴의 스페이스만큼 이격된 위치에 형성하는 것이 바람직하다.
제1매립 패턴들 및 상기 제2매립 패턴을 형성하는 단계는, 상기 스페이서들을 부착하는 단계 이후에 상기 사선 패턴들, 상기 역상 패턴및 상기 스페이서를 매립층으로 매립하는 단계; 및 상기 매립층 상에 평탄화 공정을 진행하여 상기 사선 패턴들, 상기 역상 패턴 및 상기 스페이서의 상부면을 노출시키는 단계를 포함하는 것이 바람직하다. 여기서 상기 평탄화 공정은 화학적기계적연마(CMP) 공정 또는 에치백 공정으로 진행하는 것이 바람직하다.
상기 하드마스크막 패턴을 형성하는 단계 이후에, 상기 하드마스크막 패턴을 식각마스크로 상기 셀 영역 및 주변회로영역의 웨이퍼를 식각하여 상기 셀 영역에 제1 폭의 소자분리용 트렌치를 형성하고, 상기 주변회로영역에 상기 제1 폭보다 넓은 제2 폭의 소자분리용 트렌치를 형성하는 단계를 더 포함하는 것이 바람직하다.
상기 사선 패턴 및 주변 패턴을 형성하는 단계는, 상기 파티션층을 형성하는 단계 이후에 상기 파티션층 상에 레지스트막을 형성하는 단계; 상기 셀 영역에 열을 이루는 셀 패턴들 및 주변회로영역에 배치될 주변 패턴들의 타겟 레이아웃을 얻는 단계; 상기 셀 패턴들 및 주변 패턴의 타겟 레이아웃의 역상 레이아웃을 얻는 단계; 상기 역상 레이아웃의 크기를 줄이는 단계; 상기 역상 레이아웃을 상기 레지 스트막 상에 전사하는 단계; 및 상기 역상 레이아웃이 전사된 레지스트막으로 상기 파티션층을 패터닝하는 단계를 포함하는 것이 바람직하다.
상기 역상 패턴을 형성하는 단계 및 상기 역상 패턴을 제거하는 단계에서 상기 주변회로영역의 식각 로딩 현상을 줄인다.
상기 하드마스크층은 PETEOS막, 비정질 탄소막, 질화막 및 산화막의 그룹에서 하나 이상의 물질을 선택하여 단일막 또는 적층막으로 형성하는 것이 바람직하다.
상기 셀 패턴 및 상기 주변 패턴을 설정하는 단계는, 상기 제1 매립패턴들 및 제2 매립패턴을 형성하는 단계 이후에, 상기 제1 매립패턴들 및 제2 매립패턴들 상에 레지스트막을 형성하는 단계; 상기 레지스트막 상에 사선 패턴들 및 상기 제1 매립패턴들의 중간 부분을 노출하는 홀(hole)들, 상기 역상 패턴을 노출하는 오픈부를 포함하는 컷팅용 마스크를 배치하는 단계; 상기 컷팅용 마스크의 상기 홀들 및 오픈부를 상기 레지스트막 상에 전사하여 레지스트 패턴을 형성하는 단계; 및 상기 레지스트 패턴에 노출되는 부분들을 선택적으로 식각 제거하는 단계를 포함하는 것이 바람직하다. 여기서 상기 레지스트 패턴의 오픈부는 상기 역상 패턴은 전부 노출하고, 상기 스페이서의 절반을 노출하는 것이 바람직하다.
본 발명의 제3 관점에 따른 반도체 소자의 형성방법은, 셀 영역에 열을 이루는 셀 패턴들 및 주변회로영역의 주변 패턴들의 타겟 레이아웃을 얻는 단계; 상기 셀 패턴들의 열들에 교번적으로 중첩하고 상기 셀 영역과 상기 주변회로영역 사이의 경계 영역 상으로 연장되는 형상의 사선 패턴들 및 상기 주변 패턴들의 역상 패 턴을 형성하는 단계; 상기 사선 패턴들 및 상기 역상 패턴의 측벽에 스페이서들을 부착하는 단계; 상기 스페이서들 사이를 채워 상기 사선 패턴들 사이에 제1 매립패턴들 및 상기 역상 패턴 주위에 제2 매립패턴을 형성하는 단계; 및 상기 사선 패턴들 및 상기 제1 매립패턴들의 중간을 끊어 양분하여 상기 셀 패턴들을 형성하며, 상기 사선 패턴들의 상기 경계 영역 상에 중첩되는 부분 및 상기 역상 패턴을 제거하여 상기 제2 매립패턴으로 상기 주변 패턴을 설정하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 제4 관점에 따른 반도체 소자의 형성방법은, 셀 영역 및 주변회로영역이 정의된 웨이퍼 상에 하드마스크막 및 파티션층을 형성하는 단계; 상기 파티션층에 상기 셀 영역에 배치될 셀 패턴들의 열들에 교번적으로 중첩하는 형상의 사선 패턴들 및 상기 주변회로영역에 배치될 주변 패턴들의 역상 패턴(reverse pattern)을 형성하는 단계; 상기 사선 패턴들 및 상기 역상 패턴의 측벽에 스페이서들을 부착하는 단계; 상기 스페이서들 사이를 채워 상기 사선 패턴들 사이에 제1 매립패턴들 및 상기 역상 패턴 주위에 제2 매립패턴을 형성하는 단계; 상기 사선 패턴들 및 상기 제1 매립패턴들의 중간을 끊어 양분하여 상기 셀 패턴들을 형성하며, 상기 사선 패턴들의 상기 경계 영역 상에 중첩되는 부분 및 상기 역상 패턴을 제거하여 상기 제2 매립패턴으로 상기 주변 패턴으로 설정하는 단계; 상기 스페이서를 선택적으로 제거하는 단계; 및 상기 셀 패턴들 및 상기 주변 패턴을 식각마스크로 노출되는 상기 하드마스크막 부분을 선택적으로 식각하여 하드마스크막 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 셀 블록 에지 영역에서 광 근접효과 보정(OPC) 과정에서 영향을 받는 부분 및 광 근접효과(OPE)에 따른 영향을 받는 부분을 컷팅용 노광 마스크를 이용하여 제거하기 때문에 광 근접효과 보정 및 마스크 CD에 의한 영향을 감소시킬 수 있다.
파티션 노광 마스크 공정에서 주변회로영역 방향으로 셀 영역의 패턴을 연장하고 코어 영역 및 주변회로영역에 패턴을 형성함으로써 활성영역의 선폭 균일도에 영향을 주는 인자들에서 패턴 밀도 차이를 감소시킴으로써 선폭 균일도를 개선할 수 있다. 또한 파티션 노광 마스크 공정에서 코어 영역 및 주변회로영역에도 패턴을 형성하기 때문에 플레어, 화학적 플레어 현상에 의한 영향을 감소시켜 선폭 균일도를 개선할 수 있다. 아울러 파티션 노광 마스크 공정에서 코어 영역 및 주변회로영역의 최소 스페이스 영역에 대해 공정 마진을 개선할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
본 발명의 실시예를 6F2 레이아웃 또는 4F2 레이아웃의 셀 구조를 가지는 디램 반도체 소자의 소자분리용 트렌치를 형성하는 과정에 적용하여 설명하지만, 본 발명은 노광 과정으로 패턴을 전사하는 과정을 포함하는 경우 소자분리용 트렌치 이외의 다른 형상의 패턴을 형성하는 과정으로 변형될 수 있다.
도 3은 본 발명의 스페이스 패터닝 기술을 이용하여 형성된 소자분리용 트렌치를 나타내보인 도면이다.
도 3을 참조하면, 디램 소자와 같은 메모리 셀은 웨이퍼 상에 패턴을 집적하기 위해 웨이퍼 내에 형성된 소자분리용 트렌치를 절연물질로 매립한 소자분리막을 구현하여 활성영역을 정의하고 있다. 소자분리막은 디램 소자의 데이터 유지 시간(data retention time)을 조절하여 소자의 수율을 향상시키는 역할을 한다. 이러한 소자분리막을 형성하기 위해 소자분리용 트렌치(313, 315, 320, 325)는 먼저 셀 영역 및 주변회로영역 상에 웨이퍼(300) 상에 소자분리용 트렌치의 형상이 전사된 패드산화막 패턴(305) 및 패드질화막 패턴(310)으로 이루어진 마스크막 패턴을 형성한 다음, 이 마스크막 패턴을 식각마스크로 한 식각 공정으로 웨이퍼의 각 영역 내에 소자분리용 트렌치(313, 315, 320, 325)를 형성하고 있다. 한편, 반도체 소자의 집적도가 높아지면서 미세한 크기의 소자분리용 트렌치를 형성하는 방법으로 스페이서 패터닝 기술(SPT)을 도입하여 적용하고 있다.
그런데 스페이서 패터닝 기술을 이용하여 소자분리용 트렌치를 형성하는 경우, 셀 영역의 중심부에 형성된 패턴은 정상적으로 형성되는 반면, 셀 영역의 가장자리 부분인 셀 블록 에지 영역에서는 선폭 균일도가 열화되어 패턴이 얇아지거나 브릿지 결함이 발생하고 있다. 이러한 결함은 셀 영역, 셀 블록 에지 영역 및 주변회로영역 사이에 마스크 CD 및 패턴 밀도 차이가 발생하는 점이 원인으로 확인되고 있다. 이에 따라 본 발명의 실시예에서는 스페이서 패터닝 공정을 이용하여 소자분리용 트렌치를 형성시 셀 영역, 셀 블록 에지 영역 및 주변회로영역 사이의 패턴 밀도 차이 및 마스크 CD 차이를 개선하는 방법을 개시하고자 한다.
도 4 내지 도 6은 본 발명의 스페이서 패터닝 과정에서 사용하는 마스크 레이아웃을 설명하기 위해 나타내보인 평면도들이다. 여기서 도 4는 파티션 레이아웃을 나타내보인 도면이고, 도 5는 컷팅용 레이아웃을 나타내보인 도면이다. 그리고, 도 6은 도 4 및 도 5를 이용하여 형성된 소자분리용 트렌치를 형성하기 위한 타겟 레이아웃을 나타내보인 도면이다.
도 4를 참조하면, 파티션 레이아웃은 스페이서 패터닝 과정에서 파티션을 형성하기 위한 공정에 적용한다. 파티션 레이아웃은 웨이퍼의 셀 영역에 대응하는 제1 영역 및 셀 영역을 둘러싸는 주변회로영역에 대응하는 제2 영역과 셀 영역 및 주변회로영역 사이를 구분하는 경계 영역(border region)에 대응하는 제3 영역을 포함하며, 이 파티션 레이아웃 전체 영역이 노광과정에 사용된다. 파티션 레이아웃이 배치된 파티션 노광마스크는 다크 톤(dark tone)의 포토 마스크를 사용한다. 구체적으로, 불투명 기판(437) 상에 홀(hole) 모양의 투광부(439)로 웨이퍼 상에 형성하고자 하는 패턴의 레이아웃들이 배치된다. 그러면 이후 노광 공정에서 투광부(439)에 의해 설정된 패턴 레이아웃들은 웨이퍼 상에 역상 패턴(reverse pattern)으로 형성된다. 즉, 투광부(439)에 의해 설정된 패턴 레이아웃들이 웨이퍼 상에 형성된 레지스트막으로 전사된다. 다시 도 4를 참조하면, 웨이퍼로 전사되는 패턴 레이아웃은 셀 영역에 열을 이루게 배치될 셀 패턴들에 중첩하는 형상의 사선 패턴(402)으로 형성되고, 주변회로영역에 배치될 주변 패턴들에 중첩하는 형상의 역상 패턴(404)으로 형성된다. 여기서 사선 패턴(402)은 셀 영역 및 주변회로영역을 구분하는 경계영역 상에 중첩하게 연장하여 형성한다. 그리고 역상 패턴(404)은 최종 형성하고자 하는 타겟 패턴보다 크게 형성한다. 이에 대한 설명은 추후 상세하게 설명하기로 한다.
다음에 도 5를 참조하면, 컷팅용 레이아웃은 스페이서 패터닝 과정에서 불필요한 부분을 제거하기 위한 공정에 적용한다. 컷팅용 레이아웃이 배치된 컷팅용 노광 마스크는 클리어 톤(clear tone) 포토 마스크를 사용한다. 구체적으로, 투명 기판(490) 상에 차광물질로 이루어진 패턴(490b)으로 웨이퍼 상에 형성하고자 하는 패턴의 레이아웃들이 배치된다. 그러면 이후 노광 공정에서 차광물질로 이루어진 패턴(490b)에 의해 설정된 패턴 레이아웃들이 웨이퍼 상에 형성된다. 여기서 셀 영역의 컷팅용 레이아웃은 셀 영역 내의 패턴을 선택적으로 노출하는 홀들(491), 경계 영역 상에 중첩되는 부분을 노출하는 오픈부를 포함하여 이루어진다. 여기서 도면에서 미설명된 부분은 도 4의 사선 패턴(402)을 컷팅용 레이아웃에 오버랩하여 나타내보인 부분이다.
도 6을 참조하면, 파티션 레이아웃 및 컷팅용 레이아웃을 이용하여 형성된 소자분리용 트렌치를 형성하기 위한 타겟 레이아웃은 셀 영역은 주변회로영역과 인접하는 최외곽 부분인 셀 블록 에지 영역도 셀 패턴의 형상 그대로 형성되고, 브릿지가 발생하지 않는다. 또한 주변회로영역에는 파티션 레이아웃에서 충분한 공정 마진을 확보한 상태에서 패턴을 형성된다. 여기서 셀 영역 및 주변회로영역에 형성 된 제1 패턴(546, 547, 548)은 활성영역이 배치되는 영역이고, 제2 패턴은 소자분리용 트렌치(540, 545, 550)가 배치된 영역이다.
이하 소자분리용 트렌치의 형성 과정을 예로 들어 본 발명의 실시예를 설명한다.
도 7 내지 도 19c는 본 발명의 실시예에 따른 반도체 소자의 형성방법을 설명하기 위해 나타내보인 도면들이다. 그리고 도 20은 셀 에지 영역과 셀 중심부의 선폭을 비교하여 나타내보인 그래프이다.
도 7을 참조하면, 웨이퍼(400) 상에 패드산화막(405) 및 패드질화막(410)을 형성한다. 웨이퍼(400)는 셀 영역(cell region)과, 셀 영역의 주변을 둘러싸는 주변회로영역(peripheral region)을 포함하여 이루어진다. 그리고 셀 영역과 주변회로영역 사이를 구분하는 경계 영역(border region)이 배치되어 있다. 본 발명의 셀 영역은 셀이 이루는 블록(block)의 외곽 부분인 셀 블록 에지 영역(cell block edge region)을 예로 들어 설명하고자 한다. 셀 영역에는 소자의 구동이 실제로 이루어지는 워드라인 또는 비트라인의 패턴들이 형성된다. 주변회로영역에는 센스 앰프(SA; Sense Amplifier), 서브 워드 라인(SWD; Sub Word line) 및 서브 홀(SH; Sub Hole)들이 배치되는 영역이다. 여기서 셀 영역과 주변회로영역 사이의 경계 영역은 이후 웨이퍼로 패턴을 전사하는 공정에서 셀 블록 에지 영역에 불량 패턴이 형성되지 않게 하는 완충 역할을 한다. 한편, 주변회로영역에는 디자인 룰을 최소 크기로 설정하여 설계한 패턴들이 배치되는 최소 스페이스(Minimum space) 영역을 포함하여 배치할 수 있다.
다음에 패드질화막(410) 위에 스페이서 패터닝 기술(SPT)의 파티션(partition)을 형성하는 공정에서 식각마스크로 적용되는 하드마스크층들을 형성한다. 하드마스크층들은 제1 하드마스크막(415), 파티션층(420), 제2 하드마스크막(425)을 차례로 증착한다. 그리고 제2 하드마스크막(425) 위에 반사방지막(430) 및 제1 레지스트막(435)을 형성한다. 제1 하드마스크막(415)은 PETEOS막(Plsma Enhanced Tetra Ethly Ortho Silicate)을 포함하며 이후 식각 공정에서 하부의 패드질화막(410)의 보호막 역할을 한다. 파티션층(420)은 폴리실리콘막을 포함하며 스페이서 패터닝 과정에서 타겟 패턴이 형성될 영역을 정의한다. 제2 하드마스크막(425)은 파티션층(420)을 패터닝하기 위한 식각 공정에서 식각마스크 역할을 하며, 비정질 탄소막으로 형성할 수 있다. 반사방지막(430)은 노광 공정에서의 빛의 반사를 방지하기 위한 것으로 실리콘옥시나이트라이드막(SiON)으로 형성한다. 제1 레지스트막(435)은 포지티브형(positive type) 레지스트 물질로 형성할 수 있다.
도 4를 I-I' 방향, Ⅱ-Ⅱ' 방향 및 Ⅲ-Ⅲ' 방향으로 잘라내어 나타내보인 도 8을 참조하면, 셀 영역에 사선 방향으로 열을 이루게 배치될 셀 패턴들과 중첩하는 형상의 사선 레지스트 패턴(440a) 및 주변회로영역에 배치될 주변 패턴들의 형상의 역상 레지스트 패턴(reverse resist pattern, 440b, 440c)으로 이루어진 제1 레지스트막 패턴(440)을 형성한다. 구체적으로, 제1 레지스트막(435, 도 5참조) 상에 도 4의 파티션 레이아웃이 배치된 파티션 노광 마스크(partition exposure mask)를 배치한다. 다음에 노광 및 현상 공정을 포함하는 리소그래피 공정을 진행하여 제1 레지스트막 패턴(440)을 형성한다. 파티션 노광마스크는 다크 톤의 포토 마스크를 사용한다. 제1 레지스트막 상으로 전사되는 파티션 레이아웃은 도 4에 도시한 바와 같이, 불투명 기판(437) 상에 투광부(439)로 패턴 레이아웃들이 배치된다. 그러면 투광부(439)에 의해 설정된 사선 패턴들 및 주변 패턴들이 웨이퍼 상으로 전사되어 역상 패턴으로 제1 레지스트막 패턴(440)이 형성된다. 다시 말해, 제1 레지스트막 패턴(440)은 다크 톤 마스크를 이용하여 형성함에 따라 셀 영역은 차광부분의 폭이 사선 레지스트 패턴(440a)의 폭(a1)과 대응하고, 투광부분의 폭이 사선 레지스트 패턴(440a) 사이에 배치된 스페이스(450a)의 폭(a2)과 대응한다. 또한 주변회로영역은 차광부분의 폭이 역상 레지스트 패턴(440b,440c)의 폭(b1)과 대응하고, 투광부분인 스페이스의 폭이 역상 레지스트 패턴(440b,440c) 사이에 배치된 스페이스(450b)의 폭(b2)과 대응한다.
도 8 및 도 4에서 셀 영역의 일부 영역(A)을 상부에서 나타내보인 평면도인 도 9a를 참조하면, 셀 영역에 배치될 셀 패턴들과 중첩하는 형상으로 레지스트막으로 이루어진 사선 레지스트 패턴(440a)이 배치된다. 사선 레지스트 패턴(440a)은 사선 방향으로 배치된 라인 앤드 스페이스(line and space) 형상의 패턴으로 이루어진다. 사선 레지스트 패턴(440a)은 셀 영역 및 주변회로영역을 구분하는 경계영역 상에 중첩하는 제1 길이(d)까지 연장하여 형성한다. 여기서 사선 레지스트 패턴(440a)은 주변회로영역에 배치된 역상 레지스트 패턴(440b)과 인접할 정도로 충분히 길게 연장시키지만, 노광 공정시 역상 레지스트 패턴(440b)과 상호 광 간섭에 의한 브릿지(bridge)가 발생하지 않을 정도로 연장한다. 사선 레지스트 패턴(440a)에서 경계영역으로 연장된 부분은 실제 광 근접효과 보정(OPC) 및 마스크 CD의 영 향을 받는 부분이다. 이와 반면에, 셀 영역 상에 형성된 부분은 경계영역으로 연장된 부분이 노광 공정시 광 근접효과에 대한 완충(buffer) 역할을 하여 광 근접효과 보정(OPC) 및 마스크 CD 의 영향을 거의 받지 않는다.
도 8 및 도 4에서 주변회로영역의 제1 영역(B)을 상부에서 나타내보인 도 9b를 참조하면, 주변 패턴들과 중첩하는 형상으로 레지스트막으로 이루어진 주변 패턴의 역상 레지스트 패턴(440c)이 배치된다. 여기서 주변회로영역의 제1 영역(B)은 주변회로영역에서 오버사이징(oversizing)할 공간이 충분한 확보된 영역이다. 주변 패턴의 역상 패턴 레이아웃(403a)은 최종 형성하고자 하는 타겟 레이아웃(405a)보다 제1폭(x1)만큼 크게 형성한다. 여기서 타겟 레이아웃(405a)으로부터 크게 형성된 제1폭(x1)은 이후 형성될 스페이서의 폭 또는 스페이서의 폭보다 큰 폭으로 형성한다. 예를 들어, 31nm의 6F2 레이아웃의 디램 소자를 적용하는 경우, 실제 타겟 패턴을 100nm로 형성시 타겟 패턴보다 25nm 내지 30nm 크게 주변 패턴의 역상 레이아웃을 형성하는 것이 바람직하다. 이와 같이 주변 패턴의 역상 레이아웃의 크기를 타겟 레이아웃보다 크게 형성하면 이후 컷팅용 마스크 형성을 위한 공정 마진을 증가시킬 수 있다.
도 8 및 도 4에서 주변회로영역의 제2 영역(C)을 상부에서 나타내보인 도 9c를 참조하면, 레지스트막으로 이루어진 주변 패턴의 역상 레지스트 패턴(440)이 배치된다. 여기서 제2 영역(C)은 오버사이징할 공간이 충분하지 않은 최소 스페이스(Min space) 영역이다. 제2 영역(C)에서 주변 패턴의 역상 패턴 레이아웃(403b) 은 최종 형성하고자 하는 타겟 레이아웃(405b)보다 제1폭(x1)만큼 크게 형성한다. 여기서 타겟 레이아웃(405b)로부터 크게 형성된 제1 폭(X1)은 이후 형성될 스페이서의 두께만큼 크게 형성한다. 여기서 타겟 레이아웃(405b)으로부터 크게 형성된 제1폭(x1)은 이후 형성될 스페이서의 폭 또는 스페이서의 폭보다 큰 폭으로 형성한다. 이 경우 제2 영역(C)은 디자인 룰을 최소 크기로 설정하여 설계한 패턴들이 배치된 최소 스페이스 영역임에 따라 타겟 레이아웃(405b)으로부터 제1폭(x1)만큼 연장하면 역상 레이아웃(403b)이 모두 연결된 형상으로 형성됨에 따라 도 8에 도시한 바와 같이, 반사방지막(430)의 표면이 노출된다.
도 10을 참조하면, 제1 레지스트막 패턴(440, 도 8 참조)을 식각마스크로 하부의 반사방지막(430) 및 제2 하드마스크막(425)을 식각하여 반사방지막 패턴(미도시함) 및 제2 하드마스크막 패턴(425a, 425b, 425c)을 형성한다. 다음에 제1 레지스트막 패턴(440) 및 반사방지막 패턴(430a)을 제거한다. 그러면 제2 하드마스크막 패턴(425a, 425b, 425c)에 의해 파티션층(420)의 표면이 일부 노출된다. 여기서 Ⅲ-Ⅲ' 방향의 최소 스페이스(Min space) 영역은 역상 레이아웃(403b, 도 9c 참조)이 모두 연결된 형상으로 형성됨에 따라 파티션층(420)이 노출된다.
도 11을 참조하면, 제2 하드마스크막 패턴(425a, 425b, 425c)을 식각마스크로 파티션층(420)을 식각하여 파티션(455)을 형성한다. 파티션(455)에 의해 제1 하드마스크막(415)의 표면이 일부 노출된다. 파티션(455)은 셀 영역 및 경계영역 상으로 중첩하게 연장된 사선 패턴들(455a) 및 주변회로영역에 형성된 주변 패턴의 역상 패턴(455c)을 포함한다. 다음에 파티션(455) 및 제1 하드마스크막(415)의 노 출면 위에 스페이서층(465)을 형성한다. 스페이서층(465)은 산화막으로 이루어진다. 스페이서층(465)은 사선 패턴들(455a) 및 주변 패턴의 역상 패턴(455c)을 둘러싸면서 제1 하드마스크막(415)의 노출 표면을 덮도록 형성한다.
도 12 내지 13c를 참조하면, 사선 패턴들(455a) 사이에 배치된 제1 매립패턴들(470a) 및 주변 패턴의 역상 패턴(455c) 주위에 제2 매립패턴(470b)을 형성한다. 구체적으로, 스페이서층(465), 사선 패턴들(455a) 및 주변 패턴의 역상 패턴(455c) 상에 매립층을 형성한다. 매립층은 스페이서층(465), 사선 패턴들(455a) 및 역상 패턴(455c)을 모두 매립하는 충분한 두께로 형성한다. 매립층은 이후 진행할 컷팅용 마스크 과정에서 함께 제거하기 용이하도록 사선 패턴들(455a) 및 역상 패턴(455c)과 동일한 물질, 예를 들어 폴리실리콘막으로 형성하는 것이 바람직하다.
다음에 매립층 상에 평탄화 공정을 진행하여 사선 패턴들(455a) 및 주변 패턴의 역상 패턴(455c)의 상부면(top surface)을 노출시킨다. 평탄화 공정은 화학적이계적연마(CMP) 공정 또는 에치백(etch back) 공정으로 진행할 수 있다. 이러한 평탄화 공정으로 사선 패턴들(455a) 사이에 배치된 제1 매립패턴들(470a) 및 역상 패턴(455b, 455c) 주위에 배치된 제2 매립패턴(470b)이 형성된다. 평탄화 공정은 웨이퍼 전면에 균일하게 진행한다. 그런데 셀 영역 및 주변회로 영역 사이에 패턴 밀도 차이가 커지면 패턴 밀도가 높은 곳과 낮은 곳에서 각각 다른 프로파일로 평탄화 공정이 진행된다. 그리고 각기 다른 프로파일로 평탄화 공정이 진행되면, 디싱 현상이 발생하거나 선폭 균일도가 저하되는 원인으로 작용한다. 이에 대해 본 발명에서는 셀 영역 및 주변회로영역 모두 패턴이 형성되어 있으므로 웨이퍼의 각 영역 사이의 패턴 밀도 차이가 완화된다. 이에 따라 셀 영역에만 패턴이 형성된 상태에서 평탄화 공정을 진행하여 유발되는 디싱(dishing) 현상에 의한 선폭 균일도 열화를 방지할 수 있다.
도 14를 참조하면, 제1 매립패턴들(470a) 및 제2 매립패턴(470b) 상에 제3 하드마스크막(475) 및 반사방지막(480)을 형성한다. 계속해서 반사방지막(480) 위에 레지스트막(미도시함)을 도포하여 형성한다. 다음에 레지스트막 상에 도 5의 컷팅용 레이아웃이 배치된 컷팅용 노광 마스크(cutting exposure mask)를 배치한다. 컷팅용 노광 마스크는 도 5에 도시한 바와 같이, 셀 영역 내의 패턴을 선택적으로 노출하는 홀들(491), 경계 영역 상에 중첩되는 부분 및 주변회로영역을 선택적으로 노출하는 오픈부를 포함하는 컷팅용 레이아웃이 배치되어 있다. 여기서 홀들(491)은 사선 패턴들(455a) 및 제1 매립패턴들(470a)의 중간 부분을 노출한다. 다음에 컷팅용 마스크의 홀들(491) 및 오픈부들을 레지스트막 상에 전사하여 제2 레지스트막 패턴(485)을 형성한다. 제2 레지스트막 패턴(485)은 사선 패턴들(455a) 및 제1 매립패턴(470a)의 중간 부분을 노출하는 홀들(491, 도 5 참조), 경계 영역 상에 중첩되는 부분을 노출하는 제1 오픈부(500) 및 역상 패턴(455b, 455c)을 노출하는 제2 오픈부(505, 510)를 포함하여 이루어진다. 여기서 II-II' 방향에서 제2 오픈부(505)의 폭(b4)은 하부에 배치된 스페이서(465)의 두께(x2)를 제외한 역상 패턴(455c)의 폭(b1)보다 넓은 폭으로 이루어진다.
도 14 및 도 5에서 셀 영역의 일부 영역(A)을 상부에서 나타내보인 평면도인 도 15a를 참조하면, 셀 영역에는 사선 패턴들(455a) 및 제1 매립패턴(470a, 도 14 참조)의 중간 부분을 노출하는 홀들(491a)이 배치된 레지스트 셀 패턴(485a)이 배치되어 있다. 여기서 홀들(491a)은 도트(dot) 형태로 형성되어 있다. 또한 제2 레지스트막 패턴(485)은 경계 영역 상으로 사선 패턴들의 중첩된 부분을 노출하는 제1 오픈부(500)를 포함한다. 여기서 홀들(491a)은 매우 미세하므로 RELACS(Resolution Enhancement Lithography Assisted by Chemical Shrink) 물질을 이용하여 형성한다.
도 14와 도 5에서 주변회로영역의 제1 영역(B)을 상부에서 나타내보인 평면도인 도 15b를 참조하면, 주변 패턴 형상의 주변 레지스트 패턴(485c)이 배치된다. 도 5의 컷팅용 레이아웃으로 설정된 주변 레지스트 패턴(485c)의 레이아웃(495a)은 타겟 레이아웃(405b)보다 제2폭(x2)만큼 크게 형성한다. 여기서 타겟 레이아웃(405b)으로부터 제2폭(x2)만큼 크게 설정된 폭은 도 9b에서 설정한 역상 패턴 레이아웃(403a)의 제1폭(x1)의 절반 크기를 가지게 형성된다. 또한 주변 레지스트 패턴(485c)은 주변 패턴의 역상 패턴(455b)과 대응하는 부분을 노출하는 제2 오픈부(505)를 포함한다. 여기서 제2 오픈부(505)의 갭(b4)은 역상 패턴(455b)과 대응하는 부분은 전부 노출하고, 스페이서(465)와 대응하는 부분은 절반을 노출한다. 이에 따라 주변 레지스트 패턴(485c)의 폭(b3)은 타겟 레이아웃(405b)으로부터 확장된 제1폭(x1)과 제2폭(x2)의 사이에 위치한다.
도 14와 도 5에서 주변회로영역의 제2 영역(C)을 상부에서 나타내보인 평면도인 도 15c를 참조하면, 주변 패턴 형상의 주변 레지스트 패턴(485d)이 배치된다. 도 5의 컷팅용 레이아웃으로 설정된 주변 레지스트 패턴(485d)의 레이아웃(495a)은 타겟 레이아웃(405b)보다 제2폭(x2)만큼 크게 형성한다. 여기서 타겟 레이아웃(405b)으로부터 제2폭(x2)만큼 크게 설정된 폭은 도 9c에서 설정한 역상 패턴 레이아웃(403a)의 제1폭(x1)의 절반 크기를 가지게 형성된다. 또한 주변 레지스트 패턴(485d)은 주변 패턴의 역상 패턴(455c)과 대응하는 부분을 노출하는 제2 오픈부(510)를 포함한다. 여기서 제2 오픈부(510)는 역상 패턴(455c)과 대응하는 부분은 전부 노출하고, 역상 레이아웃(403b, 도 9c 참조)이 모두 연결된 형상으로 형성된 부분은 제3폭(c1)만큼 노출한다.
도 16을 참조하면, 제2 레지스트막 패턴(485)을 식각마스크로 노출 부분을 식각한다. 여기서 노출된 부분은 사선 패턴들(455a) 및 제1 매립패턴(470a)의 중간 부분을 노출하는 홀들(491a), 경계 영역 상에 중첩되는 부분을 노출하는 제1 오픈부(500, 도 14 참조) 및 역상 패턴(455b, 455c)을 노출하는 제2 오픈부(505, 510, 도 14 참조)이다. 제2 레지스트막 패턴(485)을 식각마스크로 식각하면, 셀 영역은 홀들(491a)의 형상으로 패터닝되고, 제3 하드마스크막(475) 하부에 배치된 사선 패턴들(455a) 및 제1 매립패턴(470a)의 중간 부분이 홀 형상으로 식각이 된다. 또한, 경계영역 상에 중첩된 부분을 노출하는 제1 오픈부(500) 및 역상 패턴(455b, 455c)을 노출하는 제2 오픈부(505, 510) 상에 식각 공정을 수행한다.
그러면 셀 영역에는 사선 패턴들(455a) 및 제1 매립패턴(470a)들의 중간이 끊어져 양분되어 사선 방향으로 열을 이루는 셀 패턴(515)들이 형성되며, 역상 패턴(455b, 455c) 및 스페이서가 제거되어 제2 매립 패턴(470b, 470c)으로 이루어진 주변 패턴(525)이 형성된다. 그리고 스페이서는 선택적으로 제거한다.
도 17을 참조하면, 셀 패턴(515) 및 주변 패턴(525)을 식각마스크로 제3 하드마스크막(475)의 노출 부분을 식각하여 제3 하드마스크막 패턴(530)을 형성한다. 여기서 II-II' 방향의 제3 하드마스크막 패턴(530)의 오픈부(532)는 상기 셀 패턴(515, 도 16 참조) 및 주변 패턴(525)을 형성하기 위해 진행하는 식각 과정에서 역상 패턴(455c) 측벽에 부착된 스페이서가 제거되어 제2 오픈부(505, 도 15b)의 갭(b4)보다 넓은 갭(b5)으로 형성된다. 그리고 III-III' 방향의 제3 하드마스크막 패턴(530)의 오픈부(534)는 제3폭(c1, 도 15c)과 대등한 폭으로 형성된다.
도 18을 참조하면, 제3 하드마스크막 패턴(530)을 식각마스크로 패드질화막(410), 패드산화막(405) 및 웨이퍼(400)의 실리콘을 차례로 식각하여 웨이퍼(400) 내에 소자분리용 트렌치(540, 543, 545, 550)를 형성한다. 구체적으로, 제3 하드마스크막 패턴(530)을 식각마스크로 패드질화막(410), 패드산화막(405)을 식각하여 패드질화막 패턴(530a, 530b, 530c) 및 패드산화막 패턴(535a, 535b, 535c)으로 이루어진 마스크막 패턴을 형성한다. 다음에 이 마스크막 패턴을 식각마스크로 웨이퍼(400)의 실리콘을 식각하여 소자분리용 트렌치(540, 543, 545, 550)를 형성한다. 소자분리용 트렌치를 형성하기 위해 진행하는 식각 공정은 웨이퍼 전면에 균일하게 영향을 미친다. 그런데 셀 영역 및 주변회로 영역 사이에 패턴 밀도 차이가 커지면 패턴 밀도가 높은 곳과 낮은 곳에서 각각 다른 바이어스 값과 프로파일을 가지게 된다. 그리고 이러한 각기 다른 바이어스 값 및 프로파일은 활성영역의 선폭 균일도가 저하되는 원인으로 작용한다. 이에 대해 본 발명에서는 셀 영역에 패턴을 형성하면서 주변회로영역 상에도 패턴을 형성하여 웨이퍼의 각 영역 사이의 패턴 밀도 차이를 완화시킴으로써 식각 공정에서 나타나는 로딩(loading) 현상에 의한 선폭 균일도 열화를 방지할 수 있다.
도 18의 셀 영역(I-I')을 상부에서 나타내보인 도 19a를 참조하면, 셀 영역은 주변회로영역과 인접하는 최외곽 부분(D)인 셀 블록 에지 영역에서도 종래 기술에서는 브릿지(115, 도 1 참조)가 발생하는 반면, 브릿지가 발생하지 않는다.
도 18의 주변회로영역의 제1 영역(B) 및 제2 영역(C)을 상부에서 나타내보인 도 19b 및 도 19c를 참조하면, 주변회로영역에는 파티션 노광 마스크로 충분한 공정 마진을 확보한 상태에서 주변 패턴(525, 도 16참조)을 형성함으로써 셀 영역의 패턴 밀도에 의한 영향을 적게 받는다. 또한 파티션 노광 마스크 공정에서 셀 영역에 패턴을 형성하면서 주변회로영역에도 공정 마진을 확보한 주변 패턴을 형성함으로써 각 영역 상에 형성된 패턴의 밀도(pattern density) 차이를 완화시킬 수 있다. 이에 따라 패턴 밀도 차이에 따라 유발되는 선폭 균일도, 브릿지 및 디싱(dishing) 현상을 개선할 수 있다.
스페이서 패터닝 과정을 통해 진행하는 증착 공정, 평탄화 공정 및 식각 공정은 웨이퍼 전면에 균일하게 영향을 미치고 있다. 그런데 셀 영역 및 주변회로 영역 사이에 패턴 밀도 차이가 커지면 패턴 밀도가 높은 곳과 낮은 곳에서 각각 다른 바이어스 값과 프로파일을 가지게 된다. 그리고 이러한 각기 다른 바이어스 값 및 프로파일은 활성영역의 선폭 균일도가 저하되는 원인으로 작용한다. 이에 대해 본 발명에서는 파티션을 형성하기 위한 과정에서 셀 영역에 패턴을 형성하면서 주변회로영역 상에도 패턴을 형성함으로써 웨이퍼 각 영역의 패턴 밀도 차이를 완화시킨 다. 이에 따라 후속 진행하는 패터닝 공정과 증착 공정, 평탄화 공정 및 식각 공정에서 패턴 밀도 차이에 의해 유발되는 로딩 현상 또는 디싱 현상에 의한 선폭 균일도 열화를 방지할 수 있다.
구체적으로, 셀 에지 영역과 셀 중심부의 선폭을 비교하여 나타내보인 도 20을 참조하면, 파티션 노광 마스크 과정에서 셀 영역에 패턴을 형성시 주변회로영역에는 패턴을 형성하지 않은 경우에는, 셀 중심부를 기준으로 파티션의 선폭(b2)을 설정시 셀 에지 영역의 파티션 선폭(b1)은 셀 중심부의 파티션의 선폭(b2)에 비해 작아지는 것을 확인할 수 있다. 또한 셀 에지 영역의 파티션 선폭(b1)이 작아짐에 따라 파티션 사이를 메우는 매립 패턴의 선폭은 셀 중심부(a2)에 비해 셀 에지 영역(a1)으로 갈수록 선폭이 커지는 것을 확인할 수 있다. 이에 따라 셀 에지 영역으로 갈수록 소자분리용 트렌치의 선폭이 작아지면서 브릿지와 같은 결함이 나타나게 된다.
이와 반면에 본 발명에 실시예에 의하면, 셀 중심부의 파티션 선폭(d2)과 셀 에지 영역의 파티션 선폭(d1)의 차이가 거의 나지 않고, 이에 따라 셀 중심부의 매립 패턴의 선폭(c2) 및 셀 에지 영역의 매립 패턴 선폭(c1) 또한 선폭의 차이가 거의 나지 않는다는 것을 확인할 수 있다. 이에 따라 본원 발명에서는 웨이퍼의 각 영역에 따른 선폭 균일도를 균일하게 유지하여 원하는 프로파일의 소자분리용 트렌치를 구현할 수 있다.
또한, 셀 영역 및 주변회로영역의 패턴 밀도 차이를 완화시켜 칩 내의 각 영역의 노출 비율(open ratio)에 따른 선폭 균일도 열화를 방지할 수 있다. 예를 들 어 노광 과정에서 떠돌아다니는 빛에 의한 플레어 노이즈(flare noise) 및 레지스트 잔여물에 의한 케미컬 노이즈(chemical noise)에 의한 선폭 균일도 열화를 방지할 수 있다. 아울러 셀 패턴을 주변회로영역과의 경계영역 상에 중첩하게 연장하고, 주변회로영역 상에도 주변 패턴을 형성함에 따라 셀 블록 에지 영역과 셀 영역 중심부의 프로세스가 유사하게 진행되어 프로세스 차이로부터 기인하는 선폭 균일도 열화를 방지할 수 있다.
도 1은 종래의 스페이서 패터닝 기술을 이용하여 형성된 셀 블록 에지 영역을 나타내보인 셈(SEM) 사진이다.
도 2는 종래의 스페이서 패터닝 기술을 이용하여 형성된 웨이퍼의 선폭 균일도를 나타내보인 표이다.
도 3은 본 발명의 스페이스 패터닝 기술을 이용하여 형성된 소자분리용 트렌치를 나타내보인 도면이다.
도 4 내지 도 6은 본 발명의 스페이서 패터닝 과정에서 사용하는 마스크 레이아웃을 설명하기 위해 나타내보인 평면도들이다.
도 7 내지 도 19c는 본 발명의 실시예에 따른 반도체 소자의 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 20은 셀 에지 영역과 셀 중심부의 선폭을 비교하여 나타내보인 그래프이다.

Claims (37)

  1. 셀 영역에 열을 이루는 셀 패턴들 및 주변회로영역의 주변 패턴들의 타겟 레이아웃을 얻는 단계;
    상기 셀 패턴들의 열들에 교번적으로 중첩하는 형상의 사선 패턴들 및 상기 주변 패턴들의 역상 패턴(reverse pattern)을 형성하는 단계;
    상기 사선 패턴들 및 상기 역상 패턴의 측벽에 스페이서들을 부착하는 단계;
    상기 스페이서들 사이를 채워 상기 사선 패턴들 사이에 제1 매립패턴들 및 상기 역상 패턴 주위에 제2 매립패턴을 형성하는 단계; 및
    상기 사선 패턴들 및 상기 제1 매립패턴들의 중간을 끊어 양분하여 상기 셀 패턴들을 형성하며 상기 역상 패턴을 제거하여 상기 제2 매립패턴으로 상기 주변 패턴을 설정하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  2. 제1항에 있어서,
    상기 셀 패턴들은 6F2 또는 4F2 셀 레이아웃을 따라 배열하는 반도체 소자의 형성방법.
  3. 제1항에 있어서,
    상기 셀 패턴들은 사선 방향으로 배열된 반도체 소자의 형성방법.
  4. 제1항에 있어서, 상기 역상 패턴을 형성하는 단계는,
    상기 주변 패턴의 타겟 레이아웃의 역상(reverse) 레이아웃을 얻는 단계; 및
    상기 역상 레이아웃의 크기를 줄이는 단계를 포함하는 반도체 소자의 형성방법.
  5. 제5항에 있어서,
    상기 역상 레이아웃의 크기는 상기 스페이서의 폭 또는 스페이서의 폭보다 큰 폭만큼 줄이는 반도체 소자의 형성방법.
  6. 제1항에 있어서,
    상기 사선 패턴들, 역상 패턴, 제1 매립 패턴 및 제2 매립 패턴은 동일한 물질로 형성하는 반도체 소자의 형성방법.
  7. 셀 영역 및 주변회로영역이 정의된 웨이퍼 상에 하드마스크막 및 파티션층을 형성하는 단계;
    상기 파티션층을 패터닝하여 상기 셀 영역에 배치될 셀 패턴들의 열들에 교번적으로 중첩하는 형상의 사선 패턴들 및 상기 주변회로영역에 배치될 주변 패턴들의 역상 패턴(reverse pattern)을 형성하는 단계;
    상기 사선 패턴들 및 상기 역상 패턴의 측벽에 스페이서들을 부착하는 단계;
    상기 스페이서들 사이를 채워 상기 사선 패턴들 사이에 제1 매립패턴들 및 상기 역상 패턴 주위에 제2 매립패턴을 형성하는 단계;
    상기 사선 패턴들 및 상기 제1 매립패턴들의 중간을 끊어 양분하여 상기 셀 패턴들을 형성하며 상기 역상 패턴을 제거하여 상기 제2 매립패턴으로 상기 주변 패턴을 설정하는 단계;
    상기 스페이서를 선택적으로 제거하는 단계; 및
    상기 셀 패턴들 및 상기 주변 패턴을 식각마스크로 노출되는 상기 하드마스크막 부분을 선택적으로 식각하여 하드마스크막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  8. 제7항에 있어서,
    상기 셀 패턴들은 6F2 또는 4F2 셀 레이아웃을 따라 배열하는 반도체 소자의 형성방법.
  9. 제7항에 있어서,
    상기 셀 패턴들은 사선 방향으로 배열하여 형성하는 반도체 소자의 형성방법.
  10. 제7항에 있어서,
    상기 역상 패턴은 갭(gap)이 상기 주변 패턴의 스페이스만큼 이격된 위치에 형성하는 반도체 소자의 형성방법.
  11. 제7항에 있어서, 제1매립 패턴들 및 상기 제2매립 패턴을 형성하는 단계는,
    상기 스페이서들을 부착하는 단계 이후에 상기 사선 패턴들, 상기 역상 패턴및 상기 스페이서를 매립층으로 매립하는 단계; 및
    상기 매립층 상에 평탄화 공정을 진행하여 상기 사선 패턴들, 상기 역상 패턴 및 상기 스페이서의 상부면을 노출시키는 단계를 포함하는 반도체 소자의 형성방법.
  12. 제11항에 있어서,
    상기 평탄화 공정은 화학적기계적연마(CMP) 공정 또는 에치백 공정으로 진행하는 반도체 소자의 형성방법.
  13. 제7항에 있어서,
    상기 하드마스크막 패턴을 형성하는 단계 이후에, 상기 하드마스크막 패턴을 식각마스크로 상기 셀 영역 및 주변회로영역의 웨이퍼를 식각하여 상기 셀 영역에 제1 폭의 소자분리용 트렌치를 형성하고, 상기 주변회로영역에 상기 제1 폭보다 넓은 제2 폭의 소자분리용 트렌치를 형성하는 단계를 더 포함하는 반도체 소자의 형성방법.
  14. 제7항에 있어서, 상기 사선 패턴 및 주변 패턴을 형성하는 단계는,
    상기 파티션층을 형성하는 단계 이후에 상기 파티션층 상에 레지스트막을 형성하는 단계;
    상기 셀 영역에 열을 이루는 셀 패턴들 및 주변회로영역에 배치될 주변 패턴들의 타겟 레이아웃을 얻는 단계;
    상기 셀 패턴들 및 주변 패턴의 타겟 레이아웃의 역상 레이아웃을 얻는 단계;
    상기 역상 레이아웃의 크기를 줄이는 단계;
    상기 역상 레이아웃을 상기 레지스트막 상에 전사하는 단계; 및
    상기 역상 레이아웃이 전사된 레지스트막으로 상기 파티션층을 패터닝하는 단계를 포함하는 반도체 소자의 형성방법.
  15. 제14항에 있어서,
    상기 역상 레이아웃의 크기는 상기 스페이서의 폭 또는 상기 스페이서의 폭보다 큰 크기만큼 줄이는 반도체 소자의 형성방법.
  16. 제7항에 있어서,
    상기 역상 패턴을 형성하는 단계 및 상기 역상 패턴을 제거하는 단계에서 상기 주변회로영역의 식각 로딩 현상을 줄이는 반도체 소자의 형성방법.
  17. 제7항에 있어서,
    상기 하드마스크층은 PETEOS막, 비정질 탄소막, 질화막 및 산화막의 그룹에서 하나 이상의 물질을 선택하여 단일막 또는 적층막으로 형성하는 반도체 소자의 형성방법.
  18. 제7항에 있어서,
    상기 파티션층, 제1 매립패턴 및 제2 매립패턴은 동일한 물질로 형성하는 반도체 소자의 형성방법.
  19. 제7항에 있어서, 상기 셀 패턴 및 상기 주변 패턴을 설정하는 단계는,
    상기 제1 매립패턴들 및 제2 매립패턴을 형성하는 단계 이후에, 상기 제1 매립패턴들 및 제2 매립패턴들 상에 레지스트막을 형성하는 단계;
    상기 레지스트막 상에 사선 패턴들 및 상기 제1 매립패턴들의 중간 부분을 노출하는 홀(hole)들, 상기 역상 패턴을 노출하는 오픈부를 포함하는 컷팅용 마스크를 배치하는 단계;
    상기 컷팅용 마스크의 상기 홀들 및 오픈부를 상기 레지스트막 상에 전사하여 레지스트 패턴을 형성하는 단계; 및
    상기 레지스트 패턴에 노출되는 부분들을 선택적으로 식각 제거하는 단계를 포함하는 반도체 소자의 형성방법.
  20. 제19항에 있어서,
    상기 레지스트 패턴의 오픈부는 상기 역상 패턴은 전부 노출하고, 상기 스페이서의 절반을 노출하는 반도체 소자의 형성방법.
  21. 셀 영역에 열을 이루는 셀 패턴들 및 주변회로영역의 주변 패턴들의 타겟 레이아웃을 얻는 단계;
    상기 셀 패턴들의 열들에 교번적으로 중첩하고 상기 셀 영역과 상기 주변회로영역 사이의 경계 영역 상으로 연장되는 형상의 사선 패턴들 및 상기 주변 패턴들의 역상 패턴을 형성하는 단계;
    상기 사선 패턴들 및 상기 역상 패턴의 측벽에 스페이서들을 부착하는 단계;
    상기 스페이서들 사이를 채워 상기 사선 패턴들 사이에 제1 매립패턴들 및 상기 역상 패턴 주위에 제2 매립패턴을 형성하는 단계; 및
    상기 사선 패턴들 및 상기 제1 매립패턴들의 중간을 끊어 양분하여 상기 셀 패턴들을 형성하며, 상기 사선 패턴들의 상기 경계 영역 상에 중첩되는 부분 및 상기 역상 패턴을 제거하여 상기 제2 매립패턴으로 상기 주변 패턴을 설정하는 단계를 포함하는 반도체 소자의 형성방법.
  22. 제21항에 있어서,
    상기 셀 패턴들은 6F2 또는 4F2 셀 레이아웃을 따라 배열하는 반도체 소자의 형성방법.
  23. 제21항에 있어서,
    상기 셀 패턴들은 사선 방향으로 배열하는 반도체 소자의 형성방법.
  24. 제21항에 있어서,
    상기 사선 패턴들, 역상 패턴, 제1 매립패턴 및 제2 매립패턴은 동일한 물질로 형성하는 반도체 소자의 형성방법.
  25. 제21항에 있어서, 상기 역상 패턴을 형성하는 단계는,
    상기 주변 패턴의 타겟 레이아웃의 역상 레이아웃을 얻는 단계; 및
    상기 역상 레이아웃의 크기를 줄이는 단계를 포함하는 반도체 소자의 형성방법.
  26. 제25항에 있어서,
    상기 역상 레이아웃의 크기는 상기 스페이서의 폭 또는 상기 스페이서의 폭보다 큰 크기만큼 줄이는 반도체 소자의 형성방법.
  27. 제21항에 있어서, 상기 셀 패턴 및 주변 패턴을 설정하는 단계는,
    상기 제1 매립패턴들 및 제2 매립패턴을 형성하는 단계 이후에, 상기 제1 매립패턴들 및 제2 매립패턴들 상에 레지스트막을 형성하는 단계;
    상기 레지스트막 상에 사선 패턴들 및 상기 제1매립 패턴들의 중간 부분을 노출하는 홀(hole)들, 상기 경계 영역 상에 중첩되는 부분을 노출하는 제1 오픈부 및 상기 역상 패턴을 전부 노출하는 제2 오픈부를 포함하는 컷팅용 마스크를 배치하는 단계;
    상기 컷팅용 마스크의 상기 홀들, 제1 오픈부 및 제2 오픈부를 상기 레지스트막 상에 전사하여 레지스트 패턴을 형성하는 단계; 및
    상기 레지스트 패턴에 노출되는 부분들을 선택적으로 식각 제거하는 단계를 포함하는 반도체 소자의 형성방법.
  28. 셀 영역 및 주변회로영역이 정의된 웨이퍼 상에 하드마스크막 및 파티션층을 형성하는 단계;
    상기 파티션층에 상기 셀 영역에 배치될 셀 패턴들의 열들에 교번적으로 중첩하는 형상의 사선 패턴들 및 상기 주변회로영역에 배치될 주변 패턴들의 역상 패턴(reverse pattern)을 형성하는 단계;
    상기 사선 패턴들 및 상기 역상 패턴의 측벽에 스페이서들을 부착하는 단계;
    상기 스페이서들 사이를 채워 상기 사선 패턴들 사이에 제1 매립패턴들 및 상기 역상 패턴 주위에 제2 매립패턴을 형성하는 단계;
    상기 사선 패턴들 및 상기 제1 매립패턴들의 중간을 끊어 양분하여 상기 셀 패턴들을 형성하며, 상기 사선 패턴들의 상기 경계 영역 상에 중첩되는 부분 및 상기 역상 패턴을 제거하여 상기 제2 매립패턴으로 상기 주변 패턴으로 설정하는 단계;
    상기 스페이서를 선택적으로 제거하는 단계; 및
    상기 셀 패턴들 및 상기 주변 패턴을 식각마스크로 노출되는 상기 하드마스크막 부분을 선택적으로 식각하여 하드마스크막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  29. 제28항에 있어서,
    상기 셀 패턴들은 6F2 또는 4F2 셀 레이아웃을 따라 배열하는 반도체 소자의 형성방법.
  30. 제28항에 있어서,
    상기 셀 패턴들은 사선 방향으로 배열하는 반도체 소자의 형성방법.
  31. 제28항에 있어서, 제1 매립패턴들 및 상기 제2 매립패턴을 형성하는 단계는,
    상기 스페이서들을 부착하는 단계 이후에 상기 사선 패턴들, 상기 역상 패턴및 상기 스페이서를 매립층으로 매립하는 단계; 및
    상기 매립층 상에 평탄화 공정을 진행하여 상기 사선 패턴들, 상기 역상 패턴및 상기 스페이서의 상부면을 노출시키는 단계를 포함하는 반도체 소자의 형성방법.
  32. 제31항에 있어서,
    상기 평탄화 공정은 화학적기계적연마(CMP) 공정 또는 에치백 공정으로 진행하는 반도체 소자의 형성방법.
  33. 제28항에 있어서,
    상기 하드마스크막 패턴을 형성하는 단계 이후에, 상기 하드마스크막 패턴을 식각마스크로 상기 셀 영역 및 주변회로영역의 웨이퍼를 식각하여 상기 셀 영역에 제1 폭의 소자분리용 트렌치를 형성하고, 상기 주변회로영역에 상기 제1 폭보다 넓은 제2 폭의 소자분리용 트렌치를 형성하는 단계를 더 포함하는 반도체 소자의 형성방법.
  34. 제28항에 있어서, 상기 사선 패턴 및 주변 패턴을 형성하는 단계는,
    상기 파티션층을 형성하는 단계 이후에 상기 파티션층 상에 레지스트막을 형성하는 단계;
    상기 셀 영역에 열을 이루는 셀 패턴들 및 주변회로영역에 배치될 주변 패턴들의 타겟 레이아웃을 얻는 단계;
    상기 셀 패턴들 및 주변 패턴의 타겟 레이아웃의 역상 레이아웃을 얻는 단계;
    상기 역상 레이아웃의 크기를 줄이는 단계;
    상기 역상 레이아웃을 상기 레지스트막 상에 전사하는 단계; 및
    상기 역상 레이아웃이 전사된 레지스트막으로 상기 파티션층을 패터닝하는 단계를 포함하는 반도체 소자의 형성방법.
  35. 제34항에 있어서,
    상기 역상 레이아웃의 크기는 상기 스페이서의 폭 또는 상기 스페이서의 폭보다 큰 크기만큼 줄이는 반도체 소자의 형성방법.
  36. 제28항에 있어서, 상기 셀 패턴 및 상기 주변 패턴을 설정하는 단계는,
    상기 제1 매립패턴들 및 제2 매립패턴을 형성하는 단계 이후에, 상기 제1 매립패턴들 및 제2 매립패턴들 상에 레지스트막을 형성하는 단계;
    상기 레지스트막 상에 사선 패턴들 및 상기 제1매립 패턴들의 중간 부분을 노출하는 홀(hole)들, 상기 경계 영역 상에 중첩되는 부분을 노출하는 제1 오픈부 및 상기 역상 패턴을 노출하는 제2 오픈부를 포함하는 컷팅용 마스크를 배치하는 단계;
    상기 컷팅용 마스크의 상기 홀들, 제1 오픈부 및 제2 오픈부를 상기 레지스트막 상에 전사하여 레지스트 패턴을 형성하는 단계; 및
    상기 레지스트 패턴에 노출되는 부분들을 선택적으로 식각 제거하는 단계를 포함하는 반도체 소자의 형성방법.
  37. 제36항에 있어서,
    상기 레지스트 패턴의 제1 및 제2 오픈부는 상기 역상 패턴은 전부 노출하고, 상기 스페이서의 절반을 노출하는 반도체 소자의 형성방법.
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