KR20110066507A - 액정표시장치 - Google Patents

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Abstract

본 발명은 액정표시장치에 관한 것으로, 각각 디지털 비디오 데이터를 데이터 전압으로 변환하는 제1 및 제2 소스 드라이브 IC들; 상기 제1 및 제2 소스 드라이브 IC들을 제어하기 위한 타이밍 콘트롤러; 상기 제1 소스 드라이브 IC와 상기 타이밍 콘트롤러를 연결하는 제1 데이터 배선쌍; 및 상기 제2 소스 드라이브 IC와 상기 타이밍 콘트롤러를 연결하는 제2 데이터 배선쌍을 구비한다.

Description

액정표시장치{LIQUID CRYSTAL DISPLAY}
본 발명은 액정표시장치에 관한 것이다.
액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치는 스위칭 소자로서 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)를 이용하여 동영상을 표시하고 있다. 이 액정표시장치는 음극선관(Cathode Ray Tube, CRT)에 비하여 소형화가 가능하여 휴대용 정보기기, 사무기기, 컴퓨터 등에서 표시기에 응용됨은 물론, 텔레비젼에도 응용되어 빠르게 음극선관을 대체하고 있다.
액정표시장치는 액정표시패널의 데이터라인들에 데이터전압을 공급하기 위한 다수의 소스 드라이브 집적회로(Integrated Circuit 이하, "IC"라 함), 액정표시패널의 게이트라인들에 게이트펄스(또는 스캔펄스)를 순차적으로 공급하기 위한 다수의 게이트 드라이브 IC, 및 드라이브 IC들을 제어하기 위한 타이밍 콘트롤러 등을 구비한다. 타이밍 콘트롤러는 mini LVDS(Low Voltage Differential Signaling)와 같은 인터페이스를 통해 디지털 비디오 데이터와, 디지털 비디오 데이터의 샘플링 을 위한 클럭신호, 소스 드라이브 IC들의 동작을 제어하기 위한 제어신호 등을 소스 드라이브 IC들에 공급한다. 소스 드라이브 IC들은 타이밍 콘트롤러로부터 직렬로 입력되는 디지털 비디오 데이터를 병렬 체계로 변환한 후에 감마보상전압을 이용하여 아날로그 데이터전압을 변환하여 데이터라인들에 공급한다.
타이밍 콘트롤러는 클럭과 디지털 비디오 데이터들을 소스 드라이브 IC들에 공통으로 인가하는 멀티 드롭(Multi Drop) 방식으로 소스 드라이브 IC들에 필요한 신호를 공급한다. 이러한 데이터 전송 방식은 타이밍 콘트롤러와 소스 드라이브 IC들 사이에 R 데이터 전송 배선, G 데이터 전송배선, B 데이터 전송배선, 소스 드라이브 IC들의 출력 및 극성변환 동작의 동작 타이밍 등을 제어하기 위한 제어배선들, 클럭 전송배선들 등 많은 배선이 필요하다.
mini-LVDS 인테페이스 방식에서 RGB 데이터 전송의 예를 들면, mini-LVDS 인테페이스 방식은 RGB 디지털 비디오 데이터와 클럭 각각을 차신호(differential signal) 쌍으로 전송하므로 기수 데이터와 우수 데이터를 동시에 전송하는 경우에 타이밍 콘트롤러와 소스 드라이브 IC들 사이에는 RGB 데이터 전송을 위하여 최소 14 개의 배선들이 필요하다. RGB 데이터가 10bit 데이터이면 18 개의 배선들이 필요하다. 따라서, 타이밍 콘트롤러와 소스 드라이브 IC들 사이에 배치된 인쇄회로보드(Printed Circuit Board, 이하 "PCB"라 함)에는 많은 배선들이 형성되어야 하므로 그 폭을 줄이기가 어렵다.
액정표시장치의 고해상도 및 고화질 추세에 따라, 소스 드라이브 IC들은 많은 양의 데이터를 동시에 출력하여 많은 전자방해(Electromagnetic interference, EMI)를 초래하고 있다. EMI를 줄이기 위하여, 소스 드라이브 IC들을 제어하기 위한 제어 신호들을 지연시키는 EMI 저감회로를 PCB 상에 설치하여 소스 드라이브 IC들의 동작 타이밍을 분산시키는 방법이 있다. 그러나 이 방법은 PCB에 EMI 저감회로를 설치하여야 하므로 비용 상승을 유발함은 물론 PCB의 슬림화 설계를 어렵게 하고 있다. 또한, EMI 저감회로는 지연회로의 지연값 조정이 불가능하기 때문에 적용 모델이 바뀌면 재설계하여야 하므로 호환성이 떨어진다.
본 발명은 타이밍 콘트롤러와 소스 드라이브 IC들 사이의 신호 전송 배선들을 최소화하고 EMI를 줄이도록 한 액정표시장치와 그 구동방법을 제공한다.
본 발명의 일 양상으로서 본 발명의 액정표시장치는 각각 디지털 비디오 데이터를 데이터 전압으로 변환하는 제1 및 제2 소스 드라이브 IC들; 상기 제1 및 제2 소스 드라이브 IC들을 제어하기 위한 타이밍 콘트롤러; 상기 제1 소스 드라이브 IC와 상기 타이밍 콘트롤러를 연결하는 제1 데이터 배선쌍; 및 상기 제2 소스 드라이브 IC와 상기 타이밍 콘트롤러를 연결하는 제2 데이터 배선쌍을 구비한다.
상기 타이밍 콘트롤러는 제1 RGB 디지털 비디오 데이터와 제1 소스 콘트롤 데이터를 상기 제1 데이터 배선쌍을 통해 상기 제1 소스 드라이브 IC에 공급하고, 제2 RGB 디지털 비디오 데이터와 제2 소스 콘트롤 데이터를 상기 제2 데이터 배선쌍을 통해 상기 제2 소스 드라이브 IC에 공급한다.
상기 제1 소스 콘트롤 데이터는 상기 제1 소스 드라이브 IC의 출력 타이밍을 제어하기 위한 제1 소스 출력 인에이블 신호의 제1 스타트 정보와 제1 펄스폭 정보를 포함하고, 상기 제2 소스 콘트롤 데이터는 상기 제2 소스 드라이브 IC의 출력 타이밍을 제어하기 위한 제2 소스 출력 인에이블 신호의 제2 스타트 정보와 제2 펄스폭 정보를 포함한다.
상기 제1 스타트 정보와 상기 제2 스타트 정보는 서로 다른 값을 갖는다.
본 발명은 타이밍 콘트롤러와 소스 드라이브 IC들을 점 대 점 형태로 연결하여 타이밍 콘트롤러와 소스 드라이브 IC들 사이의 신호 전송 배선들을 최소화할 수 있다. 또한, 본 발명은 소스 출력 인에이블 신호의 스타트 정보와 펄스폭 정보를 소스 드라이브 IC 별로 다른 값으로 코딩하여 소스 드라이브 IC들 각각의 출력 타이밍을 분산하여 EMI를 줄일 수 있다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대 한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 부품 명칭과는 상이할 수 있다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 액정표시장치는 액정표시패널(10), 타이밍 콘트롤러(TCON), 소스 드라이브 IC들(SDIC#1~SDIC#8), 및 게이트 드라이브 IC들(GDIC#1~GDIC#4)을 구비한다.
액정표시패널(10)의 유리기판들 사이에는 액정층이 형성된다. 액정표시패널(10)은 m 개의 데이터라인들(DL)과 n 개의 게이트라인들(GL)의 교차 구조에 의해 매트릭스 형태로 배치된 m×n 개의 액정셀들(Clc)을 포함한다.
액정표시패널(10)의 하부 유리기판에는 데이터라인들(DL), 게이트라인들(GL), TFT들, 및 스토리지 커패시터(Cst) 등을 포함한 화소 어레이가 형성된다. 액정셀들(Clc)은 TFT를 통해 데이터전압이 공급되는 화소전극과, 공통전압(Vcom)이 공급되는 공통전극 사이의 전계에 의해 구동된다. TFT의 게이트전극은 게이트라인(GL)에 접속되고, 그 드레인전극은 데이터라인(DL)에 접속된다. TFT의 소스전극은 액정셀의 화소전극에 접속된다. TFT는 게이트라인(GL)을 통해 공급되는 게이트펄스에 따라 턴-온되어 데이터라인(DL)으로부터의 정극성/부극성 아날로그 비디오 데이터전압을 액정셀(Clc)의 화소전극에 공급한다.
액정표시패널(10)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 및 공통전극 등이 형성된다.
공통전극은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극과 함께 하부 유리기판 상에 형성된다.
액정표시패널(10)의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. 액정표시패널(10)의 상부 유리기판과 하부 유리기판 사이에는 액정셀(Clc)의 셀갭(cell gap)을 유지하기 위한 스페이서가 형성된다.
본 발명의 액정표시장치는 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다. 또한, 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.
타이밍 콘트롤러(TCON)는 도시하지 않은 시스템 보드로부터 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 수직/수평 동기신호(Vsync, Hsync), 외부 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(CLK) 등의 외부 타이밍신호를 입력받는다.
타이밍 콘트롤러(TCON)는 데이터 배선쌍(DATA&CLK)을 통해 소스 드라이브 IC 들(SDIC#1~SDIC#8)에 1 : 1 즉, 점 대 점 방식으로 즉, 소스 드라이브 IC들(SDIC#1~SDIC#8) 각각에 직렬로 연결된다. 타이밍 콘트롤러(TCON)는 소스 드라이브 IC들(SDIC#1~SDIC#8)을 초기화하기 위한 프리앰블 신호(Preamble signal), 소스 콘트롤 데이터 패킷, 외부 클럭신호, RGB 디지털 비디오 데이터 패킷 등의 차신호쌍을 데이터 배선쌍(DATA&CLK)을 통해 하나 이상의 소스 드라이브 IC들(SDIC#1~SDIC#8)에 전송한다. 외부 클럭신호는 별도의 클럭 배선쌍을 통해 타이밍 콘트롤러(TCON)로부터 소스 드라이브 IC들(SDIC#1~SDIC#8)로 직렬로 전송될 수 있다. 외부 클럭신호의 주파수는 1/N(N은 RGB 디지털 비디오 데이터의 비트 수) 정도로 낮다. 예를 들어, RGB 디지털 비디오 데이터가 10 bits라면 클럭신호의 주파수는 RGB 데이터 전송 주파수의 1/10이다. 소스 콘트롤 데이터 패킷은 클럭 비트, 극성제어 관련 콘트롤 데이터 비트, 소스 출력 관련 콘트롤 데이터 등을 포함한 비트 스트림이다. 소스 콘트롤 데이터 패킷은 게이트 드라이브 IC를 제어하기 위한 게이트 콘트롤 데이터들을 포함할 수 있다. RGB 데이터 패킷은 클럭 비트, 내부 데이터 인에이블 비트, RGB 데이터 비트 등을 포함한 비트 스트림이다. 타이밍 콘트롤러(TCON)는 외부 타이밍 신호를 이용하여 게이트 드라이브 IC들(GDIC#1~GDIC#4)의 동작 타이밍을 제어하기 위한 게이트 콘트롤 신호들을 발생하고 별도의 배선을 통해 게이트 콘트롤 신호들을 게이트 드라이브 IC(GDIC#1~GDIC#4)에 전송할 수 있다.
타이밍 콘트롤러(TCON)는 락체크 배선(LCS1)을 통해 제1 및 제8 소스 드라이브 IC(SDIC#1, SDIC#8)에 연결될 수 있다. 타이밍 콘트롤러(TCON)는 소스 드라이 브 IC들(SDIC#1~SDIC#8) 내에서 발생되는 내부 클럭의 출력이 안정되는지를 확인하기 위한 락 신호를 락체크 배선(LCS1)을 통해 제1 소스 드라이브 IC(SDIC#1)에 공급한다. 소스 드라이브 IC들(SDIC#1~SDIC#8)은 락 신호(Lock)를 전달하기 위한 배선(점선)을 통해 캐스케이드(cascade)로 접속될 수 있다. 제1 소스 드라이브 IC(SDIC#1)는 데이터 샘플링을 위한 내부 클럭의 주파수 및 위상이 고정되면 하이 논리의 락신호를 제2 소스 드라이브 IC(SDIC#2)에 전달하고, 제2 소스 드라이브 IC(SDIC#2)는 내부 클럭의 주파수 및 위상을 고정한 후에 하이 논리의 락신호를 제3 소스 드라이브 IC(SDIC#3)에 전달한다. 이와 같은 방법으로, 소스 드라이브 IC들(SDIC#1~SDIC#8)의 클럭 출력 주파수와 위상이 고정된 후에 마지막 소스 드라이브 IC(SDIC#8)의 클럭 출력 주파수와 위상이 고정되면 마지막 소스 드라이브 IC(SDIC#8)는 하이논리의 락 신호를 피드백 락체크 배선(LCS2)을 통해 타이밍 콘트롤러(TCON)에 피드백 입력한다. 타이밍 콘트롤러(TCON)는 락 신호(Lock)의 피드백 입력을 수신 한 후에 소스 콘트롤 데이터 패킷과 RGB 데이터 패킷을 소스 드라이브 IC들(SDIC#1~SDIC#8)에 전송하기 시작한다.
타이밍 콘트롤러(TCON)는 소스 드라이브 IC들(SDIC#1~SDIC#8)의 칩 식별코드(CID)와 소스 드라이브 IC들(SDIC#1~SDIC#8)의 기능을 제어하기 위한 칩 개별 제어 데이터들을 제어 배선쌍(SCL/SDA)을 통해 소스 드라이브 IC들(SDIC#1~SDIC#8)에 전송할 수 있다. 제어 배선쌍(SCL/SDA)은 타이밍 콘트롤러(TCON)와 소스 드라이브 IC들(SDIC#1~SDIC#8) 사이에 공통으로 접속될 수 있다.
소스 드라이브 IC들(SDIC#1~SDIC#8)은 데이터 배선쌍(DATA&CLK)을 통해 타이 밍 콘트롤러(TCON)와 점 대 점 형태로 연결된다. 소스 드라이브 IC들(SDIC#1~SDIC#8) 각각은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 액정표시패널(10)의 데이터라인들에 접속될 수 있다.
소스 드라이브 IC들(SDIC#1~SDIC#8)은 데이터 배선쌍(DATA&CLK)을 통해 프리앰블 신호, 소스 콘트롤 데이터 패킷, 클럭신호, RGB 디지털 비디오 데이터 패킷 등을 입력 받는다. 소스 드라이브 IC들(SDIC#1~SDIC#8)은 타이밍 콘트롤러(TCON)로부터 입력되는 외부 클럭 신호를 복원하고 체배하는 클럭 복원회로를 이용하여 RGB 디지털 비디오 데이터의 비트수×2 개의 내부 클럭을 발생하고, 그 내부 클럭신호에 따라 RGB 디지털 비디오 데이터를 샘플링하고 병렬 데이터 체계로 변환한다. 클럭 복원회로는 위상 고정 루프(Phase locked loop 이하, "PLL"이라 함)나 지연 락 루프(Delay Locked loop, 이하 "DLL"이라 함)을 포함할 수 있다. 소스 드라이브 IC들(SDIC#1~SDIC#8)은 데이터 배선쌍(DATA&CLK)을 통해 입력되는 소스 콘트롤 데이터를 복원한다. 소스 드라이브 IC들(SDIC#1~SDIC#8)은 소스 콘트롤 데이터에 따라 병렬 체계로 변환된 RGB 디지털 비디오 데이터를 정극성/부극성 아날로그 데이터전압으로 변환하여 데이터라인들에 공급한다. 타이밍 콘트롤러(TCON)로부터 입력되는 소스 콘트롤 데이터 패킷에 게이트 콘트롤 데이터가 포함되어 있다면, 소스 드라이브 IC들(SDIC#1~SDIC#8)은 소스 콘트롤 데이터 패킷 내의 게이트 콘트롤 데이터를 복원하여 게이트 드라이브 IC(GDIC#1~GDIC#4)에 전송한다.
소스 드라이브 IC들(SDIC#1~SDIC#8) 각각은 데이터 배선쌍(DATA&CLK)을 통해 입력되는 클럭들을 복원하여 내부 클럭신호를 발생한다. 따라서, 소스 드라이브 IC들(SDIC#1~SDIC#8) 사이에는 클럭 캐리와 RGB 데이터를 전달하는 배선이 필요없다. 타이밍 콘트롤러(TCON)와 소스 드라이브 IC들(SDIC#1~SDIC#8) 사이에 연결된 데이터 배선쌍(DATA&CLK)을 통해 소스 콘트롤 데이터 패킷이 전송되므로 타이밍 콘트롤러(TCON)와 소스 드라이브 IC들(SDIC#1~SDIC#8) 사이에 극성제어신호(POL)와 소스 출력 인에 이블 신호(SOE)와 같은 소스 콘트롤 신호를 전송하기 위한 배선이 필요없다. 극성제어신호(POL)는 소스 드라이브 IC들(SDIC#1~SDIC#8)로부터 출력되는 데이전압의 극성을 제어하는 제어신호이다. 소스 출력 인에이블 신호(SOE)는 소스 드라이브 IC들(SDIC#1~SDIC#8)의 출력 타이밍을 제어하는 제어신호이다.
본원 출원인은 기출원된 대한민국 특허출원 제10-2008-0127458호(2008.12.15), 대한민국 특허출원 제10-2008-0127456호(2008.12.15), 대한민국 특허출원 제10-2008-0132466호(2008.12.19), 대한민국 특허출원 제10-2008-0132479호(2008.12.23), 대한민국 특허출원 제10-2008-0132493호(2008.12.23), 대한민국 특허출원 제10-2009-0047672호(2009.05.29), 미국 특허출원 제12/543,996호(2009.08.19), 미국 특허출원 제12/461,652호(2009.08.19), 미국 특허출원 제12/537,341호(2009.08.07), 미국 특허출원 제12/554,763호(2009.09.04) 등을 통하여 점 대 점 방식에 기반한 타이밍 콘트롤러(TCON)와 소스 드라이브 IC들(SDIC#1~SDIC#8) 사이의 신호 전송 프로토콜을 상세히 설명한 바 있다.
게이트 드라이브 IC(GDIC#1~GDIC#4)는 TAP 공정을 통해 액정표시패널(10)의 하부 유리기판의 게이트라인들에 연결되거나 GIP(Gate In Panel) 공정으로 액정표시패널(10)의 하부 유리기판 상에 직접 형성될 수 있다. 게이트 드라이브 IC(GDIC#1~GDIC#4)는 타이밍 콘트롤러(TCON)로부터 공급되거나, 소스 드라이브 IC들(SDIC#1~SDIC#8)을 통해 공급되는 게이트 콘트롤 데이터에 따라 게이트펄스를 게이트라인들(GL)에 순차적으로 공급한다. 게이트 콘트롤 데이터는 게이트 스타트 펄스(Gate Start Pulse : GSP), 게이트 쉬프트 클럭신호(Gate Shift Clock : GSC), 게이트 출력 인에이블신호(Gate Output Enable : GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 한 화면이 표시되는 1 수직기간 중에서 스캔이 시작되는 시작 수평라인을 제어한다. 게이트 쉬프트 클럭신호(GSC)은 게이트 드라이브 IC(GDIC#1~GDIC#4) 내의 쉬프트 레지스터에 입력되어 게이트 스타트 펄스(GSP)를 순차적으로 쉬프트시키기 위한 클럭신호이다. 게이트 출력 인에이블신호(GOE)는 게이트 드라이브 IC(GDIC#1~GDIC#4)의 출력 타이밍을 제어한다.
도 3은 소스 드라이브 IC들(SDIC#1~SDIC#8)의 내부 회로 구성을 보여 주는 블록도이다.
도 3을 참조하면, 소스 드라이브 IC들(SDIC#1~SDIC#8) 각각은 k(k는 m보다 작은 양의 정수) 개의 데이터라인들(D1~Dk)에 정극성/부극성 데이터 전압들을 공급한다.
소스 드라이브 IC들(SDIC#1~SDIC#8) 각각은 데이터 샘플링 및 직병렬 변환부(21), 디지털 아날로그 변환기(Digital to Analog Convertor, 이하 "DAC"라 함)(22), 및 출력회로(23) 등을 구비한다.
데이터 샘플링 및 직병렬 변환부(21)는 PLL이나 DLL을 이용하여 내부 클럭신호들을 발생하고 그 내부 클럭신호들에 따라 데이터 배선쌍을 통해 직렬로 입력되 는 RGB 디지털 비디오 데이터를 샘플링하고 래치함으로써 병렬 데이터로 변환한다.
데이터 샘플링 및 직병렬 변환부(21)는 데이터 배선쌍(DATA&CLK)을 통해 입력되는 콘트롤 데이터를 코드 맵핑 방식으로 복원하여 소스 콘트롤 데이터를 발생한다. 또한, 콘트롤 데이터에 게이트 콘트롤 데이터가 인코딩된 경우에, 데이터 샘플링 및 직병렬 변환부(21)는 데이터 배선쌍을 통해 입력되는 콘트롤 데이터로부터 게이트 콘트롤 데이터를 복원하여 게이트 드라이브 IC(GIC)에 전송한다. 소스 콘트롤 데이터는 소스 출력 인에이블신호(Source Output Enable, SOE), 극성제어신호(POL) 등을 포함한다.
DAC(22)는 극성제어신호(POL)에 응답하여 데이터 샘플링 및 직병렬 변환부(21)로부터의 RGB 디지털 비디오 데이터들을 정극성 감마보상전압(GH)과 부극성 감마보상전압(GL)으로 변환하여 정극성/부극성 아날로그 비디오 데이터전압을 발생한다.
출력회로(23)는 소스 출력 인에이블신호(SOE)의 하이논리기간 동안 이웃한 데이터라인들을 통해 공급되는 데이터전압들을 차지쉐어링(Charge sharing)하거나 공통전압(Vcom)을 출력버퍼를 통해 데이터라인들(D1~Dk)에 공급한다. 출력회로(23)는 소스 출력 인에이블신호(SOE)의 로우논리기간 동안 정극성/부극성 아날로그 비디오 데이전압을 출력버퍼를 통해 데이터라인들(D1~Dk)에 공급한다. 차지쉐어전압은 정극성 전압이 공급되는 데이터라인과 부극성 전압이 공급되는 데이터라인이 단락될 때 발생되며, 그 정극성 전압과 부극성 전압의 평균 전압 레벨을 갖는다.
도 4는 타이밍 콘트롤러(TCON)로부터 소스 드라이브 IC들(SDIC#1~SDIC#8)로 전송되는 데이터들의 일 예를 보여 주는 도면이다.
도 4를 참조하면, 타이밍 콘트롤러(TCON)는 제1 단계(PＩ)에서 프리엠블 신호를 소스 드라이브 IC들(SDIC#1~SDIC#8)에 전송하여 소스 드라이브 IC들(SDIC#1~SDIC#8)의 내부 클럭신호들을 안정화한다. 이어서, 타이밍 콘트롤러(TCON)는 제2 단계(PⅡ)에서 소스 콘트롤 데이터 패킷을 소스 드라이브 IC들(SDIC#1~SDIC#8) 각각에 직렬로 전송한 다음, 제3 단계(PⅢ)에서 RGB 디지털 비디오 패킷을 소스 드라이브 IC들(SDIC#1~SDIC#8) 각각에 직렬로 전송한다.
소스 콘트롤 데이터 패킷은 콘트롤 스타트 정보(CTR_Start), SOE 스타트 정보(SOE_Start), SOE 폭 정보(SOE_Width), 제1 및 제2 옵션 콘트롤 정보(CRT1, CTR2) 등을 포함한다.
콘트롤 스타트 정보(CTR_Start)는 소스 콘트롤 데이터 패킷의 시작을 알려 주는 식별 코드로써, RGB 디지털 비디오 데이터의 시작을 알려주는 데이터 스타트 데이터(DATA Start)와 다른 코드 값으로 발생된다. 예컨대, 콘트롤 스타트 데이터(CTR_Start)는 도 8과 같이 '101010'으로 발생되는 반면에, 데이터 스타트 데이터(DATA Start)는 '010101'과 같이 발생될 수 있다.
SOE 스타트 정보(SOE_Start)는 콘트롤 스타트 정보(CTR_Start)로부터 소스 출력 인에이블신호(SOE)의 라이징 시점까지의 외부 클럭의 개수를 정의한다. 소스 드라이브 IC들(SDIC#1~SDIC#8)은 SOE 스타트 정보(SOE_Start) × 외부 또는 내부 클럭 시간 만큼 경과된 시점에 소스 출력 인에이블 신호를 라이징시킨다. 소스 출 력 인에이블 신호(SOE)의 라이징 타임의 지연값은 SOE 스타트 정보(SOE_Start)의 값에 비례한다. 따라서, 소스 출력 인에이블신호(SOE)의 라이징 타임은 SOE 스타트 정보(SOE_Start) 값에 따라 조정될 수 있다.
SOE 폭 정보(SOE Width)는 소스 출력 인에이블신호(SOE)의 펄스에서 하이논리 지속 시간(또는 High logic duration time)을 정의한다. 콘트롤 데이터 맵핑부(46)는 소스 출력 인에이블 신호(SOE)의 라이징 시점 이후에 SOE 폭 정보(SOE Width) × 외부 또는 내부 클럭 시간 만큼 경과된 시점까지 소스 출력 인에이블 신호(SOE)의 펄스를 하이 논리로 유지한 후에 로우 논리로 반전시킨다. 즉, 소스 출력 인에이블 신호(SOE)의 하이로직 지속 시간은 SOE 폭 정보(SOE Width)의 값에 비례한다. 따라서, 소스 출력 인에이블신호(SOE)의 하이논리 지속 시간은 SOE 폭 정보(SOE Width) 값에 따라 조정 가능하다.
제1 및 제2 옵션 콘트롤 데이터(CRT1, CTR2)는 소스 출력 인에이블신호(SOE) 이외에 소스 드라이브 IC들(SDIC#1~SDIC#8)의 제어에 필요한 제어 정보들을 포함할 수 있다. 제1 및 제2 옵션 콘트롤 데이터(CRT1, CTR2)는 극성제어신호(POL), 차지쉐어(MODE) 온/오프(On/Off), 수평 극성 반전주기(H2DOT), 소스 드라이브 IC들(SDIC#1~SDIC#8)의 옵셋 보정, 소스 드라이브 IC들(SDIC#1~SDIC#8)의 출력 파워, 소스 드라이브 IC들(SDIC#1~SDIC#8)의 채널 선택, 게이트 스타트 펄스(GSP) 등의 소스 콘트롤 데이터와 게이트 콘트롤 데이터를 정의할 수 있다. 화질 개선을 위하여 매 수평기간 마다 소스 출력 인에이블신호(SOE)의 라이징 시점, 펄스폭 등이 달라지거나 온/오프될 수 있다.
본 발명은 EMI를 줄이기 위하여 SOE 스타트 정보(SOE_Start)를 소스 드라이브 IC 별로 다른 값으로 코딩하여 소스 드라이브 IC들(SDIC#1~SDIC#8) 각각의 출력 타이밍을 분산한다. 또한, 본 발명은 SOE 폭 정보(SOE Width)를 소스 드라이브 IC 별로 다른 값으로 코딩하여 소스 드라이브 IC들(SDIC#1~SDIC#8)로부터 출력되는 데이터의 출력 지속 시간을 다르게 조정할 수 있다. 예컨대, 본 발명은 도 4와 같이 제1 소스 드라이브 IC들(SDIC#1)의 SOE 스타트 정보(SOE_Start)과 SOE 폭 정보(SOE Width)를 각각 'S1'과 'W1'으로, 제2 소스 드라이브 IC들(SDIC#2)의 SOE 스타트 정보(SOE_Start)과 SOE 폭 정보(SOE Width)를 각각 'S2'과 'W2'으로, 그리고 제8 소스 드라이브 IC들(SDIC#8)의 SOE 스타트 정보(SOE_Start)과 SOE 폭 정보(SOE Width)를 각각 'S8'과 'W8'로 설정할 수 있다. SOE 스타트 정보(SOE_Start)의 값이 클수록 소스 출력 인에이블신호의 라이징 타임은 늦어지고, SOE 폭 정보(SOE Width)의 값이 클수록 소스 출력 인에이블신호의 하이로직 지속 시간이 길어진다. SOE 스타트 정보(SOE_Start)과 SOE 폭 정보(SOE Width)는 액정표시장치의 구동 특성과 EMI 측정 결과에 따라 조정될 수 있다.
도 5 내지 도 8은 SOE 스타트 정보(SOE_Start)과 SOE 폭 정보(SOE Width)을 소스 드라이브 IC 별로 다르게 설정하여 소스 드라이브 IC들(SDIC#1~SDIC#8)의 출력 타이밍을 분산시킨 예들을 보여 주는 파형도들이다.
도 5 내지 도 7을 참조하면, SOE 스타트 정보(SOE_Start)과 SOE 폭 정보(SOE Width)는 소스 드라이브 IC들(SDIC#1~SDIC#8) 각각에서 서로 다른 값으로 설정될 수 있다.
예를 들어, 제1 소스 드라이브 IC(SDIC#1)의 SOE 스타트 정보(SOE_Start) 값을 가장 작게 설정하고 제8 소스 드라이브 IC(SDIC#8)으로 갈수록 SOE 스타트 정보(SOE_Start) 값들을 크게 설정하면, 도 5와 같이 소스 드라이브 IC들(SDIC#1~SDIC#8)의 소스 출력 인에이블 신호들(SOE_SDIS#1~SOE_SDIC#8)이 순차적으로 지연된다.
제1 소스 드라이브 IC(SDIC#1)의 SOE 스타트 정보(SOE_Start) 값을 가장 작게 설정하고 제5 소스 드라이브 IC(SDIC#5), 제2 소스 드라이브 IC(SDIC#2), 제6 소스 드라이브 IC(SDIC#6), 제3 소스 드라이브 IC(SDIC#3), 제7 소스 드라이브 IC(SDIC#7), 제4 소스 드라이브 IC(SDIC#4), 제8 소스 드라이브 IC(SDIC#8) 순으로 SOE 스타트 정보(SOE_Start) 값을 점진적으로 크게 하면, 도 6과 같이 소스 드라이브 IC들(SDIC#1~SDIC#8)의 소스 출력 인에이블 신호들(SOE_SDIS#1~SOE_SDIC#8)의 지연값이 제1 소스 출력 인에이블 신호(SOE_SDIS#1), 제4 소스 출력 인에이블 신호(SOE_SDIS#4), 제2 소스 출력 인에이블 신호(SOE_SDIS#2), 제5 소스 출력 인에이블 신호(SOE_SDIS#5), 제3 소스 출력 인에이블 신호(SOE_SDIS#3), 제6 소스 출력 인에이블 신호(SOE_SDIS#6), 제4 소스 출력 인에이블 신호(SOE_SDIS#5), 제8 소스 출력 인에이블 신호(SOE_SDIS#8)의 순으로 점차 커진다.
제4 소스 드라이브 IC(SDIC#4)의 SOE 스타트 정보(SOE_Start) 값을 가장 작게 설정하고 제5 소스 드라이브 IC(SDIC#5), 제3 소스 드라이브 IC(SDIC#3), 제6 소스 드라이브 IC(SDIC#6), 제2 소스 드라이브 IC(SDIC#2), 제7 소스 드라이브 IC(SDIC#7), 제2 소스 드라이브 IC(SDIC#2), 제8 소스 드라이브 IC(SDIC#8), 제1 소스 드라이브 IC(SDIC#1) 순으로 SOE 스타트 정보(SOE_Start) 값을 점진적으로 크게 하면, 도 7과 같이 소스 드라이브 IC들(SDIC#1~SDIC#8)의 소스 출력 인에이블 신호들(SOE_SDIS#1~SOE_SDIC#8)의 지연값이 제4 소스 출력 인에이블 신호(SOE_SDIS#4), 제5 소스 출력 인에이블 신호(SOE_SDIS#5), 제3 소스 출력 인에이블 신호(SOE_SDIS#3), 제6 소스 출력 인에이블 신호(SOE_SDIS#6), 제2 소스 출력 인에이블 신호(SOE_SDIS#2), 제8 소스 출력 인에이블 신호(SOE_SDIS#8), 제1 소스 출력 인에이블 신호(SOE_SDIS#1)의 순으로 점차 커진다.
도 8을 참조하면, SOE 스타트 정보(SOE_Start)과 SOE 폭 정보(SOE Width)는 소스 드라이브 IC 그룹별로 서로 다른 값으로 설정될 수 있다. 소스 드라이브 IC 그룹은 동일한 지연값을 갖는 소스 출력 인에이블 신호(SOE)가 공급되는 2 개 이상의 소스 드라이브 IC들을 포함한다.
예를 들어, 제4 및 제5 소스 드라이브 IC들(SDIC#4, SDIC#5)의 SOE 스타트 정보(SOE_Start) 값을 가장 작게 설정하고 제3 및 제6 소스 드라이브 IC들(SDIC#3, SDIC#6), 제2 및 제7 소스 드라이브 IC들(SDIC#2, SDIC#7), 제1 및 제8 소스 드라이브 IC들(SDIC#1, SDIC#8) 순으로 SOE 스타트 정보(SOE_Start) 값을 점진적으로 크게 하면, 스 드라이브 IC들(SDIC#1~SDIC#8)의 소스 출력 인에이블 신호들(SOE_SDIS#1~SOE_SDIC#8)의 지연값이 제4 및 제5 소스 출력 인에이블 신호(SOE_SDIS#4, SOE_SDIS#5), 제3 및 제6 소스 출력 인에이블 신호(SOE_SDIS#3, SOE_SDIS#6), 제2 및 제7 소스 출력 인에이블 신호(SOE_SDIS#2, SOE_SDIS#7), 제1 및 제8 소스 출력 인에이블 신호(SOE_SDIS#1, SOE_SDIS#8)의 순으로 점차 커진다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 본 발명의 실시예에 따른 액정표시장치를 나타내는 블록도들이다.
도 2는 도 1에 도시된 타이밍 콘트롤러와 소스 드라이브 IC들 사이의 배선들을 상세히 보여 주는 도면이다.
도 3은 도 1에 도시된 소스 드라이브 IC의 내부 구성을 보여 주는 블록도이다.
도 4는 타이밍 콘트롤러로부터 소스 드라이브 IC들로 전송되는 데이터들의 일 예를 보여 주는 도면이다.
도 5 내지 도 8은 SOE 스타트 정보과 SOE 폭 정보을 소스 드라이브 IC 별로 다르게 설정하여 소스 드라이브 IC들의 출력 타이밍을 분산시킨 예들을 보여 주는 파형도들이다.
〈도면의 주요 부분에 대한 부호의 설명〉
TCON : 타이밍 콘트롤러 SDIC#1~SDIC#8 : 소스 드라이브 IC
GDIC#1~GDIC#4 : 게이트 드라이브 IC

Claims (7)

  1. 각각 디지털 비디오 데이터를 데이터 전압으로 변환하는 제1 및 제2 소스 드라이브 IC들;
    상기 제1 및 제2 소스 드라이브 IC들을 제어하기 위한 타이밍 콘트롤러;
    상기 제1 소스 드라이브 IC와 상기 타이밍 콘트롤러를 연결하는 제1 데이터 배선쌍; 및
    상기 제2 소스 드라이브 IC와 상기 타이밍 콘트롤러를 연결하는 제2 데이터 배선쌍을 구비하고,
    상기 타이밍 콘트롤러는,
    제1 RGB 디지털 비디오 데이터와 제1 소스 콘트롤 데이터를 상기 제1 데이터 배선쌍을 통해 상기 제1 소스 드라이브 IC에 공급하고, 제2 RGB 디지털 비디오 데이터와 제2 소스 콘트롤 데이터를 상기 제2 데이터 배선쌍을 통해 상기 제2 소스 드라이브 IC에 공급하고,
    상기 제1 소스 콘트롤 데이터는 상기 제1 소스 드라이브 IC의 출력 타이밍을 제어하기 위한 제1 소스 출력 인에이블 신호의 제1 스타트 정보와 제1 펄스폭 정보를 포함하고, 상기 제2 소스 콘트롤 데이터는 상기 제2 소스 드라이브 IC의 출력 타이밍을 제어하기 위한 제2 소스 출력 인에이블 신호의 제2 스타트 정보와 제2 펄스폭 정보를 포함하며,
    상기 제1 스타트 정보와 상기 제2 스타트 정보는 서로 다른 값을 갖는 것을 특징으로 하는 액정표시장치.
  2. 제 1 항에 있어서,
    상기 제1 소스 드라이브 IC는,
    상기 제1 스타트 정보와 상기 제1 펄스폭 정보에 기초하여 상기 제1 소스 출력 인에이블 신호를 발생하고, 상기 제1 소스 출력 인에이블 신호에 따라 상기 데이터전압을 액정표시패널의 데이터라인으로 출력하며,
    상기 제2 소스 드라이브 IC는,
    상기 제2 스타트 정보와 상기 제2 펄스폭 정보에 기초하여 상기 제2 소스 출력 인에이블 신호를 발생하고, 상기 제2 소스 출력 인에이블 신호에 따라 상기 데이터전압을 상기 데이터라인으로로 출력하는 것을 특징으로 하는 액정표시장치.
  3. 제 1 항에 있어서,
    상기 소스 출력 인에이블 신호의 라이징 타임의 지연값은 상기 스타트 정보들의 값에 비례하는 것을 특징으로 하는 액정표시장치.
  4. 제 1 항에 있어서,
    상기 제1 펄스폭 정보와 상기 제2 펄스폭 정보는 서로 다른 값을 갖는 것을 특징으로 하는 액정표시장치.
  5. 제 4 항에 있어서,
    상기 소스 출력 인에이블 신호의 하이로직 지속 시간은 상기 펄스폭 정보들의 값에 비례하는 것을 특징으로 하는 액정표시장치.
  6. 제 1 항에 있어서,
    상기 제1 소스 콘트롤 데이터는 상기 제1 소스 드라이브 IC로부터 출력되는 데이터전압의 극성을 제어하기 위한 제1 극성제어신호를 포함하고, 상기 제2 소스 콘트롤 데이터는 상기 제2 소스 드라이브 IC로부터 출력되는 데이터전압의 극성을 제어하기 위한 제2 극성제어신호를 포함하는 것을 특징으로 하는 액정표시장치.
  7. 제 6 항에 있어서,
    상기 제1 소스 드라이브 IC는,
    상기 제1 소스 콘트롤 데이터로부터 상기 제1 극성제어신호를 복원하고 상기 제1 극성제어신호에 따라 액정표시패널의 데이터라인에 공급될 데이터전압의 극성을 선택하고,
    상기 제2 소스 드라이브 IC는,
    상기 제2 소스 콘트롤 데이터로부터 상기 제2 극성제어신호를 복원하고 상기 제2 극성제어신호에 따라 상기 액정표시패널의 데이터라인에 공급될 데이터전압의 극성을 선택하는 것을 특징으로 하는 액정표시장치.
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