KR20160072339A - 표시장치와 이의 구동방법 - Google Patents

표시장치와 이의 구동방법 Download PDF

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Abstract

본 발명은 표시패널, 데이터 구동부 및 타이밍 제어부를 포함하는 표시장치를 제공한다. 표시패널은 영상을 표시한다. 데이터 구동부는 표시패널에 데이터신호를 공급한다. 타이밍 제어부는 데이터 구동부를 제어한다. 데이터 구동부는 내부에서 자체적으로 생성된 락 신호와 타이밍 제어부로부터 전달된 검출신호를 기반으로 출력의 안정 상태를 지시하는 락 아웃신호를 출력한다.

Description

표시장치와 이의 구동방법{Display Device and Driving Method thereof}
본 발명은 표시장치와 이의 구동방법에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 유기전계발광표시장치(Organic Light Emitting Display: OLED), 액정표시장치(Liquid Crystal Display: LCD) 및 플라즈마표시장치(Plasma Display Panel: PDP) 등과 같은 표시장치의 사용이 증가하고 있다.
앞서 설명한 표시장치 중 일부 예컨대, 액정표시장치나 유기전계발광표시장치에는 매트릭스 형태로 배치된 복수의 서브 픽셀을 포함하는 표시패널, 표시패널을 구동하는 구동부 및 구동부를 제어하는 타이밍 제어부가 포함된다. 구동부에는 표시패널에 스캔신호(또는 게이트신호)를 공급하는 스캔 구동부 및 표시패널에 데이터신호를 공급하는 데이터 구동부 등이 포함된다.
본원 출원인은 타이밍 제어부와 데이터 구동부(소스 드라이브 IC들) 간의 라인 수를 최소화하고 신호전송을 안정화하기 위한 신호 전송 프로토콜(이하 "EPI 인터페이스 프로토콜"라 함)을 대한민국 특허출원 10-2008-0127458(2008-12-15), 미국 출원 12/543,996(2009-08-19), 대한민국 특허출원 10-2008-0127456(2008-12-15), 미국 출원 12/461,652(2009-08-19), 대한민국 특허출원 10-2008-0132466(2008-12-23), 미국 출원 12/537,341(2009-08-07) 등에서 제안한 바 있다.
이 방식에 따르면, 데이터 구동부는 내부 클록 위상과 주파수가 고정되면 출력 안정 상태를 지시하는 로직 하이 레벨의 락 신호(Lock signal, LOCK)를 타이밍 제어부에 피드백(Feedback)한다. 락 신호(LOCK)는 타이밍 제어부와 마지막 데이터 구동부에 연결된 피드백 신호라인을 통해 타이밍 제어부에 피드백된다.
그런데, 종래에 제안된 EPI 인터페이스 프로토콜 방식은 외부 입력 클록이 정상 범위임에도 주파수 가변 시 락 신호(Lock)가 오동작을 발생할 가능성이 존재하고 있는바 이의 개선이 요구된다.
상술한 배경기술의 문제점을 해결하기 위한 본 발명은 데이터 구동부의 자체 판정으로 인하여 언락 처리되는 오동작의 발생 가능성은 물론 업체별 데이터 구동부의 스펙 차이[위상 에러 판단이 상이]에 따른 불량(또는 오류)의 발생 가능성을 제거 또는 방지하는 것이다.
상술한 과제 해결 수단으로 본 발명은 표시패널, 데이터 구동부 및 타이밍 제어부를 포함하는 표시장치를 제공한다. 표시패널은 영상을 표시한다. 데이터 구동부는 표시패널에 데이터신호를 공급한다. 타이밍 제어부는 데이터 구동부를 제어한다. 데이터 구동부는 내부에서 자체적으로 생성된 락 신호와 타이밍 제어부로부터 전달된 검출신호를 기반으로 출력의 안정 상태를 지시하는 락 아웃신호를 출력한다.
데이터 구동부는 락 신호와 검출신호 중 하나가 정상이면 락 아웃신호를 정상적으로 유지할 수 있다.
데이터 구동부는 락 신호와 검출신호 중 하나가 로직 하이이면 락 아웃신호도 로직 하이로 출력할 수 있다.
타이밍 제어부는 데이터 구동부에 포함된 모든 소스 드라이브 IC들에게 검출신호를 공급할 수 있다.
데이터 구동부는 락 신호와 검출신호를 오아(OR) 연산하고 연산 결과에 따른 신호의 로직 상태에 대응하여 락 아웃신호를 출력할 수 있다.
다른 측면에서 본 발명은 표시장치의 구동방법을 제공한다. 표시장치의 구동방법은 데이터 구동부를 구동하여 클록 트레이닝을 수행하고 클록신호와 락 신호를 생성하고, 데이터 구동부와 타이밍 제어부 간의 신호 전송을 수행하는 단계; 및 데이터 구동부의 내부에서 생성된 락 신호와 타이밍 제어부로부터 전달된 검출신호를 기반으로 신호의 위상 체크를 수행하는 단계를 포함한다. 위상 체크를 수행하는 단계에서, 데이터 구동부는 락 신호와 검출신호를 기반으로 출력의 안정 상태를 지시하는 락 아웃신호를 출력한다.
위상 체크를 수행하는 단계에서, 데이터 구동부는 락 신호와 검출신호 중 하나가 정상이면 락 아웃신호를 정상적으로 유지할 수 있다.
위상 체크를 수행하는 단계에서, 데이터 구동부는 락 신호와 검출신호 중 하나가 로직 하이이면 락 아웃신호도 로직 하이로 출력할 수 있다.
본 발명은 주파수 가변시 데이터 구동부의 자체 판정으로 인하여 언락 처리되는 오동작의 발생 가능성을 제거 또는 방지할 수 있는 효과가 있다. 또한, 본 발명은 업체별 데이터 구동부의 스펙 차이[위상 에러 판단이 상이]에 따른 불량(또는 오류)의 발생 가능성을 제거 또는 방지할 수 있는 효과가 있다.
도 1은 표시장치를 개략적으로 나타낸 블록도.
도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 구성도.
도 3은 도 1에 도시된 타이밍 제어부와 데이터 구동부 간에 정의된 EPI 인터페이스를 개략적으로 설명하기 위한 블록도.
도 4는 EPI 인터페이스 프로토콜을 보여주는 파형도.
도 5는 수평 블랭크 기간 동안 데이터 구동부로 전송되는 EPI 신호들을 보여 주는 파형도.
도 6은 EPI 인터페이스에 대한 이해를 돕기 위한 장치의 구성 예시도.
도 7은 본 발명의 일 실시예에 따른 타이밍 제어부와 데이터 구동부의 주요 구성을 나타낸 블록도.
도 8은 타이밍 제어부의 내부로 전달된 신호의 변화에 따른 락 아웃신호의 출력의 변화를 보여주는 상태도.
도 9는 본 발명의 일 실시예에 따른 EPI 인터페이스에 대한 이해를 돕기 위한 장치의 구성 예시도.
도 10은 본 발명의 일 실시예에 따른 타이밍 제어부와 데이터 구동부 간의 장치 구성 예시도.
도 11은 종래 EPI 인터페이스의 락 신호 처리 방법을 보여주는 흐름도.
도 12는 본 발명의 일 실시예에 따른 EPI 인터페이스의 락 신호 처리 방법을 보여주는 흐름도.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.
도 1은 표시장치를 개략적으로 나타낸 블록도이고, 도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 구성도이며, 도 3은 도 1에 도시된 타이밍 제어부와 데이터 구동부 간에 정의된 EPI 인터페이스를 개략적으로 설명하기 위한 블록도이고, 도 4는 EPI 인터페이스 프로토콜을 보여주는 파형도이며, 도 5는 수평 블랭크 기간 동안 데이터 구동부로 전송되는 EPI 신호들을 보여 주는 파형도이고, 도 6은 EPI 인터페이스에 대한 이해를 돕기 위한 장치의 구성 예시도이다.
도 1에 도시된 바와 같이, 표시장치에는 영상 공급부(110), 타이밍 제어부(120), 게이트 구동부(130), 데이터 구동부(140), 표시패널(150) 및 전원 공급부(180)가 포함된다.
영상 공급부(110)는 데이터신호를 영상처리하고 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호 및 클럭신호 등과 함께 출력한다. 영상 공급부(110)는 LVDS(Low Voltage Differential Signaling) 인터페이스나 TMDS(Transition Minimized Differential Signaling) 인터페이스 등을 통해 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 클럭신호 및 데이터신호 등을 타이밍 제어부(120)에 공급한다.
타이밍 제어부(120)는 영상 공급부(110)로부터 데이터신호(DATA) 등을 공급받고, 게이트 구동부(130)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(140)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다.
타이밍 제어부(120)는 EPI 인터페이스를 통해 게이트 타이밍 제어신호(GDC)와 데이터 타이밍 제어신호(DDC) 등과 함께 데이터신호(DATA)를 출력하며, 게이트 구동부(130)와 데이터 구동부(140)의 동작 타이밍을 제어한다.
게이트 구동부(130)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 게이트전압의 레벨을 시프트시키면서 게이트신호(또는 스캔신호)를 출력한다. 게이트 구동부(130)에는 레벨 시프터와 시프트 레지스터가 포함된다.
게이트 구동부(130)는 게이트라인들(GL1 ~ GLm)을 통해 표시패널(150)에 포함된 서브 픽셀들(SP)에 게이트신호를 공급한다. 게이트 구동부(130)는 집적회로(Integrated Circuit; IC) 형태로 형성되거나 표시패널(150)에 게이트인패널(Gate In Panel) 방식으로 형성된다. 게이트 구동부(130)에서 게이트인패널 방식으로 형성되는 부분은 시프트 레지스터이다.
데이터 구동부(140)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 데이터신호(DATA)를 샘플링하고 래치하며 감마 기준전압에 대응하여 아날로그신호를 디지털신호로 변환하여 출력한다.
데이터 구동부(140)는 데이터라인들(DL1 ~ DLn)을 통해 표시패널(150)에 포함된 서브 픽셀들(SP)에 데이터신호(DATA)를 공급한다. 데이터 구동부(140)는 집적회로(Integrated Circuit; IC) 형태로 형성된다.
전원 공급부(180)는 제1전원전압(VCC), 제2전원전압(VDD) 및 저전위전압(GND) 등의 전원을 생성 및 출력한다. 전원 공급부(180)로부터 출력된 전원은 타이밍 제어부(120), 게이트 구동부(130), 데이터 구동부(140) 및 표시패널(150) 등에 구분되어 공급된다.
표시패널(150)은 게이트 구동부(130)로부터 공급된 게이트신호와 데이터 구동부(140)로부터 공급된 데이터신호(DATA)에 대응하여 영상을 표시한다. 표시패널(150)에는 영상을 표시하기 위해 자체적으로 빛을 발광하거나 외부의 빛을 제어하는 서브 픽셀들(SP)이 포함된다.
도 2에 도시된 바와 같이, 하나의 서브 픽셀에는 게이트라인(GL1)과 데이터라인(DL1)에 연결(또는 교차부에 형성된)된 스위칭 박막 트랜지스터(SW)와 스위칭 박막 트랜지스터(SW)를 통해 공급된 데이터신호(DATA)에 대응하여 동작하는 픽셀회로(PC)가 포함된다. 서브 픽셀들(SP)은 픽셀회로(PC)의 구성에 따라 액정소자를 포함하는 액정표시패널로 구성되거나 유기발광소자를 포함하는 유기발광표시패널로 구성된다.
표시패널(150)이 액정표시패널로 구성된 경우, 이는 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 모드 또는 ECB(Electrically Controlled Birefringence) 모드로 구현된다. 표시패널(150)이 유기발광표시패널로 구성된 경우, 이는 전면발광(Top-Emission) 방식, 배면발광(Bottom-Emission) 방식 또는 양면발광(Dual-Emission) 방식으로 구현된다.
도 1 및 도 3에 도시된 바와 같이, 타이밍 제어부(120)와 데이터 구동부(140)는 EPI 인터페이서(IF)를 통해 연결된다. 타이밍 제어부(120)는 영상 공급부(110)로부터 공급되는 외부 타이밍 제어신호와 내부에 존재하는 타이밍 제어신호에 기초하여 게이트 타이밍 제어신호(GDC)와 데이터 타이밍 제어신호(DDC) 등을 생성한다.
타이밍 제어부(120)는 데이터처리 회로(21)에 공급된 데이터신호(DATA)와 클록 발생회로(22)에 공급된 클록신호(CLK)를 기반으로 데이터 구동부(140)와 게이트 구동부(130)의 동작 타이밍에 맞게 데이터신호(DATA) 등을 재배열한다.
타이밍 제어부(120)는 재배열된 데이터신호(DATA) 등을 EPI 인터페이스 방식으로 전송하기 위해 데이터신호(DATA)의 사이마다 클록신호(CLK)를 부가하여 차신호쌍으로 변환한다. 타이밍 제어부(120)는 변환된 차신호쌍을 EPI 송신버퍼(24)를 통해 데이터 구동부에 전송한다.
데이터 구동부(140)는 EPI 수신버퍼(25)를 통해 타이밍 제어부(120)로부터 송신된 차신호쌍을 수신한다. 데이터 구동부(130)는 복원회로(26)를 이용하여 수신된 차신호쌍으로 내부 클록신호(CLK)를 복원함과 더불어 샘플링 회로(27)를 이용하여 데이터신호(DATA)를 비트별로 샘플링한다.
도 1 내지 도 6에 도시된 바와 같이, 타이밍 제어부(120)는 제1단계(Phase-Ⅰ) 기간 동안 일정한 주파수의 클럭 트레이닝 패턴신호 신호(또는 Preamble signal)를 데이터 구동부(140)에 전송한다.
그리고 마지막 데이터 구동부(140; SIC#4)와 연결된 피드백 신호라인을 통해 로직 하이 레벨의 락 신호(LOCK)가 입력되면 제2단계(Phase-Ⅱ)의 신호 전송을 이행한다. 이때, 데이터 구동부(140)의 소스 드라이브 IC들(SIC#1~SIC#4)은 캐리 신호(C1 ~ C3)를 통해 다음 순번에 위치하는 소스 드라이브 IC에게 락 신호(LOCK)를 순차적으로 전달한다.
락 신호(LOCK)는 데이터 구동부(140)의 내부 클록 위상과 주파수가 고정되면 출력의 안정 상태를 지시하기 위해 로직 하이 레벨로 생성되고, 반대로 내부 클록 위상과 주파수가 비고정(상이 하면)되면, 출력의 비안정 상태(비정상 상태)를 지시하기 위해 로직 로우 레벨로 생성된다.
타이밍 제어부(120)는 제2단계(Phase-Ⅱ) 기간 동안 콘트롤 데이터(Control Data)를 데이터 구동부(140)에 전송하고, 락 신호(LOCK)가 로직 하이 레벨을 유지하면, 제3단계(Phase-Ⅲ)의 신호 전송을 이행하여 직렬화 된 데이터신호(DATA)를 데이터 구동부(140)에 전송한다.
타이밍 제어부(120)는 제2단계(Phase-Ⅱ) 또는 제3단계(Phase-Ⅲ) 기간 동안 피드백 신호라인을 통해 미리 정해진 소정 시간보다 길게 로직 로우 레벨 신호가 입력되면 그 신호를 로직 로우 레벨의 락 신호(LOCK)로 판단한다.
타이밍 제어부(120)는 피드백 신호라인을 통해 입력되는 로직 로우 레벨 신호가 정상 동작 상태의 로직 로우 레벨의 락 신호(LOCK)로 판단되면 제1단계(Phase-Ⅰ)를 이행하여 클럭 트레이닝 패턴 신호를 데이터 구동부(140)에 전송하고 클럭 트레이닝을 재개한다.
반면, 타이밍 제어부(120)는 제2단계(Phase-Ⅱ) 또는 제3단계(Phase-Ⅲ) 기간 동안 피드백 신호라인을 통해 로직 로우 레벨의 파형 신호가 소정 시간 이하로 짧게 입력되면, 그 신호를 글리치 파형 신호로 판단한다. 이 경우, 타이밍 제어부(120)는 글리치 파형을 무시하고-제1단계(Phase-Ⅰ)를 이행하지 않음-현재의 신호 전송 동작 상태를 유지한다.
도 4에서 "Tlock"은 클럭 트레이닝 패턴 신호가 데이터 구동부(140)에 입력되기 시작한 후부터 데이터 구동부(140)의 소스 드라이브 IC들(SIC#1~SIC#4)의 클럭 복원회로의 출력이 락킹되어 락 신호가 로직 하이 레벨(H)로 반전될 때까지의 시간을 의미한다. 이 시간(Tlock)은 최소 1 수평기간 이상의 시간이다. 1 수평기간은 표시패널의 1 수평라인에 배열된 서브 픽셀들에 데이터신호가 기입되는데 필요한 시간을 의미한다.
한편, 도 6과 같이 타이밍 제어부(110)와 마지막 데이터 구동부(140; SIC#4)에 연결된 락 피드백 신호라인을 통해 타이밍 제어부(110)에 락 신호(LOCK)를 피드백하는 방식은 외부 입력 클록이 정상 범위임에도 주파수 가변 시 락 신호(Lock)가 오동작을 발생할 가능성이 존재하고 있다.
이하, 본 발명의 일 실시예에 따라 타이밍 제어부(110)와 데이터 구동부(140) 간의 EPI 인터페이스 사용시 오동작 발생 가능성을 개선할 수 있는 장치에 대해 설명한다.
도 7은 본 발명의 일 실시예에 따른 타이밍 제어부와 데이터 구동부의 주요 구성을 나타낸 블록도이고, 도 8은 타이밍 제어부의 내부로 전달된 신호의 변화에 따른 락 아웃신호의 출력의 변화를 보여주는 상태도이며, 도 9는 본 발명의 일 실시예에 따른 EPI 인터페이스에 대한 이해를 돕기 위한 장치의 구성 예시도이고, 도 10은 본 발명의 일 실시예에 따른 타이밍 제어부와 데이터 구동부 간의 장치 구성 예시도이다.
도 4 및 도 7에 도시된 바와 같이, 타이밍 제어부(120)에는 제어 회로부(126), 락 신호 판단부(122) 및 신호 검출부(124)가 포함된다. 기타 본 발명의 주요 구성과 무관한 구성은 생략한다.
제어 회로부(126)는 데이터처리 회로, 클록 발생회로, EPI 송신버퍼 등을 포함한다. 제어 회로부(126)는 영상 공급부(110)로부터 공급된 데이터신호와 클록신호 등을 기반으로 데이터 구동부(140)와 게이트 구동부의 동작 타이밍에 맞게 데이터신호 등을 재배열한다.
제어 회로부(126)는 재배열된 데이터신호 등을 EPI 인터페이스 방식으로 전송하기 위해 데이터신호의 사이마다 클록신호를 부가하여 차신호쌍으로 변환한다. 제어 회로부(126)는 변환된 차신호쌍을 EPI 인터페이스(EPI IF)를 통해 데이터 구동부(140)에 전송한다.
락 신호 판단부(122)는 마지막 데이터 구동부와 연결된 피드백 신호라인을 통해 락 신호를 전달받고 락 신호의 로직 상태에 대응하여 제어 회로부(126)가 신호 전송을 이행할 수 있도록 제어 회로부(126)와 연동한다. 한편, 락 신호 판단부(122)는 해당 구성 및 기능에 대한 이해를 돕기 위해 별도로 표시한 것일 뿐, 이는 제어 회로부(126)와 통합될 수 있다.
로직 로우 레벨의 락 신호가 전달된 경우(또는 언락된 경우), 락 신호 판단부(122)는 제어 회로부(126)와 연동하여 제1단계(Phase-Ⅰ) 기간 동안 일정한 주파수의 클럭 트레이닝 패턴신호 신호(또는 Preamble signal)가 출력되도록 동작(클럭 트레이닝 모드로 전환)한다. 데이터 구동부는 입력 클록의 지터(Jitter) 범위를 고려하여 내부 판정 기준에서 특정 위상 에러(Phase Error) 발생 시 락 신호(Lock)를 언락 신호(Unlock)로 변경한다.
로직 하이 레벨의 락 신호가 전달된 경우(또는 락된 경우), 락 신호 판단부(122)는 제어 회로부(126)와 연동하여 제2단계(Phase-Ⅱ) 및 제3단계(Phase-Ⅲ) 기간 동안 콘트롤 데이터(Control Data)를 비롯한 직렬화 된 데이터신호(DATA)가 출력되도록 동작(데이터 전송 모드로 전환)한다.
신호 검출부(124)는 내부의 신호들(카운터의 출력) 또는 외부로부터 공급되는 신호들(외부 입력 클록) 등을 비교 분석(두 신호를 앤드(AND) 연산)하고 입력되는 신호가 없는 경우 신호가 없다는 뜻을 가진 무신호검출신호(No Signal Detection; NSD)를 출력한다. 예컨대, 무신호검출신호(NSD)는 무신호인 경우 로직 로우로 설정되고 유신호인 경우 로직 하이로 설정된다.
신호 검출부(124)는 데이터 구동부(140)에 무신호검출신호(NSD)를 공급한다. 신호 검출부(124)로부터 출력되는 무신호검출신호(NSD)는 별도의 신호라인을 통해 데이터 구동부(140)에 공급되거나 EPI 인터페이스(EPI IF)를 통해 데이터 구동부(140)에 공급될 수 있다.
데이터 구동부(140)에는 위상검출 회로부(145) 등이 포함된다. 기타 본 발명의 주요 구성과 무관한 구성은 생략한다. 위상검출 회로부(145)는 무신호검출신호(NSD)와 내부의 락 신호를 비교 분석(두 신호를 오아(OR) 연산)하고 연산 결과에 따른 신호의 로직 상태에 대응되는 락 아웃신호를 출력한다.
도 4, 도 7 및 도 8에 도시된 바와 같이, 위상 검출 회로부(145)는 무신호검출신호(NSD)와 락 신호(LOCK)가 로직 하이(H)의 로직 상태이면 로직 하이(H)에 해당하는 락 아웃신호(LOS)를 출력한다. 위상 검출 회로부(145)는 무신호검출신호(NSD)와 락 신호(LOCK)가 로직 로우(L)의 로직 상태이면 로직 로우(L)에 해당하는 락 아웃신호(LOS)를 출력한다.
위상 검출 회로부(145)는 무신호검출신호(NSD)가 로직 하이(H)의 로직 상태이고 락 신호(LOCK)가 로직 로우(L)의 로직 상태이면 로직 하이(H)에 해당하는 락 아웃신호(LOS)를 출력한다. 위상 검출 회로부(145)는 무신호검출신호(NSD)가 로직 로우(L)의 로직 상태이고 락 신호(LOCK)가 로직 하이(H)의 로직 상태이면 로직 하이(H)에 해당하는 락 아웃신호(LOS)를 출력한다.
이상, 신호의 구분 별 위상 검출 회로부(145)의 출력의 변화를 통해 알 수 있듯이, 데이터 구동부(140)는 타이밍 제어부(120)가 불특정한 상태(또는 언락)가 되기 전까지 항상 로직 하이(H)에 해당하는 락 아웃신호(LOS)를 소스 드라이브 IC들에게 전달할 수 있게 된다. 즉, 타이밍 제어부(120)가 불특정한 상태(또는 언락)가 아닌 경우 데이터 구동부(140)의 락 신호는 항상 로직 하이(H) 상태(정상 클록 입력 상태)가 된다.
이하, 무신호검출신호(NSD)가 로직 하이(H)의 로직 상태이고, 락 신호(LOCK)가 로직 로우(L)의 로직 상태일 경우를 일례로 락 아웃신호(LOS)와 락 신호(LOCK)의 전달 과정을 설명한다.
도 7, 도 8 및 도 9에 도시된 바와 같이, 데이터 구동부(140)의 소스 드라이브 IC들(SIC#1~SIC#4)은 전원 공급부로부터 출력된 제1전원전압(VCC)을 공급받고, 클록 트레이닝을 통해 락 신호(LOCK)에 대한 로직 상태를 결정하게 된다.
그리고 데이터 구동부(140)의 소스 드라이브 IC들(SIC#1~SIC#4)은 타이밍 제어부(120)로부터 출력된 무신호검출신호(NSD)와 락 신호(LOCK)의 로직 상태에 대응하여 락 아웃신호(LOS)에 대한 로직 상태를 결정하게 된다.
예컨대, 무신호검출신호(NSD)는 로직 하이(H)의 로직 상태이고, 락 신호(LOCK)는 로직 로우(L)의 로직 상태로 정의된다. 이 경우, 데이터 구동부(140)의 제1소스 드라이브 IC(SIC#1)는 무신호검출신호(NSD)와 락 신호(LOCK)를 비교 분석한 결과를 기반으로 로직 하이(H)의 락 아웃신호(LOS)를 출력한다. 로직 하이(H)의 락 아웃신호(LOS)는 락 신호가 전달되는 제1캐리 신호라인을 통해 전달되거나 별도의 신호라인을 통해 다음 단에 위치하는 제2소스 드라이브 IC(SIC#2)에 전달될 수 있다.
이와 같은 형태로, 데이터 구동부(140)의 소스 드라이브 IC들(SIC#1~SIC#4)은 무신호검출신호(NSD)와 락 신호(LOCK)를 비교 분석한 결과를 기반으로 다음 순번에 위치하는 소스 드라이브 IC에게 로직 하이(H)의 락 아웃신호(LOS)를 순차적으로 전달하게 된다.
그리고 로직 하이(H)의 락 아웃신호(LOS)를 전달받은 마지막 데이터 구동부(140; SIC#4)는 피드백 신호라인을 통해 로직 하이(H)의 락 신호(LOCK)를 타이밍 제어부(120)에 전달한다.
이하, 타이밍 제어부와 데이터 구동부 간의 장치 구성에 대한 예를 도시 및 설명한다. 그러나, 이는 참고를 위한 하나의 예시일 뿐 본 발명은 이에 한정되지 않는다.
도 10에 도시된 바와 같이, 타이밍 제어부(120)는 제어 보드부(C-PCB) 상에 위치한다. 제어 보드부(C-PCB)는 인쇄회로기판 등으로 구성된다. 제어 보드부(C-PCB)에는 영상 공급부와 전기적으로 연결되는 제1패드부(PAD1)와 더불어 소스 보드부(S-PCB1, S-PCB2)와 전기적으로 연결되는 제2 및 제3패드부(PAD2, PAD3)가 위치한다. 제어 보드부(C-PCB)와 소스 보드부(S-PCB1, S-PCB2)는 제1 및 제2연결부(F1 ~ F2)에 의해 전기적으로 연결된다. 제1 및 제2연결부(F1 ~ F2)는 연성필름 등으로 구성된다.
데이터 구동부의 소스 드라이브 IC들(SIC#1~SIC#6)은 제1 내지 제6소스 실장부(FPCB1 ~ FPCB6)에 각각 하나씩 구분되어 위치한다. 제1 내지 제6소스 실장부(FPCB1 ~ FPCB6)는 연성필름 등으로 구성된다. 제1 내지 제6소스 실장부(FPCB1 ~ FPCB6)는 표시패널과 전기적으로 연결된다.
무신호검출신호를 전달하는 신호라인(NSDL)은 타이밍 제어부(120)와 데이터 구동부의 소스 드라이브 IC들(SIC#1~SIC#6)의 사이에 배선된다. 신호라인(NSDL)은 제어 보드부(C-PCB)에서부터 출발하여 제1 및 제2연결부(F1 ~ F2), 소스 보드부(S-PCB1, S-PCB2)를 거쳐 데이터 구동부의 모든 소스 드라이브 IC들(SIC#1~SIC#6)에 연결되도록 배선된다.
락 신호나 락 아웃신호를 전달하는 캐리 신호라인들(C1L ~ C4L)은 데이터 구동부의 소스 드라이브 IC들(SIC#1~SIC#6)의 사이에 배선된다. 캐리 신호라인들(C1L ~ C4L)은 자신의 소스 실장부에서부터 출발하여 소스 보드부(S-PCB1, S-PCB2)를 거쳐 이웃하는 소스 드라이브 IC에 연결되도록 배선된다.
이하, 본 발명의 일 실시예에 따라 타이밍 제어부(110)와 데이터 구동부(140) 간의 EPI 인터페이스 사용시 오동작 발생 가능성을 개선할 수 있는 방법에 대해 설명한다.
도 11은 종래 EPI 인터페이스의 락 신호 처리 방법을 보여주는 흐름도이고, 도 12는 본 발명의 일 실시예에 따른 EPI 인터페이스의 락 신호 처리 방법을 보여주는 흐름도이다.
[종래 EPI 인터페이스의 락 신호 처리 방법]
도 11에 도시된 바와 같이, 전원 공급부로부터 전원이 출력되면(S110; Power on) 데이터 구동부는 클록 트레이닝을 수행한다(S120; Clock Training). 데이터 구동부는 EPI 인터페이스 프로토콜에 대응하여 지연락루프(Delay Locked loop, 이하 "DLL"이라 함) 클록신호 등을 생성한다(S130; DLL clk follows EPI). 데이터 구동부는 자체적으로 락 신호를 생성하고 이를 타이밍 제어부에 전달한다(S140; LOCK).
타이밍 제어부는 데이터 구동부와 EPI 인터페이스가 정상적으로 체결되었으므로 영상을 표시하기 위해 데이터 구동부와 더불어 게이트 구동부 및 표시패널을 구동한다(S150; Normal Display).
데이터 구동부는 지속적으로 신호의 위상 체크를 수행한다(S160; Phase check). 이때, 데이터 구동부는 입력 신호의 위상이 정상 범위에 해당하면(Yes), 락 신호에 대한 로직 하이를 유지하지만(Lock Keep HI), 정상 범위에 해당하지 않으면(No), 언락을 하도록 락 신호를 로직 로우로 떨어뜨린다(S170; UNLOCK).
[본 발명의 일 실시예에 따른 EPI 인터페이스의 락 신호 처리 방법]
도 12에 도시된 바와 같이, 전원 공급부로부터 전원이 출력되면(S110; Power on) 데이터 구동부는 클록 트레이닝을 수행한다(S120; Clock Training). 데이터 구동부는 EPI 인터페이스 프로토콜에 대응하여 지연락루프(Delay Locked loop, 이하 "DLL"이라 함) 클록신호 등을 생성한다(S130; DLL clk follows EPI). 데이터 구동부는 자체적으로 락 신호를 생성하고 이를 타이밍 제어부에 전달한다(S140; LOCK).
타이밍 제어부는 데이터 구동부와 EPI 인터페이스가 정상적으로 체결되었으므로 영상을 표시하기 위해 데이터 구동부와 더불어 게이트 구동부 및 표시패널을 구동한다(S150; Normal Display).
데이터 구동부는 지속적으로 내부에서 생성된 락 신호와 타이밍 제어부로부터 출력된 무신호검출신호를 이용하여 신호의 위상 체크를 수행한다(S160; D-IC Lock AND T-con NSD Lock). 이때, 데이터 구동부는 입력 신호의 위상이 정상 범위에 해당하면(Yes(1)), 락 신호에 대한 로직 하이를 유지하지만(Lock Keep HI), 정상 범위에 해당하지 않으면(No(0)), 언락을 하도록 락 신호를 로직 로우로 떨어뜨린다(S170; UNLOCK).
한편, 데이터 구동부는 신호의 위상 체크를 수행하는 구간(S160; D-IC Lock AND T-con NSD Lock) 동안 자신의 락 신호와 무신호검출신호가 모두 로직 로우가 되지 않는 이상 락 신호에 대한 로직 하이를 유지(락 유지)한다. 달리 설명하면, 데이터 구동부는 락 신호와 무신호검출신호 중 하나가 정상이면 락 아웃신호도 정상적으로 유지한다.
이상과 같이 타이밍 제어부로부터 별도의 신호를 공급받고 이를 기반으로 락 신호에 대한 상태를 결정하면, 외부 입력 클록이 정상 범위임에도 주파수 가변시 데이터 구동부의 자체 판정으로 인하여 언락(Unlock) 처리되는 오동작의 발생 가능성을 제거 또는 방지할 수 있다.
또한, 이상과 같이 타이밍 제어부로부터 별도의 신호를 공급받고 이를 기반으로 락 신호에 대한 상태를 결정하면, 업체별 데이터 구동부의 스펙 차이[위상 에러(Phase Error) 판단이 상이]에 따른 불량(또는 오류)의 발생 가능성을 제거 또는 방지할 수 있다.
이상 본 발명은 주파수 가변시 데이터 구동부의 자체 판정으로 인하여 언락 처리되는 오동작의 발생 가능성을 제거 또는 방지할 수 있는 효과가 있다. 또한, 본 발명은 업체별 데이터 구동부의 스펙 차이[위상 에러 판단이 상이]에 따른 불량(또는 오류)의 발생 가능성을 제거 또는 방지할 수 있는 효과가 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110: 영상 공급부 120: 타이밍 제어부
130: 게이트 구동부 140: 데이터 구동부
150: 표시패널 180: 전원 공급부
126: 제어 회로부 122: 락 신호 판단부
124: 신호 검출부 145: 위상검출 회로부

Claims (8)

  1. 영상을 표시하는 표시패널;
    상기 표시패널에 데이터신호를 공급하는 데이터 구동부; 및
    상기 데이터 구동부를 제어하는 타이밍 제어부를 포함하고,
    상기 데이터 구동부는 내부에서 자체적으로 생성된 락 신호와 상기 타이밍 제어부로부터 전달된 검출신호를 기반으로 출력의 안정 상태를 지시하는 락 아웃신호를 출력하는 표시장치.
  2. 제1항에 있어서,
    상기 데이터 구동부는
    상기 락 신호와 상기 검출신호 중 하나가 정상이면 상기 락 아웃신호를 정상적으로 유지하는 것을 특징으로 하는 표시장치.
  3. 제1항에 있어서,
    상기 데이터 구동부는
    상기 락 신호와 상기 검출신호 중 하나가 로직 하이이면 상기 락 아웃신호도 로직 하이로 출력하는 것을 특징으로 하는 표시장치.
  4. 제1항에 있어서,
    상기 타이밍 제어부는
    상기 데이터 구동부에 포함된 모든 소스 드라이브 IC들에게 상기 검출신호를 공급하는 것을 특징으로 하는 표시장치.
  5. 제1항에 있어서,
    상기 데이터 구동부는
    상기 락 신호와 상기 검출신호를 오아(OR) 연산하고 연산 결과에 따른 신호의 로직 상태에 대응하여 상기 락 아웃신호를 출력하는 것을 특징으로 하는 표시장치.
  6. 데이터 구동부를 구동하여 클록 트레이닝을 수행하고 클록신호와 락 신호를 생성하고, 상기 데이터 구동부와 타이밍 제어부 간의 신호 전송을 수행하는 단계; 및
    상기 데이터 구동부의 내부에서 생성된 상기 락 신호와 상기 타이밍 제어부로부터 전달된 검출신호를 기반으로 신호의 위상 체크를 수행하는 단계를 포함하고,
    상기 위상 체크를 수행하는 단계에서,
    상기 데이터 구동부는 상기 락 신호와 상기 검출신호를 기반으로 출력의 안정 상태를 지시하는 락 아웃신호를 출력하는 표시장치의 구동방법.
  7. 제6항에 있어서,
    상기 위상 체크를 수행하는 단계에서,
    상기 데이터 구동부는 상기 락 신호와 상기 검출신호 중 하나가 정상이면 상기 락 아웃신호를 정상적으로 유지하는 것을 특징으로 하는 표시장치의 구동방법.
  8. 제6항에 있어서,
    상기 위상 체크를 수행하는 단계에서,
    상기 데이터 구동부는 상기 락 신호와 상기 검출신호 중 하나가 로직 하이이면 상기 락 아웃신호도 로직 하이로 출력하는 것을 특징으로 하는 표시장치의 구동방법.
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