KR20110056382A - 자기 메모리 소자 및 그것을 이용하는 기억 장치 - Google Patents

자기 메모리 소자 및 그것을 이용하는 기억 장치 Download PDF

Info

Publication number
KR20110056382A
KR20110056382A KR1020117005673A KR20117005673A KR20110056382A KR 20110056382 A KR20110056382 A KR 20110056382A KR 1020117005673 A KR1020117005673 A KR 1020117005673A KR 20117005673 A KR20117005673 A KR 20117005673A KR 20110056382 A KR20110056382 A KR 20110056382A
Authority
KR
South Korea
Prior art keywords
magnetic layer
magnetic
layer
film
magnetization
Prior art date
Application number
KR1020117005673A
Other languages
English (en)
Other versions
KR101607356B1 (ko
Inventor
미치야 야마다
야스시 오기모토
Original Assignee
후지 덴키 홀딩스 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지 덴키 홀딩스 가부시키가이샤 filed Critical 후지 덴키 홀딩스 가부시키가이샤
Publication of KR20110056382A publication Critical patent/KR20110056382A/ko
Application granted granted Critical
Publication of KR101607356B1 publication Critical patent/KR101607356B1/ko

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y25/00—Nanomagnetism, e.g. magnetoimpedance, anisotropic magnetoresistance, giant magnetoresistance or tunneling magnetoresistance
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F10/324—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer
    • H01F10/3254—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer the spacer being semiconducting or insulating, e.g. for spin tunnel junction [STJ]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F10/324—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer
    • H01F10/3286—Spin-exchange coupled multilayers having at least one layer with perpendicular magnetic anisotropy
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Power Engineering (AREA)
  • Nanotechnology (AREA)
  • Manufacturing & Machinery (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

본 발명의 목적은 자기 메모리 소자를 미세화하더라도 자화의 열안정성을 확보하는 것이다. 자기 메모리 소자는 제1 자성층(22), 그 제1 자성층(22) 위에 형성된 절연층, 그 절연층(21) 위에 형성된 제2 자성층(20)을 포함한다. 제1 자성층(22)과 제2 자성층(20) 중 적어도 하나는, 제1 자성층(22) 또는 제2 자성층(20)의 자화 용이축 방향으로 연장되도록 왜곡 변형되거나 또는 제1 자성층 및 제2 자성층 중 적어도 하나의 면내에 어느 한쪽 방향으로 압축 응력(101)이 잔류한다.

Description

자기 메모리 소자 및 그것을 이용하는 기억 장치{MAGNETIC MEMORY ELEMENT AND STORAGE DEVICE USING SAME}
본 발명은, 자기 저항 효과를 이용하는 자기 메모리 소자 및 그것을 이용하는 기억 장치에 관한 것으로, 보다 상세하게는, 성막된 자성층에 발생되는 응력 또는 왜곡을 이용하는 자기 메모리 소자 및 기억 장치에 관한 것이다.
최근, 자기 메모리 소자를 이용하는 비휘발성 기억 장치(MRAM: Magnetoresistive Random Access Memory)가 개발되고 있다. 예를 들어, 종래 기술의 일례로서, 도 1에 나타낸 자기 메모리 소자가 제공된다. 도 1은 자기 메모리 소자(100)를 포함하는 기억 장치(10)의 자기 메모리 소자를 포함하는 부분을 도시하는 확대 단면도이다. 자기 메모리 소자(100)는, 자기 터널 접합(MTJ)부(13)를 포함하며, 이 MTJ부(13)를 하부 전극(14)과 상부 전극(12) 사이에 개재한다. MTJ부(13)는 하부 전극(14)상에, 고정층(22), 절연층(21), 기록층(20)의 순서로 적층된 구조를 갖는다. 고정층(22) 및 기록층(20)은 강자성 재료로 제조된다. 하부 전극(14)은, 기판(15)에 제공되는 드레인 영역(24)에 접속되며, 소스 영역(25)은 또한 기판에 드레인 영역(24)으로부터 미리 정해진 거리로 제공된다. 드레인 영역(24)과 소스 영역(25)의 위에는 이들과 절연되도록 게이트선(16)이 형성된다. 이러한 방식으로, 드레인 영역(24), 소스 영역(25) 및 게이트선(16)의 단자를 가지는 MOSFET(금속 산화물 반도체 전계 효과 트랜지스터)를 형성한다. 또한, 소스 영역(25) 위에는, 컨택트부(17)와 워드선(18)이 이 순서로 적층되어 있다. 상부 전극(12)은, 비트선(11)에 접속되어 있다. 워드선(18)과 비트선(11)은 층간 절연막(23)에 의해 서로 절연되며, 제어 회로(도시되지 않음)에 접속되어 있다. 기억 장치(10)는, 자기 메모리 소자(100)를 선택하여, 그 자기 메모리 소자(100)에 기억된 정보를 판독하고, 정보를 자기 메모리 소자(100)에 기록한다.
다음에, 자기 메모리 소자(100)의 데이터 판독 동작의 원리를 설명한다. 우선, 기록층(20)과 고정층(22) 사이에는 절연층(21)이 제공되며, 이 절연층(21)은 3 nm 이하의 얇은 두께를 가진다. 따라서, 외부 전압이 인가되면, 절연층(21)을 통하여 기록층(20)으로부터 고정층(22)으로 전류(터널(tunnel) 전류)가 소량 흐른다. 또한, 기록층(20)과 고정층(22)은 강자성체이므로, 이들은 자발 자화(이하, 단순히“자화”로 지칭됨)를 가지며, 터널 전류는 기록층(20)과 고정층(22)의 자화 방향의 조합(자화 배치)에 의해서 증감한다. 즉, 기록층(20)의 자화(102A)의 방향이 고정층(22)의 자화(102B)의 방향과 동일(평행)한 경우, 절연층(21)을 통과하는 터널 전류가 증가한다. 한편, 기록층(20)의 자화(102A)의 방향이 고정층(22)의 자화(102B)의 방향과 반대(반평행)인 경우, 터널 전류는 감소한다. 이 특성은 터널 자기 저항 효과로서 지칭되며, 비특허문헌 1에 상세히 기술되어 있다.
이 특성을 이용하여, 터널 전류의 크기에 기초하여, 기록층(20)과 고정층(22)의 자화 방향이 서로 동일한지, 또는 기록층(20)과 고정층(22)의 자화 방향이 서로 반대인지를 판정하며, 동일한 경우를“0”으로서 정의하고, 반대인 경우를“1”로 정의한다. 즉, 고정층(20)의 자화(102B)의 방향이 고정되어 있는 경우, 자화 방향으로서 기록층(20)에 기억된 정보를 판독할 수 있다. 기록층(20)과 고정층(22)의 자화 방향은 전류와 같은 에너지가 공급되지 않더라도 유지된다. 따라서, 도 1에 도시된 자기 메모리 소자(100)를 집적화하는 경우, 전원이 오프(off)되는 경우에도 데이터를 유지하는 비휘발성의 기억 장치(메모리)를 실현할 수 있다.
다음으로, 데이터 기록 동작의 원리를 설명한다. 종래 기술에서는, 데이터를 기록하기 위하여, 전류로 인해 기록층(20)의 부근에 자계를 발생시켜, 그 자계에 의해서 기록층(20)의 자화 방향을 변경하는 방법을 사용하고 있었다. 그러나, 이 방법에서는, 소자의 크기가 감소됨에 따라서, 기록 자계에 필요한 전류량이 증가한다. 이와 같이, 소자의 크기의 감소에 따라서 전류값이 증가하므로, 자기 메모리 소자의 크기를 감소시키는 것 즉, 기록 밀도를 증가시키는 것이 어렵게 된다. 따라서, 최근, 고정층(22)으로부터 기록층(20)으로 스핀 편극된 전류를 흐르게 함으로써 기록층(20)의 자화 방향을 제어하는 방법이 사용되고 있다. 이 방법은 STT(Spin Torque Transfer)방법으로 지칭되며, 비특허문헌 1에 상세히 기술되어 있다. STT 방법에서는, 기록을 위한 스핀 편극 전류가 소자의 크기가 감소함에 따라 감소된다. 따라서, 기록 밀도를 증가시키는 것이 용이하다.
수직 자화막 및 STT 방법을 이용함으로써 기가비트 클래스의 자기 메모리 장치를 개발하고 있다. 도 1에 나타낸 자기 메모리 소자는 특허문헌 1에 개시되는 자기 메모리 소자와 동일한 동작을 가진다.
미국 공개 특허 출원 제2007/297220호
Inomata Koichiro,"비휘발성 자기 메모리 MRAM", Kogyo Chosakai Publishing Co., Ltd., November 2005
그러나, 자기 메모리 소자를 집적화하여 MRAM을 제조하고자 하면, 기록 자화의 열안정성이 손상된다고 하는 문제가 있었다.
일반적으로, 강자성층의 자화의 열안정성의 지표가 되는 인자로서 KuV/kBT가 이용된다(여기서, V는 자성체층의 체적, kB는 볼츠만 상수, T는 온도임). 이 관계로부터, 강자성층의 형상이 주어지면, 열 안정성은, 자기 이방성 에너지(Ku)와 온도(T)에 의해서만 결정된다. 전술한 바와 같이, 자기 이방성 에너지는 자성층의 내부 응력에 따라 변화되므로, 자기 메모리 소자의 기록 자화의 열안정성은 기록층(20)의 내부 응력에 의존하여 변화한다. 자기 메모리 소자를 집적화하여 MRAM으로서 이용하기 위해서는, 열안정성 인자(thermal stability factor) KuV/kBT의 값을 60 이상으로 설정해야 한다. 즉, MRAM을 제조하기 위해서는, 각 소자 내의 자성층에서의 자화의 열안정성을 증가시킬 필요가 있다. 이 열안정성을 증가시키기 위하여, 자기 이방성 에너지(Ku)를 증가시켜야 한다.
자기 메모리 소자를 집적화하여 MRAM을 제조하는 경우에는, 반도체 집적 회로의 제조 프로세스를 이용한다. 그러나, 이 경우에는, 약 100 MPa의 응력이 소자 내에 잔류한다. 본 발명자는, 열안정성이 잔류 응력으로 인해 감소된다고 생각한다. 즉, 반도체 제조 프로세스에 의해 자성층에 내부 응력(σ)이 발생되는 경우, 자기 탄성 에너지는 관계 Hel= -(3/2)λσ에 따라서 변화된다(여기서, λ는 자성체에 의해 결정되는 자왜(磁歪) 상수이며, 이 자왜 상수의 전형적인 값은, 희토류-천이 금속 합금에서는 약 100 ppm 내지 1000 ppm의 범위를 가짐). 자기 탄성 에너지는 자기 이방성 에너지(Ku)의 일부이다. 따라서, 반도체 제조 프로세스에 의해 내부 응력(σ)이 발생되는 경우, 자기 메모리 소자의 자성체의 자기 이방성 에너지(Ku)가 변화된다. 그 결과, 열안정성 인자가 자기 이방성 에너지(Ku)의 변화에 의해 영향받는다.
다음으로, 자기 메모리 소자를 집적화하여 MRAM을 제조할 때의 잔류 응력의 영향을 상세히 추정한다. 예를 들어, CMOS 프로세스에서, MRAM을 제조하기 위한 반도체 제조 프로세스에 있어서 각 소자 내에 발생되어 잔류하는 응력의 양은 약 수백 MPa이다. 자성을 이용하지 않는 디바이스에서, 수백 MPa의 잔류 응력은 거의 문제를 야기하지 않는다. 이와 반대로, MRAM에 있어서, 자왜 상수가 1000 ppm이고, 응력이 100 MPa인 경우를 고려하면, 응력의 영향에 의한 자기 탄성 에너지는, 약 105 J/m3(= 106 erg/cm3)이다. 예를 들어, 수직 자기 기록에 사용되는 CoCrPt계 합금에서, 자기 결정 이방성 에너지는 약 105 J/m3 내지 106 J/m3 (= 106 erg/cm3 내지 107 erg/cm3)이다. 즉, 자기 탄성 에너지는, 자기 결정 이방성 에너지와 동일한 정도의 크기를 가진다. 이와 같이, MRAM의 내부 응력의 영향은, 자화의 안정성과 밀접하게 관련되어 있다. 잔류 응력이 자기 이방성 에너지의 총합에 큰 영향을 가지므로, MRAM의 제조 동안에, 반도체 제조 프로세스에 의해 발생되는 잔류 응력을 적절히 고려할 필요가 있다.
특히, 도 2에 도시된 바와 같이, 잔류 응력(예를 들어, 응력(101))으로 인해 자성층이 왜곡 변형된다. 그 결과, 자기 이방성 에너지가 낮은 경우에, 열 변동으로 인해 수직 방향의 자화가 면내 방향으로 경사지게 되는 경향이 있다. 도 2는 원 형상을 갖는 자성층(20)을 나타내는 평면도 및 단면도이고, 잔류 응력이 인장 응력인 경우를 나타낸다. 이와 같이, 잔류 응력이 자화 방향을 수직 방향으로부터 면내 방향으로 경사지게 하도록 작용하는 경우에, 자화의 열안정성이 손상되고, MRAM에 대하여 필요한 열안정성을 얻는 것이 어렵다고 하는 문제가 있다.
본 발명자는 전술한 문제점들을 발견하고, 반도체 제조 프로세스에서의 자기 메모리 소자의 강자성층에 발생되는 응력 또는 왜곡을 적절하게 제어함으로써 자기 메모리 소자의 자화의 열안정성이 손상되는 것을 방지할 수 있고, 그 응력이나 왜곡을 자화의 열안정성을 향상시키는데 사용하여 본 발명을 달성하였다.
본 발명의 양태에 따르면, 자기 메모리 소자는 제1 자성층, 제1 자성층 상에 형성된 절연층, 절연층 상에 형성된 제2 자성층을 포함한다. 상기 제1 자성층 및 상기 제2 자성층 중 하나 이상은, 자성층의 자화 용이축 방향으로 연장되도록 왜곡 변형된다. 이 구조에 따르면, 제1 자성층과 제2 자성층에 있어서, 자기 이방성 에너지(Ku)가 증가하고, 기록층의 자화의 열안정성을 개선시킬 수 있다.
본 발명의 전술한 양태에 있어서, 자기 메모리 소자는, 제1 자성층의 하부에 제공되며, 제1 자성층의 열팽창 계수보다 큰 열팽창 계수를 가진 재료로 이루어진 하층 또는 기판을 더 포함할 수 있다. 상기 하층 또는 기판을 수축시켜 제1 자성층을 압축함으로써 압축 응력을 발생시킨다. 하층 또는 기판의 수축에 의해 제1 자성층을 압축하므로, 제1 자성층 내에 압축 응력이 발생한다. 압축 응력은 제2 자성층에서도 발생된다. 따라서, 압축 응력을 이용하여 제1 자성층 및 제2 자성층의 자화의 열안정성을 개선시킬 수 있다. 이 열안정성 개선의 효과는, 제1 자성층에서 현저하게 나타난다.
본 발명은 기억 장치로서 실행될 수 있다.
본 발명에 따르면, 반도체 제조 프로세스에 있어서 잔류 응력 또는 왜곡 변형을 자성층에 발생시켜, 그 발생된 응력 또는 왜곡을 그 자성층의 자화의 열안정성을 개선시키도록 적극적으로 이용함으로써, 자성층의 자화 방향이 경사지는 것을 방지하거나 또는 기록 자화의 열안정성을 개선시킬 수 있다.
도 1은 종래 기술에 따른 자기 메모리 소자의 구성의 일례를 나타내는 단면도이다.
도 2는 응력으로 인해 자화의 안정성이 감소되고 자화가 경사지게 되는 양태를 나타내는 개념도이다.
도 3은 면내(in-plane) 방향으로 자성층의 중심에 압축 응력이 인가되는 상태를 나타내는 도면이다.
도 4는 면내 방향의 1축 방향으로 응력이 자성층에 인가되는 상태를 나타내는 도면이다.
도 5는 본 발명의 제1 실시형태에 따른 자기 메모리 소자(실시예 1)의 구성을 나타내는 단면도이다.
도 6은 본 발명의 제2 실시형태에 따른 자기 메모리 소자(실시예 2)의 구성을 나타내는 단면도이다.
도 7은 본 발명의 제3 실시형태에 따른 자기 메모리 소자(실시예 3)의 구성을 나타내는 단면도이다.
도 8은 본 발명의 제4 실시형태에 따른 MRAM(실시예 4)의 구성을 나타내는 단면도이다.
도 9는 본 발명의 제3 실시형태에 따른 자기 메모리 소자 및 실시예 3의 구성을 나타내는 단면도이다.
도 10은 본 발명의 실시예 3에 따른 자기 메모리 소자의 제조 방법을 나타내는 도면이다.
도 11은 자기 이방성 에너지의 측정 방법을 나타내는 특성도이다.
이하, 본 발명의 예시적인 실시형태들을 첨부 도면들을 참조하여 설명한다.
본 발명의 양태에 있어서, 왜곡 변형을 적극적으로 이용하여 기록층의 자화의 열안정성이 저하되는 것을 방지하거나 또는 그 열안정성을 개선시킨다. 다음으로, 전술한 경우의 왜곡 변형의 작용을 설명한다. 도 3의 평면도와 정면도에 있어서 이점 쇄선에 의해 표시된 바와 같이 왜곡 변형이 없는 자성층이 존재하고, 이 자성층의 중심에 전(全)방향으로부터 균일하게 반경 방향의 응력이 인가된다고, 즉 중심대칭(centrosymmetric)인 응력이 인가된다고 가정한다. 그 결과, 도 3에 실선에 의해 표시된 바와 같이, 자성층은, 면내에서의 크기(반경 또는 직경)가 약간 감소되고, 두께가 약간 증가하도록 왜곡 변형된다. 도 3의 평면도에서의 화살표는 이 변형에 있어서의 주연부의 변위를 나타낸다. 본 발명에 있어서, 이 상태는, 면내방향으로 중심대칭인 압축 응력이 인가되는 상태로서 규정된다. 이와 같이, 면내(막면)방향으로 압축 응력이 인가되는 경우, 자성층은 면내방향으로 압축되어, 그 크기가 감소되고, 세로 방향(수직 방향)으로 연장된다. 따라서, 면내 방향으로 압축 응력이 인가되는 경우에, 수직 자화막은 자화 용이축 방향 즉, 막 두께 방향으로 연장되도록 왜곡 변형된다. 이러한 방식으로, 자화막의 자기 이방성 에너지를 증가시키고, 막에 수직한 방향으로 수직 자화의 열안정성을 개선시킬 수 있다. 이해를 쉽게 하기 위하여, 도면에서는 작은 변형을 확대하고 있다.
도 4는 왜곡 변형의 또 다른 양태를 나타낸다. 도 4는 자성층을 나타내는 평면도 및 정면도이다. 도 4에서는, 도 3과는 달리, 면내의 1방향에서 양측(평면도의 수직 방향)부터 압축 응력이 인가되며, 응력은, 중심이 아니라, 축에 대하여 대칭되도록 인가된다. 본 발명에서, 이 상태는, 압축 응력이 면내 방향의 1축 방향으로 인가되는 상태로서 규정된다. 면내 방향의 1축 방향으로 압축 응력이 인가되는 경우, 자성층은 평면도의 수직 방향으로 수축되도록 그리고 수평 방향으로 연장되도록 왜곡 변형된다. 또한, 자성층은 정면도의 세로 방향(수직 방향)으로 연장되도록 왜곡 변형된다. 따라서, 이 경우에, 제1 자성층은 면내 자화막이고, 연장된 방향(평면도의 수평 방향)이 자화 용이축과 일치되면, 자기 이방성 에너지가 증가한다. 제1 자성층이 수직 자화막인 경우에도, 제1 자성층은 수직 방향으로 연장되므로 자기 이방성 에너지가 증가한다. 따라서, 면내 방향의 1축 방향으로 압축 응력이 인가되는 경우, 자화층이 수평 자화막이거나 또는 수직 자화막인지에 상관없이, 자화 용이축 방향으로 연장되도록 자성층을 왜곡 변형시킬 수 있다. 그 결과, 자화층의 자화의 안정성을 개선시킬 수 있다.
본 발명의 바람직한 양태에 따르면, 제1 자성층 및 제2 자성층은 수직 자화막일 수 있으며, 상기 제1 자성층 및 상기 제2 자성층 중 적어도 어느 하나는, 막의 표면에 수직한 방향으로 연장되도록 왜곡 변형될 수 있다. 이 구성에 따르면, 제1 자성층 및 제2 자성층에서 발생된 응력을 이용하여, 수직 자화막에서의 기록 자화의 안정성을 개선시킬 수 있다.
본 발명의 또 다른 바람직한 양태에 따르면, 제1 자성층 및 제2 자성층은 면내 자화막일 수 있고, 상기 제1 자성층 및 제2 자성층 중 적어도 하나는, 자기층이 타원 또는 직사각형의 면내 형상을 가지며 길이 축 방향으로 연장되도록, 왜곡 변형될 수 있다. 이 구성에 따르면, 면내 자화막에 있어서, 자기 이방성 에너지를 증가시켜 기록 자화의 열안정성을 개선시킬 수 있다.
본 발명에 있어서, 자기 메모리 소자는 제1 자성층의 측면 및 제2 자성층의 측면과 접촉하며, 상기 제1 자성층의 측면과 제2 자성층의 측면을 다른 금속 재료로부터 절연시키는 층간 절연막을 더 포함할 수 있다. 상기 제1 자성층 및 제2 자성층 중 적어도 하나를 상기 층간 절연막에 의해서 측면으로부터 압축하여 왜곡 변형시킬 수 있다. 상기 층간 절연막은 상기 제1 자성층과 제2 자성층을 측면으로부터 압축하여, 상기 제1 자성층 및 제2 자성층의 면내 방향으로 압축 응력을 발생시킨다. 이러한 방식으로, 기록 자화의 열안정성을 개선시킬 수 있다.
본 발명에 있어서, 자기 메모리 소자는, 상기 제1 자성층의 하부에 제공되며, 상기 제1 자성층의 열팽창 계수보다 더 큰 열팽창 계수를 가진 재료로 이루어진 하층 또는 기판을 더 포함할 수 있다. 상기 하층 또는 기판을 수축시켜 제1 자성층을 압축함으로써, 상기 제1 자성층 또는 상기 제2 자성층 중 적어도 하나를 왜곡 변형시킬 수 있다. 즉, 제1 자성층은 하층 또는 기판의 수축에 의해 압축되므로, 제1 자성층 내에 압축 응력이 발생된다. 압축 응력은 제2 자성층에서도 발생된다. 따라서, 압축 응력을 이용하여 제1 자성층 및 제2 자성층의 자화의 열안정성을 개선시킬 수 있다. 열안정성 개선의 효과는, 제1 자성층에서 현저히 나타난다.
본 발명에 일 양태에 따르면, 자기 메모리 소자는, 제1 자성층, 그 제1 자성층 위에 형성된 절연층과, 그 절연층 위에 형성된 제2 자성층을 포함한다. 상기 제1 자성층과 상기 제2 자성층 중 적어도 하나의 면에서, 어느 한쪽 방향으로의 압축 응력이 잔류한다. 제1 자성층과 제2 자성층에 있어서, 자기 이방성 에너지(Ku)가 증가하여, 기록 자화의 열안정성을 개선시킬 수 있다. 면내의 어느 한쪽 방향으로 인가되는 압축 응력은, 면의 중심에 인가되는 압축 응력 또는 일축성(uniaxial) 압축 응력을 포함한다.
본 발명에 있어서, 자기 메모리 소자는, 제1 자성층의 측면 및 제2 자성층의 측면과 접촉하며, 상기 제1 자성층의 측면과 상기 제2 자성층의 측면을 다른 금속 재료로부터 절연시키는 층간 절연막을 더 포함할 수 있다. 층간 절연막은 상기 제1 자성층 또는 제2 자성층을 측면으로부터 압축하여 압축 응력을 발생시킨다. 이 구성에 따르면, 상기 층간 절연막은 제1 자성층과 제2 자성층을 측면으로부터 압축하여, 상기 제1 자성층과 제2 자성층 내에 압축 응력을 발생시킨다. 이러한 방식으로, 기록 자화의 열안정성을 개선시킬 수 있다.
본 발명의 어느 양태에 있어서, 상기 제1 자성층 또는 제2 자성층은, 희토류-천이 금속 합금으로 이루어진 단층막, 또는 희토류-천이 금속 합금의 스핀 편극막과의 다층 적층막일 수 있다. 이러한 구성에 따르면, 희토류-천이 금속 합금은 응력에 의한 자화의 열안정성의 변화가 크기 때문에, 제1 자성층 및 제2 자성층에 발생된 응력을 효율적으로 이용하여 기록 자화의 안정성을 개선시킬 수 있다. 희토류-천이 금속 합금은, Gd, Tb 또는 Dy 등의 희토류계 원소와 Fe 또는 Co 등의 천이 금속 원소를 성분으로서 포함한다. 또한, 스핀 편극막은, Fe, FeCo, FeCoB 막과 같이, Δ1 밴드에서 스핀이 완전히 편극되어 있는 자성막을 의미한다. 이 편극막을, MgO와 같이, 적층 방향으로 4회 대칭성을 갖는 절연층과 조합하여 스핀 터널 접합을 형성함으로써, 실효적인 스핀 편극률을 증가시킬 수 있다. 이러한 구성에서는, 조건을 최적화함으로써, 약 1000% 의 자기 저항비를 얻을 수 있는 것이, 이론적으로 그리고 실험적으로 알려져 있다.
이 경우에, 상기 제1 자성층 또는 제2 자성층은, 희토류-천이 금속 합금과, FeCo 합금 박막 또는 FeCoB 합금 박막과의 다층 적층막일 수 있다. FeCo 합금 박막이, FeCo, MgO 및 FeCo의 다층 적층 구성을 가지며, 200% 이상의 자기 저항비가 얻어지면, FeCo 합금 박막이 스핀 편극막으로서 양호한 특성을 가질 수 있음을, 실험적으로 확인하였다. 또한, FeCoB 합금 박막은, 비정질 박막이므로, 베이스에 의존하지 않고, 균일한 막 품질을 가진 커다란 막을 형성할 수 있다.
본 발명의 어느 양태에 있어서, 상기 제1 자성층 또는 제2 자성층은, 단층의 그래뉼러(granular) 수직 자화막 또는 그래뉼러 수직 자화막과 스핀 편극막으로 이루어진 다층 적층막일 수 있다. 그래뉼러 수직 자화막의 자화 방향을 응력을 이용하여 수직 방향으로 안정시켜 기록 자화의 열안정성을 개선시킬 수 있다. 그래뉼러 수직 자화막은, CoCrPt-SiO2와 같은 절연체 또는 비자성 재료 내에, 그레인형 또는 컬럼형의 수직 자화 금속의 덩어리가 배치되는 자성막을 의미한다. 이 경우에, 제1 자성층 또는 제2 자성층은, 그래뉼러 수직 자화막과, FeCo 합금 박막 또는 FeCoB 합금 박막과의 다층 적층막일 수 있다.
본 발명의 실시형태에 따른 자기 메모리 소자는, 상기 자기 메모리 소자를 기억 소자로서 이용하는 기억 장치에 적용될 수 있다. 이 경우에, 기억 장치는 복수의 자기 메모리 소자와, 액상 밀봉재를 경화시켜 얻어지며 복수의 자기 메모리 소자를 내부에 밀봉하는 밀봉 패키지를 포함할 수 있다. 상기 밀봉재를 경화시킬 때의 수축에 의해, 상기 자기 메모리 소자의 제1 자성층 또는 제2 자성층은, 층의 면에 대하여 수직 방향으로 연장되도록 왜곡 변형될 수 있거나, 상기 제1 자성층과 상기 제2 자성층 중 적어도 하나의 면내에, 어느 한쪽 방향으로 향하는 압축 응력을 잔류시킬 수 있다. 즉, 밀봉제가 경화될 때의 소자에 작용하는 인장력을 이용하여, 기억 소자의 수직 방향으로 자성층(제1 자성층 또는 제2 자성층)을 연장시킨다. 자성층이 수직 방향으로 연장되면, 자성층은 면내(층의 면) 방향으로 수축된다, 따라서, 면내 방향으로 압축 응력이 발생된다. 압축 응력을 이용하여 기록 자화의 열안정성을 개선시킬 수 있다.
본 발명에 따른 기억 장치는, 상부에 복수의 자기 메모리 소자가 제공되는 기판을 배치하는 다이 프레임과, 액상 밀봉재를 경화시켜 얻어지며 상기 복수의 자기 메모리 소자를 상기 다이 프레임과 함께 내부에 밀봉하는 밀봉 패키지를 포함할 수 있다. 상기 다이 프레임을 휘게 함으로써, 상기 자기 메모리 소자의 상기 제1 자성층 또는 상기 제2 자성층을 층의 면에 대하여 수직 방향으로 연장되도록 왜곡 변형시키거나, 또는 상기 제1 자성층 또는 상기 제2 자성층의 면내에 어느 한쪽 방향의 압축 응력을 잔류시킨다. 다이 프레임을 휘게 한 채로 상기 밀봉재를 경화시킴으로써, 상기 다이 프레임을 상기 밀봉패키지 내에 봉입할 수 있다.
[제1 실시형태]
이하, 본 발명의 예시적인 실시형태를 도면을 참조하여 설명한다. 도 5는 본 발명의 제1 실시형태를 나타낸다. 도 5에 있어서, 도 1의 구성요소와 동일한 구성요소에는 동일한 참조 부호를 표시하고, 그 설명을 생략한다. 도 5에 있어서, 층간 절연막(23X)을 이용하여, 고정층(22) 및 기록층(20)의 측면으로부터 고정층(22) 및 기록층(20)에 압축 응력을 인가하여, 고정층(22) 및 기록층(20)을 왜곡 변형시킴으로써, 자화 용이축 방향으로 연장되는 면내 형상을 얻는다. 이러한 방식으로, 압축 응력 또는 자화 용이축 방향으로 연장되는 왜곡 변형에 의해서 기록 자화의 열안정성을 개선시킨다.
층간 절연막(23)의 내부 응력은, 층간 절연막(23)을 형성하는 프로세스의 조건(예를 들어, 가스 압력, 타겟 조성 및 스퍼터 전압)에 의존한다. 종래 기술에서는, 층간 절연막(23)의 내부 응력이 증가하면, 층간 절연막이 왜곡 변형되어, 이 왜곡 변형이 층간 절연막(23)과 접촉하고 있는 예를 들어, MTJ부(13), 상부 전극(12) 또는 하부 전극(14)의 왜곡을 야기한다. 이러한 이유로, 층간 절연막(23)의 내부 응력을 증가시키는 것은 바람직하지 않다. 즉, 종래 기술에서, 층간 절연막(23)은, 내부 응력이 가능한 한 작게 되도록 막 형성 프로세스의 조건을 조정함으로써 형성된다. 예를 들어, 층간 절연막(23)은 고주파 전원과 저주파 전원 양쪽을 이용하여 플라즈마를 발생시켜 고주파 전력과 저주파 전력의 비율을 조정하여, 층간 절연막(23) 내에 발생되는 응력이 최소화되도록 형성된다.
이와 반대로, 도 5에 나타내는 본 발명의 실시형태에 따른 구성에 있어서, 층간 절연막(23)의 왜곡 변형을 적극적으로 이용한다. 즉, 층간 절연막(23)을 형성하는 프로세스에 있어서, 층간 절연막(23)의 내부응력이 증가하도록 층간 절연막(23)을 형성함으로써, 팽창(왜곡 변형)을 발생시킨다. 전술한 조건 하에서 형성되는 층간 절연막을 층간 절연막(23X)으로서 나타낸다. 도 5에 나타낸 실시형태에 있어서, 팽창된 층간 절연막(23X)에 의해 기록층(20) 및 고정층(22)이 면내 방향으로 압축된다. 따라서, 기록층(20) 및 고정층(22) 내에 압축 응력이 발생되고, 이 압축 응력은 기록층(20)과 고정층(22)의 자기 이방성 에너지를 변경하여, 자화의 열안정성을 개선시킨다. 이러한 방식으로, 기록 자화의 열안정성을 개선시킬 수 있다.
기록층(20)과 고정층(22)이 수직 자화막이 아닌 경우, MTJ부(13)를 예를 들어, 타원형의 면내 형상 또는 직사각형의 면내 형상으로 형성할 필요가 있다. 이와 반대로, 상기 층들이 수직 자화막인 경우, 소자 형상의 애스펙트비를 1로 설정할 수 있다. 그 이유는 아래와 같다. 자화 방향이 면내 자화인 경우, 소자의 면내 형상의 대칭성을 감소시켜, 자화 방향을 제한할 필요가 있다. 그러나, 자화 방향을 막의 면에 대하여 수직 방향과 일치시킬 수 있으면, 자화 방향을 제한할 필요가 없다. 따라서, 도 5에 나타낸 자기 메모리 소자에 있어서, 기록층(20)과 고정층(22)이 도 1에 나타낸 바와 같이 수직 자화막인 경우, 소자를 면내에서 정방형 또는 원형 등의 대칭성이 높은 형상으로 형성할 수 있으므로, 면내 자화막을 이용하는 구성과 비교하여, 소자의 면적을 감소시킬 수 있다. 그 결과, 소자의 밀도를 증가시킬 수 있다.
[제2 실시형태]
도 6은 제2 실시형태를 나타낸다. 도 6에 나타낸 구성은, 하부 전극(14)이 기록층(20) 및 고정층(22)의 열팽창 계수보다 더 큰 열팽창 계수를 가진 재료로 이루어져 있다는 점에서 도 1에 나타낸 구성과 다르다. 즉, 이 실시형태에서는, 하부 전극(14)의 수축력을 이용하여, 고정층(22) 및 기록층(20)을 압축한다.
우선, 고정층(22) 및 기록층(20)을 형성하는 경우, 하부 전극(14)을 가열하여 팽창시킨다. 고정층(22) 및 기록층(20)을 형성한 후에 하부 전극(14)을 실온까지 냉각하면, 고정층(22) 및 기록층(20)은 하부 전극(14)의 수축력에 의해 수축된다. 이 수축에 의해 고정층(22) 및 기록층(20)에 응력(101)이 발생된다. 이 응력(101)은 압축 응력이므로, 도 5에 나타낸 구성의 효과와 동일한 효과에 의해서 기록 자화의 열안정성을 개선시킬 수 있다.
[제3 실시형태]
도 7은 제3 실시형태를 나타낸다. 도 7에 나타낸 구성에 있어서, 집적된 자기 메모리 소자를 패키지에 봉입하는데 사용되는 밀봉재(에폭시 수지)의 수축을 이용하여 기록층(20) 및 고정층(22)의 면내 방향으로 압축 응력을 발생시킨다.
일반적으로, 반도체 제조 프로세스를 거친 소자를 패키지화하는 경우, 내부 소자를 환경의 영향으로부터 보호하기 위하여, 소자를 에폭시 수지 등의 밀봉재에 의해 밀봉한다. 이 실시예에서, 소자가 에폭시 수지에 의해 밀봉되는 경우, 경화되어 수축되는 수지를 이용한다. 이러한 방식으로, 도 7에 나타낸 바와 같이, 소자는 막의 표면에 대하여 수직 방향으로 인장된다. 소자가 수직 방향으로 인장되는 경우, 자성층은 면내 방향으로 수축되고, 면내 방향으로 압축 응력이 발생된다. 이 압축 응력에 의해 얻어지는, 도 5에서의 효과와 동일한 효과에 의해, 수직 자화막의 기록 자화의 열안정성을 개선시킬 수 있다.
[제4 실시형태]
도 8은 제4 실시형태를 나타낸다. 도 8에서는, 자기 메모리 소자를 집적화하여 MRAM을 제조하고, MRAM 칩(1)은 다이 프레임(41) 위에 탑재된다. MRAM 칩(1)은 본딩 와이어(42)에 의해 리드 프레임(43)에 접속된다. MRAM 칩(1) 및 다이 프레임(41)은, 수지 패키지(44)에 봉입된다. 이 실시형태에서, 반도체 제조 프로세스의 최종 스테이지에서 MRAM 칩을 수지 패키지에 봉입하는 경우, 다이 프레임(41) 및 MRAM 칩(1)을 휘어지게 한 채로 수지를 경화시킨다. 이러한 방식으로, MRAM 칩의 자성층에 압축 응력을 인가한다. 도면에는 나타내지 않지만, 다이 프레임(41) 및 MRAM 칩의 기판의 휘어진 상태를 유지하기 위하여, 다이 프레임(41)과 MRAM 칩(1)을 둘러싸는 유지용 프레임이, 제공되며, 유지 프레임은 도 8에서의 다이 프레임의 좌우 단부의 하측, 및 MARM 칩(1)의 하측을 상하 방향으로 접촉시켜 MRAM 칩(1) 내에 응력을 발생시킨다. 이러한 방식으로, 각 유지 프레임을 수지 패키지에 봉입할 수 있다. 이 실시형태에서, 경화되어 수축되는 수지를 반드시 이용할 필요는 없다.
실시예 1
제1 실시형태에 의해 제조되는, 실시예 1에 따른 자기 메모리 소자를 제조하는 방법을 도 5를 재참조하여 아래에서 설명한다. 우선, CMOS 프로세스에 의해서 Si 기판(실리콘 웨이퍼)(15)위에 드레인 영역(24), 소스 영역(25) 및 게이트 전극(16)을 형성한다. 그 후, 마그네트론 스퍼터법에 의해 Al막(5 nm)을 형성한다. 그 후, 포토리소그래피에 의해서, 드레인 영역(24) 위에 하부 전극(14)을 형성하고, 소스 영역(25) 위에 컨택트부(17)를 형성한다. 또한, 마그네트론 스퍼터법에 의해 Cu막(10 nm)을 형성하고, 포토리소그래피에 의해, 소스 영역(25) 위에 게이트선(18)을 형성한다.
다음으로, TbFeCo(5 nm), FeCoB(1 nm), MgO(1 nm), FeCoB(1 nm), TbFeCo(5 nm), Ta(5 nm), Ru(5 nm) 및 Ta(3 nm) 막을 이 순서로 형성하여, 포토리소그래피 프로세스에 의해, 상기 다층 적층막을 50 nm 내지 100 nm의 직경을 가진 원형 소자로 미세가공한다. 이때에, 레지스트를 잔류시키는 동안에, 플라즈마 CVD(화학 기상 성장) 프로세스에 의해 층간 절연막(SiN)을 형성한다. 이 플라즈마 CVD 프로세스에 있어서, 반응 가스는, 실란(SiH4)과 암모니아(NH3)의 혼합가 스이며, 기판을 400℃에서 가열하고, 또한 플라즈마 발생용 전원으로서 13.56 MHz의 고주파 전원을 이용하여 약 1 kW 내지 2.5 kW의 출력으로 플라즈마를 발생시킨다. 이러한 방식으로 층간 절연막을 약 100 nm의 두께로 형성한 후, 이전의 포토리소그래피 공정에 사용된 레지스트를 아세톤 또는 NMP(N-메틸-2-피롤리돈) 등의 용매로 세정한다. 그 후, 마그네트론 스퍼터링에 의해 Ta(10 nm), Cu(500 nm) 및 Ta(10 nm) 막의 순서로 형성하여, 포토리소그래피에 의해서 Ta/Cu/Ta 다층 적층부를 비트선의 형상으로 가공한다. 이러한 방식으로, 본 발명의 실시예 1에 따른 자기 메모리 소자를 제조할 수 있다.
다음으로, 실시예 1에 따른 자기 메모리 소자의 구성의 효과를 설명한다. 층간 절연막(23)의 형성 동안의 플라즈마 CVD 프로세스에 있어서, 플라즈마 발생 전원의 주파수가 높은 경우(예를 들어, 13.56 MHz), SiN 막에서 인장 응력이 발생하고, 상기 플라즈마 발생 전원의 주파수가 낮은 경우(예를 들어, 250 kHz), SiN 막에서 압축 응력이 발생한다. 종래 기술에서, 층간 절연막(23)의 내부 응력을 증가시키는 것은 바람직하지 않다고 생각된다. 즉, 종래 기술에서는, 플라즈마 CVD 프로세스에서, 예를 들어, 고주파 전원과 저주파 전원 양쪽을 이용하여 플라즈마(듀얼 주파수)를 발생시키고, 고주파 전력과 저주파 전력의 비율을 조정하여, 층간 절연막(23) 내에서 발생되는 응력을 최소화한다.
이와 반대로, 도 5에 나타낸 구성에서는, 층간 절연막(23)의 왜곡 변형을 적극적으로 이용한다. 즉, 층간 절연막(23)의 플라즈마 CVD 프로세스에 있어서, 예를 들어 고주파 플라즈마에 의해 막을 형성하므로, 층간 절연막(23)에는 인장 응력(~ 600 MPa)이 발생한다. 층간 절연막(23)은, 이 인장 응력에 의해서, 막의 면내에서 전(前)방향으로 연장된 후, 왜곡 변형(~ 0.15%)된다. 연장된 층간 절연막(23)은, 기록층(20) 및 고정층(22)의 측면부를 모든 방향에서 면내 방향으로 압축되도록 압박한다. 이 때, 층간 절연막(23)의 왜곡 변형이, 기록층(20) 및 고정층(22)에 전해진다고 가정하면, 기록층(20) 및 고정층(22)에 약 150 MPa의 압축 응력이 발생한다. 이 압축 응력은 기록층(20)과 고정층(22)의 내부 자기 이방성 에너지를 변경시켜, 자화의 열안정성을 개선시킨다. 희토류-천이 금속 합금으로서 알려져 있는 TbFeCo, TbFe, GdFeCo, GdFe, DyFeCo 또는 DyFe 등의 합금으로 이루어지는 박막에 있어서, 조성에 따라 자왜 상수(λ)는 100 ppm 내지 1000 ppm 의 범위에서 변경된다. 자왜 상수를 1000 ppm이 되도록 조성을 조정하면, 자기 이방성 에너지는 약 1.5× 105 J/m3(= 1.5× 106 erg/cm3) 만큼 개선되고, 열안정성은 약 200 KuV/kBT 만큼 개선된다. 따라서, MRAM의 열안정성을 충분히 확보할 수 있다.
실시예 1에서는, 층간 절연막(23)의 형성 동안에 플라즈마 발생용 전원으로서 단일의 고주파 전원(~ 13.56 MHz)을 이용한다. 이 고주파 전원에 부가하여, 막의 품질, 즉, 스텝 커버리지 또는 내흡습성 등의 막 특성을 개선시키기 위하여, 저주파 전원(~ 250 kHz)을 이용할 수도 있다. 이 경우에, 고주파 전원의 출력 전력이 저주파 전원의 출력 전력보다 더 크면, 기록 자화의 열안정성을 유지하면서 막의 품질(스텝 커버리지 및 내흡습성)을 개선시킬 수 있다.
실시예 1에서, 층간 절연막(23)을 형성하는 방법으로서 플라즈마 CVD를 이용했지만, 열 CVD를 이용하여 층간 절연막(23)을 형성할 수 있다. 예를 들어, 실란(SiH4) 가스와 암모니아(NH3) 가스의 혼합 가스에서 자기 메모리 소자 전체를 900℃ 이상의 온도로 가열하면, 층간 절연막(23) 내에 인장 응력을 발생시킬 수도 있다. 실시예 1에서는, 층간 절연막(23)으로서 SiN막을 이용한다. 그러나, 예를 들어, SiO2막, PSG막 및 TEOS막을 층간 절연막(23)로서 이용할 수 있다. 이 경우에, 전술한 바와 같이 동일한 효과를 얻을 수 있다.
실시예 2
도 6은 본 발명의 제2 실시형태에 의해 제조되어 있는 실시예 2에 따른 자기 메모리 소자의 구성을 나타낸다. 실시예 2에서는, 자성층[기록층(20) 및 고정층(22)]과 하부 전극(14)이 상이한 열팽창 계수를 가진 재료로 이루어지며, 고정층(22) 및 기록층(20)에 압축 응력이 인가된다. 실시예 2에 따른 제조 방법을 도 6을 참조하여 설명한다. 우선, 도 5와 유사하게, CMOS 프로세스에 의해 Si 기판(15) 위에 드레인 영역(24), 소스 영역(25) 및 게이트 전극(16)을 형성한다. 그 후, 마그네트론 스퍼터링법에 의해 Al막(5 nm)을 형성한다. 그 후, 포토리소그래피에 의해, 드레인 영역(24) 위에 하부 전극(14)을 형성하고 소스 영역(25) 위에 컨택트부(17)를 형성한다. 또한, 마그네트론 스퍼터링법에 의해 Cu막(10 nm)을 형성하고, 포토리소그래피에 의해 소스 영역(25) 위에 게이트선(18)을 형성한다.
그 후, Si 기판(15) 전체를 약 300 내지 400℃까지 가열한다. 그 후, 300℃ 내지 400℃의 고온 상태를 유지하면서 TbFeCo(5 nm), FeCoB(1 nm), MgO(1 nm), FeCoB(1 nm), TbFeCo(5 nm), Ta(5 nm), Ru(5 nm) 및 Ta(3 nm)의 순서로 형성한다. 그 후, 다층 적층막을 실온까지 냉각한다. 그 후, 포토리소그래피 프로세스에 의해 다층 적층막을 면내 형상이 50 nm 내지 100 nm의 직경을 가지는 원이 되도록 미세가공한다. 또한, 레지스트를 잔류시킨 채로, 플라즈마 CVD 프로세스에 의해 층간 절연막(SiN)을 형성한다. 이 플라즈마 CVD 프로세스에 있어서, 반응 가스는 실란(SiH4)과 암모니아(NH3)의 혼합 가스이며, 기판을 400℃에서 가열하고, 또한 플라즈마 발생용 전원으로는 13.56 MHz의 고주파 전원과 250 kHz의 저주파 전원을 이용하여, 약 1 kW 내지 2.5 kW의 총 출력으로 플라즈마를 발생시킨다. 층간 절연막을 약 100 nm의 두께로 형성한 후, 이전의 포토리소그래피 프로세스에 이용된 레지스트를 아세톤 또는 NMP로 세정한다. 그 후, 마그네트론 스퍼터링에 의해 Ta(10 nm), Cu(500 nm) 및 Ta(10 nm) 막의 순서로 형성하여, 포토리소그래피에 의해서 Ta/Cu/Ta 다층 적층부를 비트선 형상으로 가공한다. 이러한 방식으로, 실시예 2에 따른 구성을 제조한다.
다음으로, 실시예 2에 따른 자기 메모리 소자의 구성의 효과를 설명한다. TbFeCo/FeCoB/MgO/FeCoB/TbFeCo를 형성하는 경우, 기판을 가열하여, 하부 전극(14)을 열팽창시킨다. 이 상태에서, 상기 자성층을 형성한다. Al[하부 전극(14)]의 실온 내지 400℃의 범위에서의 열팽창 계수는, 약 23 ppm/K 내지 28 ppm/K의 범위를 가지며, TbFeCo의 열팽창 계수가, 비정질 Fe계 합금의 열팽창 계수의 일반적인 값인 8 ppm/K이면, 열팽창 계수 사이의 차에 의해, TbFeCo 층에 하부 전극(14)의 계면으로부터 압축 응력이 인가되고, 650 MPa의 최대 압축 응력이 상기 자성층에 잔류한다. 압축 응력이 전술한 바와 유사한 자기 이방성 에너지로서 생각되면, 자기 이방성 에너지는 6.5× 105 J/m3(= 6.5× 106 erg/cm3)만큼 증가된다. 그 결과, 열안정성을 크게 개선시킨다.
바람직하기로는, 데이터의 기록 동안에, 소자를 통하여 흐르는 전류에 의해서 소자가 가열되므로, 열팽창 계수 사이의 차이로 인한 수축 응력을 감소시켜, 열안정성이 감소된다. 즉, 기록 동안에, 열안정성을 감소시켜 기록에 필요한 전류량을 감소시킬 수 있다. 전술한 바와 같이, 실시예 2의 자기 메모리 소자에 따르면, 자기 메모리 소자의 유지 특성을 향상시키고 데이터를 기록하는데 필요한 전류량을 감소시킬 수 있다.
실시예 2에 따른 자기 메모리 소자의 구성에 있어서, 하부 전극은 알루미늄(Al)으로 이루어진다. 그러나, 하부 전극은 은(Ag), 금(Au) 및 구리(Cu) 등의 열팽창 계수가 큰 다른 금속 재료로 이루어질 수 있다. 금속 재료의 열팽창 계수는, 은 : 20 ppm/K, 금 : 14 ppm/K 및 구리 : 17 ppm/K 이다.
실시예 3
본 발명의 제3 실시형태로서 제조되는 실시예 3에 따른 자기 메모리 소자는 도 9에 나타낸 구성을 갖는다. 도 9에 있어서, 도 10에 도시된 바와 같이, 산 형상으로 휘어진 Si 기판(15)으로 자성층을 형성하고, 자성층을 형성한 후에 Si 기판(15)을 평평한 상태로 되돌린다. 이러한 방식으로, 압축 응력이 자성층 내에 잔류한다. 실시예 3에 따른 구성의 제조 방법을 설명한다. 우선, 도 5와 유사하게, CMOS 프로세스에 의해 Si 기판(15) 위에 드레인 영역(24), 소스 영역(25) 및 게이트 전극(16)을 형성한다. 그 후, 마그네트론 스퍼터링법에 의해 Al 막(5 nm)을 형성한다. 그 후, 포토리소그래피에 의해, 드레인 영역(24) 위에 하부 전극(14)을 형성하고, 소스 영역(25) 위에 컨택트부(17)를 형성한다. 또한, 마그네트론 스퍼터링법에 의해 Cu 막(10 nm)을 형성하고, 포토리소그래피에 의해 소스 영역(25) 위에 게이트선(18)을 형성한다.
그 후, 도 10에 나타낸 바와 같이, Si 기판(15)을 2m의 곡율 반경(R)으로 산 형상으로 휘어지도록 지그(jig)에 의해 고정한다. 이 상태에서, TbFeCo(5 nm), FeCoB(1 nm), MgO(1 nm), FeCoB(1 nm), TbFeCo(5 nm), Ta(5 nm), Ru(5 nm), 및 Ta(3 nm) 막을 이 순서로 형성한다. 그 후, 탄성을 가지도록, 휘어진 Si 기판(15)을 지그로부터 제거한다. 그 후, 포토리소그래피 프로세스에 의해, 상기 다층 적층막을 50 nm 내지 100 nm의 직경을 가진 원형 소자로 미세 가공한다. 또한, 레지스트를 잔류시킨 채로, 플라즈마 CVD 프로세스에 의해 층간 절연막(SiN)을 형성한다. 이 플라즈마 CVD 프로세스에 있어서, 반응 가스는, 실란(SiH4) 및 암모니아(NH3)의 혼합 가스이며, 기판을 400℃에서 가열하고, 플라즈마 발생용 전원으로서 13.56 MHz의 고주파 전원과 250 kHz의 저주파 전원을 이용하여, 약 1 kW 내지 2.5 kW의 총출력으로 플라즈마를 발생시킨다. 층간 절연막을 약 100 nm의 두께로 형성한 후, 이전의 포토리소그래피 프로세스에 이용된 레지스트를 아세톤 또는 NMP에 의해 세정한다. 그 후, 마그네트론 스퍼터링에 의해 Ta(10 nm), Cu(500 nm), Ta(10 nm) 막의 순서로 형성하여, 포토리소그래피에 의해 Ta/Cu/Ta 다층 적층부를 비트선 형상으로 가공한다. 이러한 방식으로, 실시예 3에 따른 자기 메모리 소자를 제조한다.
다음으로, 실시예 3에 따른 자기 메모리 소자의 효과를 설명한다. 휘어진 Si 기판(15) 위에 자성층(TbFeCo 및 FeCoB)을 형성하고, Si 기판(15)을 평평한 상태로 복귀시키면, 자성층 내에 발생된 압축 응력(σ)을 재료 역학의 공식으로부터 계산할 수 있다.
Figure pct00001
(식 1)
(여기서, hS는 기판의 두께, hf는 박막의 두께,
Figure pct00002
는 프와송비(Poisson's ratio), E는 영률, 그리고 R은 곡률 반경이다.)
이 식에서, 기판의 두께가 300 ㎛이고, 박막의 두께가 5 nm이고, 프와송비(
Figure pct00003
)가 0.3이고, 영률(E)이 98 GPa(철의 전형적인 값)이고, 곡률 반경(R)이 2 m 이면, 210 GPa의 압축 응력이 발생된다. 전술한 바와 유사하게, 압축 응력이 자기 이방성 에너지로 환산되면, 자기 이방성 에너지는 약 2.1× 105 J/m3(= 2.1× 106 erg/cm3) 만큼 개선된다. 그 결과, 열안정성이 개선된다.
실시예 4
본 발명의 제4 실시형태에 의해 제조되어 있는 실시예 4에 따른 MRAM은, 도 8에 나타낸 구성을 가진다. 도 8에 나타낸 구성의 제조 방법의 일례를 이하에서 설명한다. MRAM 칩으로 집적화된 자기 메모리 소자의 제조 방법은 실시예 1 내지 3의 제조 방법과 동일하거나, 또는 종래 기술에 따른 방법에 의해 자기 메모리 소자를 제조할 수 있다. 비트선 형성 프로세스가 종료한 후, Si 기판을 칩들로 다이싱한다. 그 후, 예를 들어 인산 구리로 이루어진 다이 프레임(41)에 은 페이스트로 MRAM 칩(1)을 고정한다. 본딩 와이어(42)에 의해 리드 프레임(43)에 MARM 칩(1)을 연결한 후, 금형 내에서 다이 프레임(41)을 2 m의 곡률 반경(R)을 가진 오목한 형상으로 휘어지게 한 상태로, 금형 내에 수지를 흘림으로써, 상기 칩을 밀봉한다. 이러한 방식으로, 실시예 4에 따른 자기 메모리 소자를 제조한다.
이하에서 도 8에 나타낸 실시예 4에 따른 MRAM의 효과를 설명한다. 다이 프레임(41)과 함께 휘어진 MRAM 칩(1) 내의 자성층(TbFeCo 또는 FeCoB)에 발생되는 압축 응력을 식(1)에 의해 계산할 수 있다. 계산의 결과, 실시예 4에 따른 MRAM의 각 자기 메모리 소자는, 실시예 3과 유사한 열안정성의 개선 효과를 가지는데 즉, 자기 이방성 에너지를 약 2.1× 105 J/m3(= 2.1× 106 erg/cm3) 만큼 개선시킬 수 있다.
자성층의 왜곡 정도를 조사하는 가장 간단한 방법은, 단면 TEM을 이용하여 격자 상수를 측정하는 것이다. 벌크의 격자 상수와 단면 TEM에 의해 측정된 격자 상수를 비교함으로써 왜곡을 쉽게 계산한다. 그러나, 이 방법을 비정질 자성체에 적용하기에는 어려움이 있다.
또 다른 방법은, 예를 들어 VSM(진동 시료형 자력계) 또는 SQUID(초전도 양자 간섭 소자)를 이용하여 자화 특성을 측정하는 것이다. 도 11은 자화특성의 측정예를 나타내며, 여기서 실선은 자화 용이축 방향의 자화 특성을 나타내며, 점선은 자화 곤란축 방향의 자화 특성을 나타낸다. 이 경우에, 이방성 자계(Hk)는, 아래와 같이 측정될 수 있다. 자화 곤란축 방향의 자화 특성의 원점에서의 법선을 외삽(extrapolate)하고, 자화 용이축 방향의 자화 특성의 교점에서의 자계 크기를 이방성 자계(Hk)로서 측정한다. 이방성 자계(Hk)를 계산하는 경우, 자기 이방성 에너지(Ku)는, 관계식 Ku = 2 MsHk에 의해 계산될 수 있다. 희토류-천이 금속 합금(TbFeCo, TbFe, GdFeCo, GdFe, DyFeCo 또는 DyFe)에서는, 조성과 내부 응력에 의해 자기 이방성 에너지가 결정된다. 따라서, 동일한 조성, 두께, 구성을 가진 막[예를 들어, TbFeCo(5 nm), FeCoB(1 nm), MgO(1 nm), FeCoB(1 nm), TbFeCo(5 nm), Ta(5 nm) 및 Ru(5 nm)]을 유리 기판의 전(全)면에 형성하여, 전체 막의 자기 이방성 에너지와 자기 메모리 소자의 자기 이방성 에너지로부터 자기 이방성 에너지의 변동을 계산한다. 동일한 막 구성을 이용하는 경우, 자기 이방성 에너지의 변동은 자기 탄성 에너지의 변동이 된다. 따라서, 자기 탄성 에너지 Hel = -(3/2)λσ의 관계로부터, 내부 응력의 변동을 간접적으로 측정할 수 있어, 내부 응력(σ)과 왜곡(S) 사이에서 S = Eσ의 관계가 확립되므로, 영률(E)과 내부 응력(σ)으로부터 왜곡(S)을 추정할 수 있다.
본 발명의 실시형태들을 위에서 설명하였지만, 본 발명은 전술한 실시형태로 한정되지 않는다. 본 발명의 여러 가지 변형 및 변화는 본 발명의 범위 및 사상을 벗어나지 않고 행해질 수 있다.
100 : 자기 메모리 소자 10 : 기억 장치
1 : MRAM 칩 11 : 비트선
12 : 상부 전극 13 : MTJ부
14 : 하부 전극 15 : 기판
16 : 게이트 영역 17 : 컨택트부
18 : 워드선 20 : 기록층(제2 자성층)
21 : 절연층 22 : 고정층(제1 자성층)
23, 23X : 층간 절연막 24 : 드레인 영역
25 : 소스 영역 41 : 다이 프레임
42 : 본딩 와이어 43 : 리드 프레임
44 : 수지 패키지
101 : 응력의 방향을 도시하는 화살표
102, 102A, 102B : 자화의 방향을 도시하는 화살표

Claims (15)

  1. 자기 메모리 소자로서,
    제1 자성층;
    상기 제1 자성층 위에 형성되는 절연층; 및
    상기 절연층 위에 형성되는 제2 자성층을 포함하며,
    상기 제1 자성층 및 상기 제2 자성층의 하나 이상은, 자성층의 자화 용이축 방향으로 연장되도록 왜곡 변형되는 자기 메모리 소자.
  2. 제1항에 있어서, 상기 제1 자성층 및 상기 제2 자성층은 수직 자화막이고,
    상기 제1 자성층 및 상기 제2 자성층 중 하나 이상은, 상기 수직 자화막의 면에 대하여 수직 방향으로 연장되도록 왜곡 변형되는 것인 자기 메모리 소자.
  3. 제1항에 있어서, 상기 제1 자성층 및 상기 제2 자성층은 면내(in-plane) 자화막이고,
    상기 제1 자성층 및 상기 제2 자성층 중 하나 이상은, 그 자성층이 타원형 또는 직사각형의 면내 형상을 가지며 장축 방향으로 연장되도록, 왜곡 변형되는 것인 자기 메모리 소자.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1 자성층의 측면 및 상기 제2 자성층의 측면과 접촉하며, 상기 제1 자성층의 측면과 상기 제2 자성층의 측면을 다른 금속 재료로부터 절연시키는 층간 절연막을 더 포함하며,
    상기 제1 자성층 및 상기 제2 자성층 중 하나 이상을, 상기 층간 절연막에 의해 측면으로부터 압축하여 왜곡 변형시키는 것인 자기 메모리 소자.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1 자성층의 하부에 제공되며, 상기 제1 자성층의 열팽창 계수보다 더 큰 열팽창 계수를 가진 재료로 이루어진 하층 또는 기판을 더 포함하며,
    상기 하층 또는 상기 기판을 수축시켜 상기 제1 자성층을 압축함으로써, 상기 제1 자성층 및 상기 제2 자성층 중 하나 이상을 왜곡 변형시키는 것인 자기 메모리 소자.
  6. 자기 메모리 소자로서,
    제1 자성층;
    상기 제1 자성층 위에 형성되는 절연층; 및
    상기 절연층 위에 형성되는 제2 자성층을 포함하며,
    상기 제1 자성층 및 상기 제2 자성층 중 하나 이상의 면내에 어느 한쪽 방향으로 압축 응력이 잔류하는 것인 자기 메모리 소자.
  7. 제6항에 있어서, 상기 제1 자성층의 측면 및 상기 제2 자성층의 측면과 접촉하며, 상기 제1 자성층의 측면과 상기 제2 자성층의 측면을 다른 금속 재료로부터 절연시키는 층간 절연막을 더 포함하며,
    상기 층간 절연막은 상기 제1 자성층 또는 상기 제2 자성층을 측면으로부터 압축하여 상기 압축 응력을 발생시키는 것인 자기 메모리 소자.
  8. 제6항에 있어서, 상기 제1 자성층의 하부에 제공되며, 상기 제1 자성층의 열팽창 계수보다 더 큰 열팽창 계수를 가진 재료로 이루어진 하층 또는 기판을 더 포함하며,
    상기 하층 또는 상기 기판을 수축시켜 상기 제1 자성층을 압축함으로써, 상기 압축 응력을 발생시키는 것인 자기 메모리 소자.
  9. 제1항 또는 제6항에 있어서, 상기 제1 자성층 또는 상기 제2 자성층은 희토류-천이 금속 합금으로 이루어진 단층막이거나 또는 희토류-천이 금속 합금과 스핀 편극막으로 이루어진 다층 적층막(multi-layered film)인 것인 자기 메모리 소자.
  10. 제9항에 있어서, 상기 제1 자성층 또는 상기 제2 자성층은, 희토류-천이 금속 합금과, FeCo 합금 박막 또는 FeCoB 합금 박막의 다층 적층막인 것인 자기 메모리 소자.
  11. 제1항 또는 제6항에 있어서, 상기 제1 자성층 또는 상기 제2 자성층은, 단층의 그래뉼러(granular) 수직 자화막이거나 또는 그래뉼러 수직 자화막과 스핀 편극막의 다층 적층막인 것인 자기 메모리 소자.
  12. 제11항에 있어서, 상기 제1 자성층 또는 상기 제2 자성층은, 그래뉼러 수직 자화막과, FeCo 합금 박막 또는 FeCoB 합금 박막의 다층 적층막인 것인 자기 메모리 소자.
  13. 제1항 또는 제6항에 기재된 자기 메모리 소자를 기억 소자로서 이용하는 기억 장치.
  14. 제13항에 있어서, 복수의 자기 메모리 소자; 및
    액상 밀봉재를 경화시킴으로써 획득되며, 상기 복수의 자기 메모리 소자를 내부에 봉입하는 밀봉 패키지를 구비하고,
    상기 밀봉재를 경화시킬 때의 수축에 의해, 상기 자기 메모리 소자의 상기 제1 자성층 또는 상기 제2 자성층을, 층의 면에 대하여 수직 방향으로 연장되도록 왜곡 변형시키거나, 상기 제1 자성층과 상기 제2 자성층 중 하나 이상의 면내에 어느 한쪽 방향의 압축 응력을 남기는 기억 장치.
  15. 제13항에 있어서, 상부에 복수의 자기 메모리 소자가 제공된 기판이 배치되는 다이 프레임; 및
    액상 밀봉재를 경화시켜 획득되며, 상기 복수의 자기 메모리 소자를 상기 다이 프레임과 함께 내부에 봉입하는 밀봉 패키지를 포함하고,
    상기 다이 프레임을 휘게 함으로써, 상기 자기 메모리 소자의 상기 제1 자성층 또는 상기 제2 자성층을 층의 면에 대하여 수직 방향으로 연장되도록 왜곡 변형시키거나, 또는 상기 제1 자성층 또는 상기 제2 자성층의 면내에 어느 한쪽 방향의 압축 응력을 잔류시키며,
    상기 다이 프레임을 휘게 한 채로 상기 밀봉재를 경화시킴으로써, 상기 다이 프레임을 상기 밀봉 패키지 내에 봉입하는 기억 장치.
KR1020117005673A 2008-09-03 2009-07-08 자기 메모리 소자 및 그것을 이용하는 기억 장치 KR101607356B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008226446 2008-09-03
JPJP-P-2008-226446 2008-09-03

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020167007313A Division KR101780611B1 (ko) 2008-09-03 2009-07-08 자기 메모리 소자 및 그것을 이용하는 기억 장치

Publications (2)

Publication Number Publication Date
KR20110056382A true KR20110056382A (ko) 2011-05-27
KR101607356B1 KR101607356B1 (ko) 2016-03-29

Family

ID=41797004

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020117005673A KR101607356B1 (ko) 2008-09-03 2009-07-08 자기 메모리 소자 및 그것을 이용하는 기억 장치
KR1020167007313A KR101780611B1 (ko) 2008-09-03 2009-07-08 자기 메모리 소자 및 그것을 이용하는 기억 장치

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020167007313A KR101780611B1 (ko) 2008-09-03 2009-07-08 자기 메모리 소자 및 그것을 이용하는 기억 장치

Country Status (5)

Country Link
US (3) US8803263B2 (ko)
EP (1) EP2333826B1 (ko)
JP (2) JPWO2010026831A1 (ko)
KR (2) KR101607356B1 (ko)
WO (1) WO2010026831A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150124929A (ko) * 2014-04-29 2015-11-06 내셔널 유니버시티 오브 싱가포르 자기저항 장치 제조 방법

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4952725B2 (ja) * 2009-01-14 2012-06-13 ソニー株式会社 不揮発性磁気メモリ装置
KR101687845B1 (ko) * 2009-05-19 2016-12-19 아이아이아이 홀딩스 3, 엘엘씨 자기 메모리 소자 및 그것을 이용한 기억장치
JP5707174B2 (ja) * 2010-04-16 2015-04-22 キヤノンアネルバ株式会社 磁気抵抗効果素子の製造方法
JP5786341B2 (ja) 2010-09-06 2015-09-30 ソニー株式会社 記憶素子、メモリ装置
JP2012182219A (ja) * 2011-02-28 2012-09-20 Toshiba Corp 磁気ランダムアクセスメモリ
US8704320B2 (en) * 2011-09-12 2014-04-22 Qualcomm Incorporated Strain induced reduction of switching current in spin-transfer torque switching devices
JP5867030B2 (ja) * 2011-12-01 2016-02-24 ソニー株式会社 記憶素子、記憶装置
US9007818B2 (en) * 2012-03-22 2015-04-14 Micron Technology, Inc. Memory cells, semiconductor device structures, systems including such cells, and methods of fabrication
US8923038B2 (en) 2012-06-19 2014-12-30 Micron Technology, Inc. Memory cells, semiconductor device structures, memory systems, and methods of fabrication
US9054030B2 (en) 2012-06-19 2015-06-09 Micron Technology, Inc. Memory cells, semiconductor device structures, memory systems, and methods of fabrication
JP6155673B2 (ja) * 2013-02-05 2017-07-05 富士通セミコンダクター株式会社 磁気抵抗素子とその製造方法、および磁気記憶装置
US9379315B2 (en) 2013-03-12 2016-06-28 Micron Technology, Inc. Memory cells, methods of fabrication, semiconductor device structures, and memory systems
US9368714B2 (en) 2013-07-01 2016-06-14 Micron Technology, Inc. Memory cells, methods of operation and fabrication, semiconductor device structures, and memory systems
US9466787B2 (en) 2013-07-23 2016-10-11 Micron Technology, Inc. Memory cells, methods of fabrication, semiconductor device structures, memory systems, and electronic systems
US9461242B2 (en) 2013-09-13 2016-10-04 Micron Technology, Inc. Magnetic memory cells, methods of fabrication, semiconductor devices, memory systems, and electronic systems
US9608197B2 (en) 2013-09-18 2017-03-28 Micron Technology, Inc. Memory cells, methods of fabrication, and semiconductor devices
US10454024B2 (en) 2014-02-28 2019-10-22 Micron Technology, Inc. Memory cells, methods of fabrication, and memory devices
JP6320812B2 (ja) * 2014-03-19 2018-05-09 株式会社東芝 圧力センサの製造方法、成膜装置及び熱処理装置
US9281466B2 (en) 2014-04-09 2016-03-08 Micron Technology, Inc. Memory cells, semiconductor structures, semiconductor devices, and methods of fabrication
US9269888B2 (en) 2014-04-18 2016-02-23 Micron Technology, Inc. Memory cells, methods of fabrication, and semiconductor devices
JP2015213125A (ja) * 2014-05-02 2015-11-26 日本放送協会 スピン注入磁化反転素子
US9349945B2 (en) 2014-10-16 2016-05-24 Micron Technology, Inc. Memory cells, semiconductor devices, and methods of fabrication
US9768377B2 (en) 2014-12-02 2017-09-19 Micron Technology, Inc. Magnetic cell structures, and methods of fabrication
US10439131B2 (en) 2015-01-15 2019-10-08 Micron Technology, Inc. Methods of forming semiconductor devices including tunnel barrier materials
US10879415B2 (en) 2017-06-23 2020-12-29 Kabushiki Kaisha Toshiba Photodetector, photodetection system, lidar apparatus, vehicle, and method of manufacturing photodetector
JP2019047037A (ja) 2017-09-05 2019-03-22 株式会社東芝 光検出器
US10944049B2 (en) * 2017-11-13 2021-03-09 Taiwan Semiconductor Manufacturing Company, Ltd. MTJ device performance by controlling device shape
JP6862386B2 (ja) 2018-03-22 2021-04-21 株式会社東芝 光検出器、ライダー装置、及び光検出器の製造方法
JP2020155443A (ja) 2019-03-18 2020-09-24 キオクシア株式会社 磁気デバイス及びメモリデバイス
JP2020155727A (ja) * 2019-03-22 2020-09-24 ソニーセミコンダクタソリューションズ株式会社 半導体装置及びこれを備えた電子機器
US11682514B2 (en) 2020-08-19 2023-06-20 Globalfoundries U.S. Inc. Memory cell having a free ferromagnetic material layer with a curved, non-planar surface and methods of making such memory cells
CN114583047A (zh) * 2020-12-01 2022-06-03 联华电子股份有限公司 存储器器件及其制造方法
US20220181061A1 (en) * 2020-12-08 2022-06-09 Jannier Maximo Roiz-Wilson Warped Magnetic Tunnel Junctions and Bit-Patterned media
WO2023190993A1 (ja) * 2022-03-30 2023-10-05 日東電工株式会社 磁性薄膜付基材、磁気熱電変換素子、センサ、及び磁性薄膜付基材を製造する方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6365286B1 (en) * 1998-09-11 2002-04-02 Kabushiki Kaisha Toshiba Magnetic element, magnetic memory device, magnetoresistance effect head, and magnetic storage system
US6515341B2 (en) * 2001-02-26 2003-02-04 Motorola, Inc. Magnetoelectronics element having a stressed over-layer configured for alteration of the switching energy barrier
JP2003110166A (ja) * 2001-10-01 2003-04-11 Canon Inc 磁気抵抗効果膜およびそれを用いたメモリ
JP2007158369A (ja) * 2002-11-01 2007-06-21 Nec Corp 磁気抵抗デバイス及びその製造方法
JP4381675B2 (ja) * 2002-11-21 2009-12-09 富士通株式会社 半導体装置及びその製造方法、該半導体装置に係る測定用治具
JP2005109201A (ja) * 2003-09-30 2005-04-21 Fujitsu Ltd 強磁性トンネル接合素子、磁気メモリセル及び磁気ヘッド
JP2005123488A (ja) * 2003-10-20 2005-05-12 Rikogaku Shinkokai 磁化反転方法、磁化反転装置、磁気メモリ及び磁気メモリの製造方法
US6992359B2 (en) * 2004-02-26 2006-01-31 Grandis, Inc. Spin transfer magnetic element with free layers having high perpendicular anisotropy and in-plane equilibrium magnetization
JP3863536B2 (ja) * 2004-05-17 2006-12-27 株式会社東芝 磁気ランダムアクセスメモリ及びその磁気ランダムアクセスメモリのデータ書き込み方法
JP5093747B2 (ja) 2004-11-16 2012-12-12 日本電気株式会社 磁気メモリ
JP2006165327A (ja) 2004-12-08 2006-06-22 Toshiba Corp 磁気ランダムアクセスメモリ
DE602006000836T2 (de) 2005-03-24 2009-05-14 Hitachi, Ltd. Leitungssteuerungsanordnung
JP2007150265A (ja) * 2005-10-28 2007-06-14 Toshiba Corp 磁気抵抗効果素子および磁気記憶装置
US20070297220A1 (en) 2006-06-22 2007-12-27 Masatoshi Yoshikawa Magnetoresistive element and magnetic memory
JP2008010590A (ja) 2006-06-28 2008-01-17 Toshiba Corp 磁気抵抗素子及び磁気メモリ
JP5104090B2 (ja) * 2007-07-19 2012-12-19 ソニー株式会社 記憶素子及びメモリ
JP2009194210A (ja) * 2008-02-15 2009-08-27 Renesas Technology Corp 半導体装置及び半導体装置の製造方法
JP5425461B2 (ja) * 2008-12-26 2014-02-26 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150124929A (ko) * 2014-04-29 2015-11-06 내셔널 유니버시티 오브 싱가포르 자기저항 장치 제조 방법

Also Published As

Publication number Publication date
WO2010026831A1 (ja) 2010-03-11
EP2333826A4 (en) 2013-01-23
EP2333826B1 (en) 2014-09-03
US20170125665A1 (en) 2017-05-04
EP2333826A1 (en) 2011-06-15
US9543508B2 (en) 2017-01-10
KR20160039293A (ko) 2016-04-08
JPWO2010026831A1 (ja) 2012-02-02
KR101607356B1 (ko) 2016-03-29
JP5660172B2 (ja) 2015-01-28
US20120012954A1 (en) 2012-01-19
US20140217534A1 (en) 2014-08-07
JP2013254981A (ja) 2013-12-19
US8803263B2 (en) 2014-08-12
KR101780611B1 (ko) 2017-09-21

Similar Documents

Publication Publication Date Title
KR101607356B1 (ko) 자기 메모리 소자 및 그것을 이용하는 기억 장치
US9478733B2 (en) Co/Ni multilayers with improved out-of-plane anisotropy for magnetic device applications
JP5579175B2 (ja) 磁気抵抗効果素子及びそれを用いたランダムアクセスメモリ
US8416620B2 (en) Magnetic stack having assist layer
JP5279384B2 (ja) Ｓｔｔ−ｍｔｊ−ｍｒａｍセルおよびその製造方法
US7616475B2 (en) Memory element and memory
US20100200939A1 (en) Storage element and memory
CN107210264B (zh) 磁存储器、将数据写入磁存储器的方法及半导体装置
CN107924992B (zh) 应变垂直磁隧道结器件
WO2004006335A1 (ja) 磁気ランダムアクセスメモリ
US20120199922A1 (en) Storage element and memory device
Pertsev et al. Magnetoresistive memory with ultralow critical current for magnetization switching
US20090121266A1 (en) Methods and structures for exchange-coupled magnetic multi-layer structure with improved operating temperature behavior
Pathak et al. Size-dependent magnetization switching in magnetoelectric heterostructures for self-biased MRAM applications
US20230027879A1 (en) Magnetic sensor chip and magnetic sensor device
CN100364097C (zh) 存储单元、使用该存储单元的存储器、存储单元制造方法和存储器记录/读取方法
CN114744107A (zh) 一种利用负热膨胀或巨热膨胀调控磁性层磁态实现信息存储的方法
JP2003115622A (ja) 磁気抵抗効果素子及び該磁気抵抗効果素子を備える不揮発性固体メモリ

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
A107 Divisional application of patent
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20181227

Year of fee payment: 4