KR20110038703A - 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

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도모노리 마쯔무로
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스미또모 가가꾸 가부시키가이샤
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Abstract

본 발명은 소스 전극 (4ns), 드레인 전극 (4d), 산화물 반도체막 (5) 및 게이트 전극 (2)를 가지며 기판 (1) 위에 형성되는 n형 트랜지스터 (Q1)과, 소스 전극 (4ps), 드레인 전극, 유기 반도체막 (7) 및 게이트 전극을 가지며 기판 위에 형성되는 p형 트랜지스터 (Q2)를 갖는 반도체 장치의 제조 방법에 있어서, 기판 위에 게이트 전극을 형성하고, 소스 전극과 드레인 전극을 형성하고, 산화물 반도체 재료를 사용하여 산화물 반도체막을 형성하고, 기판 위에 게이트 전극을 형성하고, 소스 전극과 드레인 전극을 형성하고, 유기 반도체 재료를 사용하여 유기 반도체막을 형성하는 것을 포함하는 반도체 장치의 제조 방법을 제공한다.

Description

반도체 장치의 제조 방법 및 반도체 장치{SEMICONDUCTOR DEVICE MANUFACTURING METHOD AND SEMICONDUCTOR DEVICE}
본 발명은, 동일한 기판 위에 형성되는 제1 트랜지스터 및 제2 트랜지스터를 갖는 반도체 장치의 제조 방법 및 반도체 장치에 관한 것이다.
유기 반도체 재료를 사용한 반도체 장치는 실리콘 반도체 장치보다 저렴하게 제조할 수 있는 가능성이 있으며, 면적이 크고 기계적으로 플렉시블한 반도체 장치를 실현할 수 있는 가능성을 갖고 있기 때문에, 용도에 따라서는 실리콘 반도체 장치의 대체품으로서 사용될 가능성이 높고, 유용한 반도체 장치 중 하나로서 주목받고 있다.
상보형 트랜지스터에 의해 구성되는 상보형 논리 회로는 에너지 효율이 높고 소형화에 유리하기 때문에, 현재의 집적 회로에서는 빠뜨릴 수 없는 존재이다. 이 상보형 논리 회로를 저렴하게 제조하기 위해, 유기 반도체 재료를 사용한 반도체 장치에 의해 상보형 트랜지스터를 구성하는 것이 검토되고 있다. 예를 들면 n형 트랜지스터와 p형 트랜지스터 각 채널을 유기 반도체막에 의해 구성한 상보형 트랜지스터가 제안되어 있다(특허문헌 1 참조).
일본 특허 제3522771호 공보 일본 특허 제3597468호 공보 미국 특허 제5625199호 명세서
그러나, n형 및 p형 트랜지스터 중 하나의 채널을 실리콘 재료로 형성하기 위해서는 채널 활성화를 위한 고온 공정이 필요하며, 다수회의 고도의 진공 공정이 필요하기 때문에, 장치 구성이 큰 장치를 사용한 복잡한 공정을 행해야만 한다는 문제점이 있었다.
따라서, 본 발명은 고성능의 상보형 트랜지스터를 간편하게 제조할 수 있는 반도체 장치의 제조 방법 및 반도체 장치를 제공하는 것을 목적으로 한다.
상술한 과제를 해결하여 목적을 달성하기 위해, 본 발명에 따르면,
[1] 제1 소스 전극, 제1 드레인 전극, 제1 반도체막 및 제1 게이트 전극을 가지며 기판 위에 형성되는 제1 트랜지스터와, 제2 소스 전극, 제2 드레인 전극, 제2 반도체막 및 상기 제1 게이트 전극에 전기적으로 접속되는 제2 게이트 전극을 가지며 상기 기판 위에 형성되는 제2 트랜지스터를 갖는 반도체 장치의 제조 방법에 있어서, 상기 기판 위에 상기 제1 게이트 전극을 형성하는 제1 게이트 전극 형성 공정과, 상기 제1 소스 전극과 상기 제1 드레인 전극을 형성하는 제1 소스/드레인 전극 형성 공정과, 산화물 반도체 재료를 사용하여 상기 제1 반도체막을 형성하는 제1 반도체막 형성 공정과, 상기 기판 위에 상기 제2 게이트 전극을 형성하는 제2 게이트 전극 형성 공정과, 상기 제2 소스 전극과 상기 제2 드레인 전극을 형성하는 제2 소스/드레인 전극 형성 공정과, 유기 반도체 재료를 사용하여 상기 제2 반도체막을 형성하는 제2 반도체막 형성 공정을 포함하는 반도체 장치의 제조 방법,
[2] 상기 [1]에 있어서, 상기 제1 반도체막 형성 공정에서는 상기 산화물 반도체 재료를 사용하는 스퍼터법에 의해 상기 제1 반도체막을 형성하고, 상기 제2 반도체막 형성 공정에서는 상기 유기 반도체 재료를 도포액으로서 사용하는 도포법에 의해 상기 제2 반도체막을 형성하는 반도체 장치의 제조 방법,
[3] 상기 [1]에 있어서, 상기 제1 반도체막 형성 공정에서는 상기 산화물 반도체 재료를 도포액으로서 사용하는 도포법에 의해 상기 제1 반도체막을 형성하고, 상기 제2 반도체막 형성 공정에서는 상기 유기 반도체 재료를 도포액으로서 사용하는 도포법에 의해 상기 제2 반도체막을 형성하는 반도체 장치의 제조 방법,
[4] 상기 [1] 내지 [3] 중 어느 하나에 있어서, 상기 제1 트랜지스터는 n형 트랜지스터이고, 상기 제2 트랜지스터는 p형 트랜지스터인 것을 특징으로 하는 반도체 장치의 제조 방법,
[5] 상기 [1] 내지 [4] 중 어느 하나에 있어서, 상기 제1 반도체막 형성 공정에서는 상기 산화물 반도체 재료로서 아연주석 산화물을 사용하여 상기 제1 반도체막을 형성하는 반도체 장치의 제조 방법,
[6] 상기 [1] 내지 [5] 중 어느 하나에 있어서, 상기 제1 반도체막 및 상기 제2 반도체막 중 어느 하나 또는 양 표면 위에 보호막을 형성하는 보호막 형성 공정을 추가로 포함하고, 상기 보호막은 불소계 수지에 의해 구성되는 반도체 장치의 제조 방법,
[7] 동일한 기판 위에 형성되는 제1 및 제2 트랜지스터를 갖는 반도체 장치에 있어서, 상기 제1 트랜지스터는 제1 게이트 전극과, 제1 소스 전극과, 제1 드레인 전극과, 상기 제1 소스 전극 및 상기 제1 드레인 전극의 사이에 형성되며 산화물 반도체에 의해 구성되는 제1 반도체막을 구비하고, 상기 제2 트랜지스터는 상기 제1 게이트 전극에 전기적으로 접속되는 제2 게이트 전극과, 제2 소스 전극과, 제2 드레인 전극과, 상기 제2 소스 전극 및 상기 제2 드레인 전극 사이에 형성되며 유기 반도체에 의해 구성되는 제2 반도체막을 구비하는 반도체 장치,
[8] 상기 [7]에 있어서, 상기 산화물 반도체는 아연주석 산화물인 것을 특징으로 하는 반도체 장치,
[9] 상기 [8]에 있어서, 상기 제1 반도체막 및 제2 반도체막 중 어느 하나 또는 양 표면 위에 형성되며 불소계 수지에 의해 구성되는 보호막을 추가로 구비하는 반도체 장치
가 제공된다.
산화물 반도체 재료 및 유기 반도체 재료 중 어느 하나를 사용하여 제1 및 제2 반도체막을 형성하는 경우에는, n형 및 p형 트랜지스터 둘 다의 이동도가 원하는 값을 만족하도록 각 트랜지스터를 형성하는 것이 곤란하지만, 본 발명에 따르면, 산화물 반도체와 유기 반도체의 상이한 반도체 재료를 사용하여 제1 및 제2 반도체막을 각각 구성하기 때문에, 이들 반도체막을 형성하기 위한 산화물 반도체 재료와 유기 반도체 재료의 조합을 적절하게 선택할 수 있어, 고성능의 상보형 트랜지스터를 제조할 수 있다. 또한, 복잡한 공정이 필요한 실리콘 재료가 아니라, 간편한 공정으로 형성 가능한 산화물 반도체 재료 및 유기 반도체 재료를 사용하여 제1 트랜지스터 및 제2 트랜지스터를 각각 형성하기 때문에, 고성능의 상보형 트랜지스터를 간편하게 제조할 수 있다.
도 1은, 본 발명의 실시 형태 1에 따른 상보형 트랜지스터에 의해 구성되는 반도체 장치의 전기적 구성을 나타내는 회로도이다.
도 2는, 본 발명의 실시 형태 1에 따른 상보형 트랜지스터에 의해 구성되는 반도체 장치의 평면도이다.
도 3은, 본 발명의 실시 형태 1에 따른 상보형 트랜지스터에 의해 구성되는 반도체 장치의 단면도이다.
도 4a는, 도 3에 나타낸 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 4b는, 도 3에 나타낸 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 4c는, 도 3에 나타낸 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 4d는, 도 3에 나타낸 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 4e는, 도 3에 나타낸 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 4f는, 도 3에 나타낸 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 4g는, 도 3에 나타낸 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 4h는, 도 3에 나타낸 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 4i는, 도 3에 나타낸 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 5는, 본 발명의 실시 형태 2에 따른 상보형 트랜지스터에 의해 구성되는 반도체 장치의 단면도이다.
도 6a는, 도 5에 나타낸 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 6b는, 도 5에 나타낸 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 6c는, 도 5에 나타낸 반도체 장치의 제조 방법을 나타내는 단면도이다.
이하, 도면을 참조하여 본 발명의 실시 형태에 대하여 설명한다. 또한, 본 실시 형태에 의해 본 발명이 한정되는 것은 아니다. 도면의 기재에서 동일한 부분에는 동일한 부호를 부여하였다. 또한, 도면은 모식적인 것이며, 각 층의 두께와 폭의 관계, 각 층의 비율 등은, 현실의 것과는 상이하다는 것에 유의할 필요가 있다. 도면의 상호간에서도 서로의 치수 관계나 비율이 상이한 부분이 포함되어 있다. 또한, 본 발명의 각 실시 형태의 제조 방법에서의 각 공정에는 각 막을 형성한 후, 형성한 막의 막질을 개선하기 위한 베이킹(가열 처리) 공정 등이 필요에 따라 포함되지만, 이하에서는 설명의 간략화를 위해 그 기술을 생략한다.
(실시 형태 1)
우선, 실시 형태 1에 대하여 설명한다. 도 1은, 본 실시 형태 1에 따른 상보형 트랜지스터에 의해 구성되는 반도체 장치의 전기적 구성을 나타내는 회로도이다. 또한, 도 2는, 본 실시 형태 1에 따른 상보형 트랜지스터에 의해 구성되는 반도체 장치의 평면도이다.
도 1에 나타낸 바와 같이, 반도체 장치는 p형 트랜지스터 (Q1)과 n형 트랜지스터 (Q2)를 갖는다. p형 트랜지스터 (Q1)은 p형(이것을 예를 들면 제1 도전형이라고 함)의 채널을 형성하는 트랜지스터이며, n형 트랜지스터 (Q2)는 p형과는 상이한 n형(이것을 예를 들면 제2 도전형이라고 함)의 채널을 형성하는 트랜지스터이다.
p형 트랜지스터 (Q1)과 n형 트랜지스터 (Q2)에서, 각각의 게이트(도 2 또는 도 3의 게이트 전극 (2)에 상당)는 함께 입력측의 공통 배선인 콘택트 (C2)에 접속되며, 각각의 드레인(도 2 또는 도 3의 드레인 전극 (4d)에 상당)은 함께 출력측의 공통 배선인 콘택트 (C32)에 접속된다. 이에 따라, 본 실시 형태에서는, 입력 전압의 극성에 따라 구동하는 트랜지스터가 변화되는 상보형의 반도체 장치(예를 들면 CMOS 트랜지스터)가 실현된다.
또한, p형 트랜지스터 (Q1)의 소스(도 2 또는 도 3의 소스 전극 (4ps)에 상당)는 콘택트 (C31)을 통해 예를 들면 전원 전압 (Vdd)가 인가되는 전원선에 접속되며, n형 트랜지스터 (Q2)의 소스(도 2 또는 도 3의 소스 전극 (4ns)에 상당)는 콘택트 (C33)을 통해 예를 들면 접지 전위 (Vss)인 접지선에 접속된다.
도 2에 나타낸 바와 같이 본 실시 형태의 반도체 장치의 평면 구조는, 예를 들면 판상으로 형성되는 공통의 게이트 전극 (2)와, p형 트랜지스터 (Q1)의 소스 전극 (4ps)와, n형 트랜지스터 (Q2)의 소스 전극 (4ns)와, p형 및 n형 트랜지스터 (Q1), (Q2)의 드레인 전극 (4d)와, p형 트랜지스터의 채널로서 기능하는 유기 반도체막 (7)과, n형 트랜지스터의 채널로서 기능하는 산화물 반도체막 (5)가 각각 도 2에 나타낸 영역에 형성된다. 또한, 공통의 게이트 전극 (2)는 일부가 p형 트랜지스터 (Q1)용의 게이트로서 기능하고, 일부가 n형 트랜지스터 (Q2)용의 게이트로서 기능한다. 또한, p형 트랜지스터 (Q1)의 소스 전극 (4ps)는, 평면상으로 볼 때 게이트 전극 (2)의 짧은 방향의 한쪽에서 상기 게이트 전극 (2)에 따라 연신하는 제1 배선부와, 제1 배선부로부터 게이트 전극 (2) 영역 위로 연신한 2개의 전극부를 포함한다. n형 트랜지스터 (Q2)의 소스 전극 (4ns)는, 평면상으로 볼 때 게이트 전극 (2)의 짧은 방향의 다른쪽에서 상기 게이트 전극 (2)에 따라 연신하는 제2 배선부와, 상기 제2 배선부로부터 게이트 전극 (2) 영역 위로 연신한 1개의 전극부를 포함한다. 또한, p형 및 n형 트랜지스터 (Q1), (Q2)의 드레인 전극 (4d)는, 평면상으로 볼 때 게이트 전극 (2) 및 제2 배선부 사이에서 게이트 전극 (2)에 따라 연신하는 제3 배선부와, 상기 제3 배선부로부터 게이트 전극 (2) 영역 위로 연신하며 상기 n형 트랜지스터 (Q2)의 소스 전극 (4ns)의 전극부에 대향하여 설치되는 n형 트랜지스터 (Q2)의 전극부와, 제3 배선부로부터 게이트 전극 (2) 영역 위로 연신하며 상기 p형 트랜지스터 (Q1)의 소스 전극 (4ps)의 2개의 전극부 사이 및 상기 2개의 전극부를 협지하는 위치에 각각 설치되는 p형 트랜지스터 (Q1)의 3개의 전극부를 포함한다. 또한, 소스 전극 (4ps)에 접속되는 콘택트 (C31)은 전원과 접속되는 배선에 접속되며, 이 콘택트 (C31)을 통해 소스 전극 (4ps)에 전원 전압 (Vdd)가 공급된다. 또한, 드레인 전극 (4d)에 접속되는 콘택트 (C32)는 출력 기구와 접속되는 배선에 접속되며, 이 콘택트 (C32)를 통해 각 트랜지스터로부터 출력된 출력 전압 Vout가 출력 기구에 출력된다. 또한, 소스 전극 (4ns)에 접속되는 콘택트 (C33)은, 접지선과 접속되는 배선에 접속된다. 또한, 공통 게이트 전극 (2)에 접속되는 콘택트 (C2)는 입력 기구와 접속되는 배선에 접속되며, 이 콘택트 (C2)를 통해 공통 게이트 전극 (2)에 입력 전압 Vin이 공급된다. 즉, 실시 형태 1에 따른 반도체 장치는, 동일한 기판 위에 p형 트랜지스터와 n형 트랜지스터가 형성되는 구성을 갖는다.
이어서, 본 실시 형태 1에 따른 상보형 트랜지스터에 의해 구성되는 반도체 장치의 구조에 대하여 설명한다. 도 3은, 본 실시 형태 1에 따른 상보형 트랜지스터에 의해 구성되는 반도체 장치의 단면도이다. 또한, 도 3에서는, 도 2에서의 (A-A')에 따른 연속적인 절단 단면(端面)의 층 구조를 모식적으로 나타낸다. 또한, 도 3에서는, 설명을 위해 공통 게이트 전극 (2)에 접속되는 콘택트 (C2) 및 드레인 전극 (4d)에 접속하는 콘택트 (C32)에 대해서도 도시하고 있다.
도 3에 나타낸 바와 같이 본 실시 형태 1에 따른 반도체 장치 (100)은, 유리, 플라스틱 등의 기판 (1) 위에, p형 트랜지스터 (Q1)용의 게이트와 n형 트랜지스터 (Q2)용의 게이트가 일체로 형성된 공통 게이트 전극 (2)와, 공통 게이트 전극 (2)를 덮는 게이트 절연막 (3)과, 게이트 절연막 (3) 위에 형성되며 p형 트랜지스터 (Q1) 영역 (pTr) 내로 연신하는 전극부를 포함하는 소스 전극 (4ps)와, 게이트 절연막 (3) 위에 형성되며 n형 트랜지스터 (Q2) 영역 (nTr) 내로 연신하는 전극부를 포함하는 소스 전극 (4ns)와, 게이트 절연막 (3) 위에 형성되며 p형 트랜지스터 (Q1) 영역 (pTr) 내 및 n형 트랜지스터 (Q2) 영역 (nTr) 내로 각각 연신하는 전극부를 포함하는 드레인 전극 (4d)가 형성된다.
또한, n형 트랜지스터 (Q2) 영역 (nTr)에서는, 적어도 소스 전극 (4ns)와 드레인 전극 (4d)로 협지된 게이트 절연막 (3) 위의 영역에 n형 트랜지스터의 채널로서 기능하는 산화물 반도체막 (5)가 형성된다. 이 산화물 반도체막 (5)는, 높은 전자 이동도를 실현 가능한 산화물 반도체인 ZTO로 형성된다. 이 ZTO는 ZnO-SnO2,즉 아연과 주석의 산화물이다. 단, 산화물 반도체막 (5)를 구성하는 재료는 ZTO로 한정되지 않으며, 높은 전자 이동도를 실현 가능한 반도체 재료이면 어떠한 것이나 적용할 수 있다. 산화물 반도체막 (5)는 불투명하거나 투명할 수 있으며, 산화물 반도체막 (5)를 투명한 막으로 할지 불투명한 막으로 할지는 반도체 장치의 용도에 따라 적절하게 선택된다. 예를 들면 ZTO 등의 무기 산화물에 의해 구성된 반도체막은, 조성 또는 제작 조건에 따라 가시광에 대하여 투명한 막으로 하는 것이 가능하며, 이러한 투명 무기 산화물 반도체를 사용하여 산화물 반도체막 (5)를 형성함으로써 투명한 반도체 소자를 형성하는 것이 가능해진다. 구체적으로는 산화물 반도체막 (5)를 스퍼터법에 의해 성막하는 경우, 분위기 중의 산소 농도나 기판 온도를 조정함으로써 산화물 반도체막 (5)를 투명 또는 불투명한 막으로 형성할 수 있으며, 스퍼터 타겟의 조성물에 소정의 불순물을 혼입함으로써 불투명한 산화물 반도체막 (5)를 형성할 수도 있다.
또한, p형 트랜지스터 (Q1) 영역 (pTr)에서는, 적어도 소스 전극 (4ps)와 드레인 전극 (4d)로 협지된 게이트 절연막 (3) 위의 영역에 p형 트랜지스터의 채널로서 기능하는 유기 반도체막 (7)이 형성된다. 이 유기 반도체막 (7)은, 1 cm2/Vs 이상의 높은 홀 이동도를 실현 가능한 유기 반도체이면 어떠한 것을 사용하여 형성되어도 상관없고, 예를 들면 펜타센이나 테트라벤조포르피린의 전구체를 갖는 유기 반도체 등으로 형성된다. 또한, 유기 반도체막 (7)은, 예를 들면 투명하거나 반투명할 수 있고, 투명한 유기 반도체 재료를 사용하여 유기 반도체막 (7)을 형성함으로써 투명한 반도체 소자를 형성하는 것이 가능해진다.
유기 반도체막 (7)의 형성 영역 이외의 영역으로서, 산화물 반도체막 (5) 위에는 감광성 수지로 형성된 층간막 (6)이 형성된다. 또한, 유기 반도체막 (7) 위에는, 유기 반도체막 (7)에 대하여 용매 선택성이 높은 불소계 수지 재료를 사용한 보호막 (8)이 형성된다. 불소계 수지 재료는, 유기 반도체막 (7)의 구성 재료가 불용인 불소계 용매에 가용인 성질을 갖는다. 또한, 불소계 수지 재료는, 유기 반도체막 (7)의 구성 재료와 거의 반응하지 않는다. 그 때문에, 보호막 (8)은 유기 반도체막 (7)에 손상을 주지 않고, 유기 반도체막 (7)을 안정적으로 보호할 수 있다.
또한, 반도체 장치 (100)에서는 드레인 전극 (4d)와 출력 기구에 접속되는 배선층 (14a)를 접속하기 위해, 드레인 전극 (4d)와 배선층 (14a) 사이의 층간막 (6) 내에 콘택트 (13)(도 2에서의 콘택트 (C32)에 상당)이 형성된다. 또한, 소스 전극 (4ns)와 예를 들면 접지선에 접속된 도시하지 않은 배선층을 접속하기 위한 콘택트(도 2에서의 콘택트 (C33)에 상당)가, 소스 전극 (4ns)와 배선층 사이에 형성된다. 또한, 소스 전극 (4ps)와 예를 들면 전원에 접속된 도시하지 않은 배선층을 접속하기 위한 콘택트(도 2에서의 콘택트 (C31)에 상당)가, 소스 전극 (4ps)와 배선층 사이에 형성된다.
또한, 반도체 장치 (100)에서는 공통 게이트 전극 (2)와 입력 기구에 접속되는 배선층 (14b)를 접속하기 위해, 게이트 절연막 (3) 내의 콘택트 (11), 소스 전극 (4ns), (4ps) 및 드레인 전극 (4d)와 동일한 층에 형성되는 접속층 (4a), 및 층간막 (6) 내의 콘택트 (12)가 평면상으로 볼 때 배선층 (14b)와 중첩되는 위치에 설치된다. 즉, 도 2에 나타낸 콘택트 (C2)는, 도 3에서의 콘택트 (11)과 접속층 (4a)와 콘택트 (12)에 의해 구성된다. 또한, 반도체 장치 (100)에서는, 각 트랜지스터 및 배선층 (14a), (14b)를 보호하기 위해 전체를 기판 (1)의 두께 방향의 한쪽으부터 덮는 패시베이션막 (15)가 형성된다.
이와 같이, 본 실시 형태 1에 따른 반도체 장치 (100)에서는, n형 트랜지스터의 채널 형성을 위해 높은 전자 이동도를 확보할 수 있는 산화물 반도체를 포함하는 반도체막을 사용하고 있으며, p형 트랜지스터의 채널 형성을 위해 높은 홀 이동도를 확보할 수 있는 유기 반도체를 포함하는 반도체막을 사용하고 있기 때문에, n형 및 p형 각 트랜지스터의 소기의 이동도를 확보하면서, 상보형 논리 회로로서 안정적으로 동작하는 성능이 높은 반도체 장치를 실현할 수 있다.
이어서, 본 실시 형태에 따른 반도체 장치 (100)의 제조 방법에 대하여 설명한다. 도 4a 내지 도 4i는, 도 3에 나타낸 반도체 장치 (100)의 제조 방법을 나타내는 단면도이다. 또한, 도 4a 내지 도 4i에서는, 도 3에 나타낸 (A-A')에 대응하는 단면을 나타낸다.
본 실시 형태에서는, 우선 기판 (1)의 바로 위에 공통 게이트 전극 (2)의 형성을 위해 스퍼터법, 진공 증착법, 도포법 등을 이용하여 Cr, Mo, AlNb, ITO, ZTO 등의 금속막, 산화물 도전막 등을 성막한 후, 도 4a에 나타낸 바와 같이 포토리소그래피법(본 명세서에서, "포토리소그래피법"에는 에칭 공정과 같은 패터닝 공정이 포함되는 경우가 있음)을 이용하여 공통 게이트 전극 (2)를 패터닝한다. 또한, 잉크젯 프린트법, 인쇄법 등을 이용하여 공통 게이트 전극 (2)를 형성함으로써, 마스크 매수의 삭감을 도모할 수도 있다. 또한, 기판 (1)은 전기 절연성을 나타내는 기판일 수 있으며, 유리, 플라스틱 등에 의해 구성된다. 기판 (1)은, 가요성을 나타내는 소위 플렉시블 기판일 수도 있다. 또한, 기판 (1)은 반드시 투명할 필요는 없다.
이어서, 도 4b에 나타낸 바와 같이, 감광성 수지 등을 재료로서 게이트 절연막 (3)을 형성한다. 이 게이트 절연막 (3)은 유전율 1.5 이상, 바람직하게는 유전율 3.5 이상의 재료로 형성되며, 소기의 스위칭 속도를 실현하기 위해 500 nm 이하의 막 두께로 형성되는 것이 바람직하다. 또한, 게이트 절연막 (3)은, 충분히 가교되어 1 nm 이하의 평탄성이 확보되어 있는 것이 바람직하다. 게이트 절연막 (3)은, 예를 들면 스핀 코팅법 등 재료에 따른 방법을 이용하여 형성된다.
이어서, 게이트 절연막 (3)에, 포토리소그래피법 등을 이용하여 공통 게이트 전극 (2) 위에 콘택트홀을 형성한다. 이어서, 이 콘택트홀 내에 도전성 재료를 매립함과 동시에, 소스 전극 (4ns), (4ps), 드레인 전극 (4d) 및 접속층 (4a)를 형성하기 위해, 우선 진공 증착법, 스퍼터법, 도포법 등을 이용하여 ITO, ZTO, Au, Mo, Cu, Al, Ag, MoO3, MoN, TiN 등의 도전성이나 일함수가 높은 금속막, 산화물 도전막, 질화물 도전막 등을 전체 면에 성막한다. 이에 따라 추가로 콘택트홀 내에 도전성 재료가 매립되어, 도 4c에 나타내는 콘택트 (11)이 형성된다. 이어서, 포토리소그래피법, 에칭법 등을 이용하여 소스 전극 (4ns), (4ps), 드레인 전극 (4d) 및 접속층 (4a)를 패터닝한다. 이와 같이 콘택트 (11)과, 소스 전극 (4ns), (4ps), 드레인 전극 (4d) 및 접속층 (4a)를 일괄 형성하여 제조 공정의 간략화를 도모할 수 있다. 또한, 잉크젯 프린트법, 인쇄법 등을 이용하여 소스 전극 (4ns), (4ps), 드레인 전극 (4d) 및 접속층 (4a)를 형성함으로써, 마스크 매수의 삭감을 도모하는 것도 가능하다. 또한, 소스 전극 (4ns), (4ps), 드레인 전극 (4d) 및 접속층 (4a)를 형성하는 공정과는 별도로, 콘택트홀 내에 도전성 재료를 매립함으로써 도 4c에 나타내는 콘택트 (11)을 형성하는 공정을 설치할 수도 있다.
이어서, 도 4d에 나타낸 바와 같이 소스 전극 (4ns), (4ps), 드레인 전극 (4d), 접속층 (4a) 및 게이트 절연막 (3) 위에, 전체 면에 걸쳐서 ZTO 등의 산화물 반도체층 (5a)를 형성한다. 이 산화물 반도체층 (5a)는 스퍼터법에 의해 형성된다. 이어서, 포토레지스트를 스핀 도포하고, 추가로 노광 및 현상 처리함으로써 산화물 반도체막 (5) 형성 영역 위에 포토레지스트 박막 (16)을 형성한다. 이 포토레지스트 박막 (16)을 마스크로서 사용하여 산화물 반도체층 (5a)를 에칭함으로써, 도 4e에 나타낸 바와 같이 n형 트랜지스터의 소스 전극 (4ns)와 드레인 전극 (4d) 사이에, n형 트랜지스터의 채널로서 기능하는 산화물 반도체막 (5)를 패터닝한다. 그 후, 도 4f에 나타낸 바와 같이 포토레지스트 박막 (16)을 제거한다.
이어서, 전체 면에 감광성 수지막을 형성한 후, 노광 및 현상 처리함으로써, 도 4g에 나타낸 바와 같이 p형 트랜지스터 영역 (pTr)을 노출시키는 개구, 및 접속층 (4a)의 적어도 일부를 노출시키는 콘택트홀 (12a) 및 드레인 전극 (4d)의 적어도 일부를 노출시키는 콘택트홀 (13a)가 형성된 층간막 (6)을 형성한다. 이 층간막 (6)은, 예를 들면 1 ㎛의 막 두께로 형성된다.
이어서, 유기 반도체 재료를 도포액으로서 사용하는 도포법에 의해 유기 반도체막 (7)을 형성한다. 유기 반도체 재료는 액상이며, 유기 반도체막 (7)이 되는 재료와, 상기 재료를 용해 또는 분산시키는 용매 또는 분산매를 포함하여 구성된다. 액상이란, 용액 상태, 분산액 상태, 졸상을 포함하며, 본 실시 형태에서는 용액 상태의 유기 반도체 재료를 도포액으로서 사용하여 유기 반도체막 (7)을 도포 형성한다. 도포법에 의해 유기 반도체막 (7)을 형성하는 경우, 상기 유기 반도체막 (7)은 친액성 영역에 형성되기 쉽다. 따라서, p형 트랜지스터 영역 (pTr)에만 유기 반도체막 (7)을 형성하기 위해 층간막 (6)에 발액 처리를 행하고, 도 4h에 나타낸 바와 같이 층간막 (6)의 개구 영역, 즉 p형 트랜지스터 영역 (pTr)에 액상의 유기 반도체 재료를 공급한다. 그 결과, p형 트랜지스터의 소스 전극 (4ps)와 드레인 전극 (4d) 사이에, p형 트랜지스터의 채널로서 기능하는 유기 반도체막 (7)을 적절하게 형성할 수 있다. 유기 반도체막 (7)은, 펜타센이나 테트라벤조포르피린의 전구체를 갖는 반도체 재료 등에 의해 형성된다. 유기 반도체막 (7)은, 잉크젯 프린트법, 인쇄법 등을 이용하여 형성된다. 이 유기 반도체막 (7)의 막 두께는, 예를 들면 50 내지 70 nm이다. 또한, 층간막 (6)에 발액 처리를 행함과 동시에 층간막 (6)의 개구 영역을 친액성화한 경우에는, 스핀 코팅법을 이용하여 유기 반도체막 (7)을 선택적으로 형성하는 것도 가능해진다.
이어서, 도 4i에 나타낸 바와 같이, 잉크젯 프린트법, 인쇄법 등을 이용하여 유기 반도체막 (7) 위에 보호막 (8)을 도포법에 의해 형성한다. 이 보호막 (8)은, 예를 들면 500 nm 내지 1 ㎛ 두께의 불소계 수지에 의해 형성된다. 상술한 바와 같이, 보호막 (8)은 유기 반도체막 (7)을 실질적으로 용해하지 않는 불소계 용매와 불소계 수지를 포함하는 도포액을 사용하는 도포법에 의해 형성되기 때문에, 보호막 (8)을 성막할 때 유기 반도체막 (7)에 손상을 주지 않고, 유기 반도체막 (7)과 거의 반응하지 않기 때문에 유기 반도체막 (7)을 안정적으로 보호할 수 있다. 또한, 보호막 (8)은 포토리소그래피법이 아니라 잉크젯 프린트법, 인쇄법 등의 도포법을 이용하여 형성되기 때문에, 보호막 (8)의 형성시에 유기 반도체막 (7)에 가해지는 손상을 경감시킬 수 있다.
이어서, 층간막 (6)에 형성된 콘택트홀 (12a) 및 (13a) 내에 도전성 재료를 매립함으로써, 도 3에 나타낸 콘택트 (12), (13)을 형성한다. 이어서, 배선층 (14a), (14b)의 형성을 위해 보호막 (8) 및 콘택트 (12), (13) 위에 진공 증착법, 스퍼터법, 도포법을 이용하여 금속막 등을 형성한 후, 포토리소그래피법을 이용하여 배선층 (14a), (14b)를 패터닝한다. 또한, 전체 면에 패시베이션막 (15)를 형성함으로써, 도 3에 나타낸 반도체 장치 (100)을 얻을 수 있다. 또한, 콘택트 (12), (13)과 배선층 (14a), (14b)를 상술한 바와 같이 동일한 공정으로 일괄하여 형성할 수도 있다. 또한, 잉크젯 프린트법, 인쇄법 등을 이용하여 배선층 (14a), (14b)를 형성할 수도 있다.
이와 같이, 본 실시 형태 1에 따른 반도체 장치 (100)은, n형 트랜지스터의 채널층인 반도체층(산화물 반도체막 (5)에 상당)을, 실리콘 재료가 아니라 높은 전자 이동도를 확보할 수 있는 반도체막의 형성이 가능한 산화물 반도체 재료를 사용하여 형성하고, p형 트랜지스터의 채널층인 반도체층(유기 반도체막 (7)에 상당)을, 높은 홀 이동도를 확보할 수 있는 반도체막의 형성이 가능한 유기 반도체 재료를 사용하여 형성한다. 그 때문에, 실시 형태 1에서는 캐리어의 도핑 처리를 행할 필요가 없을 뿐만 아니라, 채널 활성화를 위해 고온 공정을 행할 필요가 없으며, 또한 반드시 고도의 진공 공정을 필요로 하지는 않기 때문에, 장치 구성이 큰 장치를 사용하지 않고, 간편한 공정으로 n형 및 p형 각 트랜지스터의 소기의 이동도를 확보하면서, 상보형 논리 회로로서 안정적으로 동작하는 성능이 높은 상보형 트랜지스터를 제조할 수 있다.
또한, 본 실시 형태 1에 따른 반도체 장치 (100)은 채널 활성화를 위해 고온 공정을 행할 필요가 없기 때문에, 기판 (1)을 종류에 따라 구별하여 한정할 필요도 없고, 다양한 재료의 기판 (1)을 선택할 수 있다.
(실시 형태 2)
이어서, 실시 형태 2에 대하여 설명한다. 실시 형태 2에서는, 졸상의 산화물 반도체 재료를 도포액으로서 사용하는 도포법에 의해 n형 트랜지스터의 채널을 형성함으로써, 반도체 장치의 제조를 더욱 간편하게 하고 있다. 구체적으로는, 졸상의 산화물 반도체 재료를 소정의 위치에 도포하고, 이것을 겔화시키는 소위 졸겔법에 의해 n형 트랜지스터의 채널을 형성한다.
도 5는, 본 실시 형태 2에 따른 상보형 트랜지스터에 의해 구성되는 반도체 장치의 단면도이다. 또한, 도 5에서는, 설명을 위해 공통 게이트 전극 (2)에 접속되는 콘택트, 및 소스 전극 (4ns), (4ps) 및 드레인 전극 (4d)에 각각 접속되는 콘택트에 대해서도 도시하고 있다. 또한, 실시 형태 2에 따른 반도체 장치는, 예를 들면 도 2에 나타낸 평면도와 동일한 평면 구성을 갖는다.
도 5에 나타낸 바와 같이 본 실시 형태 2에 따른 반도체 장치 (200)에서는, n형 트랜지스터의 채널은 도 3에 나타낸 산화물 반도체막 (5) 대신에 졸겔법을 이용하여 형성된 산화물 반도체막 (205)에 의해 구성된다. 여기서 말하는 졸겔법이란, 미립자 상태의 산화물 반도체 재료가 분산된 분산액(졸 상태)을 가수분해, 중축합 반응에 의해 유동성이 없는 미립자의 집합체(겔 상태)로 하고, 이것을 가열함으로써 산화물 반도체를 얻는 방법이다. 또한, 산화물 반도체막 (205)는, 예를 들면 투명하거나 반투명할 수 있다. 예를 들면 ZTO로 구성된 나노 입자를 분산매에 분산시킨 산화물 반도체 재료를 사용하여 산화물 반도체막 (205)를 형성함으로써, 투명한 반도체 소자를 형성하는 것이 가능해진다. 또한, 산화물 반도체 재료를 도포한 후, 형성된 막을 베이킹 처리함으로써 그 막질을 개선하는 것이 가능하지만, 이하의 설명에서는 간략화를 위해 그 기술을 생략한다.
또한, 산화물 반도체막 (205) 위 및 유기 반도체막 (7) 위에는, 동일한 재료로 형성된 보호막 (208)이 형성되어 있다. 이 보호막 (208)은, 도 3에 나타낸 보호막 (8)과 마찬가지로 유기 반도체막 (7)에 대하여 용매 선택성이 높은 불소계 수지 재료에 의해 형성된다. 또한, 불소계 수지 재료는 산화물 반도체막 (205)의 구성 재료와도 거의 반응하지 않기 때문에, 산화물 반도체막 (205)에 손상을 주지 않고, 산화물 반도체막 (205)를 안정적으로 보호할 수 있다.
이와 같이, 본 실시 형태 2에 따른 반도체 장치 (200)에서는, n형 트랜지스터의 채널층인 반도체층(산화물 반도체막 (205)에 상당)의 형성을 위해 높은 전자 이동도를 확보할 수 있는 반도체막의 형성이 가능한 산화물 반도체 재료를 사용하고 있으며, p형 트랜지스터의 채널층인 반도체층(유기 반도체막 (7)에 상당)의 형성을 위해 높은 홀 이동도를 확보할 수 있는 반도체막의 형성이 가능한 유기 반도체 재료를 사용하고 있기 때문에, n형 및 p형 각 트랜지스터의 소기의 이동도를 확보하면서, 상보형 논리 회로로서 안정적으로 동작하는 성능이 높은 상보형 트랜지스터를 실현할 수 있다.
이어서, 도 5에 나타낸 반도체 장치 (200)의 제조 방법에 대하여 설명한다. 도 6a 내지 도 6c는, 도 5에 나타낸 반도체 장치 (200)의 제조 방법을 나타내는 단면도이다. 우선, 도 4a 내지 도 4c에 나타낸 경우와 마찬가지로 기판 (1) 위에 공통 게이트 전극 (2), 게이트 절연막 (3), 소스 전극 (4ns), (4ps), 드레인 전극 (4d) 및 접속층 (4a)를 형성한 후, 도 6a에 나타낸 바와 같이 n형 트랜지스터 영역 (nTr)에 졸겔법을 이용하여 산화물 반도체막 (205)를 형성한다. 이 산화물 반도체막 (205)는, 인쇄법을 이용하여 도포 형성된다. 또한, 산화물 반도체막 (205)는, 인쇄법 이외에 스핀 코팅법, 잉크젯 프린트법 등의 도포법을 이용하여 산화물 반도체로 이루어진 막을 성막함으로써 형성되는 경우도 있다.
이어서, 도 6b에 나타낸 바와 같이, p형 트랜지스터 영역 (pTr)에, 유기 반도체 재료를 사용하여 유기 반도체막 (7)을 형성한다. 이 유기 반도체막 (7)은, 인쇄법을 이용하여 형성된다. 또한, 유기 반도체막 (7)은, 스핀 코팅법, 잉크젯 프린트법 등의 도포법을 이용하여 유기 반도체로 이루어진 막을 성막함으로써 형성되는 경우도 있다. 이어서, 도 6c에 나타낸 바와 같이, 소스 전극 (4ns), (4ps), 드레인 전극 (4d), 접속층 (4a), 산화물 반도체막 (205) 및 유기 반도체막 (7) 위에 불소계 수지 재료를 도포하고, 추가로 포토리소그래피법에 의해 패터닝함으로써, 접속층 (4a) 위 및 소정의 소스 전극 (4ns), (4ps) 및 드레인 전극 (4d) 위에 콘택트홀 (12a) 및 (13a)가 형성된 보호막 (208)을 형성한다. 그 후, 실시 형태 1에 따른 반도체 장치 (100)과 마찬가지로 이 콘택트홀 (12a) 및 (13a) 내에 도전성 재료를 매립함으로써, 도 5에 나타낸 콘택트 (12), (13)을 형성함과 동시에 배선층 (14a), (14b)를 패터닝한다. 또한, 전체 면에 패시베이션막 (15)를 형성함으로써, 도 5에 나타낸 반도체 장치 (200)을 얻을 수 있다.
이와 같이, 본 실시 형태 2에서는 실리콘 재료가 아니라 높은 전자 이동도를 확보할 수 있는 반도체막의 형성이 가능한 산화물 반도체 재료를 사용하여 n형 트랜지스터의 채널을 형성하고, 높은 홀 이동도를 확보할 수 있는 반도체막의 형성이 가능한 유기 반도체 재료를 사용하여 p형 트랜지스터의 채널을 형성하기 때문에, 실시 형태 1과 마찬가지로 캐리어의 도핑 처리, 채널 활성화의 고온 공정 및 고도의 진공 공정을 행할 필요가 없으며, 장치 구성이 큰 장치를 사용하지 않고, 간편한 공정으로 n형 및 p형 각 트랜지스터의 소기의 이동도를 확보하면서, 상보형 논리 회로로서 안정적으로 동작하는 성능이 높은 상보형 트랜지스터를 제조할 수 있다.
또한, 본 실시 형태 2에서는, 졸 상태의 산화물 반도체 재료를 인쇄법 등으로 소정의 위치에 도포하고, 겔 상태로 한 후 가열 처리함으로써 산화물 반도체막 (205)를 형성한다. 그 때문에, 실시 형태 2에 따르면, 실시 형태 1에서는 필요하였던 산화물 반도체막 (5)를 형성하기 위한 포토리소그래피 처리 및 에칭 처리를 생략할 수 있기 때문에, 실시 형태 1보다 더욱 간편한 공정으로 고성능의 상보형 트랜지스터를 제조할 수 있다.
또한, 본 실시 형태 2에서는, p형 트랜지스터의 채널이 되는 유기 반도체막 (7) 및 n형 트랜지스터의 채널이 되는 산화물 반도체막 (205)를 인쇄법으로 형성하고, 그 후 기판 (1) 위의 전체 면에 동일한 재료로 보호막 (208)을 형성하고 있다. 그 때문에, 실시 형태 2에 따르면, 실시 형태 1과 같이 개구 영역을 갖는 층간막 (6) 및 보호막 (8)을 각 트랜지스터 영역에 나누어 형성할 필요가 없기 때문에, 실시 형태 1보다 더욱 간편한 공정으로 고성능의 상보형 트랜지스터를 제조할 수 있다.
또한, 실시 형태 2에서는, 산화물 반도체막 (205) 및 유기 반도체막 (7)과 거의 반응하지 않는 불소계 수지 재료를 사용하여 보호막 (208)을 형성하기 때문에, 산화물 반도체막 (205) 및 유기 반도체막 (7)을 모두 안정적으로 보호할 수 있어서, 상보형 트랜지스터의 성능을 적절하게 유지하는 것이 가능하다.
또한, 본 실시 형태 2에서는, 잉크젯 프린트법, 인쇄법과 같은 도포법을 이용하여 공통 게이트 전극 (2)로부터 보호막 (208)까지의 각 막을 형성한 경우, 보호막 (208)까지의 전체 층을 간편한 도포 공정으로 형성할 수 있을 뿐만 아니라 마스크 매수의 삭감을 도모할 수 있다는 효과를 발휘한다.
또한, 본 실시 형태 1 또는 2에서는, n형 트랜지스터의 채널층인 반도체층(산화물 반도체막 (5) 또는 (205))을 산화물 반도체 재료를 사용하여 형성하고, p형 트랜지스터의 채널층인 반도체층(유기 반도체막 (7))을 유기 반도체 재료를 사용하여 형성한 경우를 예로 설명했지만, 물론 n형 트랜지스터의 채널층인 반도체층을 유기 반도체 재료를 사용하여 형성하고, p형 트랜지스터의 채널층인 반도체층을 산화물 반도체 재료를 사용하여 형성할 수도 있다. 이 경우에도, 실시 형태 1 또는 2와 마찬가지로 고온 공정이나 고도의 진공 공정을 필요로 하지 않기 때문에, 간편한 공정으로 상보형 트랜지스터를 제조할 수 있다.
또한, 상술한 각 실시 형태에서는, p형 트랜지스터 (Q1)과 n형 트랜지스터 (Q2)의 각 드레인 전극을 동일한 재료로 구성함과 동시에 동일한 공정으로 형성했지만, 각 드레인 전극을 서로 상이한 재료로 구성함과 동시에 상이한 공정으로 각각 형성할 수도 있고, p형 트랜지스터 (Q1)과 n형 트랜지스터 (Q2)의 각 게이트 전극도 마찬가지로 서로 상이한 재료로 구성함과 동시에 상이한 공정으로 각각 형성할 수도 있다. 또한, 상술한 각 실시 형태에서는 p형 트랜지스터 (Q1)용의 게이트와 n형 트랜지스터 (Q2)용의 게이트를 일체로 형성하고 있지만, p형 트랜지스터 (Q1)용의 게이트와 n형 트랜지스터 (Q2)용의 게이트를 개별적으로 형성하고, p형 트랜지스터 (Q1)용의 게이트와 n형 트랜지스터 (Q2)용의 게이트를 배선에 의해 접속할 수도 있으며, 또한 p형 트랜지스터 (Q1)용의 게이트와 n형 트랜지스터 (Q2)용의 게이트를 서로 상이한 재료로 구성할 수도 있다.
1: 기판
2: 공통 게이트 전극
3: 게이트 절연막
4a: 접속층
4d: 드레인 전극
4ns, 4ps: 소스 전극
5, 205: 산화물 반도체막
6: 층간막
7: 유기 반도체막
8, 208: 보호막
11, 12, 13: 콘택트
14a, 14b: 배선층
15: 패시베이션막
16: 포토레지스트 박막
100, 200: 반도체 장치

Claims (9)

  1. 제1 소스 전극, 제1 드레인 전극, 제1 반도체막 및 제1 게이트 전극을 가지며 기판 위에 형성되는 제1 트랜지스터와,
    제2 소스 전극, 제2 드레인 전극, 제2 반도체막 및 상기 제1 게이트 전극에 전기적으로 접속되는 제2 게이트 전극을 가지며 상기 기판 위에 형성되는 제2 트랜지스터를 갖는 반도체 장치의 제조 방법에 있어서,
    상기 기판 위에 상기 제1 게이트 전극을 형성하는 제1 게이트 전극 형성 공정과,
    상기 제1 소스 전극과 상기 제1 드레인 전극을 형성하는 제1 소스/드레인 전극 형성 공정과,
    산화물 반도체 재료를 사용하여 상기 제1 반도체막을 형성하는 제1 반도체막 형성 공정과,
    상기 기판 위에 상기 제2 게이트 전극을 형성하는 제2 게이트 전극 형성 공정과,
    상기 제2 소스 전극과 상기 제2 드레인 전극을 형성하는 제2 소스/드레인 전극 형성 공정과,
    유기 반도체 재료를 사용하여 상기 제2 반도체막을 형성하는 제2 반도체막 형성 공정
    을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제1 반도체막 형성 공정에서는 상기 산화물 반도체 재료를 사용하는 스퍼터법에 의해 상기 제1 반도체막을 형성하고,
    상기 제2 반도체막 형성 공정에서는 상기 유기 반도체 재료를 도포액으로서 사용하는 도포법에 의해 상기 제2 반도체막을 형성하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 제1 반도체막 형성 공정에서는 상기 산화물 반도체 재료를 도포액으로서 사용하는 도포법에 의해 상기 제1 반도체막을 형성하고,
    상기 제2 반도체막 형성 공정에서는 상기 유기 반도체 재료를 도포액으로서 사용하는 도포법에 의해 상기 제2 반도체막을 형성하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 제1 트랜지스터는 n형 트랜지스터이고,
    상기 제2 트랜지스터는 p형 트랜지스터인 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 제1 반도체막 형성 공정에서는 상기 산화물 반도체 재료로서 아연주석 산화물을 사용하여 상기 제1 반도체막을 형성하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 제1 반도체막 및 상기 제2 반도체막 중 어느 하나 또는 양 표면 위에 보호막을 형성하는 보호막 형성 공정을 추가로 포함하고,
    상기 보호막은 불소계 수지에 의해 구성되는 반도체 장치의 제조 방법.
  7. 동일한 기판 위에 형성되는 제1 및 제2 트랜지스터를 갖는 반도체 장치에 있어서,
    상기 제1 트랜지스터는
    제1 게이트 전극과,
    제1 소스 전극과,
    제1 드레인 전극과,
    상기 제1 소스 전극 및 상기 제1 드레인 전극 사이에 형성되며 산화물 반도체에 의해 구성되는 제1 반도체막
    을 구비하고,
    상기 제2 트랜지스터는
    상기 제1 게이트 전극에 전기적으로 접속되는 제2 게이트 전극과,
    제2 소스 전극과,
    제2 드레인 전극과,
    상기 제2 소스 전극 및 상기 제2 드레인 전극 사이에 형성되며 유기 반도체에 의해 구성되는 제2 반도체막
    을 구비하는 반도체 장치.
  8. 제7항에 있어서, 상기 산화물 반도체는 아연주석 산화물인 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기 제1 반도체막 및 제2 반도체막 중 어느 하나 또는 양 표면 위에 형성되며 불소계 수지에 의해 구성되는 보호막을 추가로 구비하는 반도체 장치.
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