KR20110016410A - 무전해 니켈-팔라듐-금 도금 방법, 도금 처리물, 프린트 배선판, 인터포저 및 반도체 장치 - Google Patents

무전해 니켈-팔라듐-금 도금 방법, 도금 처리물, 프린트 배선판, 인터포저 및 반도체 장치 Download PDF

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plating
interposer
treatment
printed wiring
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KR20100076455A
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겐야 다치바나
뎃페이 이토
야스아키 미츠이
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스미토모 베이클리트 컴퍼니 리미티드
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Abstract

본 발명은 프린트 배선판의 단자 부분, 다른 전자 부품의 단자 부분, 혹은 그 외의 금속 미세 패턴을 갖는 수지 기재 등의 도금 처리 대상면에 무전해 니켈-팔라듐-금 도금을 실시할 때에, 하지인 수지 표면의 금속 이상 석출이 억제되어 도금 처리면의 품질이 뛰어난 방법을 제공한다. 또한 본 발명은 도금 처리면의 품질이 뛰어난 도금 처리물, 특히 인터포저, 마더보드 및 그들을 이용한 반도체 장치를 제공하는 것을 과제로 한다.
본 발명은 프린트 배선판의 단자 부분 등의 피처리 부분에 금속 미세 패턴을 갖는 기재의 무전해 니켈-팔라듐-금 도금을 실시하는 방법으로서, 팔라듐 촉매 부여 공정 후 무전해 팔라듐 도금 처리를 실시하기 전 임의의 단계에 있어서, pH 10~14인 용액에 의한 처리 및 플라즈마 처리로 이루어지는 군으로부터 선택되는 적어도 하나의 표면 처리를 실시하여 상기 과제를 해결한다.

Description

무전해 니켈-팔라듐-금 도금 방법, 도금 처리물, 프린트 배선판, 인터포저 및 반도체 장치{METHOD FOR ELECTROLESS NICKEL-PALLADIUM-GOLD PLATING, PLATED PRODUCT, PRINTED WIRING BOARD, INTERPOSER AND SEMICONDUCTOR APPARATUS}
본 발명은 무전해 니켈-팔라듐-금 도금 방법, 상기 방법을 이용하여 제조한 도금 처리물, 특히 마더보드나 인터포저 등의 프린트 배선판 및 상기 프린트 배선판을 이용한 반도체 장치에 관한 것이다.
반도체 장치의 프린트 배선판으로는 마더보드 및 인터포저가 알려져 있다. 인터포저는 마더보드와 동일한 프린트 배선판이지만, 반도체 소자(베어 칩) 또는 반도체 패키지와 마더보드 사이에 개재되어 마더보드 상에 탑재된다.
인터포저는 마더보드와 동일하게 반도체 패키지를 실장하는 기판으로서 이용해도 되지만, 마더보드와 다른 특유의 사용 방법으로는 패키지 기판 또는 모듈 기판으로서 이용된다.
패키지 기판이란 반도체 패키지의 기판으로서 인터포저가 이용된다고 하는 의미이다. 반도체 패키지에는 반도체 소자를 리드 프레임 상에 탑재하고 양자를 와이어본딩으로 접속하여 수지로 봉지하는 타입과, 인터포저를 패키지 기판으로서 이용하여 반도체 소자를 상기 인터포저 상에 탑재하고 양자를 와이어본딩 등의 방법으로 접속하여 수지로 봉지하는 타입이 있다.
인터포저를 패키지 기판으로서 이용하는 경우, 반도체 패키지의 마더보드 접속측 평면(인터포저의 아랫면측)에 마더보드에 대한 접속 단자를 배치할 수 있다. 또, 인터포저의 반도체 소자 접속측으로부터 마더보드 접속측으로 배선 치수를 단계적으로 확대하여, 반도체 소자와 마더보드 사이의 배선 치수 틈을 메울 수 있다.
현재 반도체 소자 내부 회로의 라인 앤드 스페이스는 서브 미크론 레벨에 도달하고 있으며, 이것에 접속하는 인터포저의 반도체 소자 접속측 최외층 회로의 접속 단자는 라인 앤드 스페이스(L/S)가 수십 ㎛/수십 ㎛ 정도이다. 한편, 인터포저의 마더보드 접속측 최외층 회로의 접속 단자의 라인 앤드 스페이스(L/S)는 수백 ㎛/수백 ㎛ 정도이고, 이것에 대한 마더보드의 인터포저 접속측 최외층 회로의 접속 단자의 라인 앤드 스페이스(L/S)도 수백 ㎛/수백 ㎛ 정도이다.
한편, 모듈 기판이란 복수의 반도체 패키지 또는 패키지화하기 전의 반도체 소자를 단일 모듈내에 탑재하는 기판으로서 이용된다고 하는 의미이다.
이와 같은 기술 동향에 따라, 고밀도 배선화 및 회로 복잡화의 새로운 진전에 대응하기 위해서 다층 프린트 배선판의 인터포저도 이용된다.
인터포저, 마더보드 등의 프린트 배선판 상의 최외층 회로의 단자 부분은 땜납 접합, 와이어본딩 등의 접속 신뢰성을 확보할 목적으로 금 도금이 실시된다. 금 도금의 대표적인 방법 중 하나로서, 무전해 니켈-팔라듐-금 도금법(Electroless Nickel Electroless Palladium Electroless Gold)이 있다. 이 방법에서는 단자 부분에 클리너 등의 적절한 방법에 의해 전처리를 실시한 후 팔라듐 촉매를 부여하고, 그 후 추가로 무전해 니켈 도금 처리, 무전해 팔라듐 도금 처리 및 무전해 금 도금 처리를 순차로 실시한다.
ENEPIG법(Electroless Nickel Electroless Paliadium lmmersion Gold)은 무전해 니켈-팔라듐-금 도금법의 무전해 금 도금 처리 단계에 있어서 치환 금 도금 처리(Immersion Gold)를 실시한다(특허 문헌 1).
하지 도금으로서의 무전해 니켈 도금 피막과 무전해 금 도금 피막 사이에 무전해 팔라듐 도금 피막을 설치함으로써 단자 부분에서의 도체 재료의 확산 방지성, 내식성이 향상된다. 하지 니켈 도금 피막의 확산 방지를 도모할 수 있으므로 Au-Au 접합의 신뢰성이 향상되고, 또 금에 의한 니켈 산화를 방지할 수 있으므로 열 부하가 큰 납프리 땜납 접합의 신뢰성도 향상된다.
일본 특개 2008-144188호 공보
본 발명자는 프린트 배선판의 최외층 회로의 단자 부분에 무전해 니켈-팔라듐-금 도금을 실시하면, 무전해 팔라듐 도금 처리 단계에 있어서 도체 회로를 지지하고 있는 절연막 또는 기판의 수지 표면의 단자 부분 주위에 팔라듐 금속이 이상 석출하여 도금 처리면의 품질을 떨어뜨리고, 심한 경우에는 인접하는 단자 사이에서 쇼트를 일으키는 원인이 되는 것을 발견하였다.
특히, 패키지 기판용 인터포저의 반도체 소자 접속측 최외층 회로의 접속 단자는 라인 앤드 스페이스(L/S)가 수십 ㎛/수십 ㎛ 정도로 좁기 때문에 쇼트를 일으킬 가능성이 높다.
본 발명은 상기 문제점을 해소하기 위해서 이루어진 것으로서 프린트 배선판의 단자 부분, 혹은 프린트 배선판 이외의 전자 부품의 도체 회로 표면, 그 외에도 수지 기재 상에 지지된 금속 미세 패턴의 표면을 도금 처리의 대상으로 하고, 그러한 도금 처리 대상면에 무전해 니켈-팔라듐-금 도금을 실시할 때에 하지인 수지 표면에서의 금속의 이상 석출이 억제되어, 도금 처리면의 품질이 뛰어난 무전해 니켈-팔라듐-금 도금 방법을 제공하는 것을 목적으로 한다.
또한 본 발명은 미세 금속 패턴의 표면에 무전해 니켈-팔라듐-금 도금 피막을 가져, 도금 처리면의 품질이 뛰어난 도금 처리물, 특히 인터포저, 마더보드 및 이들 인터포저 또는 마더보드를 이용한 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 도금 방법은 수지로 이루어진 지지 표면 상에 금속 미세 패턴을 설치해서 이루어지는 금속 미세 패턴을 갖는 기재의 상기 금속 미세 패턴에 팔라듐 촉매를 부여한 후, 무전해 니켈-팔라듐-금 도금을 실시하는 방법에 있어서,
상기 금속 미세 패턴을 갖는 기재에 대해 팔라듐 촉매 부여 공정 후 무전해 팔라듐 도금 처리를 실시하기 전 임의의 단계에 있어서, pH 10~14인 용액에 의한 처리 및 플라즈마 처리로 이루어지는 군으로부터 선택되는 적어도 하나의 표면 처리를 실시하는 것을 특징으로 하는 니켈-팔라듐-금 무전해 도금 방법이다.
본 발명의 도금 방법을 실시함으로써 단자 주위의 수지 표면에서의 금속의 이상 석출을 억제하여, 단자 표면에는 Ni-Pd-Au의 양질인 피막을 형성할 수 있다. 따라서, 품질이 좋은 도금 처리면, 품질이 좋은 도금 처리물을 얻을 수 있다.
본 발명의 도금 방법은 마더보드, 인터포저 등의 프린트 배선판의 최외층 회로의 단자 부분에 매우 적합하게 적용되고, 특히 인터포저의 단자 부분에 매우 적합하게 적용된다. 본 발명의 도금 방법에 의해 단자 부분에 도금을 실시한 프린트 배선판에 반도체 소자 또는 반도체 패키지를 탑재하여 접속 신뢰성이 높은 반도체 장치를 얻을 수 있다.
본 발명의 도금 방법은 프린트 배선판 이외의 전자 부품의 도체 회로 표면에 대해서도 매우 적합하게 적용되고, 나아가서는 본 발명의 도금 방법은 전자 부품 이외의 여러가지 분야에 있어서 수지 기재 상에 지지된 금속 미세 패턴을 도금함으로써 품질이 좋은 도금면을 얻을 수 있다.
도 1은 반도체 장치의 실장 계층 구조의 일례를 모식적으로 나타내는 도면이다.
도 2는 인터포저를 이용한 반도체 패키지의 일례를 모식적으로 나타내는 도면이다.
도 3은 본 발명의 도금 방법의 수순을 나타내는 블록도이다.
도 4는 실시예의 테스트 피스 상에 형성한 빗살 패턴 모양 구리 회로.
도 5는 비교예 1에서 얻은 도금 처리물의 단자 부분의 전자현미경 사진.
도 6은 실시예 1에서 얻은 도금 처리물의 단자 부분의 전자현미경 사진.
도 7은 실시예 2에서 얻은 도금 처리물의 단자 부분의 전자현미경 사진.
도 8은 실시예 3에서 얻은 도금 처리물의 단자 부분의 전자현미경 사진.
도 9는 실시예 4에서 얻은 도금 처리물의 단자 부분의 전자현미경 사진.
도 10은 실시예 6에서 얻은 도금 처리물의 단자 부분의 전자현미경 사진.
본 발명의 도금 방법은 수지로 이루어진 지지 표면 상에 금속 미세 패턴을 설치해서 이루어지는 금속 미세 패턴을 갖는 기재의 상기 금속 미세 패턴에 팔라듐 촉매를 부여한 후, 무전해 니켈-팔라듐-금 도금을 실시하는 방법에 있어서,
상기 금속 미세 패턴을 갖는 기재에 대해 팔라듐 촉매 부여 공정 후 무전해 팔라듐 도금 처리를 실시하기 전 임의의 단계에 있어서, pH 10~14인 용액에 의한 처리 및 플라즈마 처리로 이루어지는 군으로부터 선택되는 적어도 하나의 표면 처리를 실시하는 것을 특징으로 하는 것이다.
본 발명의 도금 방법은 프린트 배선판의 최외층 회로의 단자 부분에 매우 적합하게 적용되고, 상기 도금 방법을 실시함으로써 단자 주위의 수지 표면에서의 금속의 이상 석출을 억제하여, 단자 표면에는 Ni-Pd-Au의 양질인 피막을 형성할 수 있다. 따라서, 품질이 좋은 도금 처리면을 얻을 수 있다.
특히, 패키지 기판용 인터포저의 반도체 소자 접속측 최외층 회로의 단자 부분은 라인 앤드 스페이스가 좁기 때문에 단자 사이(선 사이)의 수지 표면에 금속이 이상 석출하면 쇼트를 일으키기 쉽다고 하는 문제가 있다. 본 발명의 도금 방법은 그러한 라인 앤드 스페이스가 좁은 단자 부분에 대해서 특히 유효하여, 제품의 수율(product yield)을 향상시킬 수 있다.
본 발명의 도금 방법은 프린트 배선판 이외의 전자 부품의 도체 회로 표면에 대해서도 매우 적합하게 실시할 수 있고, 나아가서는 전자 부품 이외의 여러가지 분야에 있어서 수지 기재 상에 지지된 금속 미세 패턴을 도금함으로써 품질이 좋은 도금면을 얻을 수 있다.
이하, 프린트 배선판의 최외층에 구리 회로를 형성하고, 그 단자 부분에 도금을 실시하는 경우를 예로 하여 본 발명의 도금 방법을 설명한다.
도 1은 인터포저를 패키지 기판으로서 이용하는 타입의 반도체 패키지와, 이것을 실장한 마더보드로 이루어지는 반도체 장치의 구조를 모식적으로 나타내는 도면이다.
도 1에 있어서 반도체 장치 (1)는 마더보드 (2) 상에 반도체 패키지 (3)를 실장해서 이루어진다.
마더보드 (2)의 양면은 솔더 레지스트층 (7a, 7b)으로 피복되어 있지만, 반도체 패키지 접속측 최외층 회로의 접속 단자 (6)는 솔더 레지스트층 (7a)으로부터 노출되어 있다.
반도체 패키지 (3)는 접속 단자 (11b)가 패키지 아랫면에 배열된 에리어 어레이(area array)형 패키지이며, 패키지 아랫면의 접속 단자 (11b)와 마더보드 (2)의 패키지 실장측의 접속 단자 (6)가 땜납 볼 (13)에 의해 땜납 접속되어 있다.
반도체 패키지 (3)는 패키지 기판인 인터포저 (4) 상에 반도체 소자 (5)를 탑재해서 이루어진다.
인터포저 (4)는 다층 프린트 배선판이며, 그 코어 기판 (8)의 반도체 소자 탑재측에 3층의 도체 회로층 (9a, 9b, 9c)이 순차로 적층되고, 마더보드 접속측에도 3층의 도체 회로층 (10a, 10b, 10c)이 순차로 적층되어 있다. 인터포저 (4)의 반도체 소자 탑재측은 3층의 도체 회로층 (9a, 9b, 9c)을 통과함으로써 단계적으로 배선 치수가 축소된다. 인터포저 (4) 양면의 최외층 회로는 솔더 레지스트층 (12a, 12b)으로 피복되어 있지만, 접속 단자 (11a, 11b)는 솔더 레지스트층 (12a, 12b)으로부터 노출되어 있다.
인터포저 (4)의 반도체 소자 탑재측 최외층 회로의 접속 단자 (11a)는 라인 앤드 스페이스가 10~50㎛/10~50㎛ 정도인 경우가 많다. 한편, 인터포저 (4)의 마더보드 접속측 최외층 회로의 단자 부분 (11b)은 라인 앤드 스페이스가 300~500㎛/300~500㎛ 정도인 경우가 많다. 마더보드 (2)의 패키지 실장측(인터포저 접속측) 최외층 회로의 접속 단자 (6)도 라인 앤드 스페이스가 300~500㎛/300~500㎛ 정도인 경우가 많다.
반도체 소자 (5)는 아랫면에 전극 패드 (14)를 가지고 있으며, 이 전극 패드 (14)와 인터포저 (4)의 반도체 소자 탑재측 최외층 회로의 접속 단자 (11a)가 땜납 볼 (15)에 의해 땜납 접속되어 있다.
인터포저 (4)와 그 위에 탑재된 반도체 소자 사이의 공극은 에폭시 수지 등의 봉지재 (16)에 의해 봉지되어 있다.
도 2는 인터포저를 패키지 기판으로서 이용하는 다른 타입의 반도체 패키지(와이어본딩형)의 구조를 모식적으로 나타내는 도면이다.
도 2에 있어서 반도체 패키지 (20)는 패키지 기판인 인터포저 (21) 상에 반도체 소자 (22)를 탑재해서 이루어진다.
반도체 패키지 (20)는 접속 단자 (23b)가 패키지 아랫면에 배열된 에리어 어레이형 패키지이며, 상기 패키지 아랫면의 접속 단자 (23b) 상에 땜납 볼 (28)이 배치되어 있다.
인터포저 (21)의 상세한 적층 구조는 생략하지만, 도 1에 나타낸 인터포저와 동일한 다층 프린트 배선판이며, 양면의 최외층 회로는 솔더 레지스트층 (24a, 24b)으로 피복되어 있지만, 접속 단자 (23a, 23b)는 솔더 레지스트층 (24a, 24b)으로부터 노출되어 있다.
반도체 소자 (22)는 인터포저 (21)의 반도체 소자 탑재 측에 에폭시 수지 등의 다이 본드재 경화층 (27)을 통하여 고착된다.
반도체 소자 (22)는 윗면에 전극 패드 (25)를 가지고 있고, 이 전극 패드 (25)와 인터포저 (21)의 반도체 소자 탑재측 최외층 회로의 접속 단자 (23a)가 금선 (26)에 의해 접속되어 있다.
반도체 패키지 (21)의 반도체 소자 탑재측은 에폭시 수지 등의 봉지재 (29)에 의해 봉지되어 있다.
도시한 인터포저와 같은 다층 프린트 배선판은 유리포 기재 에폭시 수지 구리 부착 적층판 등의 코어 기판 상에 복수의 도체 회로층을 빌드업함으로써 얻을 수 있다. 개개의 도체 회로층은 세미애디티브법 등의 공지의 방법에 의해 형성할 수 있다. 도체 회로층으로는 코어 기판 또는 절연층 상에 구리 또는 구리 합금박 또는 퇴적물로 이루어지는 도체층을 형성하고, 소정 패턴 모양으로 에칭한 것이 일반적이지만, 무전해 니켈-팔라듐-금 도금을 실시할 수 있는 것이면 본 발명을 적용 가능하고, 도전 페이스트의 인쇄에 의해 형성한 것이어도 된다.
인터포저의 반도체 소자 접속측에 최외층의 도체 회로를 형성한 후 상기 도체 회로의 패턴 상에 솔더 레지스트층을 형성하여 회로의 대부분을 피복하지만, 상기 회로의 단자 부분은 접속을 위해서 노출시킨 채로 남긴다. 이 단자 부분에 대해 본 발명의 도금 방법을 실시할 수 있다.
또, 인터포저의 마더보드 접속측 최외층의 도체 회로 및 마더보드의 인터포저 접속측 최외층의 도체 회로도 상기와 동일하게 단자 부분만 노출시키고 다른 부분을 솔더 레지스트층으로 피복하여, 상기 단자 부분에 대해 본 발명의 도금 방법을 실시할 수 있다.
도 3은 본 발명의 도금 방법의 수순을 나타내는 블록도이다.
본 발명에 의해 프린트 배선판의 최외층 구리 회로의 단자 부분에 도금을 실시하는 경우 팔라듐 촉매 부여 공정에 앞서는 전처리로서, 상기 단자 부분에 필요에 따라 하나 또는 둘 이상의 방법으로 표면 처리를 실시할 수 있다. 도 3에는 전처리로서 클리너 (S1a), 소프트 에칭 (S1b), 산 처리 (S1c), 프리딥 (S1d)을 나타냈지만, 그것 이외의 처리를 실시해도 된다.
전처리 후 팔라듐 촉매의 부여와 무전해 니켈-팔라듐-금 도금을 실시함으로써 니켈-팔라듐-금(Ni-Pd-Au) 피막이 형성된다.
본 발명의 도금 방법에 있어서 전처리 (S1), 팔라듐 촉매 부여 공정 (S2), 무전해 니켈 도금 처리 (S3), 무전해 팔라듐 도금 처리 (S4), 무전해 금 도금 처리 (S5)는 종래와 동일하게 실시하면 된다.
본 발명에 있어서는 상기 수순 중 팔라듐 촉매 부여 공정 후 무전해 팔라듐 도금 처리를 실시하기 전 임의의 단계에 있어서, pH 10~14인 용액에 의한 처리 및 플라즈마 처리 중에서 선택되는 하나 또는 둘 이상의 처리(이상 석출 방지 처리)를 실시함으로써 무전해 팔라듐 도금 처리 단계에서의 이상 석출을 방지할 수 있다.
팔라듐 촉매 부여 공정 후 무전해 팔라듐 도금 처리를 실시하기 전 임의의 단계란 도 3의 수순에 있어서 팔라듐 촉매 부여 공정과 무전해 니켈 도금 처리 사이 (S+a)의 단계 및 무전해 니켈 도금 처리와 무전해 팔라듐 도금 처리 사이 (S+b)의 단계이다.
이상 석출을 방지하기 위해서 둘 이상의 처리를 부가하는 경우에는 그들의 순서를 적절히 바꿔 넣을 수 있다. 또 둘 이상의 이상 석출 방지 처리를 (S+a) 단계와 (S+b) 단계로 나누어 실시할 수도 있다.
이하, S1~S5의 각 처리 단계 및 본 발명에 있어서 특징적인 이상 석출 방지 처리 단계 (S+a, S+b)에 관하여 순차로 설명한다.
<전처리 (S1)>
(1) 클리너 처리 (S1a)
전처리의 하나인 클리너 처리 (S1a)는 산성 타입 또는 알칼리 타입의 클리너액을 단자 표면에 접촉시킴으로써 단자 표면으로부터의 유기 피막 제거, 단자 표면의 금속 활성화, 단자 표면의 젖음성(wettability) 향상을 도모하기 위해서 실시된다.
산성 타입 클리너는 주로 단자 표면의 극히 얇은 부분(극히 얕은 부분)을 에칭하여 표면을 활성화하는 것이며, 구리 단자에 유효한 것으로는 옥시카르복시산, 암모니아, 염화나트륨, 계면활성제를 함유하는 액(예를 들면 우에무라 공업(주)의 ACL-007)이 이용된다. 구리 단자에 유효한 다른 산성 타입 클리너로는 황산, 계면활성제, 염화나트륨을 함유하는 액(예를 들면 우에무라 공업(주)의 ACL-738)을 이용해도 되고, 이 액은 젖음성이 높다.
알칼리성 타입의 클리너는 주로 유기 피막을 제거하는 것이며, 구리 단자에 유효한 것으로는 비이온 계면활성제, 2-에탄올아민, 디에틸렌트리아민을 함유하는 액(예를 들면 우에무라 공업(주)의 ACL-009)이 이용된다.
클리너 처리를 실시하려면 단자 부분에 침지, 스프레이 등의 방법으로 상기한 것들 중 어느 하나의 클리너액을 접촉시킨 후 수세하면 된다.
(2) 소프트 에칭 처리 (S1b)
다른 전처리인 소프트 에칭 처리 (S1b)는 단자가 표면의 극히 얇은 부분을 에칭하여 산화막 제거를 도모하기 위해서 실시된다. 구리 단자에 유효한 소프트 에칭액으로는 과황산 소다와 황산을 함유하는 산성액이 이용된다.
소프트 에칭 처리를 실시하려면 단자 부분에 침지, 스프레이 등의 방법으로 상기 소프트 에칭액을 접촉시킨 후 수세하면 된다.
(3) 산세(酸洗) 처리 (S1c)
다른 전처리인 산세 처리 (S1c)는 단자 표면 또는 그 근방의 수지 표면으로부터 스마트(구리 미립자)를 제거하기 위해서 실시된다.
구리 단자에 유효한 산세액으로는 황산이 이용된다.
산세 처리를 실시하려면 단자 부분에 침지, 스프레이 등의 방법으로 상기 산세액을 접촉시킨 후 수세하면 된다.
(4) 프리딥 처리 (S1d)
다른 전처리인 프리딥 처리 (S1d)는 팔라듐 촉매 부여 공정에 앞서 촉매 부여액과 거의 동일한 농도의 황산에 담그는 처리이며, 단자 표면의 친수성을 높여 촉매 부여액 중에 함유되는 Pd 이온에 대한 부착성을 향상시키거나, 선행하는 공정에서 이용한 수세수(水洗水)가 촉매 부여액에 혼입하는 것을 막아 촉매 부여액의 반복 재사용을 가능하게 하거나, 산화막 제거를 도모하기 위해서 실시된다. 프리딥액으로는 황산이 통상 이용된다.
프리딥 처리를 실시하려면 단자 부분을 상기 프리딥액에 침지한다. 또한, 프리딥 처리 후에 수세는 실시하지 않는다.
<팔라듐 촉매 부여 공정 (S2)>
Pd2+ 이온을 함유하는 산성액(촉매 부여액)을 단자 표면에 접촉시켜, 이온화 경향(Cu + Pd2+→Cu2+ + Pd)에 의해 단자 표면에서 Pd2+ 이온을 금속 Pd로 치환한다. 단자 표면에 부착한 Pd는 무전해 도금의 촉매로서 작용한다. Pd2+ 이온 공급원인 팔라듐염으로서 황산 팔라듐 또는 염화 팔라듐을 이용할 수 있다.
황산 팔라듐은 흡착력이 염화 팔라듐보다 약하고, Pd 제거되기 쉽기 때문에 세선(細線) 형성에 적절하다. 구리 단자에 유효한 황산 팔라듐계 촉매 부여액으로는 황산, 팔라듐염 및 구리염을 함유하는 강산액(예를 들면 우에무라 공업(주)의 KAT-450)이나 옥시카르복시산, 황산 및 팔라듐염을 함유하는 강산액(예를 들면 우에무라 공업(주)의 MNK-4)이 이용된다.
한편, 염화 팔라듐은 흡착력, 치환성이 강하고, Pd 제거되기 어렵기 때문에 도금 미착(未着)이 일어나기 쉬운 조건에서 무전해 도금을 실시하는 경우에 도금 미착을 방지하는 효과를 얻을 수 있다.
팔라듐 촉매 부여 공정을 실시하려면 단자 부분에 침지, 스프레이 등의 방법으로 상기 촉매 부여액을 접촉시킨 후 수세하면 된다.
<무전해 니켈 도금 처리 (S3)>
무전해 니켈 도금욕으로는 예를 들면 수용성 니켈염, 환원제 및 착화제를 함유하는 도금욕을 이용할 수 있다. 무전해 니켈 도금욕의 자세한 것은 예를 들면 일본 특개 평8-269726호 공보 등에 기재되어 있다.
수용성 니켈염으로는 황산 니켈, 염화 니켈 등을 이용하고, 그 농도를 0.01~1 몰/리터 정도로 한다.
환원제로는 차아인산, 차아인산 나트륨 등의 차아인산염, 디메틸아민보란, 트리메틸아민보란, 히드라진 등을 이용하고, 그 농도를 0.01~1 몰/리터 정도로 한다.
착화제로는 말산, 숙신산, 젖산, 구연산 등이나 그의 나트륨염 등의 카르복시산류, 글리신, 알라닌, 이미노디아세트산, 아르기닌, 글루타민산 등의 아미노산류를 이용하고, 그 농도를 0.01~2 몰/리터 정도로 한다.
이 도금욕을 pH 4~7로 조정하고, 욕 온도 40~90℃ 정도에서 사용한다. 이 도금욕에 환원제로서 차아인산을 이용하는 경우 구리 단자 표면에서 다음의 주 반응이 Pd 촉매에 의해서 진행하여, Ni 도금 피막이 형성된다.
Ni2+ + H2PO2 - + H2O + 2e- → Ni + H2PO3 - + H2
<무전해 팔라듐 도금 처리 (S4)>
무전해 팔라듐 도금욕으로는 예를 들면 팔라듐 화합물, 착화제, 환원제, 불포화 카르복시산 화합물을 함유하는 도금욕을 이용할 수 있다.
팔라듐 화합물로는 예를 들면 염화 팔라듐, 황산 팔라듐, 아세트산 팔라듐, 질산 팔라듐, 테트라아민 팔라듐 염산염 등을 이용하고, 그 농도를 팔라듐 기준으로서 0.001~0.5 몰/리터 정도로 한다.
착화제로는 예를 들면 암모니아, 혹은 메틸 아민, 디메틸 아민, 메틸렌 디아민, EDTA 등의 아민 화합물 등을 이용하고, 그 농도를 0.001~10 몰/리터 정도로 한다.
환원제로는 예를 들면 차아인산, 혹은 차아인산 나트륨, 차아인산 암모늄 등의 차아인산염 등을 이용하고, 그 농도를 0.001~5 몰/리터 정도로 한다.
불포화 카르복시산 화합물로는 예를 들면 아크릴산, 메타크릴산, 말레산 등의 불포화 카르복시산, 그들의 무수물, 그들의 나트륨염, 암모늄염 등의 염, 그들의 에틸 에스테르, 페닐 에스테르 등의 유도체 등을 이용하고, 그 농도를 0.001~10몰/리터 정도로 한다.
이 도금욕을 pH 4~10으로 조정하고, 욕 온도 40~90℃ 정도에서 사용한다. 이 도금욕에 환원제로서 차아인산을 이용하는 경우 구리 단자 표면에서 다음의 주반응이 진행하여 Pd 도금 피막이 형성된다.
Pd2+ + H2PO2 - + H2O → Pd + H2PO3 - + 2H+
<무전해 금 도금 처리 (S5)>
무전해 금 도금욕으로는 예를 들면 수용성 금 화합물, 착화제 및 알데히드 화합물을 함유하는 도금욕을 이용할 수 있다. 무전해 금 도금욕의 자세한 것은 예를 들면 일본 특개 2008-144188호 공보 등에 기재되어 있다.
수용성 금 화합물로는 예를 들면 시안화금, 시안화금 칼륨, 시안화금 나트륨, 시안화금 암모늄 등의 시안화금염을 이용하고, 그 농도를 금 기준으로 0.0001~1 몰/리터 정도로 한다.
착화제로는 예를 들면 인산, 붕산, 구연산, 글루콘산, 주석산, 젖산, 말산, 에틸렌 디아민, 트리에탄올 아민, 에틸렌 디아민 4아세트산 등을 이용하고, 그 농도를 0.001~1 몰/리터 정도로 한다.
알데히드 화합물(환원제)로는 예를 들면 포름알데히드, 아세트알데히드 등의 지방족 포화 알데히드, 글리옥살, 숙신디알데히드 등의 지방족 디알데히드, 크로톤알데히드 등의 지방족 불포화 알데히드, 벤즈알데히드, o-, m- 또는 p-니트로벤즈알데히드 등의 방향족 알데히드, 글루코오스, 갈락토오스 등의 알데히드기(-CHO)를 갖는 당류 등을 이용하고, 그 농도를 0.0001~0.5 몰/리터 정도로 한다.
이 도금욕을 pH 5~10으로 조정하고, 욕 온도 40~90℃ 정도에서 사용한다. 이 도금욕을 이용하는 경우 구리 단자 표면에 다음의 2가지 치환 반응이 진행하여 Au 도금 피막이 형성된다.
Pd + Au+ → Pd2+ + Au + e-
e-(Au 자동 촉매의 작용에 의해 도금욕 중 성분을 산화하여 획득한다) + Au+ → Au
＜이상 석출 방지 처리 (S+a, S+b)>
상술한 기본 수순에 있어서 무전해 팔라듐 도금 처리를 실시하는 단계 (S4)에서 단자 주위의 수지 표면, 즉 도체 회로를 지지하고 있는 수지 표면 중에서 단자 주위의 영역에 팔라듐의 이상 석출이 생긴다고 하는 문제가 본 발명자에 의해 발견되었다.
그 원인은 해명되어 있지 않지만 팔라듐 촉매 부여 공정 단계 (S2)에서, 단자 표면에 선택적으로 금속 Pd를 충분량 부착시킨 채로, 지지체인 수지 표면으로부터 Pd2+ 이온을 완전히 제거하는 것이 곤란하다는 것이 원인이라고 생각된다. 수지 표면에 잔류한 pd2+ 이온은 무전해 팔라듐 도금욕 중에서 0(제로) 값으로 환원되고, 이 환원된 Pd가 핵이 되어 금속 Pd 알갱이가 성장한다고 생각된다. 특히 단자 주위의 수지 표면에 이상 석출이 국한적으로 발생하는 이유는 단자의 근방은 도금액의 반응 활성이 높아지고 있어, 니켈 피막으로부터 니켈이 용출하여 니켈 용출 지점 근방의 수지 표면에서 Ni로부터 Pd로의 치환(용출 Ni + 수지 표면 Pd2+ → Ni2+ + Pd)이 다발하기 때문이라고 추측된다.
이와 같은 이상 석출을 억제 또는 방지하기 위해서 본 발명의 도금 방법에 있어서는 팔라듐 촉매 부여 공정 후 무전해 팔라듐 도금 처리를 실시하기 전 임의의 단계에서 단자 부분 및 그 근방의 수지 표면에 대해 pH 10~14인 용액에 의한 처리 및 플라즈마 처리 중에서 선택되는 하나 또는 둘 이상의 표면 처리를 실시한다.
pH 10~14인 용액 또는 플라즈마에 의한 처리는 도체 회로를 지지하고 있는 수지 표면의 재료를 적절히 제거하여, 상기 수지 표면을 조면화(粗面化)한다. 회로 근방의 수지 표면에 부착하고 있던 pd2+ 이온은 이들 처리에 의해서 수지 표면의 재료와 함께 제거되기 때문에 이상 석출을 방지할 수 있다고 추측된다.
pH 10~14인 용액에 의한 처리로는 예를 들면 수산화 나트륨 함유액, 과망간산염 함유액, 유황 유기물 함유액, 시안화 칼륨(KCN) 함유액 및 시안화 나트륨(NaCN) 함유액 중 어느 것이든 하나 또는 둘 이상을 실시할 수 있다. 이들 용액은 단자 부분에 침지, 스프레이 등의 방법으로 접촉시킨 후 수세하면 된다.
또한, 상기 pH 10~14인 용액 또는 플라즈마에 의한 처리는 코어 기판 또는 절연층을 구성하는 일반적인 수지 재료를 조면화하는데 유효하다.
도체 회로를 지지하는 코어 기판 또는 절연층을 구성하는 수지 재료로는 예를 들면 에폭시 수지 조성물, 시아네이트 수지 조성물, 폴리이미드 수지 조성물, 폴리아미드 수지 조성물, 아크릴레이트 수지 조성물 등의 열경화성 수지, 열가소성 수지를 들 수 있다.
이하, 이들 각 액에 의한 표면 처리 및 플라즈마 처리에 대해 순차로 설명한다.
(1) 수산화 나트륨 함유액에 의한 처리
수산화 나트륨 함유액으로는 NaOH의 단순한 수용액을 pH 10~14의 강알칼리가 되는 농도로 조정하여 이용할 수 있다. 액의 pH 값은 전극을 갖추는 pH 미터를 욕조에 넣어 확인할 수 있다.
또, NaOH 함유 표면 습윤용 알칼리 완충액과 같은 NaOH와 산성인 에틸렌 글리콜계 용제 함유액을 포함하는 혼합 용액이어도, 혼합 용액으로서 pH 10~14의 강알칼리가 되는 농도이면 이용해도 된다. NaOH와 혼합되는 에틸렌 글리콜계 용제 함유액으로는 예를 들면 아트텍크사제 스웰링 딥 세큐리간트 P 건욕액을 들 수 있다.
(2) 과망간산염 함유액에 의한 처리
과망간산염 함유액은 NaOH의 첨가량에 의해 pH 10~14의 강알칼리성으로 조정할 수 있다.
과망간산염액을 이용하여 다음의 산화 반응에 의해 수지 표면을 조화(粗化)할 수 있다.
CH4 + 12MnO4 - + 14OH- → CO3 2- + 12MnO4 2- + 9H2O + 02
2Mn04 2- + 2H2O → 2MnO2 + 4OH- + O2
상기 반응식에 있어서 CH4는 수지 분자를 의미한다.
과망간산염액으로는 예를 들면 콘센트레이트 컴팩트 CP 건욕액(아트텍크사제의 NaMnO4 함유 산화제)을 OH- 공급원인 NaOH와 조합하여 이용할 수 있다.
(3) 유황 유기물 함유액에 의한 처리
유황 유기물 함유액은 예를 들면 5% NaOH 수용액 및 5% HCl 수용액에 의해 pH 10~14의 강알칼리성으로 조정할 수 있다.
유황 유기물은 수지 표면을 조화하는 작용을 가질 뿐만 아니라, 유황 유기물을 수지 표면에 접촉시킴으로써 상기 유황 유기물이 수지 표면에 부착하고 있는 pd2+와 착이온을 형성하여 Pd2+를 불활성화할 수 있기 때문에, 이상 석출을 방지할 수 있다고 추측된다.
유황 유기물로는 화합물 중에 유황 원자와 탄소 원자를 포함하는 것이면 특별히 제한되지 않지만, 티오황산나트륨 등의 유황을 포함하고 있어도 탄소 원자를 포함하지 않는 것은 포함되지 않는다. 이와 같은 유황 함유 유기물로는 티오 요소 유도체, 티올류, 술피드, 티오 시안산염류, 술파민산 또는 그 염류를 들 수 있다.
티오 요소 유도체의 구체예로는 티오 요소, 디에틸 티오 요소, 테트라메틸 티오 요소, 1-페닐-2-티오 요소, 티오 아세트 아미드를 들 수 있다.
티올류로는 2-메르캅토 이미다졸, 2-메르캅토 티아졸린, 3-메르캅토-1,2,4-트리아졸, 메르캅토 벤조이미다졸, 메르캅토 벤조옥사졸, 메르캅토 벤조티아졸, 메르캅토 피리딘을 들 수 있다.
술피드로는 2-아미노페닐 디술피드, 테트라메틸 티우람 디술피드, 티오 디글리콜산을 들 수 있다.
티오 시안산염류로는 티오 시안산나트륨, 티오 시안산칼륨, 티오 시안산암모늄을 들 수 있다.
술파민산 또는 그 염류로는 술파민산, 술파민산 암모늄, 술파민산 나트륨, 술파민산 칼륨을 들 수 있다.
이들 유황 유기물 중 메르캅토기를 갖는 티올류 또는 티오 시안기를 갖는 티오 시안산염류가 바람직하다.
유황 유기물의 농도는 0.1~100g/리터가 바람직하고, 특히 0.2~50g/리터가 바람직하다.
(4) 시안화 칼륨(KCN) 함유액에 의한 처리
시안화 칼륨(이하, KCN이라고 칭하는 경우가 있다) 함유액은 KCN 농도에 의해 pH 10~14의 강알칼리성으로 조정할 수 있다.
KCN 함유액은 수지 표면을 조화하는 작용을 가질 뿐만 아니라, KCN 함유액을 수지 표면에 접촉시킴으로써 수지 표면에 부착하고 있는 Pd2+와 CN-의 착이온[Pd(CN)3]-를 형성하여 Pd2+를 불활성화할 수 있기 때문에, 이상 석출을 방지할 수 있다고 추측된다.
KCN 함유액으로는 KCN만 함유하는 강알칼리액을 이용할 수 있다.
(5) 시안화 나트륨(NaCN) 함유액에 의한 처리
시안화 나트륨(이하, NaCN이라고 칭하는 경우가 있다) 함유액은 NaCN 농도에 의해 pH 10~14의 강알칼리성으로 조정할 수 있다.
NaCN 함유액은 KCN 함유액과 동일한 기구(機構)로 이상 석출을 방지할 수 있다고 추측된다. NaCN 함유액으로는 NaCN만 함유하는 강알칼리액을 이용할 수 있다.
(6) 플라즈마 처리
플라즈마 처리는 피처리면에 플라즈마를 접촉시킴으로써 구리 단자 표면으로부터 스미어를 산화 분해 제거하는 동시에, 회로를 지지하고 있는 수지 표면의 재료를 적절히 제거하여 조면화하는 처리이다. 회로 근방의 수지 표면에 부착하고 있던 Pd2+ 이온은 플라즈마 처리에 의해 수지 표면의 재료와 함께 제거되기 때문에 이상 석출을 방지할 수 있다고 추측된다.
플라즈마 처리 장치로는 예를 들면 마치ㆍ플라즈마ㆍ시스템사제, PCB2800E를 사용할 수 있다. 플라즈마 처리의 구체적인 실시 방법, 실시 조건으로서 이하의 예를 들 수 있다.
<플라즈마 처리의 조건>
ㆍ가스: CF4/O2(2종 혼합) 또는 CF4/O2/Ar(3종 혼합)
ㆍ분위기 압력: 10~500mTorr
ㆍ출력: 1000W~10000W
ㆍ시간: 60~600초
상기 수순으로 본 발명의 도금 방법을 실시할 수 있어, 프린트 배선판의 최외층 회로의 단자 부분에 품질이 좋은 Ni-Pd-Au 도금 피막이 형성되고, 또한 단자 주위의 수지 표면에는 이상 석출이 없는 품질 좋은 도금 처리면이 확보된다.
본 발명의 도금 방법에 의해 단자 부분의 도금을 실시한 프린트 배선판 상에 반도체 패키지를 실장하여 반도체 장치를 제조할 수 있다. 또, 본 발명에 의해 얻어진 인터포저를 패키지 기판으로서 이용하고, 이것에 반도체 소자를 탑재, 접속하여 봉지함으로써 반도체 패키지를 제조할 수 있다. 인터포저를 패키지 기판으로서 이용하는 반도체 패키지의 구성으로는 예를 들면 도 1 및 도 2에 나타낸 것이 있다. 이와 같은 인터포저를 포함하는 반도체 패키지는 종래 공지의 방법으로 제조할 수 있다.
본 발명의 도금 방법에 의해 단자 부분에 도금을 실시한 프린트 배선판을 이용함으로써 접속 신뢰성이 높은 반도체 장치를 얻을 수 있다.
[실시예]
이하에 있어서 실시예를 나타내어 본 발명을 더욱 상세하게 설명하지만, 본 발명의 범위는 실시예에 의해서 한정되는 것은 아니다.
(테스트 피스의 작성)
후술하는 실시예 및 비교예에서 공통으로 이용하는 테스트 피스(구리 회로 부착 기판)를 다음의 수순으로 작성하였다.
(1) 3㎛ 구리박이 부착된 전체 두께 0.1mm 구리 적층판(히타치화성제 MCL-E-679FG) 5% 염산에 의해 표면 처리한다.
(2) 구리 부착 적층판의 구리박 표면에 세미애디티브용 드라이 필름(아사히화성제 UFG-255)을 롤 라미네이터에 의해 라미네이트 한다.
(3) 상기 드라이 필름을 소정 패턴 모양으로 노광(평행광 노광기: 오노소끼제 EV-0800, 노광 조건: 노광량 140mJ, 홀드 타임 15분), 현상(현상액: 1% 탄산나트륨 수용액, 현상 시간: 40초)한다. 패턴 모양의 노출부에 전해 구리 도금 처리를 실시하여 20㎛ 두께의 전해 구리 도금 피막을 형성하고, 드라이 필름을 박리(박리액: 미츠비시 가스 화학제 R-100, 박리시간: 240초)한다.
(4) 박리 후 플래시 에칭 처리(에바라 전산의 SAC 프로세스)에 의해 3㎛ 구리박 시드층(seed layer)을 제거한다.
(5) 그 후 회로 조화 처리(조화 처리액: 멕(주)제 CZ8101, 1㎛ 조화 조건)를 실시하여, 라인 앤드 스페이스(L/S)=50㎛/50㎛의 빗살 패턴 모양 구리 회로를 갖는 테스트 피스를 작성하였다. 도 4에 테스트 피스 상에 형성한 빗살 패턴 모양 구리 회로를 나타낸다.
(비교예 1: 블랭크)
다음의 수순으로 후술하는 실시예와 공통되는 ENEPIG 공정을 실시하였다.
(1) 클리너 처리
클리너액으로서 우에무라 공업(주)제 ACL-007을 이용하여 상기 테스트 피스를 액온 50℃의 클리너액에 5분간 침지한 후 3회 수세한다.
(2) 소프트 에칭 처리
클리너 처리 후 소프트 에칭액으로서 과황산 소다와 황산의 혼액을 이용하여, 상기 테스트 피스를 액온 25℃의 소프트 에칭액에 1분간 침지한 후 3회 수세한다.
(3) 산세 처리
소프트 에칭 처리 후 상기 테스트 피스를 액온 25℃의 황산에 1분간 침지한 후 3회 수세한다.
(4) 프리딥 처리
산세 처리 후 상기 테스트 피스를 액온 25℃의 황산에 1분간 침지한다.
(5) 팔라듐 촉매 부여 공정
프리딥 처리 후 단자 부분에 팔라듐 촉매를 부여하기 위해서 팔라듐 촉매 부여액으로서 우에무라 공업(주)제 KAT-450을 이용하였다. 상기 테스트 피스를 액온 25℃의 상기 팔라듐 촉매 부여액에 2분간 침지한 후 3회 수세한다.
(6) 무전해 Ni 도금 처리
팔라듐 촉매 부여 공정 후 상기 테스트 피스를 액온 80℃의 무전해 Ni 도금욕(우에무라 공업(주)제 NPR-4)에 35분간 침지한 후 3회 수세한다.
(7) 무전해 Pd 도금 처리
무전해 Ni 도금 처리 후 상기 테스트 피스를 액온 50℃의 무전해 Pd 도금욕(우에무라 공업(주)제 TPD-30)에 5분간 침지한 후 3회 수세한다.
(8) 무전해 Au 도금 처리
무전해 Pd 도금 처리 후 상기 테스트 피스를 액온 80℃의 무전해 Au 도금욕(우에무라 공업(주)제 TWX-40)에 30분간 침지한 후 3회 수세한다.
(실시예 1: 과망간산 나트륨 함유액에 의한 처리)
비교예 1의 ENEPIG 공정에 있어서, 팔라듐 촉매 부여 공정 후 무전해 Ni 도금 처리 전 단계에서 다음의 수순에 의해 과망간산 나트륨 함유액을 이용하는 표면 처리를 실시하였다.
(1) 수지 표면 조화 처리
테스트 피스를 액온 80℃의 과망간산 나트륨 함유 조화 처리액(NaOH: 40g/L, 아트텍크사제 콘센트레이트 컴팩트 CP 건욕액: 580mL/L, pH=12.5)에 2분간 침지한 후 3회 수세한다.
(2) 중화 처리
조화 처리 후 테스트 피스를 액온 40℃의 중화 처리액(아트텍크사제 리덕션 세큐리건트 P500 건욕액)에 3분간 침지한 후 3회 수세한다.
(실시예 2: NaOH 함유 표면 습윤용 알칼리 완충액 및 과망간산 나트륨 함유액에 의한 처리)
비교예 1의 ENEPIG 공정에 있어서 팔라듐 촉매 부여 공정 후 무전해 Ni 도금 처리 전 단계에서 다음의 수순에 의해 NaOH 함유 표면 습윤용 알칼리 완충액 및 과망간나트륨 함유액을 이용하여 표면 처리를 실시하였다.
(1) 수지 표면 팽윤 처리
테스트 피스를 액온 60℃의 시판 수산화 나트륨(3g/L)과 에틸렌 글리콜계 용제 함유액(500mL/L, 아트텍크사제 스웰링 딥 세큐리건트 P 건욕액)의 혼합액(pH 12)에 2분간 침지한 후 3회 수세한다.
(2) 수지 표면 조화 처리
팽윤 처리 후 테스트 피스를 액온 80℃의 과망간산 나트륨 함유 조화 처리액(NaOH: 45g/L, 아트텍크사제 콘센트레이트 컴팩트 CP 건욕액: 0.58 L/L, pH 14)에 2분간 침지한 후 3회 수세한다.
(3) 중화 처리
조화 처리 후 테스트 피스를 액온 40℃의 중화 처리액(아트텍크사제 리덕션 세큐리건트 P500 건욕액)에 3분간 침지한 후 3회 수세한다.
(실시예 3: 플라즈마 처리)
비교예 1의 ENEPIG 공정에 있어서 무전해 Ni 도금 처리 후 무전해 Pd 도금 처리 전 단계에서 다음의 장치, 조건에 의해 플라즈마 처리를 실시하였다.
처리 장치 : PCB2800E(마치ㆍ플라즈마ㆍ시스템사제)
처리 조건: 가스(2종 혼합): O2(95%)/CF4(5%), 분위기 압력: 250mTorr, 와트수: 2000W, 시간: 75초
(실시예 4: KCN 함유액에 의한 처리)
비교예 1의 ENEPlG 공정에 있어서 팔라듐 촉매 부여 공정 후 무전해 Ni 도금 처리 전 단계에서 테스트 피스를 농도 20g/리터, 액온 25℃의 KCN 함유액(pH 12)에 1분간 침지한 후 3회 수세하였다.
(실시예 5: 유황 유기물 함유액에 의한 처리)
비교예 1의 ENEPIG 공정에 있어서 팔라듐 촉매 부여 공정 후 무전해 Ni 도금 처리 전 단계에서 다음의 수순에 의해 유황 유기물 함유액 처리를 실시하였다.
유황 유기물 약액은 메르캅토 티아졸린 1g/리터의 수용액(pH 12.5)을 이용하였다.
(실시예 6: 구리 부착 적층판 LαZ-4785GS-B를 사용)
실시예 1에 있어서 구리 부착 적층판(히타치화성제 MCL-E-679FG) 대신에 3㎛ 구리박이 부착된 전체 두께가 0.1mm인 구리 부착 적층판(스미토모 베이클라이트제 LαZ-4785GS-B)을 이용한 것 이외에는 실시예 1과 동일한 처리를 실시하였다.
(평가)
각 실시예 및 비교예에서 얻어진 ENEPIG 도금 처리물의 단자 부분을 전자 현미경(반사 전자상)에 의해 관찰하여 선 사이의 품질을 평가하였다.
도 5~도 10에 비교예 1 및 실시예 1~4 및 6의 전자 현미경 사진을 각각 나타낸다. 비교예 1(도 5)은 블랭크 실험이며, 단자 주위(선 사이)의 수지 표면에 현저한 이상 석출이 발생하였다. 사진 화면의 좌우 양단에 2개의 단자(라인)가 상하 방향으로 연재하고, 그 라인 사이에 수지면이 노출한 스페이스(화면의 검은 부분)가 존재한다. 비교예 1에 있어서는 이 스페이스 영역에 이상 석출한 금속으로 이루어진 흰점이 다수 관찰되었다. 또 단자 라인의 경계 부근에 특히 다량의 석출이 관찰되었다.
이것에 비해 실시예 1~4 및 6(도 6~도 10)은 단자 주위의 수지 표면에 이상 석출이 발생하지 않았다. 실시예 5(유황 유기물 함유액에 의한 처리)의 사진은 첨부하지 않지만, 다른 실시예와 동일하게 단자 주위의 수지 표면에 이상 석출이 발생하지 않는 것이 관찰되었다.
1 반도체 장치
2 마더보드
3 반도체 패키지
4 인터포저
5 반도체 소자
6 마더보드의 접속 단자
7 (7a, 7b) 마더보드의 솔더 레지스트층
8 인터포저의 코어 기판
9 (9a, 9b, 9c) 인터포저의 반도체 소자 탑재측의 도체 회로층
10 (10a, 10b, 10c) 인터포저의 마더보드 접속측의 도체 회로층
11 (11a, 11b) 인터포저의 접속 단자
12 (12a, 12b) 인터포저의 솔더 레지스트층
13 땜납 볼
14 반도체 소자의 전극 패드
15 땜납 볼
16 봉지재
20 반도체 패키지
21 인터포저
22 반도체 소자
23 (23a, 23b) 인터포저의 접속 단자
24 (24a, 24b) 인터포저의 솔더 레지스트층
25 반도체 소자의 전극 패드
26 금선
27 다이 본드재 경화층
28 땜납 볼
29 봉지재

Claims (14)

  1. 수지로 이루어진 지지 표면상에 금속 미세 패턴을 설치해서 이루어지는 금속 미세 패턴을 갖는 기재의 상기 금속 미세 패턴에 팔라듐 촉매를 부여한 후, 무전해 니켈-팔라듐-금 도금을 실시하는 방법에 있어서,
    상기 금속 미세 패턴을 갖는 기재에 대해 팔라듐 촉매 부여 공정 후 무전해 팔라듐 도금 처리를 실시하기 전 임의의 단계에 있어서, pH 10~14인 용액에 의한 처리 및 플라즈마 처리로 이루어지는 군으로부터 선택되는 적어도 하나의 표면 처리를 실시하는 것을 특징으로 하는 무전해 니켈-팔라듐-금 도금 방법.
  2. 청구항 1에 있어서,
    상기 금속 미세 패턴을 갖는 기재가 프린트 배선판이며, 상기 금속 미세 패턴이 프린트 배선판 표면의 도체 회로인 무전해 니켈-팔라듐-금 도금 방법.
  3. 청구항 2에 있어서,
    상기 프린트 배선판이 마더보드이며, 그 도금 처리부에서의 도체 회로의 라인 앤드 스페이스(L/S)가 300~500㎛/300~500㎛인 무전해 니켈-팔라듐-금 도금 방법.
  4. 청구항 2에 있어서,
    상기 프린트 배선판이 인터포저(interposer)인 무전해 니켈-팔라듐-금 도금 방법.
  5. 청구항 4에 있어서,
    상기 인터포저는 반도체 소자와의 접속면측 도금 처리부에서의 도체 회로의 라인 앤드 스페이스(L/S)가 10~50㎛/10~50㎛인 무전해 니켈-팔라듐-금 도금 방법.
  6. 청구항 4에 있어서,
    상기 인터포저는 마더보드와의 접속면측 도금 처리부에서의 도체 회로의 라인 앤드 스페이스(L/S)가 300~500㎛/300~500㎛인 무전해 니켈-팔라듐-금 도금 방법.
  7. 수지로 이루어진 지지 표면 상에 금속 미세 패턴을 설치해서 이루어지는 금속 미세 패턴을 갖는 기재의 상기 금속 미세 패턴의 표면에, 상기 청구항 1의 방법에 의해 니켈-팔라듐-금 도금층을 형성한 도금 처리물.
  8. 프린트 배선판 표면의 도체 회로 상에 상기 청구항 1의 방법에 의해 니켈-팔라듐-금 도금층을 형성한 프린트 배선판.
  9. 청구항 8에 있어서,
    상기 도체 회로의 니켈-팔라듐-금 도금층을 갖는 부분의 라인 앤드 스페이스(L/S)가 300~500㎛/300~500㎛인 프린트 배선판.
  10. 인터포저 표면의 도체 회로 상에 상기 청구항 1의 방법에 의해 니켈-팔라듐-금 도금층을 형성한 인터포저.
  11. 청구항 10에 있어서,
    상기 인터포저는 반도체 소자와의 접속면측 도금 처리부에서의 도체 회로의 라인 앤드 스페이스(L/S)가 10~50㎛/10~50㎛인 인터포저.
  12. 청구항 10에 있어서,
    상기 인터포저는 마더보드와의 접속면측 도금 처리부에서의 도체 회로의 라인 앤드 스페이스(L/S)가 300~500㎛/300~500㎛인 인터포저.
  13. 상기 청구항 8에 기재된 프린트 배선판 상에 반도체 소자가 탑재된 반도체 장치.
  14. 상기 청구항 10에 기재된 인터포저를 포함하는 프린트 배선판의 상기 인터포저 상에 반도체 소자가 탑재된 반도체 장치.
KR20100076455A 2009-08-10 2010-08-09 무전해 니켈-팔라듐-금 도금 방법, 도금 처리물, 프린트 배선판, 인터포저 및 반도체 장치 KR20110016410A (ko)

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