JP6264900B2 - レジストパターンの製造方法、配線パターンの製造方法及び配線基板 - Google Patents
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Description
また、本実施形態のレジストパターンの製造方法は、第2の工程の後、かつ第4の工程の前に、銅表面に形成された酸化銅を酸性溶液で溶解除去し、さらに酸化銅(II)被膜を形成する第3の工程を有することが好ましい。
また、本実施形態の配線パターンの製造方法は、上述のレジストパターンの製造方法により製造された、レジストパターンが銅表面に形成された構造体を銅めっき処理する工程と、レジストパターンを剥離する工程と、銅をエッチング除去する工程とを有する。
上記絶縁材料としては、Raが0.3μm以下であるものを用いることが好ましい。上記絶縁材料上に銅(S層)が形成された構造体としては、従来公知のものを用いることができ、例えば、コア基板表面又はビルドアップ層上に、銅を蒸着又はめっきによる方法、金属箔を貼り合わせる方法等により製造することができる。なお、上記構造体は、銅表面の清浄化を行う脱脂処理、酸洗処理、又はこれらを適宜組み合わせた前処理を、銅よりも貴な金属を離散的に形成する前に施されていることが好ましい。
コア基板表面又はビルドアップ層上に蒸着又はめっきによってS層を形成することができる。例えば、S層として、スパッタリングにより下地金属と薄膜銅層を形成する場合、薄膜銅層を形成するために使用されるスパッタリング装置は、2極スパッタ、3極スパッタ、4極スパッタ、マグネトロンスパッタ、ミラートロンスパッタ等を用いることができる。スパッタに用いるターゲットは、密着を確保するために、例えば、Cr、Ni、Co、Pd、Zr、Ni、Ti/Cr、Ni、Ti/Cu等の金属を下地金属として用い、厚み5〜50nmのスパッタリングを施す。その後、銅をターゲットにして厚み200〜500nmのスパッタリングを施しS層を形成することができる。また、コア基板表面又はビルドアップ層上に無電解銅めっきにより200nm〜1,000nmの厚みのめっき銅を形成してもよい。
コア基板又はビルドアップ層に接着機能がある場合は、金属箔をプレス又はラミネートによって貼り合わせることによりS層を形成することもできる。この場合には、薄い金属層を直接貼り合わせるのは非常に困難であるため、厚い金属箔を貼り合わせた後にエッチング等により薄くする方法、キャリア付金属箔を貼り合わせた後にキャリア層を剥離する方法等を適用してS層を形成する。例えば前者の具体例としてはキャリア銅/ニッケル/薄膜銅の三層銅箔を厚い金属箔として貼り合わせ、キャリア銅をアルカリエッチング液で、ニッケルをニッケルエッチング液で除去する方法、厚み9〜18μmの銅箔を貼り付け、エッチングにより厚み3μm以下になるように均一に薄くし、S層を形成する方法等が挙げられる。後者の具体例としては、アルミ、銅、絶縁材料等をキャリアとしたピーラブル銅箔などを使用することにより、厚み3μm以下のS層を形成する方法が挙げられる。
銅よりも貴な金属を離散的に銅表面に形成する方法としては、特に限定されず、S層となる銅表面を完全に覆うことなく、銅表面に上記金属を均一に分散した状態で付与することができれば、如何なる方法であってもよい。例えば、無電解めっき、電気めっき、置換めっき、スプレー噴霧、塗布、スパッタリング、蒸着等の方法が挙げられる。中でも、置換めっきによる方法が好ましい。置換めっきは、銅と銅よりも貴な金属とのイオン化傾向の違いを利用する方法であり、このような方法を適用することによって、銅よりも貴な金属を容易かつ安価に銅表面に離散的に形成することができる。
第2の工程においては、上述のようにして貴金属を離散的に銅表面に形成した後、当該銅表面を、酸化剤を含むアルカリ性溶液にて酸化処理する。上記酸化剤を含むアルカリ性溶液としては、特に限定されないが、アルカリ金属、アルカリ土類金属等を含むアルカリ性溶液に、さらに塩素酸塩、亜塩素酸塩、次亜塩素酸塩、過塩素酸塩、ペルオキソ二硫酸塩等の酸化剤を添加して得られるアルカリ性溶液が好ましい。
なお、銅表面に形成した酸化銅(II)の厚さは、電解還元量を測定することによりその平均値を調べることができる。例えば、酸化処理を施した銅を作用極(陰極)として、0.5mA/cm2の一定の電気量を通電し、銅の表面電位が酸化銅(II)の電位から金属銅の電位に完全に変化するまで、即ち、−1.0V以下の安定な電位になるまでの時間を測定し、その電解還元量から酸化銅(II)結晶量を求める、厚さに換算することができる。
なお、Rzは、接触式表面粗さ計又は、原子間力顕微鏡(AFM)等を用いて測定できる。
第3の工程においては、銅表面に形成された酸化銅(II)を酸性溶液で溶解除去した後に、酸化銅(II)被膜を形成する。
[酸化銅(II)を酸性溶液で溶解除去する方法]
まず、銅表面に形成された酸化銅(II)を酸性溶液で溶解除去することにより、緻密で均一な金属銅の凹凸を形成することができる。
上記酸性溶液としては、無機酸及び有機酸から選択される1種以上を含む酸性溶液が好ましい。特に限定されないが、例えば、無機酸として硫酸、塩酸又は硝酸を含む酸性溶液で処理することが好ましい。特に、酸化銅(II)を選択的に除去するために、硫酸が含まれる酸性溶液で処理することが好ましい。上記の無機酸の濃度は、特に限定されないが、0.1〜100g/Lであることが好ましい。
上述の酸化銅(II)の酸性溶液による溶解除去後、必要に応じて水洗処理を行った後に、酸化銅(II)被膜を形成する。酸化銅(II)被膜は、例えば、上述の酸化銅(II)の酸性溶液による溶解除去後の銅層を90℃以上の温度で乾燥する方法により、酸化銅(II)の厚さを、1nm以上かつ100nm以下に、銅表面の粗さは、Rzで1nm以上かつ100nm以下に形成することができる。以下、詳細に説明する。
なお、上述の乾燥処理等により、酸化銅(II)被膜が形成される理由は必ずしも明らかでないが、本発明者らは以下のように考えている。
式(3)
M(OH)2 → MO + H2O
貴金属の酸化物は、非常に強い酸化剤であるため、金属銅の凹凸を形成、水洗処理後の乾燥により、その金属銅の凹凸表面に、より均一で薄膜の酸化銅(II)を形成することができる。乾燥の温度は、十分な貴金属の酸化物−水和物の生成、又は基材へのダメージの低減等を考慮すると、上記溶液の温度は、90〜180℃であることが好ましく、90〜150℃であることがより好ましく、90〜120℃であることが特に好ましい。また、乾燥処理時間は、温度を考慮して、所望量の酸化銅(II)の厚さになるように生成するように適宜決定すればよい。
第4の工程においては、銅表面にDFRを積層した後に、該DFRを露光及び現像してレジストパターンを形成する。
[DFRパターン形成]
DFRの積層は、第2又は第3の工程における乾燥の直後に行うことが好ましい。DFRは、例えば、常圧式ラミネート機で積層することができる。DFRのラミネートの温度は、80℃〜150℃であることが好ましく、90〜130℃であることがより好ましく、100〜120℃であることが特に好ましい。そして、DFRのラミネート時のロールの圧力及びラミネートの速度は、DFRを常圧式ラミネート機でラミネートできるように適宜決定すればよい。
上述のDFRパターン形成後、DFRを露光及び現像してレジストパターンを形成する。
ここで、本明細書で使用する表現「矩形」とは、DFRパターンの形状及び配線の形状を走査型電子顕微鏡(SEM)によって観察したとき、あるいは集束イオンビーム加工観察装置(FIB)により加工を行った後にその断面を走査イオン顕微鏡(SIM)を用いて観察したとき、DFRパターン及び配線において、ボトム幅に対するトップ幅の誤差が小さい状態(±10%)であることを意味する。
第5の工程においては、レジストパターン間を、非イオン性界面活性剤を含む酸性溶液で処理する。これにより、DFRパターン間の酸化銅(II)と共にDFRの残渣を除去することができる。第5の工程では、先の第2又は第3の工程において形成された銅表面の酸化銅(II)の結晶と、DFRパターン形成において、酸化銅(II)の上に残る僅かな部分的な粒状のDFRを、非イオン性界面活性剤を含む酸性溶液を用いて除去することによって、DFRパターン間のS層上に良好な電気銅めっきを形成することができる。
第5の工程後に、DFRパターン間に電気銅めっきを形成することができる。本発明による電気銅めっき形成の工程は、各L/Sの配線において、H/W=1.5超になるように、めっき浴の硫酸濃度、硫酸銅濃度、塩化物イオン濃度、添加剤濃度及び処理時間、処理温度を適宜決定すればよい。
電気銅めっきの形成の工程後に、水洗し、その後、DFRの剥離をすることができる。DFRの剥離の工程は、水酸化ナトリウム溶液、又はアミン系の溶液で、DFRを剥離できるように、溶液の濃度及び処理時間、処理温度を適宜決定すればよい。
また、DFRが剥離できれば、上記の剥離溶液に限定するものではない。
DFRの剥離の工程後に、水洗、乾燥し、その後、S層をエッチングすることができる。S層のエッチングの工程は、硫酸に過酸化水素水及び添加剤を含む溶液で、S層をエッチングできるように、溶液の濃度及び処理時間、処理温度を適宜決定すればよい。また、S層がエッチングできれば、上記のエッチング溶液に限定するものではない。
このような方法によって得られる凹凸は緻密かつ均一であるため、DFRが埋まりやすく、DFRと銅表面との密着性は良好である。そのため、現像後、DFRパターン間にDFRの残渣はあるが、銅表面が平坦であるために、残渣が除去され易く、DFRが膜ではなく、部分的な粒状に残る。
図3は、本発明の一実施形態である半導体チップ搭載基板の一例を示す断面模式図である。図3では、2層のビルドアップ層(層間絶縁層)をコア基板100の片面にのみ形成した場合を例示している。しかし、ビルドアップ層は、図3に示した構成に限らず、必要に応じて、図4に示すようにコア基板100の両面に形成してもよい。
コア基板の材質は特に問わないが、有機基材、セラミック基材、シリコン基材、ガラス基材等が使用できる。熱膨張係数及び絶縁性を考慮すると、セラミック又はガラスを用いることが好ましい。ガラスのうち非感光性ガラスとしては、ソーダ石灰ガラス(成分例:SiO2 65〜75wt%、Al2O3 0.5〜4wt%、CaO 5〜15wt%、MgO 0.5〜4wt%、Na2O 10〜20wt%)、ホウ珪酸ガラス(成分例:SiO2 65〜80wt%、B2O3 5〜25wt%、Al2O3 1〜5wt%、CaO 5〜8wt%、MgO 0.5〜2wt%、Na2O 6〜14wt%、K2O 1〜6wt%)等が挙げられる。また、感光性ガラスとしてはLi2O−SiO2系結晶化ガラスに感光剤として金イオン及び銀イオンを含むものが挙げられる。
層間絶縁層(ビルドアップ層)104a及び104bは、絶縁材料からなり、絶縁材料としては、熱硬化性樹脂、熱可塑性樹脂、又はそれらの混合樹脂が使用できる。またビルドアップ層は熱硬化性の有機絶縁材料を主成分とするのが好ましい。熱硬化性樹脂としては、フェノール樹脂、尿素樹脂、メラミン樹脂、アルキド樹脂、アクリル樹脂、不飽和ポリエステル樹脂、ジアリルフタレート樹脂、エポキシ樹脂、ポリベンゾイミダゾール樹脂、ポリアミド樹脂、ポリアミドイミド樹脂、シリコン樹脂、シクロペンタジエンから合成した樹脂、トリス(2−ヒドロキシエチル)イソシアヌラートを含む樹脂、芳香族ニトリルから合成した樹脂、3量化芳香族ジシアナミド樹脂、トリアリルトリメタリレートを含む樹脂、フラン樹脂、ケトン樹脂、キシレン樹脂、縮合多環芳香族を含む熱硬化性樹脂、ベンゾシクロブテン樹脂等を用いることができる。熱可塑性樹脂としては、ポリイミド樹脂、ポリフェニレンオキサイド樹脂、ポリフェニレンサルファイド樹脂、アラミド樹脂、液晶ポリマ等が挙げられる。絶縁材料には充填材を添加してもよい。充填材としては、シリカ、タルク、水酸化アルミニウム、ホウ酸アルミニウム、窒化アルミニウム、アルミナ等が挙げられる。
半導体チップの熱膨張係数とコア基板の熱膨張係数とが近似していて、かつコア基板の熱膨張係数とビルドアップ層の熱膨張係数とが近似していることが好ましいが、これに限定したものではない。さらに、半導体チップ、コア基板、ビルドアップ層の各々の熱膨張係数をα1、α2、α3(ppm/℃)としたとき、α1≦α2≦α3であることがより好ましい。具体的には、コア基板の熱膨張係数α2は、7〜13ppm/℃が好ましく、さらに好ましくは9〜11ppm/℃である。ビルドアップ層の熱膨張係数α3は10〜40ppm/℃であるのが好ましく、さらに好ましくは10〜20ppm/℃であり、11〜17ppm/℃が特に好ましい。
ビルドアップ層のヤング率は、1〜5GPaであるのが熱ストレスに対する応力緩和の点で好ましい。ビルドアップ層中の充填材は、ビルドアップ層の熱膨張係数が10〜40ppm/℃、ヤング率が1〜5GPaになるように添加量を適宜調整して添加するのが好ましい。
本発明に用いるレジストとしては、めっきレジスト、ソルダーレジスト等が挙げられる。めっきレジストは、配線形成を目的に使用するために、配線形成後に剥離され、基板等には残らないものである。ソルダーレジストは、外部接続端子、半導体チップ接続端子等以外の配線保護を目的としているために、絶縁被覆として基板表面に形成される。これらのレジストは、液状又はフィルム状のものを使用することができ、感光性があることが好ましい。
上述の半導体チップ搭載基板において、配線は上述した配線パターンの製造方法により製造することができるが、半導体チップ搭載基板の配線のうち少なくとも一部が該製造方法により製造されていればよく、その他の製造方法により製造された配線を含んでいてもよい。その他の配線パターンの製造方法としては、例えば以下に説明する方法が挙げられる。
配線パターンの製造方法としては、コア基板表面又はビルドアップ層上に金属箔を形成し、金属箔の不要な箇所をエッチングで除去する方法(サブトラクティブ法)、コア基板表面又はビルドアップ層上の必要な箇所にのみめっきにより配線を形成する方法(アディティブ法)、コア基板表面又はビルドアップ層上に薄い金属層であるS層を形成し、その後、電解めっきで必要な配線を形成した後、薄い金属層をエッチングで除去するSAPがある。
金属箔上の配線となる箇所にエッチングレジストを形成し、エッチングレジストから露出した箇所に、化学エッチング液をスプレー噴霧して、不要な金属箔をエッチング除去し、配線を形成することができる。例えば、金属箔として銅箔を用いる場合、エッチングレジストは、通常の配線板に用いることのできるエッチングレジスト材料を使用できる。例えば、レジストインクをシルクスクリ−ン印刷してエッチングレジストを形成する。別法として、エッチングレジスト用ネガ型感光性ドライフィルムを銅箔の上にラミネートして、その上に配線形状に光を透過するフォトマスクを重ね、紫外線で露光し、露光しなかった箇所を現像液で除去してエッチングレジストを形成する。化学エッチング液には、塩化第二銅と塩酸の溶液、塩化第二鉄溶液、硫酸と過酸化水素の溶液、過硫酸アンモニウム溶液等、通常の配線板に用いる化学エッチング液を用いることができる。この方法は、主に、L/S=20/20μm以上の配線形成に用いられるのが好ましい。
また、配線は、コア基板又はビルドアップ層上の必要な箇所にのみ、めっきを行うことで形成することも可能であり、通常のめっきによる配線形成技術を用いることができる。例えば、コア基板に無電解めっき用触媒を付着させた後、めっきが行われない表面部分にめっきレジストを形成して、無電解めっき液に浸漬し、めっきレジストに覆われていない箇所にのみ、無電解めっきを行い配線形成する。
コア基板表面又はビルドアップ層上に、SAPに用いるS層を形成する方法は、蒸着又はめっきによる方法と、金属箔を貼り合わせる方法がある。また同様の方法で、サブトラクティブ法の金属箔を形成することもできる。この方法は、主に、L/S=15/15μm以下の配線形成に用いられるのが好ましい。
配線の形状は特に問わないが、少なくとも半導体チップが搭載される側には半導体チップ接続端子16(ワイヤボンド端子等)、その反対面にはマザーボードと電気的に接続される外部接続端子(はんだボール等が搭載される箇所)及びそれらを繋ぐ展開配線、層間接続端子等から構成される。また、配線の配置も特に問わないが、図5に示すような(内層配線、層間接続端子等は省略)、半導体チップ接続端子16より内側に外部接続端子19を形成したファン−インタイプの半導体チップ搭載基板、図6に示すような半導体チップ接続端子16の外側に外部接続端子19を形成したファン−アウトタイプの半導体チップ搭載基板、又はこれらを組み合わせたタイプでもよい。なお、図5及び図6において、13は半導体パッケージ領域、14はダイボンドフィルム接着領域(フリップチップタイプ)、15は半導体チップ搭載領域(フリップチップタイプ)、17はダイボンドフィルム接着領域(ワイヤボンドタイプ)、18は半導体チップ搭載領域(ワイヤボンドタイプ)、20は展開配線を示す。また、半導体チップ接続端子16の形状は、ワイヤボンド接続、フリップチップ接続等が可能であれば、特に問わない。また、ファン−アウト、ファン−インどちらのタイプでも、ワイヤボンド接続、フリップチップ接続等は可能である。さらに必要に応じて、半導体チップと電気的に接続されないダミーパターン21(図6参照)を形成してもかまわない。ダミーパターンの形状及び配置も特には問わないが、半導体チップ搭載領域に均一に配置するのが好ましい。これによって、ダイボンド接着剤で半導体チップを搭載する際に、ボイドが発生しにくくなり、信頼性を向上できる。
多層の半導体チップ搭載基板は、複数の配線層を有するため、各層の配線を電気的に接続するためのバイアホールを設けることができる。バイアホールは、コア基板又はビルドアップ層に接続用の穴を設け、この穴を導電性ペースト、めっき等で充填し形成することができる。穴の加工方法としては、パンチ、ドリル等の機械加工、レーザ加工、薬液による化学エッチング加工、プラズマを用いたドライエッチング法などがある。また、ビルドアップ層のバイアホール形成方法としては、予めビルドアップ層に導電性ペースト、めっき等で導電層を形成し、これをコア基板にプレス等で積層する方法などもある。
半導体チップ搭載基板の外部接続端子側には絶縁被覆を形成することができる。パターン形成は、ワニス状の材料であれば印刷で行うことも可能であるが、より精度を確保するためには、感光性のソルダーレジスト、カバーレイフィルム又はフィルム状レジストを用いるのが好ましい。材質としては、エポキシ系、ポリイミド系、エポキシアクリレート系、フルオレン系等の材料を用いることができる。このような絶縁被覆は硬化時の収縮があるため、片面だけに形成すると基板に大きな反りを生じやすい。そこで、必要に応じて半導体チップ搭載基板の両面に絶縁被覆を形成することもできる。さらに、反りは絶縁被覆の厚みによって変化するため、両面の絶縁被覆の厚みは、反りが発生しないように調整することがより好ましい。その場合、予備検討を行い、両面の絶縁被覆の厚みを決定することが好ましい。また、薄型の半導体パッケージとするには、絶縁被覆の厚みが50μm以下であることが好ましく、30μm以下がより好ましい。
配線の必要な部分にニッケル及び金めっきを順次施すことができる。さらに必要に応じてニッケル、パラジウム及び金めっきとしてもよい。これらのめっきは、配線の半導体チップ接続端子と、マザーボード又は他の半導体パッケージと電気的に接続するための外部接続端子に施される。このめっきは、無電解めっき、又は電解めっきのどちらを用いてもよい。
工程(a)は、図7(a)に示したように、コア基板100上に第1の配線106aを作製する工程である。第1の配線106aの作製では、例えば、片面にS層が形成されたコア基板の銅層に、脱脂処理を行い、その後、塩酸又は硫酸洗浄を行う。次に、銅よりも貴な金属である金、銀、白金、パラジウム、ロジウム、レニウム、ルテニウム、オスミウム及びイリジウムから選択される金属、又はこれらの金属を含む合金を離散的に形成し、酸化剤を含むアルカリ性水溶液に浸漬することにより酸化処理を行う。そして、銅表面のRzが1nm以上かつ100nm以下になるように処理を行う。次に、乾燥後、処理された銅層上に、第1の配線が形成できるように、めっきレジストであるDFRパターンを形成する。次に、無機酸、有機酸又は双方の酸を含む酸性溶液に、非イオン性界面活性剤を含む酸性溶液で処理し、その後、無機酸を含む酸性溶液でスプレー洗浄を行う。次に、電気銅めっき、DFRの剥離、及びS層のエッチングを行うことにより第1の配線106aを作製することができる。L/S=15μm/15μm以下の微細な配線を形成するプロセスとしては、上述した方法が好ましい。また、コア基板100上へのS層の形成は、スパッタリング、蒸着、めっき等により行うことで可能である。なお、第1の配線106aは、第1の層間接続端子101及び半導体チップ接続端子(半導体チップと電気的に接続される部分)を含んでおり、L/S=20/20μm以上の配線形成においては、サブトラクティブ法を用いてもよい。
工程(b)は、図7(b)に示したように、上記第1の層間接続端子101と、後述する第2の配線とを接続するための第1の層間接続用IVH102(バイアホール)を形成する工程である。バイアホールとなる穴は、コア基板100が非感光性基材である場合、CO2レーザ、YAGレーザ、エキシマレーザ等のレーザ光をバイアホールとなる箇所に照射することで形成することができる。生産性及び穴品質の観点からは、CO2レーザを用いることが好ましく、IVH径が30μm未満である場合には、レーザ光を絞ることが可能なYAGレーザが適している。なお、非感光性基材としては、上述した非感光性ガラス等が挙げられるが、これに限定されない。また、コア基板100が感光性基材である場合、バイアホールとなる箇所以外の領域をマスクし、紫外光を照射した後、熱処理とエッチングによりバイアホールとなる穴を形成する。なお、感光性基材としては、上述した感光性ガラス等が挙げられるが、これに限定されない。また、コア基板100が、有機溶剤等の薬液による化学エッチング加工が可能な基材である場合は、化学エッチングによってバイアホールとなる穴を形成することもできる。上記のようにバイアホールとなる穴を形成した後は、層間を電気的に接続するために、必要に応じてデスミア処理を行った後、当該穴を導電性のペースト、めっき等によって導電化し、バイアホールとする。
工程(c)は、図7(c)に示したように、コア基板100の第1の配線106aと反対側の面に第2の配線106bを形成する工程である。第2の配線106bは、コア基板100の第1の配線と反対の面に上記工程(a)における第1の配線と同様にして形成することができる。銅層の形成は、工程(a)と同様、スパッタリング、蒸着、めっき等により行うことで可能である。なお、第2の配線106bは第2の層間接続端子103を含んでおり、L/S=20/20μm以上の配線形成においては、サブトラクティブ法を用いてもよい。
工程(d)は、図7(d)に示すように、上記第2の配線106bを形成した面にビルドアップ層(層間絶縁層)104aを形成する工程である。ここでは、まず、第2の配線106b表面を、脱脂処理を行い、塩酸又は硫酸洗浄を行うことが望ましい。次に、銅よりも貴な金属、例えば、金、銀、白金、パラジウム、ロジウム、レニウム、ルテニウム、オスミウム、イリジウムから選択される金属又はこれらの金属を含む合金を、離散的に銅配線表面(第2の配線106b上)に形成し、酸化剤を含むアルカリ性溶液に浸漬することにより酸化処理を行い、その後、さらに酸性溶液又は銅の錯化剤を含む溶液による処理を行う。
次に、コア基板100表面及び第2の配線106b表面に、ビルドアップ層104aを形成する。ビルドアップ層104aの絶縁材料としては、上述したように熱硬化性樹脂、熱可塑性樹脂、又はそれらの混合樹脂が使用できるが、熱硬化性材料を主成分とするのが好ましい。ビルドアップ層104aの形成は、絶縁材料がワニス状である場合には、印刷、スピンコート等により、絶縁材料がフィルム状である場合には、ラミネート、プレス等により行うことができる。また、ラミネートにより行う際には、プレスと同じように鏡板で上下に挟んで行ってもよい。絶縁材料が熱硬化性材料を含む場合は、さらに加熱硬化させることが望ましい。
工程(e)は、図7(e)に示したように、上記ビルドアップ層104aに第2の層間接続用IVH(バイアホール)108を形成する工程であり、その形成手段としては、上記工程(b)における第1の層間接続用IVH102と同様に行うことができる。
工程(f)は、図7(f)に示したように、上記第2の層間接続用IVH108が形成されたビルドアップ層上に、第3の配線106cを形成する工程である。第3の配線106cは、上記(工程a)における第1の配線106aと同様にして形成することができる。なお、工程(d)から工程(f)までを繰り返して、図7(g)に示すようにビルドアップ層104を2層以上作製してもよい。この場合、最外のビルドアップ層104bに形成された層間接続端子が、外部接続端子107となる。
工程(g)は、図7(g)に示したように、外部接続端子107以外の配線等を保護するための絶縁被覆109を形成する工程である。絶縁被覆材としては、ソルダーレジストが用いられ、熱硬化型又は紫外線硬化型のものが使用できるが、レジスト形状を精度良く仕上げることができる紫外線硬化型のものが好ましい。まず、外部接続端子107及びそれ以外の配線等を、脱脂処理を行い、その後、塩酸又は硫酸洗浄を行う。次に、銅よりも貴な金属である金、銀、白金、パラジウム、ロジウム、レニウム、ルテニウム、オスミウム及びイリジウムから選択される金属、又はこれらの金属を含む合金を離散的に形成し、酸化剤を含むアルカリ性水溶液に浸漬することにより酸化処理を行う。その後、さらに酸性溶液又は銅の錯化剤を含む溶液による処理を行う。その後、外部接続端子107以外の部分にソルダーレジストを形成し、外部接続端子107を露出させる。外部接続端子は、第3の層間接続用IVH105を介して第3の配線と電気的に接続される。
図9は、本発明によるフリップチップタイプ半導体パッケージの一例を示す模式断面図である。図9に示したように、本発明の半導体パッケージは、先に説明した本発明の半導体チップ搭載基板に、さらに半導体チップ111が搭載されている。半導体チップと半導体チップ接続端子とは、接続バンプ112を用いてフリップチップ接続することによって、電気的に接続されている。さらに、これらの半導体パッケージには、図示するように、半導体チップと半導体チップ搭載基板の間をアンダーフィル材113で封止することが好ましい。アンダーフィル材の熱膨張係数は、半導体チップ111及びコア基板100の熱膨張係数と近似していることが好ましいがこれに限定したものではない。さらに好ましくは(半導体チップの熱膨張係数)≦(アンダーフィル材の熱膨張係数)≦(コア基板の熱膨張係数)である。さらに、半導体チップの搭載には異方導電性フィルム(ACF)又は導電性粒子を含まない接着フィルム(NCF)を用いて行うこともできる。この場合は、アンダーフィル材で封止する必要がないため、より好ましい。さらに、半導体チップを搭載する際に超音波を併用すれば、電気的な接続が低温でしかも短時間で行えるため、特に好ましい。
本発明による配線形成の処理方法を適用して半導体パッケージを作製し、半導体パッケージの信頼性を評価した。以下、図7に示した各工程図を参照しながら、半導体パッケージの評価用サンプルの作製方法を説明する。なお、実施例1Aにおいて、工程f−3は上記第1及び第2の工程に、工程f−5及びf−6は上記第4の工程に、工程f−7は上記第5の工程にそれぞれ対応する。
コア基板100として板厚0.4mm、銅箔厚18μmのMCL−E−679F(日立化成株式会社、商品名)の片面の銅箔をエッチングして、銅箔面と樹脂面を有する基板を作製した。
第1の配線106aが形成された基板の第1の配線106aと反対面から第1の層間接続端子101に到達するまで、レーザで穴径50μmのIVHとなる穴を形成した。レーザにはYAGレーザLAVIA−UV2000(住友重機械工業株式会社製、商品名)を使用し、周波数4kHz、ショット数50、マスク径0.4mmの条件でIVHとなる穴の形成を行った。次いで、穴内のデスミア、無電解銅めっき、電気銅めっきの順に処理を行った。
デスミア処理方法としては、膨潤液サーキュポジットホールプリップ4125(ローム・アンド・ハース電子材料株式会社、製品名)に75℃で5分浸漬後、3分間水洗した。その後、デスミア液サーキュポジットMLBプロモーター213(ローム・アンド・ハース電子材料株式会社、製品名)に80℃で10分浸漬後、3分間水洗した。次いで、還元液サーキュポジットMLB216−4(ローム・アンド・ハース電子材料株式会社、製品名)に40℃で5分浸漬後、3分間水洗した。
無電解銅めっき処理方法としては、クリーナーコンディショニング液CLC−601(日立化成株式会社、商品名)に45℃で5分浸漬後、1分間湯洗し、3分間水洗した。その後、10%硫酸溶液に30℃で1分間浸漬後、1分間水洗した。その後、プリディップ液PD−301(日立化成株式会社、商品名)に30℃で1分間浸漬し、次に、アクチベーター液HS−201B(日立化成株式会社、商品名)に30℃で5分間浸漬後、3分間水洗した。その後、アクセレーター液ADP−601(日立化成株式会社、商品名)に30℃で5分間浸漬後、3分間水洗した。その後、無電解銅めっき液CUST−201(日立化成株式会社、商品名)に20℃で20分間浸漬後、3分間水洗した。
電気銅めっきの処理方法としては、アルカリ脱脂液HCR−7210(日立化成株式会社、商品名)に45℃で5分浸漬後、1分間湯洗し、3分間水洗した。その後、10%硫酸溶液に30℃で1分間浸漬後、1分間水洗した。その後、電気銅めっき液(硫酸銅・五水和物:200g/L、98%硫酸:50g/L、塩化物イオン:40mg/L、Cu−Brite VF−IIA:20ml/L 株式会社JCU、商品名、Cu−Brite VF−IIB:1ml/L 株式会社JCU、商品名)に23℃、1.5A/dm2でIVHを穴埋め後、18μmの厚さまでめっきを行い、基板上の第1の層間接続端子101と電気的に接続し、第1の層間接続用IVH102(バイアホール)を形成した。
基板の、第1の配線106aと反対側の面に、(工程a)と同様に第2の配線106bの形状にエッチングレジストを形成し、塩化第二銅エッチング液を用いてエッチングして、エッチングレジストを除去することで、L/S=50/50μm、H/W=0.36の第2の配線106b(第2の層間接続端子103を含む)を形成した。
(工程c)で形成した第2の配線106b側の配線表面を、200ml/Lに調整した酸性脱脂液Z−200(ワールドメタル社製、商品名)に、液温50℃で2分間浸漬した後、液温50℃の水に2分間浸漬することにより湯洗し、さらに1分間水洗した。次いで、3.6Nの硫酸水溶液に1分間浸漬し、1分間水洗した。その後、第2の配線106bを、置換パラジウムめっき液SA−100(日立化成株式会社、製品名)に30℃で3分間浸漬して、銅よりも貴な金属であるパラジウムめっきを1.0μmol/dm2施し、1分間水洗した後、さらに、りん酸三ナトリウム10g/L及び水酸化カリウム25g/Lを含むアルカリ性溶液に亜塩素酸ナトリウム15g/Lを添加した酸化処理液に50℃で3分間浸漬することで、第2の配線106b表面に0.07mg/cm2の酸化銅(II)の結晶を形成した。この後、1分間水洗した後、硫酸20g/Lの酸性溶液に25℃で30秒浸漬することで、形成された酸化銅(II)の結晶を選択的に除去し、銅表面に微細凹凸を形成した。その後、5分間水洗し、85℃で30分間乾燥させた。
次に、第2の配線106b側の面に層間絶縁層(ビルドアップ層)104を次のように形成した。すなわち、ビルドアップ材AS−Z3(日立化成株式会社、製品名)を真空ラミネートによって、真空引き時間30秒、加圧40秒、0.5MPaの条件で、第2の配線106b側の面にビルドアップ層をラミネートし、厚み45μmのRaが0.15μmの樹脂層を形成した後、オーブン乾燥機にて180℃で60分間保持することにより熱硬化し、ビルドアップ層104aを形成した。
上記(工程d)で形成したビルドアップ層104aの表面から第2の層間接続端子103に到達するまで、レーザで穴径50μmのIVHとなる穴を形成した。レーザにはYAGレーザLAVIA−UV2000(住友重機械工業株式会社製、商品名)を使用し、周波数4kHz、ショット数20、マスク径0.4mmの条件でIVHとなる穴の形成を行った。
(工程f−1)
上記(工程d)で形成したビルドアップ層104a上に第3の配線106c及び第2の層間接続用IVH108を形成するために、ビルドアップ層104a上に、デスミア処理、無電解銅めっき処理の順に行った。
デスミアの処理方法としては、上記(工程b)と同様に行った。無電解銅めっきの処理方法としては、クリーナーセキュリガント902(アトテックジャパン株式会社、商品名)に45℃で5分浸漬後、1分間湯洗し、3分間水洗した。その後、プリディップネオガントB(アトテックジャパン株式会社、商品名)に30℃で1分間浸漬し、次に、アクチベーターネオガント834(アトテックジャパン、商品名)に40℃で5分間浸漬後、3分間水洗した。その後、リデューサーネオガントWA(アトテックジャパン、商品名)に30℃で5分間浸漬後、3分間水洗した。その後、無電解銅めっき液プリントガントMSK(アトテックジャパン、商品名)に30℃で、0.5μmの厚さまでめっきを行い、3分間水洗し、S層を形成した。
次に、S層である銅表面を、200ml/Lに調整した酸性脱脂液Z−200(ワールドメタル社製、商品名)に、液温50℃で2分間浸漬した後、液温50℃の水に2分間浸漬することにより湯洗し、さらに1分間水洗した。次いで、3.6Nの硫酸水溶液に1分間浸漬し、1分間水洗した。
その後、置換パラジウムめっき液SA−100(日立化成株式会社、製品名)に30℃で1分間浸漬して、銅よりも貴な金属であるパラジウムめっきを0.33μmol/dm2施し、1分間水洗した後、さらに、りん酸三ナトリウム10g/L及び水酸化カリウム25g/Lを含むアルカリ性溶液に亜塩素酸ナトリウム15g/Lを添加した酸化処理液に50℃で1分間浸漬することで、銅表面のRzが50nm、厚さ50nmの酸化銅(II)を形成し、この後、3分間水洗した。
その後、100℃で15分間乾燥した。
次に、乾燥後、直ちにDFRであるRY−5325(日立化成株式会社、商品名)を常圧ラミネートによって、ロール圧力0.4MPa、処理温度120℃、搬送速度1.5m/sの条件でラミネートし、DFRを形成した。
次に、DFRを70mJ/cm2の条件で露光した後、1%の炭酸ナトリウムの現像液に30℃で30s間浸漬し、L/S=11μm/9μmの設計に対するDFRパターンを形成した。
次に、硫酸10g/L、ポリオキシエチレンオクチルフェニルエーテル5g/Lの酸性溶液に、30℃で30秒浸漬することで、DFRパターン間の酸化銅(II)及び酸化銅(II)上のDFRの残渣を除去した。この後、3分間水洗した。
その後、硫酸銅めっき液を用いて電気銅めっきを行った。電気銅めっきの処理方法としては、電気銅めっき液(硫酸銅・五水和物:200g/L、98%硫酸:50g/L、塩化物イオン:40mg/L、Cu−Brite VF−IIA:20ml/L 株式会社JCU、商品名、Cu−Brite VF−IIB:1ml/L 株式会社JCU、商品名)に23℃、1.0A/dm2でIVHを穴埋め後、15μmの厚さを析出させる条件でめっきを行い、第3の配線106cを形成した。
次に、DFRの剥離は、R−100(三菱瓦斯化学株式会社製、商品名)5倍希釈液を用いて、45℃で180秒、スプレー圧力0.15MPaで処理し、3分間水洗した。その後、180℃で60分間乾燥した。
次に、S層をエッチングした。S層のエッチングの処理方法としては、硫酸−過酸化水素水エッチング液(硫酸1000g/L、DL−りんご酸100g/L、過酸化水素水10ml/L、1,2,3−ベンゾトリアゾール1g/L)で30℃、スプレー圧力0.14MPaで処理することにより、これをエッチング除去し、L/S=10/10μm、H/W=1.5の設計に対する配線を形成した。
上記(工程d)〜(工程f)までを再度繰り返し、ビルドアップ層及び外部接続端子107を含む最外層の配線をさらに一層形成した。最後に絶縁被覆109を形成して、その後、外部接続端子107及び半導体チップ接続端子に金めっき処理を施し、図3(1パッケージ分の断面図)、図5(1パッケージ分の平面図)、及び図9(半導体チップ搭載基板全体図)に示すようなファン−インタイプBGA用半導体チップ搭載基板を作製した。
上記(工程a)〜(工程g)により作製された半導体チップ搭載基板の半導体チップ搭載領域に、接続バンプ112が形成された半導体チップ111を、フリップチップボンダを用いて超音波を印加しながら、所望とする数を搭載した(図9参照)。さらに、半導体チップ搭載基板と半導体チップの隙間に、半導体チップ端部からアンダーフィル材113を注入し、オーブンを用いて80℃で1時間の1次硬化及び150℃で4時間の2次硬化を行った。次に、外部接続端子107に直径0.45mmの鉛・錫共晶はんだボール114を、N2リフロー装置を用いて融着した。最後に、幅200μmのブレードを装着したダイサーで半導体チップ搭載基板を切断し、図9に示す半導体パッケージを作製した。
(工程f)の(工程f−2)における前処理を行った後、(工程f−3)における置換パラジウムめっきを30℃で30秒間浸漬して、銅よりも貴な金属であるパラジウムめっきを0.17μmol/dm2施し、1分間水洗した。その後、酸化処理液に50℃で1分30秒間浸漬することで、銅表面のRzが80nm、厚さ80nmの酸化銅(II)を形成し、この後、3分間水洗した。それ以外は、実施例1Aと同様にしてファン−インタイプBGA用半導体チップ搭載基板及び半導体パッケージを作製した。
(工程f)の(工程f−2)における前処理を行った後、(工程f−3)における置換パラジウムめっきを30℃で15秒間浸漬して、銅よりも貴な金属であるパラジウムめっきを0.09μmol/dm2施し、1分間水洗した。その後、酸化処理液に50℃で2分間浸漬することで、銅表面のRzが100nm、厚さ100nmの酸化銅(II)を形成し、この後、3分間水洗した。それ以外は、実施例1Aと同様にしてファン−インタイプBGA用半導体チップ搭載基板及び半導体パッケージを作製した。
(工程f)において、(工程f−4)のDFRラミネート前の乾燥の温度を120℃で行った。それ以外は、実施例1Aと同様にしてファン−インタイプBGA用半導体チップ搭載基板及び半導体パッケージを作製した。
(工程f)において、(工程f−6)の露光量を30mJ/cm2で行った。それ以外は、実施例1Aと同様にしてファン−インタイプBGA用半導体チップ搭載基板及び半導体パッケージを作製した。
(工程f)において、(工程f−6)の露光量を150mJ/cm2で行った。それ以外は、実施例1Aと同様にしてファン−インタイプBGA用半導体チップ搭載基板及び半導体パッケージを作製した。
(工程f)の(工程f−2)における前処理を行った後、(工程f−3)における置換パラジウムめっき、酸化処理を行い、水洗を3分間した。その後、硫酸20g/Lの酸性溶液に25℃で30秒浸漬し、水洗を3分間した。その後、(工程f−4)を行うことで、銅表面のRzが50nm、厚さ40nmの酸化銅(II)を形成した。それ以外は、実施例1Aと同様にしてファン−インタイプBGA用半導体チップ搭載基板及び半導体パッケージを作製した。
なお、実施例7Aにおいては、酸性溶液に浸漬する工程及び工程f−4が上記第3の工程に相当する。
(工程f)の(工程f−2)における前処理を行った後、(工程f−3)における置換パラジウムめっき、酸化処理を行い、水洗を3分間した。その後、硫酸20g/Lの酸性溶液に25℃で30秒浸漬し、水洗を3分間した。その後、(工程f−4)のDFRラミネート前の乾燥の温度を120℃で行うことで、銅表面のRzが50nm、厚さ35nmの酸化銅(II)を形成した。それ以外は、実施例1Aと同様にしてファン−インタイプBGA用半導体チップ搭載基板及び半導体パッケージを作製した。
(工程f)の(工程f−2)における前処理を行った後、(工程f−3)における置換パラジウムめっき、酸化処理を行い、水洗を3分間した。その後、乾燥を100℃で行い、その後、硫酸20g/Lの酸性溶液に25℃で30秒浸漬し、水洗を3分間した。その後、(工程f−4)を行うことで、銅表面のRzが50nm、厚さ30nmの酸化銅(II)を形成した。それ以外は、実施例1Aと同様にしてファン−インタイプBGA用半導体チップ搭載基板及び半導体パッケージを作製した。
なお、実施例9Aにおいては、酸性溶液に浸漬する工程及び工程f−4が上記第3の工程に相当する。
(工程f)の(工程f−2)における前処理を行った後、(工程f−3)における置換パラジウムめっき、酸化処理を行わずに、銅表面をマイクロエッチング剤であるHIST−7300(日立化成株式会社、商品名)に30℃で15秒間浸漬することで、Rzが200nmの銅表面を形成した。その後、水洗を3分間した。その後、(工程f−7)を行わず、それ以外は、実施例1Aと同様にしてファン−インタイプBGA用半導体チップ搭載基板及び半導体パッケージを作製した。
(工程f)の(工程f−2)における前処理を行った後、(工程f−3)における置換パラジウムめっきを行わずに、酸化処理を50℃で1分間浸漬し、銅表面のRzが200nm、厚さ50nmの酸化銅(II)を形成し、この後、水洗を3分間した。その後、(工程f−7)を行わず、それ以外は、実施例1Aと同様にしてファン−インタイプBGA用半導体チップ搭載基板及び半導体パッケージを作製した。
(工程f)の(工程f−2)における前処理を行った後、(工程f−3)における置換パラジウムめっきを行わずに、酸化処理を50℃で1分間浸漬し、銅表面のRzが200nm、厚さ50nmの酸化銅(II)を形成し、この後、水洗を3分間した。それ以外は、実施例1Aと同様にしてファン−インタイプBGA用半導体チップ搭載基板及び半導体パッケージを作製した。
(工程f)の(工程f−2)における前処理を行った後、(工程f−3)における置換パラジウムめっきを行い、その後、酸化処理を行わずに、γ−アミノプロピルトリエトキシシラン0.5質量%水溶液に30℃で3分間浸漬し、Rzが50nmの銅表面を形成し、この後、水洗を3分間した。その後、(工程f−7)を行わず、それ以外は、実施例1Aと同様にしてファン−インタイプBGA用半導体チップ搭載基板及び半導体パッケージを作製した。
(工程f)の(工程f−2)における前処理を行った後、(工程f−3)における置換パラジウムめっきを行い、その後、酸化処理を行わずに、γ−アミノプロピルトリエトキシシラン0.5質量%水溶液に30℃で3分間浸漬し、Rzが50nmの銅表面を形成し、この後、水洗を3分間した。それ以外は、実施例1Aと同様にしてファン−インタイプBGA用半導体チップ搭載基板及び半導体パッケージを作製した。
(工程f)において、(工程f−7)、を行わず、それ以外は、実施例1Aと同様にしてファン−インタイプBGA用半導体チップ搭載基板及び半導体パッケージを作製した。
(工程f)の(工程f−2)における前処理を行った後、(工程f−3)における置換パラジウムめっき、酸化処理を行い、水洗を3分間した。その後、硫酸20g/Lの酸性溶液に25℃で30秒浸漬し、水洗を3分間した。その後、(工程f−4)を行うことで、銅表面のRzが50nm、厚さ40nmの酸化銅(II)を形成した。その後、(工程f−7)、を行わず、それ以外は、実施例1Aと同様にしてファン−インタイプBGA用半導体チップ搭載基板及び半導体パッケージを作製した。
(工程f)の(工程f−2)における前処理を行った後、(工程f−3)における置換パラジウムめっき、酸化処理を行わずに、水洗を3分間し、Rzが50nmの銅表面を形成した。その後、(工程f−7)、を行わず、それ以外は、実施例1Aと同様にしてファン−インタイプBGA用半導体チップ搭載基板及び半導体パッケージを作製した。
(工程f)の(工程f−2)における前処理を行った後、(工程f−3)における置換パラジウムめっき、酸化処理を行わずに、水洗を3分間し、Rzが50nmの銅表面を形成した。それ以外は、実施例1Aと同様にしてファン−インタイプBGA用半導体チップ搭載基板及び半導体パッケージを作製した。
(工程f)の(工程f−2)における前処理を行った後、(工程f−3)における置換パラジウムめっき、酸化処理を行わずに、その後、γ−アミノプロピルトリエトキシシラン0.5質量%水溶液に30℃で3分間浸漬し、Rzが50nmの銅表面を形成し、この後、水洗を3分間した。その後、(工程f−7)、を行わず、それ以外は、実施例1Aと同様にしてファン−インタイプBGA用半導体チップ搭載基板及び半導体パッケージを作製した。
(工程f)の(工程f−2)における前処理を行った後、(工程f−3)における置換パラジウムめっき、酸化処理を行わずに、その後、γ−アミノプロピルトリエトキシシラン0.5質量%水溶液に30℃で3分間浸漬し、Rzが50nmの銅表面を形成し、この後、水洗を3分間した。それ以外は、実施例1Aと同様にしてファン−インタイプBGA用半導体チップ搭載基板及び半導体パッケージを作製した。
(工程f)の(工程f−2)における前処理を行った後、(工程f−3)における置換パラジウムめっきを行い、その後、酸化処理を行わずに、水洗を3分間し、Rzが50nmの銅表面を形成した。その後、(工程f−7)を行わず、それ以外は、実施例1Aと同様にしてファン−インタイプBGA用半導体チップ搭載基板及び半導体パッケージを作製した。
(工程f)の(工程f−2)における前処理を行った後、(工程f−3)における置換パラジウムめっきを行い、その後、酸化処理を行わずに、水洗を3分間し、Rzが50nmの銅表面を形成した。それ以外は、実施例1Aと同様にしてファン−インタイプBGA用半導体チップ搭載基板及び半導体パッケージを作製した。
(工程f)において、(工程f−7)の前にプラズマ処理を行った。条件は、株式会社モリエン製の型式PB−1000S装置を用いて、Ar16%、チャンバー内を400Pa、出力400W、処理時間2分で行った。その後、(工程f−7)、を行わず、それ以外は、実施例1Aと同様にしてファン−インタイプBGA用半導体チップ搭載基板及び半導体パッケージを作製した。
(工程f)の(工程f−2)における前処理を行った後、(工程f−3)における置換パラジウムめっき、酸化処理を行い、水洗を3分間した。その後、硫酸20g/Lの酸性溶液に25℃で30秒浸漬し、水洗を3分間した。その後、(工程f−4)を行うことで、銅表面のRzが50nm、厚さ40nmの酸化銅(II)を形成した。その後、(工程f−7)の前にプラズマ処理を行った。条件は、株式会社モリエン製の型式PB−1000S装置を用いて、Ar16%、チャンバー内を400Pa、出力400W、処理時間2分で行った。その後、(工程f−7)を行わず、それ以外は、実施例1Aと同様にしてファン−インタイプBGA用半導体チップ搭載基板及び半導体パッケージを作製した。
(工程f)の(工程f−5)におけるめっきレジストの形成において、ポジ型めっきレジストPMER P−LA900PM(東京応化工業株式会社製、商品名)を用いスピンコート法で、S層上に、膜厚20μmのめっきレジスト層を形成した。次に、(工程f−6)において、70mJ/cm2の条件で露光した後、PMER P−7Gの現像液に23℃で6分間浸漬揺動し、L/S=11μm/9μmの設計に対するめっきレジストパターンを形成した。その後、(工程f−8)におけるめっきレジストの剥離は、メチルエチルケトンを用いて25℃で1分間浸漬し、除去した。それ以外は、実施例1Aと同様にしてファン−インタイプBGA用半導体チップ搭載基板及び半導体パッケージを作製した。
(工程f)の(工程f−5)におけるめっきレジストの形成において、ポジ型めっきレジストPMER P−LA900PM(東京応化工業株式会社製、商品名)を用いスピンコート法で、S層上に、膜厚20μmのめっきレジスト層を形成した。次に、(工程f−6)において、150mJ/cm2の条件で露光した後、PMER P−7Gの現像液に23℃で6分間浸漬揺動し、L/S=11μm/9μmの設計に対するめっきレジストパターンを形成した。その後、(工程f−8)におけるめっきレジストの剥離は、メチルエチルケトンを用いて25℃で1分間浸漬し、除去した。それ以外は、実施例1Aと同様にしてファン−インタイプBGA用半導体チップ搭載基板及び半導体パッケージを作製した。
(工程f)の(工程f−5)におけるめっきレジストの形成において、ポジ型めっきレジストPMER P−LA900PM(東京応化工業株式会社製、商品名)を用いスピンコート法で、S層上に、膜厚20μmのめっきレジスト層を形成した。次に、(工程f−6)において、500mJ/cm2の条件で露光した後、PMER P−7Gの現像液に23℃で6分間浸漬揺動し、L/S=11μm/9μmの設計に対するめっきレジストパターンを形成した。その後、(工程f−8)におけるめっきレジストの剥離は、メチルエチルケトンを用いて25℃で1分間浸漬し、除去した。それ以外は、実施例1Aと同様にしてファン−インタイプBGA用半導体チップ搭載基板及び半導体パッケージを作製した。
(工程f)の(工程f−5)におけるめっきレジストの形成において、ポジ型めっきレジストPMER P−LA900PM(東京応化工業株式会社製、商品名)を用いスピンコート法で、S層上に、膜厚20μmのめっきレジスト層を形成した。次に、(工程f−6)において、1000mJ/cm2の条件で露光した後、PMER P−7Gの現像液に23℃で6分間浸漬揺動し、L/S=11μm/9μmの設計に対するめっきレジストパターンを形成した。その後、(工程f−8)におけるめっきレジストの剥離は、メチルエチルケトンを用いて25℃で1分間浸漬し、除去した。それ以外は、実施例1Aと同様にしてファン−インタイプBGA用半導体チップ搭載基板及び半導体パッケージを作製した。
(工程f)の(工程f−2)における前処理を行った後、(工程f−3)における置換パラジウムめっき、酸化処理を行い、水洗を3分間した。その後、硫酸20g/Lの酸性溶液に25℃で30秒浸漬し、水洗を3分間した。その後、(工程f−4)を行うことで、銅表面のRzが50nm、厚さ40nmの酸化銅(II)を形成した。その後、(工程f−5)におけるめっきレジストの形成において、ポジ型めっきレジストPMER P−LA900PM(東京応化工業株式会社製、商品名)を用いスピンコート法で、S層上に、膜厚20μmのめっきレジスト層を形成した。次に、(工程f−6)において、70mJ/cm2の条件で露光した後、PMER P−7Gの現像液に23℃で6分間浸漬揺動し、L/S=11μm/9μmの設計に対するめっきレジストパターンを形成した。その後、(工程f−8)におけるめっきレジストの剥離は、メチルエチルケトンを用いて25℃で1分間浸漬し、除去した。それ以外は、実施例1Aと同様にしてファン−インタイプBGA用半導体チップ搭載基板及び半導体パッケージを作製した。
(工程f)の(工程f−2)における前処理を行った後、(工程f−3)における置換パラジウムめっき、酸化処理を行い、水洗を3分間した。その後、硫酸20g/Lの酸性溶液に25℃で30秒浸漬し、水洗を3分間した。その後、(工程f−4)を行うことで、銅表面のRzが50nm、厚さ40nmの酸化銅(II)を形成した。その後、(工程f−5)におけるめっきレジストの形成において、ポジ型めっきレジストPMER P−LA900PM(東京応化工業株式会社製、商品名)を用いスピンコート法で、S層上に、膜厚20μmのめっきレジスト層を形成した。次に、(工程f−6)において、150mJ/cm2の条件で露光した後、PMER P−7Gの現像液に23℃で6分間浸漬揺動し、L/S=11μm/9μmの設計に対するめっきレジストパターンを形成した。その後、(工程f−8)におけるめっきレジストの剥離は、メチルエチルケトンを用いて25℃で1分間浸漬し、除去した。それ以外は、実施例1Aと同様にしてファン−インタイプBGA用半導体チップ搭載基板及び半導体パッケージを作製した。
(工程f)の(工程f−2)における前処理を行った後、(工程f−3)における置換パラジウムめっき、酸化処理を行い、水洗を3分間した。その後、硫酸20g/Lの酸性溶液に25℃で30秒浸漬し、水洗を3分間した。その後、(工程f−4)を行うことで、銅表面のRzが50nm、厚さ40nmの酸化銅(II)を形成した。その後、(工程f−5)におけるめっきレジストの形成において、ポジ型めっきレジストPMER P−LA900PM(東京応化工業株式会社製、商品名)を用いスピンコート法で、S層上に、膜厚20μmのめっきレジスト層を形成した。次に、(工程f−6)において、500mJ/cm2の条件で露光した後、PMER P−7Gの現像液に23℃で6分間浸漬揺動し、L/S=11μm/9μmの設計に対するめっきレジストパターンを形成した。その後、(工程f−8)におけるめっきレジストの剥離は、メチルエチルケトンを用いて25℃で1分間浸漬し、除去した。それ以外は、実施例1Aと同様にしてファン−インタイプBGA用半導体チップ搭載基板及び半導体パッケージを作製した。
(工程f)の(工程f−2)における前処理を行った後、(工程f−3)における置換パラジウムめっき、酸化処理を行い、水洗を3分間した。その後、硫酸20g/Lの酸性溶液に25℃で30秒浸漬し、水洗を3分間した。その後、(工程f−4)を行うことで、銅表面のRzが50nm、厚さ40nmの酸化銅(II)を形成した。その後、(工程f−5)におけるめっきレジストの形成において、ポジ型めっきレジストPMER P−LA900PM(東京応化工業株式会社製、商品名)を用いスピンコート法で、S層上に、膜厚20μmのめっきレジスト層を形成した。次に、(工程f−6)において、1000mJ/cm2の条件で露光した後、PMER P−7Gの現像液に23℃で6分間浸漬揺動し、L/S=11μm/9μmの設計に対するめっきレジストパターンを形成した。その後、(工程f−8)におけるめっきレジストの剥離は、メチルエチルケトンを用いて25℃で1分間浸漬し、除去した。それ以外は、実施例1Aと同様にしてファン−インタイプBGA用半導体チップ搭載基板及び半導体パッケージを作製した。
(工程f)における本発明の配線形成の処理方法による効果を評価するために、以下のようにして評価用基板を作製した。図11は、評価用基板の製造工程を模式的に示す工程図である。
(工程f’)
図11に示すコア基板100として、0.4mm厚のソーダガラス基板(熱膨張係数11ppm/℃)を用意し、片面にビルドアップ層104aを次のように形成した。すなわち、シアネートエステル系樹脂組成物の絶縁ワニスをスピンコート法により、条件1500rpmで、ガラス基板上に塗布し、厚み20μmの樹脂層を形成した後、常温(25℃)から6℃/minの昇温速度で230℃まで加熱し、230℃で80分間保持することにより熱硬化し、ビルドアップ層104aを形成した。その後、実施例1Aの(工程f−1)により、銅層118を形成し、その後、(工程f−2)から(工程f−7)により、L/S=4/2μm、L/S=6/4μm及びL/S=11/9μmの設計に対するDFRパターン(レジストパターン)119を形成した。その後、(工程f−8)により、L/S=3/3μm、L/S=5/5μm及びL/S=10/10μmの設計に対する配線106を形成した。
上記(工程f’)で形成した配線106に対し、実施例1Aの(工程d)に記載された各表面処理(前処理、貴金属形成、酸化処理、酸性溶液処理)を施した後、図11に示すビルドアップ層104bをそれぞれ形成し、さらに180℃で60分間乾燥した。
(工程f’)において、実施例2Aの(工程f)を実施し、各L/SのDFRパターン及び配線を形成した。それ以外は、実施例1Bと同様に行った。
(工程f’)において、実施例3Aの(工程f)を実施し、各L/SのDFRパターン及び配線を形成した。それ以外は、実施例1Bと同様に行った。
(工程f’)において、実施例4Aの(工程f)を実施し、各L/SのDFRパターン及び配線を形成した。それ以外は、実施例1Bと同様に行った。
(工程f’)において、実施例5Aの(工程f)を実施し、各L/SのDFRパターン及び配線を形成した。それ以外は、実施例1Bと同様に行った。
(工程f’)において、実施例6Aの(工程f)を実施し、各L/SのDFRパターン及び配線を形成した。それ以外は、実施例1Bと同様に行った。
(工程f’)において、実施例7Aの(工程f)を実施し、各L/SのDFRパターン及び配線を形成した。それ以外は、実施例1Bと同様に行った。
(工程f’)において、実施例8Aの(工程f)を実施し、各L/SのDFRパターン及び配線を形成した。それ以外は、実施例1Bと同様に行った。
(工程f’)において、実施例9Aの(工程f)を実施し、各L/SのDFRパターン及び配線を形成した。それ以外は、実施例1Bと同様に行った。
(工程f’)において、比較例1Aの(工程f)を実施し、各L/SのDFRパターン及び配線を形成した。それ以外は、実施例1Bと同様に行った。
(工程f’)において、比較例2Aの(工程f)を実施し、各L/SのDFRパターン及び配線を形成した。それ以外は、実施例1Bと同様に行った。
(工程f’)において、比較例3Aの(工程f)を実施し、各L/SのDFRパターン及び配線を形成した。それ以外は、実施例1Bと同様に行った。
(工程f’)において、比較例4Aの(工程f)を実施し、各L/SのDFRパターン及び配線を形成した。それ以外は、実施例1Bと同様に行った。
(工程f’)において、比較例5Aの(工程f)を実施し、各L/SのDFRパターン及び配線を形成した。それ以外は、実施例1Bと同様に行った。
(工程f’)において、比較例6Aの(工程f)を実施し、各L/SのDFRパターン及び配線を形成した。それ以外は、実施例1Bと同様に行った。
(工程f’)において、比較例7Aの(工程f)を実施し、各L/SのDFRパターン及び配線を形成した。それ以外は、実施例1Bと同様に行った。
(工程f’)において、比較例8Aの(工程f)を実施し、各L/SのDFRパターン及び配線を形成した。それ以外は、実施例1Bと同様に行った。
(工程f’)において、比較例9Aの(工程f)を実施し、各L/SのDFRパターン及び配線を形成した。それ以外は、実施例1Bと同様に行った。
(工程f’)において、比較例10Aの(工程f)を実施し、各L/SのDFRパターン及び配線を形成した。それ以外は、実施例1Bと同様に行った。
(工程f’)において、比較例11Aの(工程f)を実施し、各L/SのDFRパターン及び配線を形成した。それ以外は、実施例1Bと同様に行った。
(工程f’)において、比較例12Aの(工程f)を実施し、各L/SのDFRパターン及び配線を形成した。それ以外は、実施例1Bと同様に行った。
(工程f’)において、比較例13Aの(工程f)を実施し、各L/SのDFRパターン及び配線を形成した。それ以外は、実施例1Bと同様に行った。
(工程f’)において、比較例14Aの(工程f)を実施し、各L/SのDFRパターン及び配線を形成した。それ以外は、実施例1Bと同様に行った。
(工程f’)において、比較例15Aの(工程f)を実施し、各L/SのDFRパターン及び配線を形成した。それ以外は、実施例1Bと同様に行った。
(工程f’)において、比較例16Aの(工程f)を実施し、各L/Sのめっきレジストパターン及び配線を形成した。それ以外は、実施例1Bと同様に行った。
(工程f’)において、比較例17Aの(工程f)を実施し、各L/Sのめっきレジストパターン及び配線を形成した。それ以外は、実施例1Bと同様に行った。
(工程f’)において、比較例18Aの(工程f)を実施し、各L/Sのめっきレジストパターン及び配線を形成した。それ以外は、実施例1Bと同様に行った。
(工程f’)において、比較例19Aの(工程f)を実施し、各L/Sのめっきレジストパターン及び配線を形成した。それ以外は、実施例1Bと同様に行った。
(工程f’)において、比較例20Aの(工程f)を実施し、各L/Sのめっきレジストパターン及び配線を形成した。それ以外は、実施例1Bと同様に行った。
(工程f’)において、比較例21Aの(工程f)を実施し、各L/Sのめっきレジストパターン及び配線を形成した。それ以外は、実施例1Bと同様に行った。
(工程f’)において、比較例22Aの(工程f)を実施し、各L/Sのめっきレジストパターン及び配線を形成した。それ以外は、実施例1Bと同様に行った。
(工程f’)において、比較例23Aの(工程f)を実施し、各L/Sのめっきレジストパターン及び配線を形成した。それ以外は、実施例1Bと同様に行った。
実施例1A〜9A及び比較例1A〜23Aに記載された各々22個の半導体パッケージサンプルに対して吸湿処理を行った後、到達温度240℃、長さ2mのリフロー炉に0.5m/分の条件で各サンプルを流して、リフローを行った。その後、各サンプルについてクラック発生の有無を調べ、発生した場合をNGとした。結果を表1に示す。
また、各々22個の半導体パッケージサンプルを厚さ0.8mmのマザーボードに実装し、−55℃、30分〜125℃、30分の条件で温度サイクル試験を行い、500サイクル目、1000サイクル目、1500サイクル目に、ヒューレット・パッカード社製マルチメータ3457Aを用い、配線の導通抵抗値を測定した。測定した抵抗値が初期抵抗値より10%以上変化した場合をNGとした。結果を表1に示す。
ただし、比較例2A、比較例3A、比較例8A、比較例9A、比較例12A、比較例13Aについては、(工程f−6)の現像後、(工程f−8)の電気銅めっき後に、DFRパターンがS層から剥がれ、配線を形成できなかった。比較例16A、比較例17A、比較例20A,比較例21Aは、完全に現像することができず、めっきレジストパターンの形成ができず、配線を形成できなかった。比較例18A、比較例19A、比較例22A、比較例23Aは、現像後、めっきレジストの厚みが15μm以上得られなかったため、電気銅めっき時に、めっきレジストをのりこえて析出したため、配線を形成できなかった。以上の理由で、それぞれについて、試験基板を作製することができなかった。
実施例1B〜9B及び比較例1B〜15Bに記載された(工程f’)において、DFRパターン119と銅層118の密着及び、比較例16B〜23Bに記載された(工程f’)において、めっきレジストパターンと銅層118の密着を評価した。評価方法は、(工程f−8)の電気銅めっき直前のDFRパターン及びめっきレジストパターンの剥がれの割合を調べ、10%未満のものを良品(○)とし、それ以外を不良品(×)とした。結果を表2に示す。ただし、比較例16B、比較例17B、比較例20B、比較例21Bは、完全に現像することができず、めっきレジストパターンの形成ができなかった。
次に、現像後のDFRパターンのトップ幅(S層から高さ25μmの幅)及びめっきレジストのトップ幅(S層から高さ20μmの幅)を調べた。結果を表3に示す。また、現像後のDFRパターン及びめっきレジストのボトム幅に対するトップ幅の誤差を調べ、±10%未満のものを良品(○)とし、それ以外を不良品(×)とした。結果を表3に示す。ただし、比較例18B、比較例19B、比較例22B、比較例23BのL/Sが4/2μm、6/4μmについては、現像後にS層から20μm未満になるため、評価ができなかった。また、上記銅層118と密着が不良品及び評価ができなかったものについては、評価をしなかった。
実施例1B〜9B及び比較例1B〜23Bに記載された(工程f’)において、配線106の形成を評価した。評価方法は、(工程f−8)の電気銅めっき後の設計の配線の厚みに対する誤差を調べ、±10%以内のものを良品(○)とし、それ以外を不良品(×)とした。結果を表4に示す。ただし、DFRパターン形成及びめっきレジストパターン形成の評価試験で不良品、又は評価できなかったものについて、評価しなかった。
次に、(工程f−8)のS層のエッチング時間を調べた。結果を表5に示す。また、エッチング後のトップ幅及びボトム幅と配線の断面積を調べ、ボトム幅に対するトップ幅の誤差及び各L/Sの設計値に対する配線の断面積の誤差がそれぞれ±10%以内のものを良品(○)とし、それ以外を不良品(×)とした。結果を表6に示す。また、配線の剥がれの割合を調べた。10%未満のものを良品(○)とし、それ以外を不良品(×)とした。結果を表7に示す。また、配線間の短絡発生の割合を調べた。10%未満のものを良品(○)とし、それ以外を不良品(×)とした。結果を表8に示す。ただし、電気銅めっき後の配線の厚みが不良品、又は評価できなかったものについては、評価しなかった。
まとめとして、歩留まりを調べた。90%以上のものを良品(○)とし、それ以外を不良品(×)とした。結果を表9に示す。
実施例1B〜9B及び比較例1B〜23Bに記載された各評価用基板について、表9より、歩留まりが0%以外の評価基板を、以下のようにして、各L/Sの配線間の絶縁抵抗値を測定した。まず、デジタル超高抵抗微小電流計R−8340A(アドバンテスト社製、商品名)を用いて、L/S配線間に室温でDC5Vの電圧を30秒間印加し、L/S配線間の絶縁抵抗値を測定した。なお、1GΩ以下の絶縁抵抗測定には、デジタルマルチメータ3457A(ヒューレット・パッカード社製、商品名)を用いた。
次に、温度130℃・相対湿度85%に保った恒温恒湿層中で、L/S配線間に連続的にDC5Vの電圧を印加し、25h、50h、100h、200h、500h、1,000h後に上記と同様にL/S配線間の絶縁抵抗値を測定した。なお、恒温恒湿槽はEC−10HHPS(日立製作所製、商品名)を用い、投入後1000時間まで測定した。
以上のようにして測定した評価基板について、絶縁抵抗値の最小値が、1GΩ未満である場合には「否(×)とし、1GΩ以上である場合には「良(○)」とした。結果を表10,表11及び表12に示す。
この結果、設計値に対して寸法精度の高い微細配線の形成、配線間の絶縁信頼性に優れた配線基板及び半導体チップ搭載基板、さらに、耐リフロー性、温度サイクル性に優れた半導体パッケージを製造することが可能となる。
Claims (5)
- 絶縁材料上に銅が形成された構造体の銅表面に、銅よりも貴な金属を離散的に形成する第1の工程と、
酸化剤を含むアルカリ性溶液を用いた酸化によって、前記銅表面に酸化銅(II)を形成する第2の工程と、
当該第2の工程の後、かつ第4の工程の前に、前記銅表面に形成された酸化銅(II)を酸性溶液で溶解除去した後に、酸化銅(II)被膜を形成する第3の工程と、
前記銅表面にドライフィルムレジストを積層した後に、該ドライフィルムレジストを露光及び現像してレジストパターンを形成する第4の工程と、
該レジストパターン間を、非イオン性界面活性剤を含む酸性溶液で処理する第5の工程と
を有するレジストパターンの製造方法。 - 前記酸化剤が、塩素酸塩、亜塩素酸塩、次亜塩素酸塩、過塩素酸塩及びペルオキソ二硫酸塩からなる群から選択される1種以上である、請求項1に記載のレジストパターンの製造方法。
- 前記銅よりも貴な金属が、金、銀、白金、パラジウム、ロジウム、レニウム、ルテニウム、オスミウム及びイリジウムからなる群から選択される金属、又はこれらの金属を含む合金である、請求項1又は2に記載のレジストパターンの製造方法。
- 前記第1の工程における前記銅よりも貴な金属の形成量が、0.001μmol/dm2以上かつ40μmol/dm2以下である、請求項1〜3のいずれか一項に記載のレジストパターンの製造方法。
- 請求項1〜4のいずれか一項に記載の方法により製造された、前記レジストパターンが銅表面に形成された前記構造体を銅めっき処理する工程と、
前記レジストパターンを剥離する工程と、
前記構造体における銅をエッチング除去する工程と、
を有する配線パターンの製造方法。
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