KR20110015000A - 저항 변화 특징을 개선시키는 표면 처리 - Google Patents

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Abstract

본 명세서는 반도체 소자 층 및 관련 메모리 셀 구조를 제조하는 방법을 제공한다. 반도체 소자 층의 표면 처리 공정(예를 들면, 이온 충돌)을 수행하여 고의적인 깊이 프로파일을 갖는 겨함을 생성함으로써, 더 많은 지속적 전기적 파라미터를 갖는 다안정 메모리 셀을 생성할 수 있다. 예를 들어, 저항 변화 메모리 셀에서, 설정 및 재설정 전압의 간결한 분포를 획득하고 형성 전압을 낮출 수 있다. 적어도 하나의 실시예에서, 깊이 프로파일은, 결함의 타입 및 충돌된 금속산화물 층의 전기적 특성에 대한 결함의 영향을 수정하고 균일한 결함 분포를 개선하도록 선택된다.

Description

저항 변화 특징을 개선시키는 표면 처리{SURFACE TREATMENT TO IMPROVED RESISTIVE-SWITCHING CHARACTERISTICS}
이 문헌은, 발명자인 프라샨 비. 파타크(Prashant B. Phatak), 토니 치앙(Tony Chiang), 프라가티 쿠마르(Pragati Kumar) 및 마이클 밀러(Michael Miller)에 의해 "Non-Volatile Resistive Switching Memories" 라는 명칭으로 2008년 5월 1일에 출원되었으며 본 명세서에서 참조로서 인용되는 미국 가출원 제61/049,752호의 이득을 주장한다. 또한, 이 문서는 발명자인 마이클 밀러(Michael Miller), 프라샨 패타크(Prashant Phatak) 및 토니 치앙(Tony Chiang)에 의해 "Non-Volatile Resistive Switching Memories" 라는 명칭으로 2008년 5월 10일에 출원되었으며 역시 본 명세서에서 참조로서 인용되는 미국 가출원 제61/052,174호의 이득을 주장한다.
최근, 플래시 메모리는, 주로 그것이 메모리 셀의 고밀도를 허용하고, 낮은 제조비용을 유지하며, 보조 저장소의 형태로서 일반적으로 신뢰할 수 있기 때문에, 가장 일반적인 형태의 비휘발성 메모가 되었다. 그러나, 통상적인 플래시 메모리는, 그것이 자주 재프로그래밍될 때마다 열화된다는 결함 및 메모리 밀도가 계속해서 증가할수록 더욱 두드러지게 증대된다는 불리한 조건을 겪는다. 또한, 통상적인 플래시 메모리는 랜덤 액세스 메모리(RAM)의 일반적인 대체물로서 사용하기에는 너무 느리게 동작한다.
따라서, 산업계는 플래시 메모리의 다른 비휘발성 대체물을 연구하였고, 이에 따라 제안된 몇몇 소자는 그들의 유효 저항을 변경하여 정보를 저장하도록 제어되는 메모리 셀에 기초한다. 이들 소자는, 일반적으로, (a) 몇몇 셀이 적당히 설정되거나 재설정될 수 없도록 고장나고, (b) 고장나지 않은 셀들에 대해서는 그러한 셀을 설정 및 재설정(즉, 조절)하는데 필요한 자극에 허용불능 변화를 생성하는, 실리콘 처리 변화 때문에 아직 폭넓게 상업화되지는 못했다.
필요한 것은, 그들의 특성과 관련하여 보다 큰 지속성을 보이는 비휘발성 소자 및 구조 및 그러한 소자를 제조하는 방법이다. 본 발명은 그러한 필요성을 해결하고, 나아가 관련된 이득을 제공한다.
본 발명의 일 양태에 따라서, 본 발명에는 반도체 소자를 제조하는 방법이 제공된다. 상기 방법은 기판 위에 반도체 층 물질을 증착하는 단계; 반도체 물질에 결함을 생성하도록, 0이 아닌 깊이까지 상기 반도체 층 물질 내에 이온을 주입하는 단계; 및 비금속 투과 경로(non-metallic percolation paths)를 형성하도록 반도체를 조정하는 단계를 포함한다.
본 발명의 또 다른 양태에 따라서, 본 발명에서는 기판 상에 반도체 소자 층을 제조하는 방법이 제공된다. 상기 방법은, 상기 기판 상에 반도체 층을 증착하는 단계; 상기 반도체 층의 표면을 통한 이온의 관통에 의해 일어나는, 상기 반도체 층에 결함을 생성하도록 상기 반도체 층에 이온을 충돌시키는 단계를 포함하고, 상기 충돌시키는 단계는 상기 충돌에 의해 생성된 상기 결함의 적어도 75%가 단지 상기 반도체 층의 절반의 두께 내에 놓이게 하는 방식으로 결함을 생성하도록 이온 주입 에너지를 조절하는 단계를 포함한다.
본 발명의 또 다른 양태에 따라서, 본 발명에서는 소자가 제공된다. 상기 소자는, 기판; 상기 기판 위의 제 1 전극; 상기 제 1 전극 위의 제 2 전극; 상기 제 1 전극과 상기 제 2 전극 사이의 반도체 층을 포함하고, 상기 반도체 층은, 상기 제 2 전극보다 상기 제 1 전극에 가까운 제 1 영역, 및 상기 제 1 전극보다 상기 제 2 전극에 가까운 제 2 영역을 포함하는 2개의 영역을 포함하고, 상기 제 1 영역 또는 상기 제 2 영역 중 하나의 영역은 다른 영역에 비해 큰 농도의 결함을 생성하는 이온 충돌 공정을 거친다.
도 1은 메모리 셀(101)의 단면도로서, 메모리 셀은 상부 및 하부 전극(103, 105), 이들 사이의 반도체 소자 층(107) 및 이들 모두를 위에 실장하는 기판(109)을 포함한다. 반도체 소자 층은 이온 주입을 통해 도핑되어 메모리 셀과 연관되는 다안정 특성(multi-stable properties)을 강화하는 다양한 결함을 생성하는 제 1 영역(111)을 포함한다. 이들 결함은, 내부 주입 이온(in-bound implanted ions)을 갖는 원자 충돌에 의해 생성되는 원자 공극(atomic vacancies), 이들 원자 공극의 생성에 의해 생성되는 침입형 결함(interstitial defects), 및/또는 일반적으로 격자(lattice) 내의 원자들 중 하나의 원자에 의해 점유되는 장소에 존재하게 된 이온일 수 있다.
도 2는, 층을 증착하는 단계, 층 내에 이온을 주입하는 단계, 및 (예를 들면, 층 내의 트랩 또는 결함을 적어도 부분적으로 충전하도록(fill)) 층을 조절하는 단계를 통해 반도체 소자 층을 제조하는 방법(201)의 기능 블록도이다.
도 3은 도 1로부터의 층(107)과 같은 반도체 소자 층의 제조를 예시하는데 이용되는 일련의 도면 중 제 1 도면이다. 도 3은, 기판(303) 위에 각각 증착되는 전극(305) 및 반도체 소자 층(307)을 도시한다. 도 3에 의해 도시되지는 않았으나, 특정 구현에 대해서 희망한다면, 추가의 "선택적" 층도 그들 층들 중 임의의 층들 사이에 증착될 수 있다.
도 4는 반도체 소자 층의 제조를 예시하는데 이용되는 일련의 도면 중 제 2 도면이다. 도 4는 증착된 반도체 소자 층의 표면으로 특정 양의 에너지로 향해진 이온을 도시하는데 일련의 화살표(413)를 사용한다. 도 4의 좌측면에 정규 분포 형상(409)으로 나타낸 바와 같이, 이온 주입 공정은 주의 깊게 제어되는 방법으로(예를 들면, 희망하는 평균 깊이에 관한 확률적 방법으로) 반도체 소자 층 내에 이온을 분포시키도록 제어된다. 즉, 주입량(dose) 및 에너지 양측 모두를 제어함으로써, 결함의 농도를 희망하는 수준으로 조정할 수 있다. 점선(411)은, 적어도 몇몇 실시예에서, 층의 상반부(upper-half)에 결함(예를 들면, 공극, 침입물 및 대체형 결함)을 고의로 생성할 목적으로 이온이 주로 반도체 소자 층의 "상반부"에 분포될 수 있다는 것을 나타내는데 사용된다. 충돌(bombardment) 공정은, 화살표(415)로 표시되고 서면(page)에 수직으로 연장되는, 반도체 소자의 평면에서 이들 결함의 지속적 밀도를 보증하는 것을 돕는데 이용될 수 있다.
도 5는 반도체 소자 층의 제조를 예시하는데 이용되는 일련의 도면 중 제 3 도면이다. 도 5는, 충돌 후 반도체 소자 층(post-bombardment semiconductor device layer)이 제 1 영역(509) 및 제 2 영역(511)으로 효과적으로 분리되는데, 제 1 영역(509)에서는 이온이 제어된 방법으로 다양한 결함을 효과적으로 생성하고 제 2 영역에서는 반도체 물질이 주입 공정에 의해 실질적으로 변하지 않은 상태로 유지되는 것을 예시한다.
도 6은 반도체 소자 층의 제 1 영역(613) 내에 결함(611)을 의도적으로 생성하는 이온 충돌을 예시하는데 이용되는 도면이다.
도 7은 3-단자 (예를 들면, 수평적) 설계에 각각 기초하는 다수의 메모리 셀(711)을 포함하는 메모리 어레이(701)의 도면이다.
도 8은 2-단자 (예를 들면, 수직적) 설계에 각각 기초하는 다수의 메모리 셀(811)을 포함하는 메모리 어레이(801)의 도면이다.
도 9는, 전압, 예를 들면 누적 분포 함수(cumulative distribution function: "CDF")로서 표현되는, 저항 판독 전용 메모리(resistive read-only memory: "ReRAM")를 조절하는데 이용되는 전압을 형성하는 구상도(901)이다. 원시 결함(native defects)만을 갖는 메모리 소자와 연관된 점들은 삼각형(903)으로 표현되고, 유사한 소자와 연관되지만 맞추어진 결함 개체군(tailored populations of defects)을 생성하도록 이온과 충돌되는 점들은 원(905)으로 표현된다. 도 9는 이 개시사항에 의해 설명되는 원리를 이용하는 결함 증대가 제 1 용도를 위해 소자를 조절하는데 필요한 형성 전압을 실질적으로 감소시키는데 도움이 될 수 있다는 것을 도시하는데 이용된다.
도 10은 설정/재설정 전압 주기의 함수로서 소자 고장 특성의 구상도(1001)를 도시한다. 제 1 라인(1003)은 원시 결함만을 갖는 하프늄산화물 샘플(hafnium oxide sample)에 대한 설정/재설정 주기의 함수로서의 고장을 구상하고, 제 2 라인(1005)은 추가 결함을 생성하도록 이온과 충돌되는 하프늄산화물 샘플에 대한 고장을 구상한다. 도 10은, 더 많은 지속적 결함을 갖는 샘플이 보다 큰 신뢰도를 증명하고, 고장이 발생할 때 추후에 발생하는데 도움이 되는 것을 나타낸다.
도 11은 하프늄산화물 샘플과 연관된 메모리 소자에 대한 설정 및 재설정 전압에 대한 비교 누적 분포도(1101)이다. 구체적으로, 점선(1103, 1105)은 주입되지 않은 하프늄산화물에 기초한 소자에 대한 설정 및 재설정 전압에 각각 대응하며, 실선(1107, 1109)은 주입된 하프늄산화물에 기초한 소자에 대한 설정 및 재설정 전압에 각각 대응한다.
도 12는 상이한 이온 충돌 파라미터를 이용하여 각각 처리되는 3개의 샘플 각각에 대한 옹스트롬 단위의 타켓 깊이에 대한 이온 밀도의 구상도(1201)를 도시한다. 구체적으로, 제 1 곡선(1205)은 9 Kev(킬로-전자볼트)의 주입 에너지를 이용하여 처리되는 샘플에 대응하고, 제 2 곡선(1207)은 22.5 KeV의 주입 에너지를 이용하여 처리되는 샘플에 대응하면, 제 3 곡선(1209)은 55 KeV의 주입 에너지를 이용하여 처리되는 샘플에 대응한다. 또한, 타켓 깊이(즉, 반도체 소자 층의 깊이)를 나타내는 제 1 라인(1203) 및 그 깊이의 절반을 나타내는 제 2 라인(1211)을 포함하는 2개의 세로선도 도시된다. 도 12는 이온 충돌 파라미터가 어떻게 변하여 이온(과 그것의 관련 결함)의 농도 및 그들의 관통 깊이를 특별히 조정할 것인가에 대한 실례를 표현하는데 사용된다.
도 13은 도 12에 도시된 것과 유사하지만 그 대신에 도 12에 먼저 소개된 실례에 대한 충돌 효과를 나타내는 구상도(1301)를 도시한다. 즉, 제 1, 제 2 및 제 3 곡선(1305, 1307, 1309)은 이온 분포(1205, 1207, 1209)에 대응하며, 반도체 소자 층 두께의 대략 처음 절반 내에서만 결함의 고의적 추가를 효과적으로 나타낸다.
도 14는 주어진 주입량의 이온에 대해 티타늄산화물(TiO2) 막에서 사손 이온에 대한 이온 주입 분포를 예시하는 비교도(1401)이다. 구체적으로, 제 1 곡선(1411)은 어떻게 주입 에너지가 250 옹스트롬 두께 반도체 층의 처음 절반의 두께 내에서만 이온을 분포시키도록 조절되는가를 나타내고, 제 2 곡선(1413)은 어떻게 주입 에너지가 150 옹스트롬 두께 반도체 층의 처음 절반의 두께에만 이온을 분포시키도록 이용될 수 있는가를 나타낸다.
도 15는 본 명세서에서 설명되는 메모리 셀에 사용되는 여러 물질에 대한 "온" 전류 대 "오프" 전류의 비율("Ion/Ioff")과 금속산화물 층의 두께 사이의 관계를 나타내는 그래프이다. 명칭 "온" 전류는 본 명세서에서 2개의 상태만이 존재한다는 것을 엄격히 요구하기보다는 오히려, 기본 상태(예를 들면, 전류 흐름이 최저인 최고 저항 상태) 외의 다른 상태와 연관된 전류 흐름을 지칭하는데 사용된다. 도 15에 제시된 데이터는, 적어도 특정한 반도체 물질에 대해, Ion/Ioff 비율이 반도체 층 두께에 따라 선형이 아니며, 그에 따라 저항 변화 메커니즘(resistive switching mechanisms)이 (a) 비금속성이기 쉽고, (b) 예를 들면 그들이 본원에 의해 제공된 표면 처리 절차에 의해 증대될 수 있도록, 상이한 층들 사이의 계면에 가깝게 생성된다는 개념을 뒷받침한다는 것을 보여 준다.
도 16은 다안정 메모리 셀의 어레이(1601)의 구성요소를 도시하는 3차원 도면이다. 각각의 셀은 희망한다면 본 명세서에 설명된 원리에 따라 제조될 수 있다.
도 17은 예시적인 다안정 메모리 셀을 도시한 것으로, 도 17에 예시된 특정 셀은 전술한 제 1 및 제 2 영역과 하나 이상의 결함 액세스 층을 포함한다.
도 18은 다안정 메모리 소자의 전류 대 전압 특성을 도시하는 그래프(1801)를 표현한다. 구체적으로, 도 18은 쌍안정 메모리 소자와 연관되며, 각각 높은 저항 상태 및 낮은 저항 상태를 도시하는 곡선(1803, 1807)을 나타낸다.
도 19는 다안정 메모리 셀의 전류 대 전압 특성을 나타내는 그래프(1901)를 표현한다. 도 19는 저항 응답(Ohmic response)(1903)과 비선형 응답(1907)을 비교하는데 사용된다(후자는 다안정 메모리 소자의 동작에 바람직하다).
도 20은 사실상 비금속 물질로서 금속산화물의 동작을 예시하는 다수의 곡선(2003, 2005, 2007, 2009, 2011, 2013, 2015)을 도시하는 그래프(2001)이다.
도 21은 금속산화물 층의 두께와 다안정 메모리 소자에 대한 중간 설정 전압 사이의 관계를 도시한 그래프(2101)를 나타낸다. 상이한 타입의 점들이 상이한 형상(2103, 2105, 2107, 2109, 2111)에 의해 표현된다. 각 세트의 점은 다안정 메모리 셀의 반도체 소자 층에 이용 가능한 상이한 타입의 금속산화물과 연관된다.
도 22는 금속산화물 층의 두께와 다안정 메모리 소자에 대한 중간 재설정 전압 사이의 관계를 도시한 그래프(2201)를 나타낸다. 상이한 타입의 점들은 상이한 형상(2203, 2205, 2207, 2209 및 2211)에 의해 나타난다. 각 세트의 점은 다안정 메모리 셀의 반도체 소자 층에 이용 가능한 상이한 타입의 금속과 연관된다. 또한, 이 데이터는 저항 변화 메커니즘이 비금속이라는 점과 이들 저항 변화 메커니즘이 반도체 소자 층(예를 들면, 금속산화물 층)과 인접 층(예를 들면, 전극) 사이의 계면에 적어도 부분적으로 근거를 두고 있다는 점을 나타내는 것으로 여겨진다.
열거된 특허청구범위에 의해 정의되는 본 발명은, 첨부한 도면과 관련하여 이해되어야 하는 다음의 상세한 설명을 참조하여 더욱 잘 이해될 수 있다. 특허청구범위에 의해 설명되는 발명 또는 발명의 다양한 구현을 확립하고 이용하게 하는 하기의 하나 이상의 특정 실시예에 대한 이러한 설명은 열거된 특허청구범위를 제한하도록 의도되는 것이 아니라, 그들의 응용을 소정 방법 및 소자로 예시하고자 하는 것이다. 하기의 설명은 (ⅰ) 반도체 소자 층을 제조하는 방법, 즉 소자 특성을 개선하는데 이온 도핑 및 결함 생성을 이용한 방법, 및 (ⅱ) 그러한 방법에 기초한, 예를 들면 저항 상태를 변경하여 그에 따른 정보를 저장하도록 제어되는 메모리 소자로서 구현되는 소자를 예시한다. 그러나, 본 발명은 다른 방법 및 소자에도 마찬가지로 적용될 수 있다.
Ⅰ. 개관
첨부한 도면에 의해 예시되는 바와 같이, 본 명세서는 저항의 제어된 변경에 기초하여 메모리 소자에서의 이용에 적합한 개선된 반도체 소자 층, 및 그러한 층을 제조하는 방법을 제공한다. 보다 구체적으로, 표면 처리 공정은 예측 가능한 제어되는 방법으로 반도체 소자 층 내에 다양한 결함을 생성하는데 이용될 수 있다. 이러한 추가된 결함은, 다안정 저항 메모리 소자(multi-stable resistive memory devices)에서 형성, 설정 및 재설정 전압에 대한 보다 양호하고 엄격한 제어를 제공하고, 그에 따라 보다 큰 양품률(yield) 및 보다 예측 가능한 동작을 유도한다. 즉, 표면 처리 목적은, 전도성 금속 필라멘트를 형성하는데 이온을 이용하는 것이 아니라, 오히려 저항 상태 변화를 발생케 하는 메커니즘과 연관된 엄격한 허용오차와, 저항 상태 변화를 발생케 하는 메커니즘과 연관된 결함의 개체군(population), 위치(localization) 및 품질의 변화 모두를 달성하도록 반도체 소자 층 내에서의 결함의 형성을 제어하는 것이다.
아래에 제시되는, 도 2 내지 도 6에 의해 예시되는 한 가지 방법은 그러한 결함을 생성하도록 하는 반도체 소자 층(예를 들면 금속산화물 층)의 이온 충돌(ion bombardment)을 수반한다. 반도체 소자 층은, 일반적으로, 고유 결함의 다소 예측 불가능하고 불균일하며 반복 불가능한 분포를 가질 결정 또는 비정질 구조이도록 형성된다. 즉, 이들 결함은 저항 상태 변화와 연관되며, 또한 이들 결함의 예측 불가능한 분포는 메모리 셀에 부분적으로 공헌하여, 메모리 셀이 설정 또는 재설정에 실패하거나 그들 메모리 셀을 제어 또는 판독하는데 필요한 전류 또는 전압에서의 희망하지 않는 변동성을 갖는 메모리 셀에 부분적으로 공헌하는 것으로 간주된다. 물질 내에 이미 존재하는 원시 결함의 바로 위 및 그보다 위에서, 결함 분포 및 깊이에 대한 양호한 제어를 통해, 예를 들어 제어된 방법으로, 추가 결함을 생성하는 표면 처리 공정을 이용하면, 보다 예측 가능한 메모리 셀 동작이 달성될 수 있는 것으로 간주된다.
보다 구체적으로, 주입량 및 에너지를 변경함으로써, 이온 증대된 결함의 상대적 개체군은, 그러함 결함의 특성에 따라, 즉 치환물, 공극, 및/또는 침입물이 층의 표면을 통과하는 이온에 의해 층의 표면에 생성되는가 아니면 치환물, 공극 및 침입형 결함이 격자 내부에 남아 있게 되는 이온에 의해 야기되는가에 따라, 제어될 수 있다. 이와 달리, 주입량 및 에너지 제어를 통해, 이들 두 가지 결함 개체군의 농도를 희망하는 수준으로 독립적으로 조정할 수 있다. 또한 후술되는 바와 같이, 이온 주입 종은, 주입된 층의 전기적 특성을 변경하도록, 예를 들면 원시 원자 구조에 의해 표현되는 것과는 상이한 원자가 또는 전도성 특성을 갖는 원자를 주입하도록, 또는 이와는 달리 분자 구조 또는 그 밖의 메커니즘에서의 결함 생성을 통해 전하 차를 생성하도록 선택될 수 있다.
이론에 의해 구속되는 일 없이, (본 명세서의 내용을 이용하여) 메모리 셀을 형성하기 위한 소정 반도체 물질의 선택은 지금 소개되는 결함과 관련하여 비금속 투과 경로(non-metallic percolation paths)의 형성을 용이하게 한다. 지속적인 분포 및 희망하는 깊이 프로파일을 갖도록 결함 생성을 제어함으로써, 투과 경로의 형성을 조정할 수 있다. 이러한 원리에 기초한 메모리 소자는 (메모리 소자를 제 1 용도로 조정하는데 필요하다면) 보다 낮은 형성 전압과 설정 및 재설정 전압의 보다 엄격한 분포를 갖도록 제어될 수 있다.
본 명세서에서 사용되는 바와 같이, 설정 및 재설정 전압은, 다안정 물질 또는 구조가 상태를 변경하게 하는 전위의 인가를 지칭한다. 물질 또는 구조는 그러한 2 개의 상태 또는 2 개 이상의 상태를 지원할 수 있으며, 제 1 상태의 "설정"은 제 2 상태로부터 그 상태로 진입하는 것을 지칭하고, "재설정"은 제 2 상태로의 역 전환을 지칭한다. 일반적으로 말해서, 저항 상태 변화에 기초한 구조는 (상태를 변경하는 일 없이) 전류 상태를 판독하거나 감지하는데 상대적으로 낮은 전압을 이용하고, 특정 상태를 설정하는데에 제 2의 보다 높은 전압을 이용하며, 물질이 이전 상태로 역 전환되게 하는데에 제 3의 더 높은 전압을 이용할 수 있다. 이들 전압 사이의 일반적인 상호 관계는 도 18에서 관찰될 수 있다.
도 1은 본 명세서에 의해 제공되는 내용에 기초할 수 있는 예시적 메모리 셀(101)을 도시한다. 메모리 셀은 상부 전극(103), 하부 전극(105), 반도체 소자 층(107) 및 기판(109)을 포함한다. 반도체 소자 층은 전극들 상이에 개재되어, 전위차가 전극들을 사이에 인가될 때 전류가 반도체 소자 층에 흐르게 한다. 전압은 전기량 V1과 V2 사이의 차이로 도 1에 표현되며, 실시예에 따라 어느 하나의 극성을 반영할 수 있다. 반도체 소자 층은 먼저 하나의 통합 층으로서 또는 상대적으로 균일한 화합물을 갖는 일련의 단일 층들(monolayers)로서 형성될 수 있다. 반도체 소자 층은 상이한 처리를 거쳐, 제 1 및 제 2 영역(111, 113)이 층 내에 형성된다. 제 1 영역(111)은 또한 도핑 층이라고도 지칭될 수 있고, 제 2 영역(113)은 반도체 또는 절연체 층이라고 지칭될 수 있지만, (a) 용어 "층"은 다수의 각개 층(예를 들면, 동일하거나 상이한 물질)이 상이한 영역으로서 증착되거나 제조되는 경우와, (b) 물질 또는 층이 2개의 영역을 생성하도록 사후 제조 처리되는 상황 모두를 포괄하는데 이용된다는 것이 이해되어야 한다.
도 1의 내용에 의해 나타낸 바와 같이, 일 실시예에서, 제 1 영역은 이온 충돌에 의해 처리되어, (이상적으로는 제어된 깊이 및 분포를 갖는) 추가 결함을 생성하지만, 제 2 영역을 실질적으로 처리되지 않은 상태(또한 그에 따라 그러한 것들이 존재하는 범위까지 원시 결함에 의해서만 지배되는 상태)로 남겨 둘 수 있다. 어닐링 또는 기타 공정은, 원한다면, 원시 결함을 억제하거나 증대시키기 위해 이온 충돌 이전에 이용될 수 있다. 이 억제는 기본 반도체 물질이 원치 않는 원시 결함 특성을 소유한다고 간주되는 상황에 유용할 수 있다. 도 1은 또한 특정 구현을 위해 요구될 수 있는 하나 이상의 전류 조정(current steering) 또는 다른 선택적 층들(115)의 존재도 나타낸다. 이 층 또는 그러한 층들(115)은 그들의 선택적 특성을 나타내도록 실선으로 예시되며, 선택적 층들은 사실상 도 1에 도시된 그 밖의 여러 가지 층들 중 임의의 층들 사이에 위치할 수 있다(그러나 이러한 것들이 도 1에 필수적으로 도시되는 것은 아니다). 예를 들어, 구현에 따라, 평탄화(smoothing), 절연성, 접착성, 열적, 마스크 또는 인식 가능한 임의의 타입의 층이 희망에 따라 또는 적절히 채용될 수 있다. 전류 조정 구성요소가 사용되는 경우, 선택적 층들은 각각의 개별적인 메모리 셀에 대한 전기적 제어를 용이하게 하는 전기 반도체 소자(예를 들면, 다이오드 또는 트랜지스터)를 형성하도록 구성될 수 있다. 이러한 추가 층들의 존재 또는 부재와는 무관하게, 표면 처리는 전술한 바와 같이 이용되어 제조된 메모리 셀의 특성을 강화한다. 예를 들어, 제어된 이온 충돌을 통해, 도 1에 도시된 메모리 셀은, 비교적 낮은 형성 전압을 요구하도록, 또한 보다 예측 가능한 방법으로 설정 및 재설정되도록 형성될 수 있다.
또한, 본 명세서의 모든 실시예에서 그러한 바와 같이, 층의 정확한 정렬은 공정에 따라 소정 범위까지는 자의적(arbitrary)이라는 것이 이해되어야 한다. 즉, 예를 들어, 제 1 영역은, 제 2 영역의 바로 위 또는 바로 밑에 있거나, 제 2 영역보다 제 1 전극 및 기판에 더 가깝거나, 또는 전술한 다양한 층과는 상대적으로 상이한 순서로 있을 수 있는데, 모두가 본 명세서의 내용과 일치한다. 또한, 서로에게 인접한 것으로 도시된 층들은, 모든 실시예에서, 반드시 그들 사이에 산재된 다른 층들이 있는 것처럼 위치해야 하는 것은 아니다. 예를 들어, 제 1 영역(111)과 상부 전극 사이에 또 다른 반도체 소자 층(예를 들면, 금속산화물 층)을 추가하는 것이 가능할 수 있다.
Ⅱ. 제조 공정
도 2는 도 1의 중간에 도시된 층과 같은 반도체 소자 층을 형성하는 방법(201)을 예시한다. 반도체 소자 층에 대한 기초 물질(일반적으로, 금속산화물)은 먼저 기판 위에 증착된다. "위"라는 용어는 본 명세서에서 기판 위이지만 반도체 소자 층의 아래에 다른 층, 예를 들어 하부 전극, 선택적 층 또는 양측 모두가 존재할 수도 있다는 것을 암시하는데 사용된다. 후술되는 바와 같이, 물리적 기상 증착("PVD"), 화학적 기상 증착("CVD"), 건식 또는 습식 공정, 및 포함되는 물질에 적합한 임의의 다른 통상적인 반도체 제조 공정을 포함하는 다양한 제조 공정은 반도체 소자 층을 구성하는데 이용될 수 있다. 일단 반도체 소자 층이 원하는 두께로 형성되면, 표면 처리 공정이 전술했던 바와 같이 결함을 생성하는데 이용된다. 도 2에 제시되는 실례에서, 이용되는 표면 처리 공정은 이온을 반도체 소자 층에 주입하여, 예를 들어 결함을 생성하고, 격자 구조를 강화 또는 변경하거나 또는 격자 구성요소를 상이한 전기적 (예를 들면, 원자가 또는 전도성) 특징을 갖는 이온으로 대체하는 것을 포함한다. 주입된 이온은 반도체 소자 층(예를 들면, 금속산화물 구조) 내의 분자와 충돌하여, 원시 구조(예를 들면, 구조 내의 결정을 적절히)를 파괴한다. 임의의 통상적인 이온 충돌 공정, 예를 들어 전자가 주입 가스를 이온화시키고, 그러한 이온이 타켓으로 향하게 하는데 가속화 그리드(acceleration grid)를 이용하는 공정이 이용될 수 있다; 다른 공정들도 사용될 수 있다. 후술되는 바와 같이, 이동 충돌 공정은, 일반적으로, 경험적 데이터에 기초하여, 반도체 초사 층 내에 주입된 이온의 분포 및 생성된 결함의 타입을 제어하는데 도 2에서 점선 블록(207)로 나타낸 특정 주입량, 주입 에너지, 노출 시간 및 유사한 파라미터를 이용하도록 사전 조정된다. 주입 깊이는, 일반적으로 말해서, 정규 분포에 따른 실질적 깊이를 갖는 확률적 이벤트이다. 층 내로의 평균 투과 깊이 및 결함 개체군의 변화는 선택된 주입 에너지의 함수이며, 분포의 높이(임의의 특정 깊이에서의 이온 농도)는 주입량(또는 동등하게 이온 농도 및 노출 시간)의 함수이다. 도 1의 설명과 관련하여 전술된 바와 같이, 일단 결함 개체군이 수정되었다면, 추가 층은 적절히 메모리 셀(또는 다른 소자)을 완성시키도록 증착될 수 있다.
소자는 제 1 용도를 위해 반도체 소자를 적어도 부분적으로 조정하는 형성 공정 또는 그 밖의 조정 이벤트를 거칠 수 있다. 예를 들어, 형성 전압은, 각자가 메모리 셀 내에서 이용되고 저항 상태의 변화와 연관될 투과 경로를 효율적으로 설정하도록 인가될 수 있다. 공극 생성을 강조하는 실시예에서, 조정 이벤트는 이동을 통해 공극을 다른 구성요소(예를 들어, 수소, 산소 또는 그 밖의 종)로 대체하는데 이용될 수 있다. 다양한 메커니즘이 형성 이벤트 또는 공정의 일부로서 이용될 수 있다. 예를 들어, 어닐링 또는 그 밖의 물리적 수정 공정(예를 들면, 급속 열 산화(rapid thermal oxidation: RTO), 형성 가스 어닐링 등)이 특정 설계에 적당하다면 소자를 부분적으로 마련하는데 이용될 수 있다. 전자적 공정은 또한 제 1 용도를 위해 구조를 조정하는데에도 적용될 수 있는데, 예를 들어 저항 변화 메모리(resistive-switching memories)를 이용하면, 투과 경로가 결함과 연관되어 형성되고, 그 결과로, 형성 전압을 이용하여 그러한 경로를 형성하는 것이 빈번하게 요구되는 것으로 여겨진다. 후술되는 실시예들 중의 대부분에서, 이러한 투과 경로는, 예를 들면 전도성 변화가 비금속 종과 연관된 동작을 보이는 공정을 통해, 비금속 특성을 보이도록 형성될 수 있다. 이러한 조정 이벤트의 이용은 도 2에서 블록(209)으로 표현된다. 중요하게는, 형성 공정은, 마지막 층 증착 다음 또는 증착 공정 중간의 몇몇 시점을 포함하는 임의의 제조 단계에 적용될 수 있다.
도 3 내지 도 5는 도 2와 관련하여 설명되는 이온 충돌에 관한 추가적 세부사항을 제공하는데 사용된다.
구체적으로, 도 3은 기판(303), 하부 전극(305) 및 반도체 소자 층(307)을 구비하는 소자(301)를 예시한다. 도 3의 실례에서, 하부 전극은 임의의 통상적인 전극 물질, 예를 들어, 티타늄질화물, 구리, 니켈, 실리사이드(silicide), 폴리실리콘 또는 다른 통상적인 전극 물질로 형성될 수 있다. 전극(305)은 도 3에서 기판(303)과 직접 접촉하고(예를 들면, 그 위에 형성되고), 또한 반도체 소자 층(307)과도 직접 접촉하는 것으로 도시되어 있지만, 이것은 반드시 그러한 것은 아니다. 도 3에 의해 시사되는 바와 같이, 반도체 소자 층은 금속 산화물(예를 들어, 하프늄산화물, HfO2)로 형성될 수 있다. 다양한 적합한 물질이 본 명세서에서 구현 실례를 다루는 부분과 관련하여 후술될 것이다.
도 4는 반도체 소자 층의 표면에 충격을 가하는 표면 처리 공정의 이용을 예시한다. 도 4에서, 소자는 일반적으로, 참조기호(401)로 표현되고, 참조기호(403, 405, 407)는 기판, 하부 전극 및 반도체 소자 층을 각각 지칭한다. 일 세트의 화살표(409)는 이온이 반도체 물질의 기판(410)에 충격을 가하도록 아래 방향으로 향하되, 이온이 물질(예를 들면 하프늄산화물) 내에 대략 수직으로 주입되는 것을 나타내지만, 궤도는 완전히 수직인 주입으로부터 발생하는 다수의 악영향을 회피하도록 다소(예를 들면, 83도의 각도) 변화될 수 있다. 임의의 각도가 이용될 수 있으며, 주입 각도는 주입된 이온, 주입을 수용하는 물질, 주입 장비 및 그 밖의 요인에 의존할 수 있다. 중요하게는, 먼저 언급한 바와 같이, 이온 주입과 연관된 파라미터가 변형되어 결함의 특정 종 또는 분포를 생성하도록 주입을 조정할 수 있다. 이러한 파라미터 및 그들의 변형의 실례는 이하에서, 특히 도 12 및 도 13과 관련하여 보다 충분히 설명된다. 도 4의 목적을 위해, 이 변형은, 반도체 소자 층 내에 주입된 이온의 수가 그들의 분포에서 바람직하게 변하여, 이온이 분포 곡선(411)에 의해 표현되는 정규 분포를 갖도록 하는 깊이방향 방법으로 분포되도록 하는 도 4의 좌측에 도시된 정규 분포 곡선(411)에 의해 상징적으로 표현된다. 점선의 세로선(413)은 이 분포가 라인(413) 위의 결함을 형성하지만(즉, 제 1 영역을 새성하지만), 실질적으로 라인(413) 아래에 추가 결함을 생성하지 않도록 선택된다는 것을 나타낸다. 특히, 도 4에 도시된 공정의 한 가지 이점은 그것이 이온 주입(과 관련 결함 생성)에 대한 비교적 균일한 단면 분포의 생성에 공정을 추가시킨다는 것이다. 즉, 화살표 세트(415)에 의해 표현되는 평면에서의 분포(와 도 4의 "지면(page) 내"로 연장되는 것은 비교적 균일하게 될 수 있는데, 이는 기초 반도체 물질에서의 원시 결함에 대해 진실일 수 없다. 따라서, 이온 주입 공정은 반도체 소자 층에 걸쳐 결함의 균일성은 적용하는데 이용될 수 있다.
도 5는 반도체 소자 층이 상이한 영역을 생성하도록 처리된 표면을 갖는 소자(501)를 예시한다. 구체적으로, 소자는 기판(503), 하부 전극(505) 및 반도체 소자 층(507)을 포함하되, 반도체 소자 층(507)은 제 1 영역(509) 및 제 2 영역(511)을 포함한다. 전술한 바와 같이, 표면 처리 공정(이 실시예에서는 이온 충돌)은, 점선(513) 아래의 제 2 영역에 임의의 실질적 결함을 생성하는 일 없이, 점선(513)에 의해 표현되는 금속산화물에서의 깊이 상에서, 제 1 영역에만 추가 결함을 생성 및/또는 수정하도록 구조화된다. 본 명세서에서 논의되는 적어도 하나의 실시예에서, 제 1 영역은 전체 반도체 소자 층(507)의 대략 절반의 두께이다. 즉, 이온 충돌에 의해 추가되는 결함은 이 특정 실시예에서 반도체 층의 상반부에만 존재하도록 생성된다. 예를 들어, 150 옹스트롬 반도체 소자 층이 사용된다면, 결함은 이온 충돌을 통해 단지 최고 75 옹스트롬으로 추가될 수 있다. 다른 실시예에서, 제 1 영역은, 예를 들어 반도체 소자 층의 60%, 40%, 25% 또는 상이한 비율로 둘러싸거나 특히 원하는 깊이(예를 들면, 40 옹스트롬)로 관통하도록 상이하게 구조화될 수 있다.
도 6은 전술한 이온 주입 동안 기판에 의해 경험될 수 있는 이온 충돌의 물리적 효과를 예시한다. 도 6은 다수의 원자(63)로 구성되는 반도체 소자 층(601)을 도시한다. 전술한 바와 같이, 반도체 소자 층에 이미 존재할 수 있는 임의의 결함 위 및 그 이상으로, 다양한 결함을 추가하도록 반도체 소자 층에 이온(605)으로 충돌을 가하거나 기존의 결함을 수정하는 것이 바람직하다. 이온(605)은 반도체 소자 층의 표면(607)을 관통하며, 그 층을 제조하는 원자(603)와 충돌하여, 마지막으로 (참조기호(609)로 예시한 바와 같이) 층 내에 일부 깊이에 남겨지게 된다. 이전에 언급한 바와 같이, 주입 깊이는 확률 모델을 따르며, 주입의 실제 깊이는 이온 주입 에너지 및 충돌된 분자의 수에 기초한다. 각각의 이온(605)이 반도체 층을 관통할 때, 그것은 적어도 몇몇 실시예에서 전술한 다안정 저항 특성을 용이하게 하는 공극(611) 및 침입물(619)을 뒤에 남긴다. 이온 주입 공정은, 공극 결함, 침입물 결함 또는 그 밖의 결함을 실질적으로 참조기호(613)로 나타낸 사전 결정된 깊이까지 추가하도록 제어될 수 있다. 층을 관통하는 이온은 실제로 (예를 들면, 점선(617) 아래에 도시한 이온(615)에 의해 표현되는 바와 같이) 이 깊이보다 더 많이 관통할 수 있지만, 관통 분포는 가상적으로 모든 추가 결함이 이 레벨보다 위에 존재하도록 한다. 이온(615)은 또한 고의적으로 주입된 치환형 또는 침입형 결함을 생성하는데에도 이용될 수 있다. 이온 주입의 상대적 깊이 및 연관된 충돌 이벤트에 대한 추가 세부사항은 도 12 및 도 13을 참조하여 관찰될 수 있다.
전술한 바와 같이, 산업 메모리 셀은 이들 원리에 기초하여 형성될 수 있고, 각 메모리 셀의 동작을 제어하는 제어 소자 또는 전류 조정 층을 포함할 수 있다. 도 7 및 도 8은 그러한 소자에 의존하여 메모리 셀 어레이의 동작을 제어하는 2개의 실시예를 나타낸다. 도 7의 실시예는 각 메모리 셀의 제어를 제어하도록 하는 트랜지스터에 의존하며, 도 8의 실시예는 각각의 개별적인 메모리 셀을 제어하는데 도움이 되는 다이오드에 의존한다.
보다 구체적으로, 도 7은 개별적인 비트 라인(703, 705) 및 칼럼 라인(707, 709)에 기초한 어레이(701)를 표현한다. 단일 비트 라인과 칼럼 라인의 각각의 조합은 연관된 트랜지스터(713)를 온 상태로 전환함으로써 메모리 셀(711)에 액세스하는데 이용된다. 예를 들어, 하나의 특정 칼럼 라인(707)에 걸리는 전압은 그 컬럼과 연관되는 모든 트랜지스터를 온 상태로 전환할 것이며, 동시에 비트 라인(703)에 걸리는 전압은 라인(707, 703)의 단일 조합에 의해 정의되는 메모리 셀에 결합된다. 전압의 크기(또한, 몇몇 실시예에 대해서는, 극성)는 연관된 메모리 셀이 설정 또는 재설정되는가 혹은 메모리 콘텐츠를 변경하지 않고 판독되는가를 결정한다. 트랜지스터 실시예는 때때로 "수평적" 구조라고 지칭되는데, 이는 그 구조가 일반적으로 놓여 있는 방법, 즉 트랜지스터가 일반적으로 메모리 셀 구조에 인접하게 위치하는 것을 지칭한다(그러나, 트랜지스터를 메모리 셀 구조와 조합하거나, 그와 달리 전술한 전류 조정 층에 의해 표현되는 바와 같이 트랜지스터를 수직적 방법으로 구조화하는 것도 가능하다).
또한, 도 8은, 다중 비트 라인(803, 805) 및 다중 칼럼 라인(807, 809)에도 기초하되, 라인들의 각각의 단일 조합이 액세스되는 메모리 셀(811)을 제어하는 어레이(801)를 도시한다. 도 8의 구성은 다이오드(813)와 직렬인 각각의 메모리 셀(811)을 도시하며, 이는 (연관된 비트 라인과 칼럼 라인 사이의) 연관된 전압 강하가 다이오드의 쇼트키-베리어 임계치를 충족시키는지의 여부에 따라 액세스가 희망되는 셀을 식별하는데 도움이 된다. 도 8에 도시된 실시예는 때때 "수직적" 구조라고 지칭되는데, 이는 다이오드가 흔히 각각의 메모리 셀의 상단 또는 그 내부에 다중의 수직으로 적층된 층(예를 들면, 전류 조정 층)으로서 구성되기 때문이다. 물론, 다이오드를 수직적 방법으로 구성하거나 그와 달리 메모리 소자로부터 제거하는 것도 가능하다.
이와 같이 소개된 예시적 메모리 소자의 구성 및 제조에 따라, 이제, 동작에 대한 표면 처리 효과 및 신뢰성에 대한 추가적인 세부사항은 도 9 내지 도 11을 참조하여 논의될 것이다. 이 논의에 이어서, 도 12 내지 도 14를 참조하여, 다안정 동작을 지원하기 위해 결함(공극, 침입물 및/또는 치환물)을 생성하도록 전술한 공정을 어떻게 조절할 수 있는지에 대한 데이터가 제시될 것이다. 마지막으로, 주입 실례는, 사용될 수 있는 물질 및 연관된 교환 조건에 대한 논의와 함께, 도 15 내지 도 22를 참조하여 제시될 것이다.
Ⅲ. 소자 동작의 효과 및 신뢰도
도 9는, 하나의 샘플이 전술한 원리에 따라 표면 처리되고 다른 샘플은 처리되지 않은, 유사 물질(예를 들면, 하프늄산화물)에 기초한 3개의 상이한 샘플에 대한 형성 전압을 비교하는 구상도(901)를 도시한다. 이와 달리, 각각이 실리콘 처리 변형을 갖는 많은 메모리 셀로 구성되는 샘플에 대해, 도 9는 다양한 메모리 셀에 대한 초기 상태 변경을 트리거(trigger)하는데 필요한 최대 형성 전압의 분포를 나타낸다. 참조기호(903) 및 작은 삼각형 기호는 금속산화물 층 상에 어떠한 표면 처리되지 않은 하프늄산화물 메모리 셀에 기초한 데이터를 나타내며, 참조기호(905) 및 원형 기호는, 예를 들어 도 2 내지 도 6과 관련하여 전술한 바와 같이, 금속산화물 층이 이온 충돌 공정을 거친 하프늄산화물 메모리 셀을 나타낸다. 누적 분포 데이터가, 예를 들어 처리되지 않은 하프늄산화물 메모리 셀과 관련하여 도시하는 것은 셀 중 대략 10%가 대략 12 볼트 DC의 형성 전압을 필요로 하여 제 1 상태 변경을 트리거하는 반면, 메모리 셀 중 대략 80%는 대략 18 볼트 DC의 전압이 인가되는 경우에 그들의 상태를 성공적으로 변경시킬 것이라는 것이다. 대조적으로, 이온 충돌이 결함을 증대시키는데 이용된 메모리 셀은 현저하게 더 작은 형성 전압을 필요로 한다. 도 9는 논점의 하프늄산화물 메모리 셀 중 10%가 3 볼트 DC보다 작은 전압으로 성공적으로 설정될 수 있는 반면, 메모리 셀 중 80%는 9 볼트 DC보다 작은 전압으로 성공적으로 설정될 수 있다.
형성 전압은 흔히 저항 변화 메모리와 연관되는 중요 파라미터일 수 있다. 간단히 표현하자면, 최대 전압은 흔히 메모리 셀이 바로 처음에 상태를 변경하도록 순서대로 인가되어야 한다. 상대적으로 더 큰 전압이 이 초기 상태 변화에 필요한 이유에 대한 한 가지 이론은, 형성 이벤트가, 예를 들어 종 이동(species migration), 전하 이동 또는 그 밖의 메커니즘을 통해, 전도에 필요한 경로의 구성을 포함할 수 있다는 것이다. 이들 결함 또는 트랩을 충전하기 위한 메커니즘이 완전히 이해되는 것은 아니지만, 이는 이온 또는 전자 이동, 원자(예를 들면, 산소) 이동 또는 다른 메커니즘에 기초한 메커니즘일 수 있다. 일단 상태가 한번 변경되면, 후속으로, 전하 이동과 연관된 투과 경로를 형성하고 파괴하는데 보다 작은 전압이 필요하며, 따라서 설정 및 재설정 전압은 안정 상태로 진정된다. 큰 전압은 메모리 셀에 잠재적으로 손상을 줄 수 있는 큰 전류를 유도할 수 있고, 최대 전압은 일반적으로 처음 변화를 위해 인가될 필요가 있기 때문에, 형성 전압은 특히 일반적으로 요구되는 전압이 실리콘 처리 변화와 관련하여 셀로부터 셀로 변할 수 있으므로 저항 변화 메모리 소자와 관계한다. 잠재적 손상을 최소화하기 위해, 통상적으로는 최소 형성 전압 및 요구되는 형성 전압에서의 작은 변화 내지 무변화가 요구된다. 도 9에서 제시되는 데이터는 전술한 표면 처리의 이용이 형성 전압을 감소시키는 실질적인 이점을 제공한다는 것을 제안한다는 것이 용이하게 관찰될 것이다.
도 10은 고장난 메모리 셀에 대한 고장 분석을 주기 함수로서 표현한다. 구체적으로, 구상도(1001)는 동작 주기의 수에 기초하여 고장난 셀에 대한 누적 고장 데이터를 도시하는데, 점선(1003)은 처리되지 않은 하프늄산화물에 기초하는 고장난 셀을 나타내고, 실선(1005)은 이온 충돌된 하프늄산화물에 기초하는 고장난 셀을 나타낸다. 셀은 셀이 더 이상 설정 및 재설정될 수 없을 때 고장나며, 도 10에 제시된 데이터는 전술한 표면 처리 공정이 고장을 저지한다는 점, 즉 처리된 하프늄산화물에 기초하는 고장난 셀이 일반적으로 보다 많은 수의 주기 이후에 고장났다는 것을 나타낸다. [이 데이터는 좌측의 세로 축을 향해 구부러지는데(skew), 다시 말해 형성 전압이 일반적으로 이용되는 최대 전압이기 때문에, 메모리 셀의 초기 설정 또는 재설정을 트리거하며, 고장난 셀은 보다 큰 필요 전류 때문에 조기에 고장나기 쉽다.]
소자 폭에 걸쳐 결함의 보다 지속적인 분포를 생성하고, 희망하는 통과 깊이를 일치시킴으로써, 전술한 원리는 형성 전압을 감소시키는데 도움이 되는데, 이는 소자의 각 상태와 연관된 저항이 보다 예측 가능하게 될 수 있기 때문이라는 점이 고려된다. 저항이 더욱 예측 가능하기 때문에, 다안정 동작과 연관된 투과 경로를 형성하고 파괴하는데 필요한 대략적인 전압 및 보다 양호한 기대치와 그러한 전압을 최소화시키는 능력이 존재한다 - 즉, 이들 값을 둘러싼 보다 간결한 분포가 과도 전압 및 관련 전류를 피하는데 도움이 된다고 여겨진다.
도 11은 처리된 및 처리되지 않은 하프늄산화물 기반 메모리 셀에 대한 설정 및 재설정 전압을 비교하는 구상도(1101)을 표현한다. 구체적으로, 참조기호(1103, 1105)는 각각 주입되지 않은 하프늄산화물 기반 메모리 셀에 기초한 메모리 셀에 대한 설정 및 재설정 전압을 도시하며, 참조기호(1107, 1109)는 이온 충돌 표면 처리를 거친 하프늄산화물 기반 셀에 대한 설정 및 재설정 전압을 도시한다. 데이터는 처리된 메모리 셀에 대한 실질적으로 간결한 분포를 나타내는 것으로, 다시 말해 이온 충돌된 하프늄산화물 기반 셀에 대한 설정 및 재설정 전압의 누적 분포는 "더욱 수직적"이고 일반적으로 서로 더 가깝다. 이 결과는 또한 소자 신뢰도 및 보다 낮은 전압의 이용이 전술한 제조 방법을 이용하여 증대된다는 것을 나타낸다.
이와 같이 나타낸 이온 충돌의 이점 중 일부에 따라, 이제, 이온 충돌 공정에 영향을 비치는 변수가 도 12 내지 도 14를 참조하여 논의될 것이다.
Ⅳ. 주입량 및 주입 에너지의 조정( Tailoring Dosage and Implantation Energy )
도 12 및 도 13은 각각 이온 주입 에너지가 이온 주입 깊이와 이에 대응하여 결함 생성에 어떻게 영향을 미치는지를 나타내는 데이터를 제시한다.
구체적으로, 도 12는 350 옹스트롬 두께의 반도체 소자 층과 연관된 구상도(1201)를 도시한다. 이 두께는 세로선(1203)으로 도시되며, 가로 축은 이온 통과 깊이를 나타내고, 이 선의 우측 영역은 반도체 소자 층을 통과하고 인접 층 내로 넘어가는 이온 통과 범위를 나타내며, 이 선의 좌측 영역은 반도체 소자 층 내의 이온 깊이를 나타낸다. 3개의 곡선은 이 구상도 상에 중첩되며, 각각은 동일한 주입량을 나타낸다. 제 1 곡선(1205)은 9 KeV의 주입 에너지와 연관되는 데이터를 제공하고, 제 2 및 제 3 곡선(1207, 1209)은 각각 22.5 KeV 및 55 KeV의 주입 에너지와 연관되는 데이터를 나타낸다. 제 2 세로선(1211)은 또한 반도체 소자 층 내에서 중도 깊이를 식별하도록 제시된다. 도 12에 의해 나타낸 바와 같이, 이온 주입 깊이는 거의 배타적으로 주입 에너지의 함수이며, 주입량은 특정 깊이에서의 이온 표현의 농도 또는 "세기"를 결정한다. 특히, 첫 번째 2개의 곡선(1205, 1207)과 연관된 이온 주입은 반도체 소자 층의 상반부에 거의 배타적으로 유지되도록 제어되며, 제 3 곡선(1209)은 주로 상반부 내의 이온 주입을 반영하지만 반도체 소자 층의 하반부(즉, 제 2 영역)에 주입된 상당한 수의 이온과도 연관된다. 3개의 충돌 공정 각각은 이온이 실질적으로 반도체 소자 층 내에만 주입되도록, 즉 대부분의 부분에 대한 이온이 이 층을 통해 완전히 통과하지 않고 전극과 같은 인접 층 내로 주입되도록 구성된다. 전술한 실례에서와 같이, 도 12에 나타낸 데이터는 금속산화물, 즉 하프늄산화물 내에 주입되는 하프늄 이온에 기초한다.
특히, 이온 주입은 반도체 소자 층에 이미 존재하는 물질의 이온 종을 수반할 필요가 없다. 예를 들어, 이온 충돌은 결함 생성의 일부로서 원자가 상태를 변경하기 원하는 이온 종을 수반하도록 선택될 수 있다. 이온 종의 변화는 추가된 결함의 특성 및 그에 따라 완성 제품의 전환 특성을 변경한다. 예를 들어, 알루미늄 또는 이트륨(Yttrium) 이온을 이용한 하프늄산화물의 주입은 하프늄 대신에 치환될 때 "1+결함"을 안출하는 반면, 탄탈(Tantalum) 또는 니오븀(Niobium) 이온의 주입은 하프늄 대신에 치환될 때 "1-결함"을 안출할 것이다.
도 13은 이 이온 주입으로부터의 다수의 충돌 이벤트의 구상도(1301)를 나타낸다. 이 데이터는 공극 및 침입형 결함의 생성의 직접적인 측정치인데, 이는 반도체 물질(예를 들면, 비정질, 결정 또는 그 밖의 구조) 내로 넘어가는 각각의 이온은 x 축 상에 도시된 그 반도체 물질 내로의 각각의 거리에서 이 구상도의 y 축 상에 도시되는 원자의 충돌 변위의 수가 될 것이기 때문이다. 전술한 경우에서와 같이, 세로선(1303)은 반도체 소자 층의 두께를 나타내고, 이 선의 우측 영역은 인접 층(예를 들면, 전극)을 나타내며, 이 층의 좌측 영역은 반도체 소자 층(즉, 금속산화물) 내에서 충돌 이벤트의 깊이(즉, 연관된 결함의 깊이)를 나타낸다. 제시된 곡선은 층의 옹스트롬 두께 당 충돌 횟수를 나타낸다. 제 1의 실선(1305)(최저 주입 에너지에 대응함, 즉 도 12에서 곡선(1205)에 대응함), 제 2의 점선(도 12로부터의 곡선(1207)과 연관된 22.5 KeV 주입 에너지에 대응함) 및 제 3의 점-쇄선(도 12로부터 55 KeV 곡선에 대응함)을 포함하는 3개의 곡선이 도 13에 표현된다. 특히, 이온이 층 중간 깊이(1311)를 관통하게 된 전술한 최고 주입 에너지에 대해서도, 실질적으로 모든 결함(예를 들면, 90% 이상)이 반도체 소자 층의 상반부(즉, 세로선(1311)의 좌측) 내에 놓인다. 따라서, 반도체 소자 층의 대략 절반을 통해 결함을 생성하기 바라는 경우, 도 13은 상대적으로 더 큰 주입 에너지가 반도체 소자 층의 한도를 넘어 실질적인 이온 통과를 피하는 한도까지 이용될 수 있다는 것을 제안한다. 중요하게는, 당업자는, 결함 생성을 조정하여 적절한 저항 상태를 생성하고 저항 상태들 사이를 식별하기 위해, 논점이 되는 물질 및 메모리 셀 설계가 제공되면, 주입량 및 주입 에너지로 실험할 수 있다. 이들 2 세트의 구상도에서의 값은, 에너지를 증가시킴으로써 정지 이온(치환물 및 이온 침입물)으로부터 발생하는 결함에 대해 상대적인 반도체 공극/침입물 결함 쌍을 증가시킬 수 있다. 즉, 도 12에서 3개의 곡선 아래 영역은 동일하지만, 도 13에서 3개의 곡선 아래의 영역은 근본적으로 상이하여, 각 타입의 결함의 특정 농도를 달성하도록 주입 에너지 및 주입량을 조정한다.
전술한 실례는 금속 이온, 즉 제시된 실례에서는 하프늄을 이용한 이온 주입에 중점을 두었지만, 언급된 바와 같이, 비금속 이온을 포함하는 다른 타입의 이온도 마찬가지로 이용될 수 있다. 이 능력은 다안정 동작에 대한 메커니즘이 전도성 금속 필라멘트에 기초하지 않는 것이라는, 즉 그들에게 금속 이온을 주입하는 것이 전도성 경로를 형성한다는 것보다는 오히려, 이온 주입에 의해 생성된 결함이 중요한 것이라는 전술한 이론을 뒷받침한다.
도 14는 주입 종으로서 산소 이온을 이용하는 샘플에 대한 조합 그래프(1401)를 나타낸다. 구체적으로, 그래프(1401)의 상부는 250 옹스트롬 두께의 티타늄산화물(TiO2) 층(250 옹스트롬은 세로선(1403)으로 표현됨)의 산소 주입에 대한 데이터를 나타내고, 그래프의 하부는 150 옹스트롬 두께(참조기호(1405)로 나타냄)인 티타늄산화물 층의 산소 주입에 대한 데이터를 나타낸다. 전술한 실시예 중 여러 실시예에서와 같이, 주입 에너지는 참조기호(1407, 1409)로 표현되는, 각각의 반도체 소자 층 중 대략 절반을 통해서만 연장되는 결함을 생성하도록 선택된다. 250 옹스트롬의 티타늄산화물 샘플에 대한 이온 주입 깊이를 보여 주는 제 1 분포 곡선(1411) 및 150 옹스트롬 샘플에 대한 주입 깊이를 나타내는 제 2 분포 곡선(1413)을 포함하는 2개의 곡선이 제시된다.
Ⅴ. 구현 실례
물질 및 소자의 개관과, 그에 따라 제시되는 소자 동작 특성을 증대시키는데 이용될 수 있는 제조 공정 및 방법을 이용하여, 이제, 특정 소자가 보다 상세히 논의될 것이다. 후술되는 실시예는 하나 이상의 메모리 셀 또는 그러한 셀의 어레이의 소자에 대한 기초를 형성할 수 있는 특정 물질을 식별한다. 다음의 논의사항은 높은 저항 상태(그 결과, 이와 연관되는 비교적 낮은 "오프" 전류를 가짐) 및 낮은 저항 상태(그 결과, 이와 연관되는 비교적 높은 "온" 전류를 가짐)를 포함하는 2개의 안정한 상태를 갖는 저항 변화 셀의 제조에 중점을 둘 것이다.
소정의 메모리 설계는 각각의 메모리 셀과 연관된 전기적 특성에서 검출 가능한 제어된 상태 변경을 포함한다. ReRAM은 저항 변화의 상태 변화가 전류 흐름의 변화와 관련하여 확대되는 그러한 설계의 일례이다. 변화는 원자 또는 분자 레벨에서 발생하며, 한 가지 이론은 구조적 결함이 물리적으로 변경되어 유효 저항(또한, 그에 따라 주어진 전압에 대해 메모리 셀을 흐르는 전류)을 변화시킨다는 것이다. 이 논의사항은 예시 및 소개의 목적으로만 이용되는 것으로, 다시 말해, 이론에 의해 구속되는 일 없이, 결함은, 자유롭거나 또는 제조된 물질 내에서 발생하는 분자 변화와 연관되는 원자, 분자, 이온 또는 전자에 의해 충전될 수 있는 트랩을 설립하는 것으로 여겨진다. 조정 이벤트는 이러한 트랩을 처리하는데 이용되어, 연관된 메모리 셀이 설정 또는 재설정됨에 따라 투과 경로가 형성되고 분해될 수 있는 반복 가능한 이벤트를 발생시킬 수 있다.
전술한 데이터는 실질적으로 하프늄산화물 또는 티타늄산화물로 구성되는 150-350 옹스트롬 두께의 반도체 소자 층의 증착을 나타내는 것으로 생각된다. 다른 두께 및 물질도 역시 가능하다.
이들 물질에 대해 결코 배타적인 것은 아니지만, 도 15는 니오븀, 하프늄, 티타늄, 알루미늄 및 탄탈의 산화물을 포함하는 다수의 물질에 대해 "온" 전류 대 "오프" 전류(Ion/Ioff)의 비율을 식별하는 그래프(1501)를 나타낸다. 더 후술되는 바와 같이, 몇몇 실시예에서, 하프늄, 알루미늄 및 탄탈의 산화물은 구체적으로 특정 관심 대상인데, 이는 그들 각각이 적어도 4 전자볼트 (eV)인 보다 높은 밴드갭 물질을 나타내기 때문이다. 일반적으로 말하자면, 다안정 메모리 소자 내의 "오프" 전류를 최소화할 뿐 아니라, 소자의 각 상태와 연관되는 전류 흐름들 사이의 차이를 최대화하는 것(즉, "온" 상태와 "오프" 상태 사이의 저항 사이에 양호한 구별을 제공하는 것)이 바람직하다.
도 15는 두 가지의 것을 나타낸다. 첫 번째, 보다 높은 밴드갭 물질에 대해, Ion/Ioff 비율은 층 두께에 따라 다소 증가할 수 있기 때문에, 보다 높은 Ion/Ioff 비율이 획득될 수 있다. 두 번째, 도 15에 제시된 데이터는 또한 데이터 곡선의 원점이 아닌 교차점을 나타낸다(또는 적어도 그 데이터는 낮은 반도체 소자 층 두께에 대해 비선형일 수 있다). 이 데이터는 다안정 특성이 전도성 금속 필라멘트의 형태에 근간을 두고 있다기보다는 층 계면과 다소간의 상호 관계를 가질 수 있다는 것을 나타낸다 - 간단히 말해, 도 20과 관련하여 후술되는 바와 같이, 전도 메커니즘은 비-금속이고, 반도체 소자 층과 인접 층(예를 들면, 인접 전극) 사이의 계면에 존재하는 결함에 의해 적어도 부분적으로 정의되는 것으로 여겨진다. 이것은, 변화 메커니즘이 표면 조건에 의해서만 발생한다는 것, 즉 전도 특성이 벌크 효과 및 계면 효과의 몇몇 조합을 포함할 수 있다는 것을 암시하는 것이 아니다.
보다 높은 밴드갭 물질은 도 15에서 데이터 군(1503, 1505, 1507)으로 표시되는 하프늄산화물, 알루미늄산화물 및 탄탈산화물과 같은 물질에 의해 예시된다. 하프늄산화물은, 예를 들어 5.7 eV의 밴드갭을 갖지만, 알루미늄산화물 및 탄탈산화물은 각각 8.4 eV 및 4.6 eV의 밴드갭을 갖는다. 이들 물질은, 티타늄산화물 및 니오븀산화물(양측 모두 각각 4.0 eV, 3.0 및 3.4 eV보다 작은 밴드갭을 가짐)에 대한 데이터(1509, 1511)와 연관된 비율보다 실질적으로 더 양호한, 비교적 높은 Ion/Ioff 비율을 제공한다. 따라서, 몇몇 실시예에서, 적어도 4.0 eV의 밴드갭을 갖는 물질로부터 반도체 소자 층을 제조하여, 다안정 소자의 각 상태와 연관된 전류 흐름들 사이의 식별을 강화하는 것이 바람직할 수 있다. 지르코늄산화물(zirconium oxide) 및 이트륨산화물(yttrium oxide)도 이 목적으로 채용될 수 있는 것으로 여기지는 높은 밴드갭 물질이다. 특히, 이들 물질 및 공정은 단지 예시적인 것이며, 모든 구현에 대해 희망되는 것이 아닐 수도 있는데, 예를 들어 일반적으로 높은 Ion/Ioff 비율을 촉진하면서, 높은 밴드갭 물질은 다른 전기적 특성이 강조되는 가장 적합한 물질이 아닐 수도 있다. 대조적으로, 보다 낮은 밴드갭 물질(티타늄산화물 및 니오븀산화물)과 연관된 데이터는 금속산화물 층의 두께에 의존하지 않는 선형 기울기를 명백히 나타내며, 이는 실질적으로 비금속 전도성 메커니즘을 제안한다.
소자는 ReRAM 셀의 어레이로서 제조될 수 있다. 도 16은 다수의 그러한 셀(1603)을 갖는 어레이(1601)를 예시한다. 어레이 자체는 집적회로 또는 다른 타입의 메모리 소자의 일부일 수 있다(도 16에는 도시하지 않음). 도 16에 도시된 각각 셀(1603)은 일반적으로 소자가 쌍안정인(즉, 각각이 상이한 임피던스를 갖는 2개 이상의 안정한 상태를 보이는) 2개의 금속 전극들 사이에 하나 이상의 금속산화물 반도체 소자 층을 포함하는 MIM("금속-절연체-금속") 적층으로서 구성된다. 에너지는 일반적으로 이들 상태를 유지하는데 요구되지 않아, 이들 상태는 전력의 부재 시에 전자 응용에서의 이용을 위해 디지털 데이터를 저장하는데 이용될 수 있다. 판독 및 기입 회로(도 16에는 도시하지 않음)는 개별적인 신호 라인(1605, 1607)에 접속될 수 있으며, 이들 신호 라인은 또한 각각 때때로 "워드" 라인 및 "비트" 또는 "로우" 라인 및 "칼럼"라인 이라고도 호칭된다. 이들 신호 라인(1605, 1607)은 어레이 내의 다양한 셀(1603) 내로부터 데이터를 판독하고 그 내부로 데이터를 기입하는데 사용된다. 전술하고 후술되는 바와 같이, 각각의 셀(1603)은 (참조기호(1609)로 예시된 바와 같은) 하나 이상의 층으로부터 형성될 수 있고, 이들 중 하나 이상은 전술한 공정에 따라 특히 금속산화물을 포함하도록 제조되는 반도체 소자 층일 수 있다. 도 16에 도시된 어레이는 3차원 메모리 어레이를 제조하도록 수직적 방법으로 더 적층될 수 있다. 본 명세서에서 소개되고 도 16에 도시된 방식은 단지 예시적이다.
도 17은 다양한 실시예에 따른 적층형 산화물 시스템을 이용하는 메모리 셀(1701)을 예시한다. 셀은 2개의 전극(1703, 1705) 및 반도체 소자 층(추가 결함이 생성되는 제 1 영역(1707)과 제 2 영역(1709)을 포함함)을 포함한다. 제 1 영역은 본 명세서에서 설명되는 공정에 따라 제조되는 하프늄산화물, 알루미늄산화물, 티타늄산화물, 니오븀산화물, 탄탈산화물 또는 그 밖의 물질과 같은 4 eV보다 큰 밴드갭을 갖는 전이 금속산화물일 수 있다. 제 2 영역은 동일한 물질일 수도 있고, 또는 원한다면, 스칸듐산화물(scandium oxide), 이트륨산화물 또는 후술되는 그 밖의 도핑 물질 중 하나와 같은 상이한 물질일 수도 있다. 예시된 3개의 층 시스템은 제 1 영역 층(1707)에 결함을 증대시키도록 하는 이온 충돌에 의존할 수 있고, 전극(1703)의 유효 일함수를 증가시키는데 결함 액세스 층(1711)을 이용할 수 있다. 몇몇 실시예에서, 동일한 물질 또는 물질들이 결함 액세스 층(1711) 및 제 2 영역(1709) 모두에서 사용될 수 있다.
도 17의 메모리 셀(1701)은 상호 확산(inter-diffusion) 영역(1713)을 포함하도록 제조될 수 있다. 상호 확산 영역은, 예를 들어 섭씨 300-1000°(℃)에서 10초(s) 내지 4 시간 이상 동안 메모리 셀을 어닐링함으로써 형성될 수 있다. 어닐링은 결정 구조 내에서의 대전된 종(charged species)의 이동을 야기하여, 투과 경로를 형성하는데 이용될 수 있는 결함 및 트랩을 안정화시킨다.
A. 소자 동작
도 18은 도 17의 메모리 셀에 대한 전류(I) 대 전압(V)의 대수 관계 그래프(1801)이다. 도 18은 메모리 셀의 콘텐츠를 변경하는데 의존되는 설정 및 재설정 동작을 예시한다. 처음, 메모리 셀은 높은 저항 상태(도 18에서는 라벨 "HRS"로 표시함, 예를 들어 로직 "0"을 나타냄)일 수 있다. 이 상태에서의 전류 및 전압 특성은 도 18에서 제 1 곡선(1803)에 의해 표현된다. 이 높은 저항 상태는 신호 라인(예를 들면, 칼럼 및 로우 라인)을 사용하여 판독 및 기입 회로에 의해 감지될 수 있다. 예를 들어, 판독 및 기입 회로는, 셀을 통해 흐르는 결과적인 "off" 전류 Ioff를 감지할 목적으로 셀에 걸쳐 판독 전압 Vread를 인가할 수 있다. 로직 "1"을 저장하기를 원할 때, 셀은 신호 라인에 걸리는 설정 전압 Vset을 인가하는데 판독 및 기입 회로를 사용함으로써 그것의 낮은 저항 상태로 교체될 수 있다. 설정 전압은 일반적으로 판독 전압보다 크며, 셀이 점선(1805)으로 표현되면 약어 "LRS"로 표시되는 그의 낮은 저항 상태로 변화하게 하는데, 이 상태의 전압 및 전류 특성은 제 2 곡선(1807)로 표기된다. 언급한 바와 같이, 저항 상태 변경은 금속산화물 물질에서 트랩의 충전에 의해 영향을 받을 수 있다(즉, "트랩-조정(trap-mediate)"될 수 있다).
높은 저항 상태에서와 같이, 셀의 낮은 저항 상태 "LRS"도 판독 및 기입 회로를 사용하여 감지될 수 있다. "판독" 전압 Vread이 셀에 인가될 때, 판독 및 기입 회로는, 상대적으로 더 낮은 저항이 주어진다면 "오프" 전류의 크기보다 더 높을 전류 흐름의 크기를 감지할 것이다. 이 "온" 전류 Ion의 크기는 셀이 그것의 낮은 저항 상태에 있음을 나타낸다. 셀에 로직 "0"을 저장하기를 원할 때, 재설정 전압 Vreset가 셀에 걸리게 놓여, 점선(809)으로 나타낸 바와 같이 그의 저항 상태를 높은 저항 상태 HRS로 역 변경한다. 재설정 전압은 일반적으로 "판독" 전압보다 더 크며, 적어도 하나의 실시예에서는 설정 전압과 관련하여 반대 극성의 것으로 만들어질 수 있다. 적절한 진폭 및 지속기간의 전압 펄스(도 17 참조)는 이제 설명되는 동작의 목적으로 사용될 수 있다.
도 19는 쌍안정 메모리 셀에 대한 전류(I) 대 전압(V)의 대수 관계도(1901)를 나타낸다. 직선(1903)은 램프형 전압이 인가될 때 저항(Ohmic) 물질의 응답을 나타낸다. 저항 응답은 바람직하지 않은데, 이는 상태 변화(설정 또는 재설정)가 발생하는 어떠한 이산 전압도 없기 때문이다. 이러한 변화는 2개의 교차하는 점선(1905)에 의표 그래픽적으로 표현되며, 급작스러운 전류 응답의 변경은 특정 전압에서 일어난다. 실제로, 적절한 응답은, 쌍안정 셀이 높은 저항 상태로부터 낮은 저항 상태로 전화되는 설정 전압에서 불연속성(급속한 전류 증가)이 발생하는, 참조기호(1907)에 의해 나타내어진 곡선을 따를 수 있다.
이제 설명되는 다안정 저항 특성은 메모리 셀이 디지털 데이터를 저장하는데 적합하게 만든다. 데이터가 전술한 전압의 인가 부재 시에 신뢰할 수 있게 저장될 수 있기 때문에, 셀은 비휘발성인 것으로 간주될 수 있다. 전술한 바와 같이, 셀이, 셀의 상태를 보다 용이하게 검출 가능하게 하는, "오프" 전류와 "온" 전류 사이의 큰 차이(예를 들면, 비교적 높은 Ion/Ioff 비율)를 갖는 것이 바람직하다.
하기의 논의에서, 추가 정보는 이제 설명되는 다안정 물질과 관련하여 제시될 것이며, 메커니즘은 상태 변화와 연관되는 것으로 간주된다.
1. 변화 메커니즘
전술한 바와 같이, 기본 MIM 구조는 2개의 전극과 전극들 사이에 놓인 반도체 소자 층을 포함한다. 반도체 소자 층은, 일반적으로, 적어도 하나의 금속의 산화물을 포함하고, 금속, 금속산화물 및 알려지지 않은 잠재적으로 복잡한 본딩 특성을 갖는 산소를 혼합하는 금속산화물 층을 포함할 것이다. 본 명세서에서 사용되는 용어 "MIM"는, 다른 층들을 잠재적으로 포함하고, 금속-절연체-절연체-금속, 금속-절연제-절연체-절연체-금속, 금속-절연체-금속-절연체-금속, 및 (예를 들면 다른 층의 접착을 촉진시키기 위해) 이들 사이에 다른 증대 층을 갖는 구조물을 포함하는 그 밖의 유사한 구조물을 포함하는 것으로 이해될 것이다.
이론에 의해 구속되는 일 없이, 전술한 다안정 구조는 금속산화물 층의 벌크 내에서 적어도 부분적으로 조정되는 변화 메커니즘을 이용하는 것으로 여겨진다. 일 실시예에서, 변화 메커니즘은 필라멘트성 또는 금속성 전도 경로보다는 비금속 전도성 경로를 이용한다. 일반적으로, 결함은 증착된 금속 산화물에 금속산화물에 형성되거나 추가 공정에 의해 증대될 수 있다. 결함은 금속산화물의 밴드갭 내에서 에너지를 갖는 상태의 형태를 취하여, 절연 또는 반도체 층에 의해 제공되는 장벽을 통해 계단식 경로에 전하 캐리어를 제공함으로써 샘플을 통한 보다 큰 전도성을 허용한다. 이들 결함은 또한 금속에 의존하여 금속산화물 층 및 MIM 구조 내의 다른 층의 경계에서 생성되거나 증대될 수 있다. 전압을 전술한 다안정 구조에 인가함으로써, 트랩과 같은 결함은 각 셀의 저항을 변경하도록 충전되거나 결여될 수 있다. 변화 메커니즘은, 설정 동작 동안에 형성될 수 있고 재설정 동작 동안에 파괴될 수 있는 금속산화물 벌크를 통한 투과 경로를 형성한다.
예를 들어, 다안정 구조에서, 설정 동작 동안, 메모리 셀은 보다 낮은 저항 상태로 전환된다. 트랩을 충전시킴으로써 형성된 투과 경로는 금속산화물의 전도성을 증가시켜, 저항성을 감소(즉, 변화)시킨다. 이 전압에서, 트랩은 충전되고, 금속산화물의 저항이 감소함에 따라 전류가 크게 상승한다.
도 15와 관련하여 전술한 바와 같이, 투과 경로는 비금속인 것으로 설명될 수 있다. 금속 물질을 이용하면, 저항은 보다 낮은 온도에서 감속한다. 본 명세서에서 설명한 다안정 구조는 동작 온도의 감소에 따른 저항의 증가를 증명하며, 결론은 도 20에서 뒷받침된다.
도 20은 본 명세서에서 설명되는 메모리 셀에 사용되는 금속산화물의 비금속 특성을 예시하는 그래프(2001)이다. 그래프(2001)는, 비금속 물질의 특성인, 온도 감소에 따라 높은 밴드갭(즉, 4 eV보다 큰 밴드갭)에 대한 저항 증가를 도시한다. 그래프(2001)는 x 축 상의 전압 대 y 축 상의 전류의 스위프(sweep)를 도시한다. 도 20에서 알 수 있는 바와 같이, 300 켈빈(K) 레벨에서 취해진 측정치(2003)는 최대 전류 출력 및 그에 따른 최저 저항을 도시한다. 참조기호(2005, 2007, 2009, 2011, 2013, 2015)로 표시되는, 250K, 150K, 100K, 60K, 350K 및 10K에서 취해진 측정치는 각각 온도 감소에 따른 저항 증가(즉, 보다 낮은 전류)를 도시한다. 그러므로, 본 명세서에서 설명되는 몇몇 실시예는 비금속 변화 메커니즘을 보이는 금속산화물을 포함한다.
2. 스케일링 및 밴드갭
도 21 및 도 22는 금속산화물 층의 두께와 최종적인 설정 및 재설정 전압 사이의 관계를 도시한다. 이들 그래프는 2개의 전극과 이들 사이에 배치되는 단일 금속산화물 층을 포함하는 시스템에 대한 데이터를 나타낸다. 도 21은 니오븀(2103), 하프늄(2105), 티타늄(2107), 알루미늄(2109) 및 탄탈(2111)의 산화물에 대해서 옹스트롬 단위의 금속산화물 두께의 함수로서 중간 설정 전압(볼트)을 식별하는 차트(2101)를 제공한다. 도 21에서 알 수 있는 바와 같이, 하프늄산화물(2105), 알루미늄산화물(2109) 및 탄탈산화물(2111)에 대해서는 설정 전압이 두께에 따라 증가한다(즉, 두께에 의존하는 것으로 보인다). 몇몇 실시예에서는, 사용된 물질에 따라, 설정 전압은 메모리 구성요소 내의 100 옹스트롬(Å)의 금속산화물 층의 두께 당 적어도 1볼트(V)이다. 몇몇 실시예에서, 100Å의 금속산화물의 두께 증가는 설정 전압을 적어도 1V만큼 증가시킨다. 마찬가지로, 도 22에 도시한 바와 같이, 하프늄산화물(2203), 알루미늄산화물(2205) 또는 탄탈산화물(2207)도 두께에 의존한다. 따라서, 이들 데이터는 이들 물질에 대한 벌크 제어 설정/재설정 메커니즘(bulk-controlled set/reset mechanism)을 지원하는데, 이는 도 21 및 도 22가 적어도 층 두께의 범위에 대해 설정 전압과 두께 사이 및 재설정 전압과 두께 사이의 일반적으로 선형인 관계를 나타내며, 이러한 관계가 금속산화물 벌크에서의 투과 경로의 형성을 나타내기 때문이다. 다시 말해, 보다 두꺼운 물질에 대해서는 트랩을 충전시키는데 더 큰 전압이 필요하다.
조기에 언급하고 도 21 및 도 22와 관련하여 설명된 바와 같이, 니오븀산화물 및 티타늄산화물에 대한 설정 및 재설정 전압은 층 두께(예를 들면, 도 21의 참조기호(2109, 2111) 참조)에 독립적인 것으로 보인다. 각각의 이들 물질은 상대적으로 낮은 밴드갭 물질, 즉 4 eV보다 작은 밴드갭을 갖는 물질이다. 따라서, 보다 높은 밴드갭(즉, 4 eV보다 큰 밴드갭) 금속산화물은 벌크에 상대적으로부터 더 많이 의존하는 스케일링 가능한 설정 및 재설정 전압과 변화를 보여 준다. 다시 말해, 설정 전압 및 재설정 전압은 하프늄산화물과 같은 높은 밴드갭 금속산화물의 두께를 감소시킴으로써 감소할 수 있다. 따라서, 이들 물질에 기초한 보다 작은 소자에 대해, 설정 및 재설정 전압이 낮추어질 수 있다.
B. 추가 물질 고려사항
전술한 구조에 대해, 다양한 물질은 (a) 반도체 소자 층(예를 들면, 금속산화물 층), (b) MIM 적층 내의 전극들 중 하나, 또는 (c) MIM 적층과 함께 사용되는 하나 또는 추가의 층이나 구조에서의 사용에 적합하다. 예를 들어, 설계 고려사항은, 단일 층(공동-증착) 또는 다층(적층형) 내에 하나 이상의 금속 산화물을 이용하고, 상이한 일함수를 갖는 전극을 이용하며, 적어도 하나의 귀금속 전극을 이용하고, 상이한 밴드갭을 갖는 상이한 금속 산화물을 사용하며, 낮은 누설 물질을 사용하는 것을 포함할 수 있다.
1. 금속산화물(하나 이상의 층)
적절한 변화 메커니즘을 증명하는 특정 베이스 금속산화물은 하프늄산화물, 바나듐산화물(vanadium oxide), 스칸듐산화물, 알루미늄산화물, 탄탈산화물, 지르코늄산화물 및 이트륨산화물을 포함한다. 이들 금속산화물은, 그들이 더 많이 절연성이고 그에 따라 더 높은 전항을 가진다는 것을 나타내는, 4 eV보다 큰 밴드갭을 갖는다. 전술한 바와 같이, 높은 밴드갭(즉, 4 eV보다 큰 밴드갭) 금속 산화물의 사용은 또한 금속산화물 두께와 관련하여 설정 전압의 적어도 부분적인 스케일링을 허용한다.
이들 다양한 금속 및 금속 산화물은 서로 도핑될 수 있다. 다른 도펀트는 산소, 실리콘, 실리콘산화물, 질소, 불소, 크롬 및 크롬산화물과, 란탄(lanthanum), 세륨(cerium), 프라세오디뮴(praseodymium), 네오디뮴(neodymium), 가돌리늄(gadolinium), 에르븀(erbium), 이테르븀(ytterbium) 및 루테늄(lutetium)과 같은 희토류 금속(rare earth metals) 및 이들의 산화물을 포함할 수 있는데, 이들 중 임의의 것이 전술한 내용에 따라 이온 충돌 공정에 이용될 수 있다.
도펀트는 결함을 생성할 잠재력을 갖는 산화 상태를 고려함으로써 선택될 수 있다. 예를 들어, 하프늄 원자는 +4(Hf+4) 산화물 상태를 가질 수 있고, 알루미늄 원자는 +3(Al+3) 산화 상태를 가질 수 있다. 알루미늄산화물은 알루미늄 원자가 하프늄 원자를 대체하고(즉, AlHf 1 -) 또한 그 역(즉, HfAl 1 +)으로 될 수 있는 치환 결함을 생성함으로써 전하 불균형을 형성하는 하프늄산화물로 도핑될 수 있다. 이들 결함은 금속산화물의 벌크에서의 투과 경로 형성을 허용한다.
도펀트를 선택하기 위한 다른 기준은, 도펀트의 (예를 들면 p 타입 도펀트에 대한) 가전자대 또는 (예를 들면 n 타입 도펀트에 대한) 전도대와 금속산화물의 가전자대 또는 전도대 사이의 차이일 수 있다. 몇몇 실시예에서, 50 meV보다 큰 원자가 대역들 사이의 차이는 벌크에서 보다 깊고 더 많이 액세스 가능한 트랩을 형성할 수 있는 깊은 레벨 도펀트를 제공할 수 있다.
먼저 제시된 실례와 관련하여 언급된 바와 같이, 도핑 및 충돌은 도펀트가 주입되는 금속 산화물과 동일한 금속을 사용하여 수행될 수 있다. 예를 들어, 하프늄산화물 층은 하프늄이온으로 도핑될 수 있다. 도핑은 예를 들어 주입을 이용하여 수행될 수 있다. 주입 에너지는 일반적으로 주입되는 이온, 금속산화물의 두께 및 희망하는 결함 생성에 따라 0.5 KeV 내지 55.0 KeV의 범위에 있을 수 있다. 이 도핑은 메모리 셀 양품률을 개선할 수 있다. 이들 층은 또한, 예를 들어 급속 열 어닐링(rapid thermal anneal: RTA), 급속 열 산화(rapid thermal oxidation: RTO) 또는 형성 가스 어닐링에 의해 열적으로 처리될 수 있다. 열처리는 물질들 사이의 결함 종의 상호 확산, 결함의 열적으로 유도된 계면 응력 생성, 희망하지 않은 결함으로의 어닐링, 및/또는 기존 결함과 그들의 환경의 수정과 같은 다양한 효과를 통해 결함을 수정하여, 트랩 상태로서의 역할을 할 수 있는 국부적 전하 차이를 생성한다. 대안으로, 이전에 언급된 바와 같이, 산소와 같은 비금속 이온을 포함하는 다른 형태의 이온이 사용될 수 있다.
특정 구현을 원한다면, 금속산화물은 금속질화물 전극에 인접하게 배치될 수 있으며, 공통 금속은 양쪽 금속 모두를 형성하는데 사용된다. 예를 들면, 티타늄질화물 전극 및 티타늄질화물 전극에 인접한 티타늄산화물 층을 갖는 메모리 셀이 형성될 수 있다. 이 구조는, 예를 들어 계면을 안정화시키고 다른 층의 고착(adherence)을 촉진하는 역할을 할 수 있다. 메모리 셀은 또한 적층형 또는 공동-증착형 방법으로 다른 금속산화물(예를 들면, 알루미늄산화물 또는 하프늄산화물)도 포함할 수 있다.
또 다른 실시예에서는, 다수의 산화물이 메모리 셀의 전류 흐름 특성을 조절하도록 이산 층에서 서로 조합될 수 있다. 주로 하나의 금속산화물(또는 산화물, 산화물들 또는 금속들의 하나의 조합)으로 구성되는 하나의 층은 상이한 조합으로 형성되거나 상이한 전류 흐름 특성을 갖는 제 2 층보다 더 작은 "온" 전류를 가질 수 있다.
2. 전극
전극 물질은 실리콘, 실리사이드, 티타늄질화물(TiN), 니켈, 백금, 이리듐, 이리듐산화물, 루테늄 및 루테늄산화물을 포함할 수 있다. 몇몇 실시예에 따르면, 하나의 전극은 보다 높은 일함수의 물질일 수 있고, 다른 전극은 보다 낮은 일함수의 물질일 수 있다. 예를 들어, 일 실시예에서, 적어도 하나의 전극은 귀금속 또는 유사 귀금속(near-noble metal)(즉, 산화물 성형의 낮은 절대값의 자유 에너지 변경(|ΔG|)과 같은 높은 일함수의 물질이다. 귀금속 또는 유사 귀금속은 이리듐, 이리듐산화물, 백금, 루테늄 및 루테늄산화물을 포함한다. 다른 전극은 티타늄질화물과 같은 보다 낮은 일함수의 물질일 수도 있고, 또는 귀금속 또는 유사 귀금속 물질일 수도 있다. 몇몇 실시예에서, 보다 높은 일함수를 갖는 전극에서의 재설정 펄스는 양의 극성 펄스일 수 있다(즉, 보다 높은 일함수의 전극은 메모리 구성요소의 애노드이다). 다른 실시예에서, 전극은 하나 이상의 상이한 물질을 포함할 수 있는 다층 전극일 수 있다. 예를 들어, 전극은 루테늄 및 루테늄산화물 층, 또는 이리듐 및 이리듐산화물 층, 또는 텅스텐, 텅스텐 탄화질화물 또는 텅스텐 탄소 캐핑 층(capping layer)을 갖는 백금 층을 포함할 수 있다. 다층 전극은 몇몇 구성 및 실시예에서 메모리 구성요소의 접착 특성 및 성능을 개선하는데 사용될 수 있다.
3. 다른 층
MIM 적응의 절연체 또는 반도체 소자 층은 또한 다층의 산화물을 이용하여 구성될 수 있다. 산화물의 조합은 메모리 셀에 원하는 특성을 전달하는데 사용될 수 있다. 예를 들어, 후술되는 결함 액세스 층과 같은 다른 층도 사용될 수 있다. 각각의 이러한 층은 선택적이며, 특정 구현에 관련될 수도 있고 그렇지 않을 수도 있다. 먼저 언급된 바와 같이, 적층은 또한 내장형 트랜지스터 또는 다이오드와 같은 다른 전기 소자를 선택적으로 포함할 수도 있다(이하에서 "전류 조정 구성요소(current steering element)"라고 지칭됨). 이들 메모리 셀에 대한 다양한 층은, 건식 기법(CVD, ALD, PVD, PLD, 증발) 및 습식 기법(액체 화학제품, 예를 들면 ELD, ECD)을 포함하는 임의의 적절한 기법을 이용하여 증착될 수 있다. 이들 기법의 조합도 이용될 수 있다. 예를 들어, 하나의 층은 PVD를 이용하여 증착될 수 있고, 다른 층은 ALD를 이용하여 증착될 수 있다.
다중 금속산화물 층을 포함하는 메모리 셀의 동작은 일반적으로 단일 금속산화물 층을 갖는 셀에 대해 전술한 바와 동일하다. 예를 들어, 전술한 투과 경로와 설정 및 재설정 펄스는 단일 층 금속산화물 실시예 및 다층 금속산화물 실시예 모두에 동등하게 적용된다. 일반적으로 말하자면, 산화물 적층은 원하는 특성을 메모리 셀에 전하는데 사용될 수 있다. 예를 들어, 결함 액세스 층은 인접 전극의 유효 일함수를 증가시켜, 전극이 높은 일함수를 갖는다는 임의의 요건을 충족시킨다. 몇몇 경우, 적층 산화물은 설정 및 재설정 전압 분포를 개선할 수 있고, 또한 메모리 셀 양품률을 보다 양호하게 용이하게 한다.
결함 액세스 층은 전극 중 하나(일반적으로는 애노드)와 반도체 소자 층 사이의 층으로서 구성될 수 있다. 결함 액세스 층은, 몇몇 실시예에서 결함 액세스 층의 증가된 저항 때문에 전류를 감소시키면서, 전극이 결함을 보다 양호하게 액세스하게 하는 얇은 층(즉, 반도체 소자 층 두께의 25% 이하)이다. 몇몇 실시예에서, 하나의 전극은 다른 전극보다 높은 일함수를 갖는데, 이들 실시예에서, 결함 액세스 층은 높은 일함수의 전극에 인접할 수 있다. 결함 액세스 층은 인접한 전극의 유효 일함수를 증가시켜, 낮은 비부식성(less-noble) 또는 부식성(non-noble) 전극의 사용을 허용한다. 또한, 선택된 물질에 따라, 전극은 기저 층의 금속산화물보다 결함 액세스 층에 보다 양호한 고착을 나타낸다. 따라서, 결함 액세스 층은 메모리 셀의 물리적 무결성을 촉진시키도록 고착 층으로서 물질 시스템에 사용될 수 있다. 다른 실시예에서, 결함 액세스 층은 알루미늄산화물과 같은 얇은(예를 들면, 50Å보다 작거나 또는 20Å보다 작은) 안정한 산화물이기 때문에, 보다 높은 일함수의 전극(예를 들면, 전극(404))에 대한 부식성 전극의 사용을 용이하게 한다.
사용될 수 있는 물질의 추가 실례를 제공하기 위해, 일 실시예에서는, 티타늄질화물, 실리콘, 실리사이드 또는 귀금속이 하나의 전극에 사용될 수 있고, 하프늄산화물이 기저 층의 주요 구성물로 사용될 수 있으며, 알루미늄산화물이 도핑 층으로서 사용될 수 있고, 또는 백금, 이리듐, 이리듐산화물, 루테늄 또는 루테늄산화물과 같은 귀금속 또는 유사 귀금속이 제 2 전극에 사용될 수 있다. 이러한 시스템에서, 추가 결함은 전술한 이온 충돌에 의해 생성될 수 있고, 상호 확산 또는 이원자가 도핑(aliovalently doping)은 도핑 층을 강화하는데 이용될 수 있다. 금속산화물, 예를 들면 하프늄의 상이한 산화 상태는 벌크-조정 변화 메커니즘을 조정하는 트랩을 생성한다.
제 2 실례에서, 기저 층은 4 eV보다 큰 밴드갭, 100Å의 두께 당 1 V보다 큰 설정 전압, 및 "오프 상태"에서 20Å의 금속산화물 당 0.5 V에서 40Amps/㎠보다 작은 누설 전류 밀도를 갖는 임의의 전이 금속산화물일 수 있다. 실례는 하프늄산화물, 알루미늄산화물, 탄탈산화물 및 지르코늄산화물을 포함한다. 그 밖의 층도 티타늄산화물 또는 니오븀산화물과 같은 전이 금속산화물로부터 또는 높은 저항 또는 그 밖의 바람직한 특성을 보이는 물질로부터 형성될 수 있다. 그 밖의 몇몇 층은 (a) 티타늄산화물, 하프늄산화물 및 티타늄산화물 층, (b) 하프늄산화물 및 이트륨산화물 층, 및 (c) 이트륨산화물 및 하프늄산화물 층을 혼합한 적층을 포함한다.
전술한 바와 같이, 다른 전기 소자도 각각의 메모리 셀과 연관될 수 있다. 전류 조정 구성요소는, 예를 들어 다이오드, p-i-n 다이오드, 실리콘 다이오드, 실리콘 p-i-n 다이오드, 트랜지스터 등을 포함할 수 있다. 전류 조정 구성요소는, 전극 중 하나와 전술한 셀 또는 산화물 중 나머지 것과의 사이를 포함하여, 메모리 셀 내부의 또는 상기 메모리 셀에 인접한 임의의 적합한 위치에 직렬로 접속될 수 있다. 전류 조정 구성요소는 애플리케이션에 따라 메모리 셀(또는 다른 반도체 구조)의 동작 또는 제어를 강화하는데 이용될 수 있다.
Ⅵ. 결론
다양한 물질 옵션과 함께 각각이 사용 가능한, 반도체 소자 층 및 관련 메모리 셀 구조를 제조하는 방법이 위에서 설명되었다. 제어된 결함의 깊이 및 농도와 함께, 표면 처리 공정을 수행하여 반도체 소자 층에 결함을 생성함으로써(예를 들어 이온 충돌 공정을 통해), 더 많은 지속적인 전기적 파라미터를 갖는 반도체 소자 층 및 관련 메모리 셀을 생성할 수 있다. 예를 들어, 전술한 기법을 이용하여, 전술한 구조를 조정하고 동작시키는데 필요한 전압 및 전류를 감소시킬 수 있다. 따라서, 위에서 제공된 내용은 보다 큰 양품률, 신뢰도 및 더욱 예측 가능한 동작을 제공한다.
전술한 실시예는, 니오븀산화물, 하프늄산화물, 티타늄산화물, 알루미늄산화물 및 탄탈산화물과 같은 금속산화물을 포함하는 특정 물질 및 층들 사이의 상호 관계를 언급했다. 이들 산화물은 금속 또는 비금속 이온에 의해, 예를 들어 전술한 산소 이온을 이용하여 충돌될 수 있다. 산화물 층도 충돌되는 금속산화물에 의해 표현되는 바와 동일한 종의 금속 이온에 의해 충돌될 수 있다. 그러나, 언급된 바와 같이, 이들 물질 및 상호 관계는 단지 예시적이며, 언급된 바와 같이, 반도체 제조 또는 재료 공학 분야의 당업자에게는 의심할 나위 없이, 광범위한 물질이 언급된 종 대신에 사용될 수 있다.
이에 따라, 상기 논의사항은 단지 예시인 것으로 의도되며, 당업자라면, 다음의 특허청구범위 및 그와 동등한 사항에 의해서만 제한되고 정의되는, 본 발명의 사상 및 범주 내에 있는 그 밖의 설계, 이용, 대안, 수정 및 개선도 생각할 것이다.

Claims (24)

  1. 기판 위에 반도체 층 물질을 증착하는 단계;
    반도체 물질에 결함을 생성하도록, 0이 아닌 깊이까지 상기 반도체 층 물질 내에 이온을 주입하는 단계; 및
    비금속 투과 경로(non-metallic percolation paths)를 형성하도록 반도체를 조정하는 단계를 포함하는 반도체 소자 제조 방법.
  2. 제1항에 있어서,
    상기 반도체 층 물질 내에 이온을 주입하는 단계는 사전 결정된 주입량(dosage) 및 사전 결정된 주입 에너지를 이용하여 이온을 주입하는 단계를 포함하는 반도체 소자 제조 방법.
  3. 제2항에 있어서,
    상기 반도체 층 물질을 증착하는 단계는 사전 결정된 깊이를 갖도록 상기 반도체 층 물질을 증착하는 단계를 포함하고,
    상기 사전 결정된 주입량 및 상기 사전 결정된 주입 에너지는, 상기 반도체 층 물질 내에 이온을 주입하여 실질적으로 반도체 층의 절반의 두께에만 이온 주입을 통해 결함을 생성하도록 선택되는 반도체 소자 제조 방법.
  4. 제2항에 있어서,
    상기 방법은 상기 반도체 층 물질과 상기 기판 사이에 상기 반도체 층 물질과 직접 접촉하는 추가 층을 증착하는 단계를 더 포함하고,
    상기 반도체 층 물질을 증착하는 단계는, 상기 반도체 층 물질을, 사전 결정된 깊이를 갖도록 증착하는 단계를 포함하며,
    상기 사전 결정된 주입량 및 상기 사전 결정된 주입 에너지는 상기 추가 층에 실질적으로 어떠한 추가 결함 생성도 허용하지 않으면서 상기 반도체 층 물질 내에서의 결함 생성을 최대화하도록 선택되는 반도체 소자 제조 방법.
  5. 제1항에 있어서,
    상기 이온을 주입하는 단계는 상기 결함을 생성하도록 상기 반도체 층 물질 내에 비금속 이온(non-metallic ions)을 주입하는 단계를 포함하는 반도체 소자 제조 방법.
  6. 제1항에 있어서,
    상기 이온을 주입하는 단계는 상기 반도체 층 물질 내에 상기 반도체 층 물질과 함께 등원자가인 이온을 주입하는 단계를 포함하는 반도체 소자 제조 방법.
  7. 제1항에 있어서,
    상기 반도체 층 물질은 금속산화물을 포함하고, 상기 이온을 주입하는 단계는 상기 금속산화물에 의해 나타나는 것과 동일한 금속의 금속 이온을 주입하는 단계를 포함하는 반도체 소자 제조 방법.
  8. 제1항에 있어서,
    니켈, 백금, 이리듐, 이리듐산화물, 루테늄, 루테늄산화물 또는 티타늄질화물 중 적어도 하나를 포함하는 전극을 증착하는 단계를 더 포함하는 반도체 소자 제조 방법.
  9. 제1항에 있어서,
    상기 반도체 층 물질은 하프늄산화물을 포함하고, 상기 반도체 층 물질 내에 이온을 주입하는 단계는 하프늄산화물 내에 산소 이온을 주입하여 상기 결함을 생성하는 단계를 포함하는 반도체 소자 제조 방법.
  10. 제1항에 있어서,
    상기 반도체 층 물질은 적어도 4 전자볼트의 밴드갭을 갖는 산화물을 포함하는 반도체 소자 제조 방법.
  11. 제1항에 있어서,
    상기 반도체 층 물질은 하프늄산화물, 탄탈산화물, 지르코늄산화물 또는 몰리브덴산화물(molybdenum oxide)의 군으로부터 선택되는 산화물을 포함하는 반도체 소자 제조 방법.
  12. 제1항에 있어서,
    상기 반도체 층 물질은 금속산화물을 포함하고,
    이온을 주입하는 단계는 실질적으로 상기 반도체 층 물질의 절반의 두께에만 결함을 생성하도록 하는 이온 충돌 파라미터(ion bombardment parameters)를 선택하는 단계를 포함하며,
    이온을 주입하는 단계는 상기 금속산화물과 연관되는 금속 종(metal species)과는 상이한 원자가 특성을 갖는 이온을 사용하는 단계를 포함하는 반도체 소자 제조 방법.
  13. 제1항에 있어서,
    상기 이온을 주입하는 단계는, 충돌에 의해 생성되는 결함의 적어도 90%가 상기 반도체 층 물질의 절반의 두께 내에 존재하도록, 이온 충돌 파라미터를 선택하는 단계를 포함하는 반도체 소자 제조 방법.
  14. 제1항에 있어서,
    상기 방법은 적어도 2개의 전극을 형성하는 단계를 더 포함하고, 상기 반도체 층 물질이 2개의 전극 사이에 위치되고,
    상기 조정하는 단계는 상기 2개의 전극에 형성 전압을 인가하는 단계를 포함하는 반도체 소자 제조 방법.
  15. 기판 상에 반도체 소자 층을 제조하는 방법으로서,
    상기 기판 상에 반도체 층을 증착하는 단계;
    상기 반도체 층의 표면을 통한 이온의 관통에 의해 일어나는, 상기 반도체 층에 결함을 생성하도록 상기 반도체 층에 이온을 충돌시키는 단계
    를 포함하고,
    상기 충돌시키는 단계는 상기 충돌에 의해 생성된 상기 결함의 적어도 75%가 단지 상기 반도체 층의 절반의 두께 내에 놓이게 하는 방식으로 결함을 생성하도록 이온 주입 에너지를 조절하는 단계를 포함하는 반도체 소자 층 제조 방법.
  16. 제15항에 있어서,
    상기 충돌시키는 단계는 상기 충돌에 의해 생성된 결함의 적어도 90%가 단지 상기 반도체 층의 절반의 두께 내에 놓이게 하는 방식으로 결함을 생성하도록 이온 주입 에너지를 조절하는 단계를 포함하는 반도체 소자 층 제조 방법.
  17. 제16항에 있어서,
    상기 이온은 산소 이온 또는 하프늄 이온 중 적어도 하나를 포함하는 반도체 소자 층 제조 방법.
  18. 제16항에 있어서,
    상기 반도체 층은 하프늄산화물, 탄탈산화물, 지르코늄산화물 또는 몰리브덴산화물 중 적어도 하나를 포함하는 반도체 소자 층 제조 방법.
  19. 기판;
    상기 기판 위의 제 1 전극;
    상기 제 1 전극 위의 제 2 전극;
    상기 제 1 전극과 상기 제 2 전극 사이의 반도체 층
    을 포함하고,
    상기 반도체 층은, 상기 제 2 전극보다 상기 제 1 전극에 가까운 제 1 영역, 및 상기 제 1 전극보다 상기 제 2 전극에 가까운 제 2 영역을 포함하는 2개의 영역을 포함하고,
    상기 제 1 영역 또는 상기 제 2 영역 중 하나의 영역은 다른 영역에 비해 큰 농도의 결함을 생성하는 이온 충돌 공정을 거치는 것을 특징으로 하는 소자.
  20. 제19항에 있어서,
    상기 제 1 전극, 상기 제 2 전극 및 상기 반도체 층의 적층 방향에 실질적으로 평행한 제 1 치수를 특징으로 하되, 상기 제 1 영역 또는 상기 제 2 영역 중 하나의 영역은, 적어도 상기 제 1 전극, 상기 반도체 층 및 상기 제 2 전극 사이의 중첩 영역 내에서,
    (a) 실질적으로 균일한 농도의 결함, 및
    (b) 실질적으로 균일한 이온 정지 분포를,
    상기 반도체 층 내의 상기 제 1 치수에 실질적으로 법선인 평면에 생성하도록 선택된 이온 충돌 공정을 이용하여 제조되는 것을 특징으로 하는 소자.
  21. 제20항에 있어서,
    상기 이온 충돌 공정은, 상기 이온 충돌 공정에 의해 생성된 결함의 적어도 90%가 다른 영역에 대해 큰 농도의 결함을 포함하는 제 1 영역 또는 제 2 영역 중 하나의 영역 내에 놓이도록, 제어되는 것을 특징으로 하는 소자.
  22. 제19항에 있어서,
    상기 반도체 층은 실질적으로 금속산화물로 구성되고,
    상기 제 1 영역 및 상기 제 2 영역 중 하나의 영역은, 결함을 생성하도록 반도체 층에 도핑 이온을 충돌시키는 이온 충돌 공정을 이용하여 제어되며,
    큰 농도의 결함을 포함하는 상기 제 1 영역 및 상기 제 2 영역 중 하나의 영역은, 상기 충돌 공정 동안에 상기 반도체 층의 충돌 면에 대응하고,
    상기 반도체 층은 비금속 투과 경로에 기초하여 상태를 변화시키는 저항 변화 물질을 포함하는 것을 특징으로 하는 소자.
  23. 제22항에 있어서,
    상기 도핑 이온은 란탄, 산소, 하프늄, 세륨, 프라세오디뮴, 네오디뮴, 가돌리늄, 에르븀, 이테르븀, 루테튬, 하프늄, 산소, 실리콘, 질소, 불소, 크롬, 티타늄, 하프늄, 탄탈, 지르코늄, 알루미늄, 이트륨, 몰리브덴, 스칸듐, 니오븀 또는 바나듐의 군으로부터 선택되는 것을 특징으로 하는 소자.
  24. 제22항에 있어서,
    상기 반도체 층은 티타늄, 하프늄, 탄탈, 지르코늄, 알루미늄, 이트륨, 몰리브덴, 스칸듐, 니오븀 또는 바나듐의 군으로부터 선택되는 금속의 산화물을 포함하는 것을 특징으로 하는 소자.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014081580A1 (en) * 2012-11-21 2014-05-30 Micron Technology, Inc. Methods for forming narrow vertical pillars and integrated circuit devices having the same
US9306165B2 (en) 2014-03-27 2016-04-05 Micron Technology, Inc. Replacement materials processes for forming cross point memory
US9454997B2 (en) 2010-12-02 2016-09-27 Micron Technology, Inc. Array of nonvolatile memory cells having at least five memory cells per unit cell, having a plurality of the unit cells which individually comprise three elevational regions of programmable material, and/or having a continuous volume having a combination of a plurality of vertically oriented memory cells and a plurality of horizontally oriented memory cells; array of vertically stacked tiers of nonvolatile memory cells
KR20220057402A (ko) * 2020-10-29 2022-05-09 인제대학교 산학협력단 가돌리늄이 도핑된 이산화 하프늄 3x3 크로스바 멤리스터 어레이 제조 방법 및 이의 3x3 크로스바 멤리스터 어레이

Families Citing this family (89)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8975613B1 (en) 2007-05-09 2015-03-10 Intermolecular, Inc. Resistive-switching memory elements having improved switching characteristics
US7768812B2 (en) 2008-01-15 2010-08-03 Micron Technology, Inc. Memory cells, memory cell programming methods, memory cell reading methods, memory cell operating methods, and memory devices
US7960216B2 (en) * 2008-05-10 2011-06-14 Intermolecular, Inc. Confinement techniques for non-volatile resistive-switching memories
US8343813B2 (en) * 2009-04-10 2013-01-01 Intermolecular, Inc. Resistive-switching memory elements having improved switching characteristics
US8183553B2 (en) * 2009-04-10 2012-05-22 Intermolecular, Inc. Resistive switching memory element including doped silicon electrode
US8034655B2 (en) 2008-04-08 2011-10-11 Micron Technology, Inc. Non-volatile resistive oxide memory cells, non-volatile resistive oxide memory arrays, and methods of forming non-volatile resistive oxide memory cells and memory arrays
US8129704B2 (en) * 2008-05-01 2012-03-06 Intermolecular, Inc. Non-volatile resistive-switching memories
US8211743B2 (en) 2008-05-02 2012-07-03 Micron Technology, Inc. Methods of forming non-volatile memory cells having multi-resistive state material between conductive electrodes
US7977152B2 (en) * 2008-05-10 2011-07-12 Intermolecular, Inc. Non-volatile resistive-switching memories formed using anodization
US8008096B2 (en) * 2008-06-05 2011-08-30 Intermolecular, Inc. ALD processing techniques for forming non-volatile resistive-switching memories
US8134137B2 (en) 2008-06-18 2012-03-13 Micron Technology, Inc. Memory device constructions, memory cell forming methods, and semiconductor construction forming methods
US9343665B2 (en) 2008-07-02 2016-05-17 Micron Technology, Inc. Methods of forming a non-volatile resistive oxide memory cell and methods of forming a non-volatile resistive oxide memory array
US8049305B1 (en) 2008-10-16 2011-11-01 Intermolecular, Inc. Stress-engineered resistance-change memory device
US8263420B2 (en) 2008-11-12 2012-09-11 Sandisk 3D Llc Optimized electrodes for Re-RAM
KR101083643B1 (ko) * 2008-12-29 2011-11-16 주식회사 하이닉스반도체 저항성 메모리 소자 및 그 제조 방법
US8420478B2 (en) * 2009-03-31 2013-04-16 Intermolecular, Inc. Controlled localized defect paths for resistive memories
WO2010150723A1 (ja) * 2009-06-25 2010-12-29 日本電気株式会社 抵抗変化素子及びその製造方法
US20110002161A1 (en) * 2009-07-06 2011-01-06 Seagate Technology Llc Phase change memory cell with selecting element
JP2011066285A (ja) * 2009-09-18 2011-03-31 Toshiba Corp 不揮発性記憶素子および不揮発性記憶装置
US8278139B2 (en) 2009-09-25 2012-10-02 Applied Materials, Inc. Passivating glue layer to improve amorphous carbon to metal adhesion
US8289749B2 (en) * 2009-10-08 2012-10-16 Sandisk 3D Llc Soft forming reversible resistivity-switching element for bipolar switching
US8072795B1 (en) 2009-10-28 2011-12-06 Intermolecular, Inc. Biploar resistive-switching memory with a single diode per memory cell
WO2011078373A1 (en) 2009-12-25 2011-06-30 Semiconductor Energy Laboratory Co., Ltd. Memory device, semiconductor device, and electronic device
US8223539B2 (en) * 2010-01-26 2012-07-17 Micron Technology, Inc. GCIB-treated resistive device
US8848430B2 (en) * 2010-02-23 2014-09-30 Sandisk 3D Llc Step soft program for reversible resistivity-switching elements
US8216862B2 (en) * 2010-03-16 2012-07-10 Sandisk 3D Llc Forming and training processes for resistance-change memory cell
US8482958B2 (en) * 2010-03-18 2013-07-09 Panasonic Corporation Current steering element, memory element, memory, and method of manufacturing current steering element
US8427859B2 (en) 2010-04-22 2013-04-23 Micron Technology, Inc. Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells
US8411477B2 (en) 2010-04-22 2013-04-02 Micron Technology, Inc. Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells
US8289763B2 (en) 2010-06-07 2012-10-16 Micron Technology, Inc. Memory arrays
US8946046B1 (en) 2012-05-02 2015-02-03 Crossbar, Inc. Guided path for forming a conductive filament in RRAM
CN102280465B (zh) * 2010-06-13 2013-05-29 北京大学 阻变随机访问存储器件及制造方法
US8884261B2 (en) 2010-08-23 2014-11-11 Crossbar, Inc. Device switching using layered device structure
US10531594B2 (en) 2010-07-28 2020-01-07 Wieland Microcool, Llc Method of producing a liquid cooled coldplate
US9795057B2 (en) 2010-07-28 2017-10-17 Wolverine Tube, Inc. Method of producing a liquid cooled coldplate
KR101744758B1 (ko) 2010-08-31 2017-06-09 삼성전자 주식회사 비휘발성 메모리요소 및 이를 포함하는 메모리소자
US8351242B2 (en) 2010-09-29 2013-01-08 Micron Technology, Inc. Electronic devices, memory devices and memory arrays
US8759809B2 (en) 2010-10-21 2014-06-24 Micron Technology, Inc. Integrated circuitry comprising nonvolatile memory cells having platelike electrode and ion conductive material layer
US8526213B2 (en) 2010-11-01 2013-09-03 Micron Technology, Inc. Memory cells, methods of programming memory cells, and methods of forming memory cells
US8796661B2 (en) 2010-11-01 2014-08-05 Micron Technology, Inc. Nonvolatile memory cells and methods of forming nonvolatile memory cell
US8431458B2 (en) 2010-12-27 2013-04-30 Micron Technology, Inc. Methods of forming a nonvolatile memory cell and methods of forming an array of nonvolatile memory cells
US8791447B2 (en) 2011-01-20 2014-07-29 Micron Technology, Inc. Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells
US8488365B2 (en) * 2011-02-24 2013-07-16 Micron Technology, Inc. Memory cells
US8537592B2 (en) 2011-04-15 2013-09-17 Micron Technology, Inc. Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells
KR20120139082A (ko) 2011-06-16 2012-12-27 삼성전자주식회사 멀티비트 메모리요소, 이를 포함하는 메모리소자 및 이들의 제조방법
US9627443B2 (en) * 2011-06-30 2017-04-18 Crossbar, Inc. Three-dimensional oblique two-terminal memory with enhanced electric field
US8866121B2 (en) * 2011-07-29 2014-10-21 Sandisk 3D Llc Current-limiting layer and a current-reducing layer in a memory device
US8659001B2 (en) 2011-09-01 2014-02-25 Sandisk 3D Llc Defect gradient to boost nonvolatile memory performance
US8288297B1 (en) * 2011-09-01 2012-10-16 Intermolecular, Inc. Atomic layer deposition of metal oxide materials for memory applications
US8637413B2 (en) 2011-12-02 2014-01-28 Sandisk 3D Llc Nonvolatile resistive memory element with a passivated switching layer
JP5480233B2 (ja) * 2011-12-20 2014-04-23 株式会社東芝 不揮発性記憶装置、及びその製造方法
US8698119B2 (en) 2012-01-19 2014-04-15 Sandisk 3D Llc Nonvolatile memory device using a tunnel oxide as a current limiter element
KR20130091146A (ko) 2012-02-07 2013-08-16 삼성전자주식회사 비휘발성 메모리 셀 및 이를 포함하는 비휘발성 메모리 장치
US8686386B2 (en) 2012-02-17 2014-04-01 Sandisk 3D Llc Nonvolatile memory device using a varistor as a current limiter element
US8445888B1 (en) * 2012-02-24 2013-05-21 National Taiwan University Of Science And Technology Resistive random access memory using rare earth scandate thin film as storage medium
US9685608B2 (en) 2012-04-13 2017-06-20 Crossbar, Inc. Reduced diffusion in metal electrode for two-terminal memory
KR20130118095A (ko) * 2012-04-19 2013-10-29 에스케이하이닉스 주식회사 가변 저항 메모리 장치 및 그 제조 방법
US9741765B1 (en) 2012-08-14 2017-08-22 Crossbar, Inc. Monolithically integrated resistive memory using integrated-circuit foundry compatible processes
KR20140035558A (ko) 2012-09-14 2014-03-24 삼성전자주식회사 가변 저항 메모리 장치 및 그 동작 방법
EP2711984A1 (en) 2012-09-21 2014-03-26 Nxp B.V. Metal-insulator-metal capacitor formed within an interconnect metallisation layer of an integrated circuit and manufacturing method thereof
CN102881824B (zh) * 2012-09-25 2014-11-26 北京大学 阻变存储器及其制备方法
JP2014103271A (ja) * 2012-11-20 2014-06-05 Toshiba Corp 不揮発性記憶装置
KR20140073919A (ko) * 2012-12-07 2014-06-17 에스케이하이닉스 주식회사 가변 저항 메모리 장치 및 그 제조 방법
US9001554B2 (en) * 2013-01-10 2015-04-07 Intermolecular, Inc. Resistive random access memory cell having three or more resistive states
US20140241031A1 (en) 2013-02-28 2014-08-28 Sandisk 3D Llc Dielectric-based memory cells having multi-level one-time programmable and bi-level rewriteable operating modes and methods of forming the same
US20140264224A1 (en) * 2013-03-14 2014-09-18 Intermolecular, Inc. Performance Enhancement of Forming-Free ReRAM Devices Using 3D Nanoparticles
KR102071710B1 (ko) * 2013-03-21 2020-01-30 한양대학교 산학협력단 양방향 스위칭 특성을 갖는 2-단자 스위칭 소자 및 이를 포함하는 저항성 메모리 소자 크로스-포인트 어레이
WO2014148872A1 (ko) * 2013-03-21 2014-09-25 한양대학교 산학협력단 양방향 스위칭 특성을 갖는 2-단자 스위칭 소자 및 이를 포함하는 저항성 메모리 소자 크로스-포인트 어레이, 및 이들의 제조방법
WO2014194069A2 (en) 2013-05-29 2014-12-04 Shih-Yuan Wang Resistive random-access memory formed without forming voltage
US9515262B2 (en) * 2013-05-29 2016-12-06 Shih-Yuan Wang Resistive random-access memory with implanted and radiated channels
WO2014207853A1 (ja) * 2013-06-26 2014-12-31 国立大学法人電気通信大学 整流素子
US8872161B1 (en) 2013-08-26 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrate circuit with nanowires
US9559300B2 (en) * 2013-09-20 2017-01-31 Kabushiki Kaisha Toshiba Resistive random access memory device and manufacturing method thereof
US11983692B2 (en) 2013-12-18 2024-05-14 PayRange Inc. Mobile payment module with dual function radio transmitter
US10290801B2 (en) 2014-02-07 2019-05-14 Crossbar, Inc. Scalable silicon based resistive memory device
CN106463340A (zh) * 2015-01-05 2017-02-22 王士原 具有注入及辐射通道的电阻式随机存取存储器
US20160218286A1 (en) 2015-01-23 2016-07-28 Macronix International Co., Ltd. Capped contact structure with variable adhesion layer thickness
WO2016187131A1 (en) * 2015-05-15 2016-11-24 Wolverine Tube, Inc. Liquid cooled coldplate
CN106328593B (zh) * 2015-06-24 2019-05-31 旺宏电子股份有限公司 以金属氧化物作为基底的存储器元件及其制造方法
KR101708642B1 (ko) * 2015-09-11 2017-02-21 엘지전자 주식회사 공기조화기의 쿨링리시버 및 공기조화기
US10579290B2 (en) * 2016-03-23 2020-03-03 Winbond Electronics Corp. Option code providing circuit and providing method thereof
US9893144B1 (en) * 2016-08-05 2018-02-13 International Business Machines Corporation Methods for fabricating metal-insulator-metal capacitors
FR3056017B1 (fr) * 2016-09-09 2018-11-09 Commissariat A L'energie Atomique Et Aux Energies Alternatives Cellule memoire non-volatile resistive a base d'oxyde et son procede de fabrication
CN109411602A (zh) * 2018-11-22 2019-03-01 上海华力微电子有限公司 氧化钽基阻变存储器及其制造方法
TWI724441B (zh) * 2019-07-01 2021-04-11 華邦電子股份有限公司 電阻式隨機存取記憶體結構及其製造方法
TWI810362B (zh) * 2019-09-09 2023-08-01 聯華電子股份有限公司 形成可變電阻式記憶體單元的方法
US20230041405A1 (en) * 2021-08-03 2023-02-09 Applied Materials, Inc. Characterizing defects in semiconductor layers
GB2611033A (en) * 2021-09-21 2023-03-29 Ucl Business Plc Method for manufacturing a memory resistor device
CN114772546A (zh) * 2022-04-13 2022-07-22 成都市精鹰光电技术有限责任公司 一种改善微测辐射热计中氧化钒与钛电极接触的方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2951134B2 (ja) * 1992-12-18 1999-09-20 株式会社日立製作所 半導体スイッチング素子
US6794245B2 (en) 2002-07-18 2004-09-21 Micron Technology, Inc. Methods of fabricating double-sided hemispherical silicon grain electrodes and capacitor modules
US7326979B2 (en) * 2002-08-02 2008-02-05 Unity Semiconductor Corporation Resistive memory device with a treated interface
US7071008B2 (en) * 2002-08-02 2006-07-04 Unity Semiconductor Corporation Multi-resistive state material that uses dopants
US7084078B2 (en) 2002-08-29 2006-08-01 Micron Technology, Inc. Atomic layer deposited lanthanide doped TiOx dielectric films
US6803275B1 (en) * 2002-12-03 2004-10-12 Fasl, Llc ONO fabrication process for reducing oxygen vacancy content in bottom oxide layer in flash memory devices
US20060171200A1 (en) 2004-02-06 2006-08-03 Unity Semiconductor Corporation Memory using mixed valence conductive oxides
US7112836B2 (en) * 2004-03-17 2006-09-26 Macronix International Co., Ltd. Method of forming a chalcogenide memory cell having a horizontal electrode and a memory cell produced by the method
DE102004046392A1 (de) * 2004-09-24 2006-04-06 Infineon Technologies Ag Halbleiterspeicher
DE102005012047A1 (de) * 2005-03-16 2006-09-28 Infineon Technologies Ag Festkörperelektrolyt-Speicherelement und Verfahren zur Herstellung eines solchen Speicherlements
KR100717768B1 (ko) 2005-08-30 2007-05-11 주식회사 하이닉스반도체 반도체 소자의 캐패시터 및 그 형성방법과, 비휘발성메모리 소자 및 그 제조방법
JP5194410B2 (ja) * 2005-09-30 2013-05-08 大日本印刷株式会社 固体酸化物形燃料電池
JP4721863B2 (ja) 2005-10-14 2011-07-13 株式会社山武 弁装置
JP2007180174A (ja) * 2005-12-27 2007-07-12 Fujitsu Ltd 抵抗変化型記憶素子
CN101395716B (zh) * 2006-03-08 2011-11-02 松下电器产业株式会社 非易失性存储元件、非易失性存储装置、以及它们的制造方法
JP2007266474A (ja) * 2006-03-29 2007-10-11 Hitachi Ltd 半導体記憶装置
JP2007288016A (ja) * 2006-04-19 2007-11-01 Matsushita Electric Ind Co Ltd メモリ素子およびメモリ素子の製造方法
US7569459B2 (en) * 2006-06-30 2009-08-04 International Business Machines Corporation Nonvolatile programmable resistor memory cell
US20080011996A1 (en) * 2006-07-11 2008-01-17 Johannes Georg Bednorz Multi-layer device with switchable resistance
KR20080010623A (ko) * 2006-07-27 2008-01-31 삼성전자주식회사 비휘발성 반도체 메모리 소자 및 그 제조방법
US8766224B2 (en) * 2006-10-03 2014-07-01 Hewlett-Packard Development Company, L.P. Electrically actuated switch
JP4353332B2 (ja) 2007-03-14 2009-10-28 エルピーダメモリ株式会社 半導体装置及び半導体装置の製造方法
JP2009027017A (ja) 2007-07-20 2009-02-05 Elpida Memory Inc 絶縁体膜、キャパシタ素子、ｄｒａｍ及び半導体装置
US8946020B2 (en) * 2007-09-06 2015-02-03 Spansion, Llc Method of forming controllably conductive oxide
JP5170107B2 (ja) * 2007-12-07 2013-03-27 富士通株式会社 抵抗変化型メモリ装置、不揮発性メモリ装置、およびその製造方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9454997B2 (en) 2010-12-02 2016-09-27 Micron Technology, Inc. Array of nonvolatile memory cells having at least five memory cells per unit cell, having a plurality of the unit cells which individually comprise three elevational regions of programmable material, and/or having a continuous volume having a combination of a plurality of vertically oriented memory cells and a plurality of horizontally oriented memory cells; array of vertically stacked tiers of nonvolatile memory cells
US9620174B2 (en) 2010-12-02 2017-04-11 Micron Technology, Inc. Arrays of nonvolatile memory cells comprising a repetition of a unit cell, arrays of nonvolatile memory cells comprising a combination of vertically oriented and horizontally oriented memory cells, and arrays of vertically stacked tiers of nonvolatile memory cells
WO2014081580A1 (en) * 2012-11-21 2014-05-30 Micron Technology, Inc. Methods for forming narrow vertical pillars and integrated circuit devices having the same
US9627611B2 (en) 2012-11-21 2017-04-18 Micron Technology, Inc. Methods for forming narrow vertical pillars and integrated circuit devices having the same
US10164178B2 (en) 2012-11-21 2018-12-25 Micron Technology, Inc. Methods for forming narrow vertical pillars and integrated circuit devices having the same
US10756265B2 (en) 2012-11-21 2020-08-25 Micron Technology, Inc. Methods for forming narrow vertical pillars and integrated circuit devices having the same
US10971683B2 (en) 2012-11-21 2021-04-06 Micron Technology, Inc. Methods for forming narrow vertical pillars and integrated circuit devices having the same
US9306165B2 (en) 2014-03-27 2016-04-05 Micron Technology, Inc. Replacement materials processes for forming cross point memory
US9659997B2 (en) 2014-03-27 2017-05-23 Micron Technology, Inc. Replacement materials processes for forming cross point memory
US10050084B2 (en) 2014-03-27 2018-08-14 Micron Technology, Inc. Replacement materials processes for forming cross point memory
US10475853B2 (en) 2014-03-27 2019-11-12 Micron Technology, Inc. Replacement materials processes for forming cross point memory
KR20220057402A (ko) * 2020-10-29 2022-05-09 인제대학교 산학협력단 가돌리늄이 도핑된 이산화 하프늄 3x3 크로스바 멤리스터 어레이 제조 방법 및 이의 3x3 크로스바 멤리스터 어레이

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