KR20100119889A - 범프리스 빌드 업 층(ｂｂｕｌ) 패키지를 사용하는 패키지 온 패키지 - Google Patents

범프리스 빌드 업 층(ｂｂｕｌ) 패키지를 사용하는 패키지 온 패키지 Download PDF

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Abstract

몇몇의 실시예에서, 범프리스 빌드 업 층(BBUL) 패키지를 사용하는 패키지 온 패키지가 개시된다. 이러한 점에서, 활성 표면, 상기 활성 표면에 평행한 비활성 표면, 및 적어도 하나의 측면을 갖는 마이크로전자 다이(microelectronic die), 상기 적어도 하나의 마이크로전자 다이 측면에 인접한 캡슐화 재료(encapsulation material) - 상기 캡슐화 재료는 상기 마이크로전자 다이 활성 표면에 실질적으로 평면인 하부 표면 및 상기 마이크로전자 다이 비활성 표면에 실질적으로 평면인 상부 표면을 포함함 - , 상기 상부 표면으로부터 상기 하부 표면으로 연장되는 상기 캡슐화 재료 내의 관통 비아 연결(through via connection), 상기 마이크로전자 다이 활성 표면 및 상기 캡슐화 재료 하부 표면의 적어도 일부 위에 배치된 제1 유전체 재료층, 상기 제1 유전체 재료층 위에 배치된 복수의 빌드 업 층, 및 상기 제1 유전체 재료층 및 상기 빌드 업 층에 배치되고 상기 마이크로전자 다이 활성 표면과 전기적으로 접촉하는 복수의 도전성 트레이스(conductive traces)를 포함하는 기기가 소개된다. 다른 실시예가 또한 개시되고 청구되어 진다.

Description

범프리스 빌드 업 층(ＢＢＵＬ) 패키지를 사용하는 패키지 온 패키지{PACKAGE ON PACKAGE USING A BUMP-LESS BUILD UP LAYER(BBUL) PACKAGE}
본 발명의 실시예는 일반적으로 집적 회로 패키지 디자인 분야에 관한 것으로, 보다 구체적으로는 범프리스 빌드 업 층(BBUL) 패키지를 사용하는 패키지 온 패키지에 관한 것이다.
전자 장치의 줄어드는 크기 및 증가하는 기능으로 인해, 집적 회로 장치 패키지는 더 적은 공간을 차지할 필요가 있을 것이다. 공간을 보존하는 한 가지 방법은 패키지 상부에 패키지를 결합하는 것이지만, 전통적으로 상부 패키지가 하부 패키지 다이를 세척하기 위해 높여질 필요가 있는 것처럼 이것은 엄청나게 높은 z-높이로 생성될 수 있다.
본 발명은 예시의 목적이고 첨부된 도면의 그림에 한정되는 것은 아니며, 도면에서 유사한 참조 번호는 유사한 요소를 나타낸다.
도 1은 본 발명의 예시적인 일 실시예에 따른 범프리스 빌드 업 층 패키지의 단면도의 도식적인 도면.
도 2는 본 발명의 예시적인 일 실시예에 따른 또 다른 범프리스 빌드 업 층 패키지의 단면도의 도식적인 도면.
도 3은 본 발명의 예시적인 일 실시예에 따른 범프리스 빌드 업 층 패키지를 사용하는 패키지 온 패키지의 단면도의 도식적인 도면.
도 4는 본 발명의 예시적인 일 실시예에 따른 범프리스 빌드 업 층 패키지를 사용하는 또 다른 패키지 온 패키지의 단면도의 도식적인 도면.
도 5는 본 발명의 예시적인 일 실시예에 따른 BBUL 패키지를 사용하는 패키지 온 패키지를 구현하기에 적합한 예시적인 전자 장비의 블록도.
다음의 기술에서, 예시의 목적을 위한 많은 상세한 설명이 본 발명의 전체적인 이해를 제공하기 위하여 제시된다. 그러나, 본 발명의 실시예가 이러한 상세한 설명 없이 실시될 수 있다는 것은 당업자에게 자명할 것이다. 다른 실시예에서, 구조 및 장치가 본 발명을 모호하게 하는 것을 피하기 위하여 블록도 형태로 도시된다.
이 명세서 전체를 참고할 때, "일 실시예" 또는 "실시예"는 특정한 특징, 구조, 또는 실시예에 관련하여 기술된 특성이 본 발명의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 그러므로, 명세서 전체적으로 다양한 위치에서의 "일 실시예에서" 또는 "실시예에서"라는 문구의 등장이 모두 동일한 실시예를 지칭할 필요는 없다. 또한, 특정한 특징, 구조, 또는 특성이 하나 이상의 실시예에서 임의의 적절한 방법으로 결합될 수 있다.
도 1은 본 발명의 예시적인 일 실시예에 따른 범프리스 빌드 업 층(BBUL) 패키지의 단면도의 도식적인 도면이다. 도시된 바와 같이, 집적 회로 패키지(100)는 하나 이상의 마이크로전자 다이(microelectronic die; 102), 마이크로전자 다이 활성 표면(104), 마이크로전자 다이 비활성 표면(106), 마이크로전자 다이 측면(108), 캡슐화 재료(encapsulation material; 110), 제1 유전체 재료층(112), 빌드 업 층(113), 도전성 트레이스(conductive traces; 114), 도전성 접촉자(conductive contacts; 116), 관통 비아 연결(through via connection; 118), 및 상호연결(120 및 122)을 포함한다.
마이크로전자 다이(102)는 임의의 유형의 집적 회로 다이를 대표하는 것으로 의도되었다. 일 실시예에서, 마이크로전자 다이(102)는 멀티-코어 마이크로프로세서이다. 마이크로전자 다이(102)는 마이크로전자 다이(102)를 동작시키는데 필요한 전기적 연결을 포함하는 활성 표면(104) 및 활성 표면(104)과 평행한 비활성 표면(106)을 포함한다.
마이크로전자 다이(102)는 캡슐화 재료(110)에 의해 적어도 한 측면(108)과 위치가 유지된다. 캡슐화 재료(110)는 적어도 실질적으로 활성 표면(104)에 평면인 하나의 표면 및 비활성 표면(106)에 실질적으로 평면인 하나의 표면을 포함한다. 일 실시예에서, 활성 표면(104)은 캡슐화 재료(110)가 마이크로전자 다이(102) 주변에 배치되는 동안 홀딩 플레이트 위에 배치된다. 일 실시예에서, 캡슐화 재료(110)는 비활성 표면(106) 위로 연장될 수 있다.
제1 유전체 재료층(112)은 적어도 활성 표면(104) 및 캡슐화 재료(110)의 일부에 배치된다. 잘 알려진 프로세싱 방법을 사용하여 빌드 업 층(113)이 제1 유전체 재료층(112) 위에 후속하여 배치된다.
도전성 트레이스(114)는 제1 유전체 재료층(112) 및 빌드 업 층(113)에 배치되고, 활성 표면(104)과 전기적 접촉을 한다. 도전성 접촉자(116)는 도전성 트레이스(114)와 접속하고 집적 회로 패키지(100)가 전기적으로, 예를 들어 소켓 연결에 의해, 회로 보드에 접속하게 한다. 일 실시예에서, 도전성 접촉자(116)는 솔더 범프를 포함한다. 또 다른 실시예에서, 도전성 접촉자(116)는 랜드를 포함한다.
관통 비아 연결(118)은 측면(108)과 실질적으로 평행한 캡슐화 재료(110)를 통한 전기적으로 도전성인 연결을 나타낸다. 일 실시예에서, 관통 비아 연결(118)은 캡슐화 재료(110)를 통하는 구멍을 뚫어 이를 도금하고 필링함으로써 형성된 도금 관통 구멍(plated through hole)을 나타낸다. 상호연결(120 및 122)은, 관통 비아 연결(118)을 마이크로전자 다이 활성 표면(104) 또는 도전성 접촉자(116)와 각각 전기적으로 접속시키기 위한 도전성 트레이스를 나타낸다.
도 2는 본 발명의 예시적인 일 실시예에 따른 또 다른 범프리스 빌드 업 층 패키지의 단면도의 도식적인 도면이다. 도시된 바와 같이, 집적 회로 패키지(200)는 하나 이상의 마이크로전자 다이(202), 마이크로전자 다이 활성 표면(204), 마이크로전자 다이 비활성 표면(206), 마이크로전자 다이 측면(208), 캡슐화 재료(210), 패키지 코어(212), 제1 유전체 재료층(214), 빌드 업 층(215), 도전성 트레이스(216), 도전성 접촉자(218), 관통 비아 연결(220), 및 상호연결(222 및 224)을 포함한다.
마이크로전자 다이(202)는 임의의 유형의 집적 회로 다이를 대표하기 위함이다. 일 실시예에서, 마이크로전자 다이(202)는 멀티-코어 마이크로프로세서이다. 마이크로전자 다이(202)는 마이크로전자 다이(202)를 동작시키는데 필요한 전기적 연결을 포함하는 활성 표면(204) 및 활성 표면(204)과 평행한 비활성 표면(206)을 포함한다.
마이크로전자 다이(202)는 패키지 코어(212)에 의해 적어도 한 측면(208)과 위치가 유지된다. 패키지 코어(212)는 적어도 실질적으로 활성 표면(204)에 평면인 하나의 표면 및 비활성 표면(206)에 실질적으로 평면인 하나의 표면을 포함한다. 일 실시예에서, 패키지 코어(212)는 다층 유기 기판을 나타낸다. 마이크로전자 패키지 코어(212)는 마이크로전자 다이(202)가 배치되는 개구를 가질 수 있다. 일 실시예에서, 캡슐화 재료(210)는 개선된 조립(fit) 또는 접착을 위하여 패키지 코어(212)와 마이크로전자 다이(202) 사이에 배치된다.
제1 유전체 재료층(214)은 적어도 활성 표면(204) 및 캡슐화 재료(210)의 일부에 배치된다. 잘 알려진 프로세싱 방법을 사용하여 빌드 업 층(215)이 제1 유전체 재료층(214) 위에 후속하여 배치된다.
도전성 트레이스(216)는 제1 유전체 재료층(214) 및 빌드 업 층(215)에 배치되고, 활성 표면(204)과 전기적 접촉을 한다. 도전성 접촉자(218)는 도전성 트레이스(216)와 접속하고 집적 회로 패키지(200)가 전기적으로, 예를 들어 소켓 연결에 의해, 회로 보드에 접속하게 한다. 일 실시예에서, 도전성 접촉자(218)는 솔더 범프를 포함한다. 또 다른 실시예에서, 도전성 접촉자(218)는 랜드를 포함한다.
관통 비아 연결(220)은 측면(208)과 실질적으로 평행한 패키지 코어(212)를 통한 전기적으로 도전성인 연결을 나타낸다. 일 실시예에서, 관통 비아 연결(220)은 제조 프로세스의 일부로서 패키지 코어(212) 내에 형성된 일련의 스택된 마이크로비아를 나타낸다. 상호연결(222 및 224)은, 관통 비아 연결(220)을 마이크로전자 다이 활성 표면(204) 또는 도전성 접촉자(218)와 각각 전기적으로 접속시키기 위한 도전성 트레이스를 나타낸다.
도 3은 본 발명의 예시적인 일 실시예에 따른 범프리스 빌드 업 층 패키지를 사용하는 패키지 온 패키지의 단면도의 도식적인 도면이다. 도시된 바와 같이, 패키지 온 패키지 어셈블리(300)는 제2 패키지(304)와 접속된 집적 회로 패키지(100)를 포함한다. 두 개의 패키지를 포함하는 것으로 도시되었지만, 임의의 수의 패키지가 포함될 수 있다. 관통 비아 연결(118)과 접속된 전기적 접촉자(302)는 제2 패키지(304)를 패키지(100)와 전기적으로 접속시킨다. 에폭시와 같은 언더필 재료(underfill material)가 패키지(100)와 제2 패키지(304) 사이로 흘려질 수 있다. 열 분산기(heat spreader; 306)가 열 방출을 돕기 위하여 패키지(100)와 제2 패키지(304) 사이의 비활성 표면(106) 위에 포함될 수 있다. 일 실시예에서, 제2 패키지(304)의 집적 회로 장치는 메모리 장치를 포함한다. 일 실시예에서, 제2 패키지(304)의 집적 회로 장치는 칩셋 장치를 포함한다. 일 실시예에서, 제2 패키지(304)는 멀티-장치 칩 스케일 패키지를 나타낸다. 일 실시예에서, 제2 패키지(304)는 또 다른 범프리스 빌드 업 층 패키지를 나타낸다. 일 실시예에서, 제2 패키지(304)는 전통적인 플립 칩 패키지(flip chip package)를 나타낸다.
도 4는 본 발명의 예시적인 일 실시예에 따른 범프리스 빌드 업 층 패키지를 사용하는 또 다른 패키지 온 패키지의 단면도의 도식적인 도면이다. 도시된 바와 같이, 패키지 온 패키지 어셈블리(400)는 제2 패키지(404)와 접속된 집적 회로 패키지(200)를 포함한다. 두 개의 패키지를 포함하는 것으로 도시되었지만, 임의의 수의 패키지가 포함될 수 있다. 관통 비아 연결(220)과 접속된 전기적 접촉자(402)는 제2 패키지(404)를 패키지(200)와 전기적으로 접속시킨다. 에폭시와 같은 언더필 재료가 패키지(200)와 제2 패키지(404) 사이로 흘려질 수 있다. 열 분산기(406)가 열 방출을 돕기 위하여 패키지(200)와 제2 패키지(404) 사이의 비활성 표면(206) 위에 포함될 수 있다. 일 실시예에서, 제2 패키지(404)의 집적 회로 장치는 메모리 장치를 포함한다. 일 실시예에서, 제2 패키지(404)의 집적 회로 장치는 칩셋 장치를 포함한다. 일 실시예에서, 제2 패키지(404)는 멀티-장치 칩 스케일 패키지를 나타낸다. 일 실시예에서, 제2 패키지(404)는 또 다른 범프리스 빌드 업 층 패키지를 나타낸다. 일 실시예에서, 제2 패키지(404)는 전통적인 플립 칩 패키지를 나타낸다.
도 5는 본 발명의 예시적인 일 실시예에 따른 집적 회로 패키지를 구현하기에 적합한 예시적인 전자 장비의 블록도이다. 전자 장비(500)는 임의의 매우 다양한 전통적인 그리고 전통적이지 않은 전자 장비, 랩탑, 데스크탑, 셀 폰, 무선 통신 구독자 유닛, 무선 통신 전화통화 기반구조 요소, 개인 휴대 정보 단말기, 셋탑 박스, 또는 본 발명의 가르침으로부터 이득을 보는 임의의 전기 장비를 나타내기 위함이다. 도시되는 예시적인 실시예에 따라서, 전자 장비(500)는 도 5에 도시된 바와 같이 접속된 하나 이상의 프로세서(들)(502), 메모리 컨트롤러(504), 시스템 메모리(506), 입력/출력 컨트롤러(508), 네트워크 컨트롤러(510), 및 입력/출력 장치(들)(512)를 포함할 수 있다. 프로세서(들)(502), 또는 전자 장비(500)의 다른 집적 회로 구성요소는 본 발명의 실시예로 이전에 기술된 바와 같은 BBUL 패키지를 사용한 패키지 온 패키지를 포함할 수 있다.
프로세서(들)(502)는 하나 이상의 마이크로프로세서, PLD(programmable logic device), PLA(programmable logic array), ASIC(application specific integrated circuit), 마이크로컨트롤러 등을 포함하지만 이에 한정되지 않는 임의의 매우 다양한 제어 로직을 나타낼 수 있지만, 본 발명은 이러한 관점에 한정되는 것은 아니다. 일 실시예에서, 프로세서(들)(502)는 인텔® 호환가능 프로세서이다. 프로세서(들)(502)는, 예를 들어 애플리케이션 또는 운영 체제에 의하여 호출될 수 있는 복수의 기계 레벨 명령어를 포함하는 명령어 세트를 가질 수 있다.
메모리 컨트롤러(504)는 시스템 메모리(506)를 전자 장비(500)의 다른 구성요소와 인터페이싱하는 임의의 유형의 칩셋 또는 제어 로직을 나타낼 수 있다. 일 실시예에서, 프로세서(들)(502)와 메모리 컨트롤러(504) 사이의 연결은 지점간 시리얼 링크(point-to-point serial link)일 수 있다. 또 다른 실시예에서, 메모리 컨트롤러(504)는 노스 브리지(north bridge)로 지칭될 수 있다.
시스템 메모리(506)는, 프로세서(들)(502)에 의해 사용된 또는 사용될 수 있는 데이터 및 명령어를 저장하도록 사용되는 임의의 유형의 메모리 장치(들)를 나타낼 수 있다. 일반적으로, 시스템 메모리(506)는 DRAM(dynamic random access memory)를 포함할 것이지만, 본 발명은 이러한 관점에 한정되는 것은 아니다. 일 실시예에서, 시스템 메모리(506)는 RDRAM(Rambus DRAM)을 포함할 수 있다. 또 다른 실시예에서, 시스템 메모리(506)는 DDRSDRAM(double data rate synchronous DRAM)을 포함할 수 있다.
입력/출력(I/O) 컨트롤러(508)는 I/O 장치(들)(512)를 전자 장비(500)의 다른 구성요소와 인터페이싱시키는 임의의 유형의 칩셋 또는 제어 로직을 나타낼 수 있다. 일 실시예에서, I/O 컨트롤러(508)는 사우스 브릿지(south bridge)로 지칭될 수 있다. 또 다른 실시예에서, I/O 컨트롤러(508)는 2003년 4월 15일에 발표된 PCI(Peripheral Component Interconnect) ExpressTM Base Specification, Revision 1.0a, PCI Special Interest Group에 부합할 수 있다.
네트워크 컨트롤러(510)는 전자 장비(500)가 다른 전자 장비 또는 장치와 통신하게 하는 임의의 유형의 장치를 나타낼 수 있다. 일 실시예에서, 네트워크 컨트롤러(510)는 (ANSI/IEEE Std 802.11, 1999 에디션의 보충판인 1999년 9월 16일에 공인된) The Institute of Electrical and Electronics Engineers, Inc. (IEEE) 802.11b 표준에 부합할 수 있다. 또 다른 실시예에서, 네트워크 컨트롤러(510)는 이더넷 네트워크 인터페이스 카드일 수 있다.
입력/출력(I/O) 장치(들)(512)는 전자 장비(500)로 입력을 제공하거나 전자 장비(500)로부터 출력을 프로세싱하는 임의의 유형의 장치, 주변장치, 또는 구성요소를 나타낼 수 있다.
위의 기재에서, 예시의 목적을 위하여, 많은 상세한 설명이 본 발명의 전체적인 이해를 제공하기 위해 제시된다. 그러나, 본 발명이 이런 일부 상세한 설명없이 실시될 수 있다는 것이 당업자에게 자명할 것이다. 다른 예에서, 잘 알려진 구조 및 장치가 블록도 형태에 도시된다.
많은 방법이 그들의 가장 기본적인 형태로 기술되지만, 동작은 임의의 방법에 추가되거나 임의의 방법으로부터 삭제될 수 있고, 정보는 본 발명의 기본적인 범주로부터 벗어나지 않는 한 기술된 임의의 메시지에 추가되거나 기술된 임의의 메시지로부터 추출될 수 있다. 본 발명의 요지의 임의의 수의 변형이 본 발명의 사상과 범주 내에서 예상된다. 이러한 점에서, 특정하게 기술된 예시적인 예는 단지 본 발명을 예시하기 위함이며 이를 한정하기 위해 제공되는 것은 아니다. 그러므로, 본 발명의 범주는 위에 제공된 특정 예에 의해 결정되는 것이 아니라 오직 다음의 특허청구범위의 쉬운 언어(plain language)에 의해 결정된다.

Claims (24)

  1. 기기로서,
    활성 표면, 상기 활성 표면에 평행한 비활성 표면, 및 적어도 하나의 측면을 갖는 마이크로전자 다이(microelectronic die);
    상기 적어도 하나의 마이크로전자 다이 측면에 인접하고, 상기 마이크로전자 다이 활성 표면에 실질적으로 평면인 하부 표면 및 상기 마이크로전자 다이 비활성 표면에 실질적으로 평면인 상부 표면을 포함하는 캡슐화 재료(encapsulation material);
    상기 상부 표면으로부터 상기 하부 표면으로 연장되는 상기 캡슐화 재료 내의 관통 비아 연결(through via connection);
    상기 마이크로전자 다이 활성 표면 및 상기 캡슐화 재료 하부 표면의 적어도 일부 위에 배치된 제1 유전체 재료층;
    상기 제1 유전체 재료층 위에 배치된 복수의 빌드 업 층; 및
    상기 제1 유전체 재료층 및 상기 빌드 업 층 위에 배치되고 상기 마이크로전자 다이 활성 표면과 전기적으로 접촉하는 복수의 도전성 트레이스(conductive traces)
    를 포함하는 기기.
  2. 제1항에 있어서, 상기 캡슐화 재료 내의 상기 관통 비아 연결과 전기적으로 접촉하는 상기 상부 표면 위의 제2 마이크로전자 다이 패키지를 더 포함하는 기기.
  3. 제2항에 있어서, 상기 제2 마이크로전자 다이 패키지와 상기 마이크로전자 다이의 상기 비활성 표면 사이에 열 분산기(heat spreader)를 더 포함하는 기기.
  4. 제2항에 있어서, 상기 관통 비아 연결은 도금 관통 구멍(plated through hole)을 포함하는 기기.
  5. 제2항에 있어서, 상기 마이크로전자 다이 활성 표면과 전기적으로 접촉하는 상기 관통 비아 연결을 더 포함하는 기기.
  6. 제2항에 있어서, 상기 빌드 업 층 위에 형성된 범프와 전기적으로 접촉하는 상기 관통 비아 연결을 더 포함하는 기기.
  7. 전자 장비로서,
    네트워크 컨트롤러;
    시스템 메모리; 및
    프로세서
    를 포함하고,
    상기 프로세서는,
    활성 표면, 상기 활성 표면에 평행한 비활성 표면, 및 적어도 하나의 측면을 갖는 마이크로전자 다이(microelectronic die);
    상기 적어도 하나의 마이크로전자 다이 측면에 인접하고, 상기 마이크로전자 다이 활성 표면에 실질적으로 평면인 하부 표면 및 상기 마이크로전자 다이 비활성 표면에 실질적으로 평면인 상부 표면을 포함하는 캡슐화 재료(encapsulation material);
    상기 상부 표면으로부터 상기 하부 표면으로 연장되는 상기 캡슐화 재료 내의 관통 비아 연결(through via connection);
    상기 마이크로전자 다이 활성 표면 및 상기 캡슐화 재료 하부 표면의 적어도 일부 위에 배치된 제1 유전체 재료층;
    상기 제1 유전체 재료층 위에 배치된 복수의 빌드 업 층; 및
    상기 제1 유전체 재료층 및 상기 빌드 업 층 위에 배치되고 상기 마이크로전자 다이 활성 표면과 전기적으로 접촉하는 복수의 도전성 트레이스(conductive traces)를 포함하는 전자 장비.
  8. 제7항에 있어서, 상기 캡슐화 재료의 상기 관통 비아 연결과 전기적으로 접촉하는 상기 상부 표면 위의 제2 마이크로전자 다이 패키지를 더 포함하는, 전자 장비.
  9. 제8항에 있어서, 상기 제2 마이크로전자 다이 패키지는 상기 시스템 메모리를 포함하는, 전자 장비.
  10. 제8항에 있어서, 상기 제2 마이크로전자 다이 패키지는 칩셋 장치를 포함하는, 전자 장비.
  11. 제8항에 있어서, 상기 제2 마이크로전자 다이 패키지는 범프리스 빌드 업 층 패키지(bumpless build-up layer package)를 포함하는, 전자 장비.
  12. 제8항에 있어서, 상기 제2 마이크로전자 다이 패키지는 칩 스케일 패키지를 포함하는, 전자 장비.
  13. 기기로서,
    활성 표면, 상기 활성 표면에 평행한 비활성 표면, 및 적어도 하나의 측면을 갖는 마이크로전자 다이(microelectronic die);
    상기 적어도 하나의 마이크로전자 다이 측면에 인접하고, 상기 마이크로전자 다이 활성 표면에 실질적으로 평면인 하부 표면 및 상기 마이크로전자 다이 비활성 표면에 실질적으로 평면인 상부 표면을 포함하는 기판 코어(substrate core);
    상기 상부 표면으로부터 상기 하부 표면으로 연장되는 상기 기판 코어 내의 관통 비아 연결(through via connection);
    상기 마이크로전자 다이 활성 표면 및 상기 기판 코어 하부 표면의 적어도 일부 위에 배치된 제1 유전체 재료층;
    상기 제1 유전체 재료층 위에 배치된 복수의 빌드 업 층; 및
    상기 제1 유전체 재료층 및 상기 빌드 업 층 위에 배치되고 상기 마이크로전자 다이 활성 표면과 전기적으로 접촉하는 복수의 도전성 트레이스(conductive traces)
    를 포함하는 기기.
  14. 제13항에 있어서, 상기 기판 코어 내의 상기 관통 비아 연결과 전기적으로 접촉하는 상기 상부 표면 위의 제2 마이크로전자 다이 패키지를 더 포함하는 기기.
  15. 제14항에 있어서, 상기 제2 마이크로전자 다이 패키지와 상기 마이크로전자 다이의 상기 비활성 표면 사이에 열 분산기(heat spreader)를 더 포함하는 기기.
  16. 제14항에 있어서, 상기 관통 비아 연결은 스택된 마이크로비아를 포함하는 기기.
  17. 제14항에 있어서, 상기 마이크로전자 다이 활성 표면과 전기적으로 접촉하는 상기 관통 비아 연결을 더 포함하는 기기.
  18. 제14항에 있어서, 상기 빌드 업 층 위에 형성되는 범프와 전기적으로 접촉하는 상기 관통 비아 연결을 더 포함하는 기기.
  19. 전자 장비로서,
    네트워크 컨트롤러;
    시스템 메모리; 및
    프로세서
    를 포함하고,
    상기 프로세서는,
    활성 표면, 상기 활성 표면에 평행한 비활성 표면, 및 적어도 하나의 측면을 갖는 마이크로전자 다이(microelectronic die);
    상기 적어도 하나의 마이크로전자 다이 측면에 인접하고, 상기 마이크로전자 다이 활성 표면에 실질적으로 평면인 하부 표면 및 상기 마이크로전자 다이 비활성 표면에 실질적으로 평면인 상부 표면을 포함하는 기판 코어(substrate core);
    상기 상부 표면으로부터 상기 하부 표면으로 연장되는 상기 기판 코어 내의 관통 비아 연결(through via connection);
    상기 마이크로전자 다이 활성 표면 및 상기 기판 코어 하부 표면의 적어도 일부 위에 배치된 제1 유전체 재료층;
    상기 제1 유전체 재료층 위에 배치된 복수의 빌드 업 층; 및
    상기 제1 유전체 재료층 및 상기 빌드 업 층 위에 배치되고 상기 마이크로전자 다이 활성 표면과 전기적으로 접촉하는 복수의 도전성 트레이스(conductive traces)를 포함하는 전자 장비.
  20. 제19항에 있어서, 상기 기판 코어 내의 상기 관통 비아 연결과 전기적으로 접촉하는 상기 상부 표면 위의 제2 마이크로전자 다이 패키지를 더 포함하는 전자 장비.
  21. 제20항에 있어서, 상기 제2 마이크로전자 다이 패키지는 상기 시스템 메모리를 포함하는, 전자 장비.
  22. 제20항에 있어서, 상기 제2 마이크로전자 다이 패키지는 칩셋 장치를 포함하는, 전자 장비.
  23. 제20항에 있어서, 상기 제2 마이크로전자 다이 패키지는 범프리스 빌드 업 층 패키지(bumpless build-up layer package)를 포함하는, 전자 장비.
  24. 제20항에 있어서, 상기 제2 마이크로전자 다이 패키지는 칩 스케일 패키지를 포함하는, 전자 장비.
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