KR20100097670A

KR20100097670A - 전류 미러 디바이스 및 방법

Info

Publication number: KR20100097670A
Application number: KR1020107012257A
Authority: KR
Inventors: 에크람 호싸인 부이얀
Original assignee: 샌디스크 코포레이션
Priority date: 2007-12-12
Filing date: 2008-12-08
Publication date: 2010-09-03
Also published as: WO2009076304A1; CN101884020A; US8786359B2; EP2243062B1; US20090153234A1; TW200937848A; EP2243062A1; CN101884020B; JP2011507105A; TWI460990B

Abstract

실시예에서, 제1 트랜지스터 쌍과 제2 트랜지스터 쌍을 포함하는 전류 미러를 포함하는 회로가 개시된다. 제1 트랜지스터 쌍은 제1 트랜지스터와 제2 트랜지스터를 포함한다. 제2 트랜지스터 쌍은 캐스코드 트랜지스터들을 포함한다. 회로는 또한 제1 트랜지스터와 제2 트랜지스터 모두에 연결된 출력을 가지는 연산 증폭기를 포함한다.

Description

전류 미러 디바이스 및 방법{CURRENT MIRROR DEVICE AND METHOD}

본 발명은 일반적으로 전류 미러 디바이스들 및 전류 미러 디바이스들을 사용하는 방법들에 관한 것이다.

전자 디바이스 기술에 있어서의 진보는 결과적으로 디바이스들을 동작 중에 전력을 덜 소비하는 더욱 소형의 디바이스들이 되게 하였다. 전력 소비의 감소는 대개, 낮은 공급 전압들에서 동작하는 소형 디바이스들 및 디바이스 피쳐들로 인한 것이다. 그러나, 공급 전압이 감소됨에 따라, 디바이스의 동작은 공급 전압의 변동에 더욱 민감해진다. 게다가, 어떤 디바이스들은 서로 다른 공급 전압들에서 동작하는 회로들을 수용하기 위해 복수의 전압 도메인들을 포함한다. 그러나, 제1 전압 도메인의 회로에 의해 생성되는 제2 전압 도메인을 위한 공급 전압은, 상기 제1 전압 도메인의 공급전압의 변동에 민감할 것이다.

종래의 전류 미러 회로들은 특정 저전압 애플리케이션들에서는 수용이 불가능한 전압 공급 헤드룸(voltage supply headroom)을 필요로 한다. 또한, 통상적인의 전류 미러의 출력 전류는 공급 전압에 대한 의존성을 가진다. 또한, 빠른 전압 스윙을 가진 출력은 종래 전류 미러 회로의 트랜지스터들의 출력, 게이트, 그리고 소스 사이에 커플링을 유발할 수 있다. 따라서, 종래의 전류 미러 회로들은 저전압, 고주파수 부하를 구동하는데에 실용적이지 않을 수 있다.

구체적인 실시예에서, 제1 세트의 트랜지스터들과 제2 세트의 트랜지스터들을 포함하는 전류 미러를 포함하는 회로가 개시된다. 제1 세트의 트랜지스터들 중의 적어도 하나의 트랜지스터와 제2 세트의 트랜지스터들 중의 적어도 하나의 트랜지스터가 캐스코드 구성(cascode arrangement)으로 되어있다. 회로는 제1 세트의 트랜지스터들에 연결된 제1 연산 증폭기를 포함한다. 회로는 또한 제2 세트의 트랜지스터들에 연결된 제2 연산 증폭기를 포함한다.

또 다른 실시예에서, 회로는 제1 트랜지스터 쌍(transistor pair) 및 제2 트랜지스터 쌍을 포함하는 전류 미러를 포함한다. 제1 트랜지스터 쌍은 제1 트랜지스터와 제2 트랜지스터를 포함한다. 제2 트랜지스터 쌍은 캐스코드 트랜지스터들을 포함한다. 상기 회로는 또한 상기 제1 트랜지스터 및 상기 제2 트랜지스터 모두에 연결된 출력부를 가지는 제1 연산 증폭기를 포함한다.

또 다른 실시예에서, 회로는 제1 세트의 트랜지스터들과 제2 세트의 트랜지스터들을 포함하는 전류 미러를 포함한다. 제2 세트의 트랜지스터들 중 적어도 하나의 트랜지스터가 캐스코드 배열로 배치된다. 회로는 제1 세트의 트랜지스터들에 연결된 제1 연산 증폭기를 포함한다. 회로는 또한, 제2 세트의 트랜지스터들에 연결된 제2 연산 증폭기를 포함한다. 회로는 제2 세트의 트랜지스터들 중의 일 트랜지스터에 연결된 전류 소스를 포함한다. 제1 연산 증폭기는 제1 바이어스 전압의 제1 입력을 가지고, 제2 연산 증폭기는 제2 바이어스 전압의 제1 입력을 가진다. 제1 세트의 트랜지스터들은 공급 전압에 연결된다. 제1 바이어스 전압은 공급 전압과 다르다. 제2 세트의 트랜지스터들 중의 제1 트랜지스터가 제1 연산 증폭기에 대한 제2 입력으로 연결되어 제1 피드백 루프를 정의한다. 제1 세트의 트랜지스터들 중의 일 트랜지스터의 출력이 제2 연산 증폭기에 대한 제2 입력으로서 제공되어 제2 피드백 루프를 정의한다. 제2 세트의 트랜지스터들 중의 제1 트랜지스터는 출력 전류를 구동(drive)하는 출력부를 가진다.

또 다른 실시예에서, 회로 디바이스를 사용하는 방법이 계시된다. 상기 방법은 제1 세트의 트랜지스터들에 연결된 제1 연산 증폭기의 제1 입력에서 제1 바이어스 전압을 수신하는 단계를 포함한다. 상기 방법은, 제2 세트의 트랜지스터들에 연결된 제2 연산 증폭기의 제1 입력에서 제2 바이어스 전압을 수신하는 단계를 포함한다. 제1 세트의 트랜지스터들 및 제2 세트의 트랜지스터들은 전류 미러를 형성한다. 전류 미러는 공급 전압에 연결되고, 제1 바이어스 전압은 상기 공급 전압과 다르다. 제2 세트의 트랜지스터들 중의 제1 트랜지스터가 제1 연산 증폭기의 제2 입력에 연결되어 제1 피드백 루프를 정의한다. 제1 세트의 트랜지스터들 중의 일 트랜지스터의 출력이 제2 연산 증폭기에 대한 제2 입력으로서 제공되어 제2 피드백 루프를 정의한다. 제2 세트의 트랜지스터들 중의 제2 트랜지스터는 전류 미러의 출력 전류를 구동하는 출력부를 가진다.

전류 미러의 실시예들에 의해 제공되는 한가지 구체적인 이점은, 출력 전류가 전압 공급의 변동에 영향받지 않으므로, 확실한 동작(robust operation)을 한다는 것이다. 또다른 이점은, 전류 미러 회로의 공급 전압과 별개의 기준 전압 레벨에서 유지되는 출력 전압 레벨이 전압 도메인에 공급될 수 있다는 것이다. 또 다른 이점은 낮은 공급 전압에서의 동작에 의해 저전력 동작이 가능하다는 것이다. 개시된 전류 미러 회로 디바이스는, 빠른 전압 스윙에 대해 더욱 무감해진 상태로, 더 낮은 공급 전압, 더 나은 출력 임피던스를 가지고 고주파 발진기를 구동할 수 있다.

본 개시의 다른 양상들,이점들, 그리고 피쳐들은 도면의 간단한 설명, 발명의 상세한 설명, 및 청구항들을 포함하여 전체 출원서를 검토함으로써 명백해질 것이다.

도 1은 전류 미러 디바이스의 제1 실시예의 회로도이다.
도 2는 전류 미러 디바이스의 제2 실시예의 회로도이다.
도 3은 전류 디바이스를 사용하는 방법의 실시예의 흐름도이다.
도 4는 전류 미러 회로를 포함하는 시스템의 블럭도이다.

도 1을 참조하면, 회로 디바이스(100)가 도시된다. 회로 디바이스(100)는 제1 연산 증폭기(102)와 제2 연산 증폭기(110)를 포함한다. 회로 디바이스(100)는 또한, 제1 트랜지스터(122)와 제2 트랜지스터(132)를 포함하는 제1 쌍의 트랜지스터들과 같은 제1 세트의 트렌지스터들, 그리고 제3 트랜지스터(124)와 제4 트랜지스터(134)를 포함하는 제2 쌍의 트랜지스터들과 같은 제2 세트의 트랜지스터들을 포함한다. 제2 세트의 트랜지스터들 중 적어도 하나의 트랜지스터는 캐스코드 구성으로 되어 있다. 예를 들어, 트랜지스터(124) 또는 트랜지스터(134) 또는 이 두 트랜지스터 모두가 캐스코드 구성일 수 있다. 제1 연산 증폭기(102)가 제1 트랜지스터(122) 및 제2 트랜지스터(132)에 연결된다. 제1 연산 증폭기(102)는 제1 바이어스 전압(Vbias1)(104)의 제1 입력을 가지며, 제3 트랜지스터(124)에 연결된 노드(125)로부터 제공되는 피드백 신호에 대응하는 제2 입력(106)을 가진다.

제2 연산 증폭기(110)는 제1 트랜지스터(122)에 연결된 노드(123)에 대응하는 제1 입력(114)과, 제2 바이어스 전압(Vbias2)에 대응하는 제2 입력(112)을 가진다. 구체적인 실시예에서, 입력(112)에 제공되는 제2 바이어스 전압은 실질적으로 고정이며 전류 경로들(120, 130)을 통해 전류 미러에 제공되는 공급 전압(118)의 변동에 대해 독립적이다. 구체적인 실시예에서, 제2 바이스어스 전압은, 단일 트랜지스터의 드레인-소스 포화 전압보다 낮은 공급전압(118)과 같은 유효 전압 범위로 설정될 수 있다.

제1 전류 경로(120) 내의 트랜지스터들(122, 124)은 노드(125)와 그라운드(128)에 연결되는 전류 소스(126)로부터 입력을 수신하도록 연결된다. 제2 전류 경로(130)의 트랜지스터들(132, 134)은 출력 노드(135)에 출력 전압 및 출력 전류(136)를 제공하도록 연결된다. 출력 전류(136)는 제4 트랜지스터(134)의 출력에 의해 제공된다. 전류 미러의 출력 전압은 제2 바이어스 전압에 의해 제한된다.

구체적인 실시예에서, 제1 쌍의 트랜지스터들(122, 132)이 공급 전압(118)에 연결되고, 이 공급 전압(118)은 제1 바이어스 전압(104) 및 제2 바이어스 전압(112)과는 다르다. 따라서, 공급 전압(118)의 변동은 바이어스 전압들(104, 112)의 사용에 의해 회로(110)의 다른 부분들로부터 분리된다.

동작 중에, 제3 트랜지스터(124)의 출력이 노드(125)를 통해 제1 연산 증폭기(102)에 대한 입력으로서 제공되어 제1 피드백 루프가 정의된다. 또한, 제1 트랜지스터(122)의 출력이 노드(123)을 통해 제2 연산 증폭기(110)에 대한 입력으로서 제공되어 제2 피드백 루프가 정의된다. 이 피드백 루프들은 연산 증폭기들(102, 110)이 공급 전압(118)에 대해 독립적인 일정한 바이어스(constant bias)를 유지할 수 있게 해준다.

구체적인 실시예에서, 전류 미러를 정의하는 제1 및 제2 세트의 트랜지스터들의 트랜지스터들(122, 124, 132, 134) 각각은 도시된 바와 같이 전계 효과 트랜지스터들이다. 적절한 전계 효과 타입의 트랜지스터의 예는 금속 산화 전계 효과 트랜지스터(MOSFET)이다.

도 2에 도시된 또 다른 실시예에서, 전류 미러 내의 4개의 트랜지스터들 각각은 바이폴라 트랜지스터 타입의 디바이스들이다. 예를 들어, 제1 트랜지스터(222), 제2 트랜지스터(224), 제3 트랜지스터(232), 그리고 제4 트랜지스터(234)는 각각 도시된 것과 같은 바이폴라 타입의 디바이스들이다. 도 2에 도시된 회로 디바이스(200)의 나머지 부분들은 도 1을 참조로 도시된 요소들과 실질적으로 유사하다.

도 3을 참조하면, 도 1 및 도 2에 예시된 회로 디바이스들과 같은 회로 디바이스를 사용하는 방법이 도시된다. 회로 디바이스를 사용하는 방법은 제1 세트의 트랜지스터들에 연결된 제1 연산 증폭기의 제1 입력에서 제1 바이어스 전압을 수신하는 단계(302)를 포함한다. 제1 연산 증폭기의 예는, 도 1의 제1 연산 증폭기 또는 도 2의 제1 연산 증폭기(202)이다. 제1 바이어스 전압의 예는 도 1의 입력(104) 또는 도 2의 입력(204)에 제공되는 제1 바이어스 전압(Vbias1)이다. 본 방법은 제2 세트의 트랜지스터들에 연결된 제2 연산 증폭기의 제1 입력에서 제2 바이어스 전압을 수신하는 단계(304)를 포함한다. 제2 연산 증폭기에 제공되는 제2 바이어스 전압의 예는 도 1의 제2 연산 증폭기에 제공되는 제2 바이어스 전압(Vbias2)(112) 또는 도 2의 제2 연산 증폭기에 제공되는 제2 바이어스 전압(212)이다.

본 방법은 전류 소스로부터 제2 세트의 트랜지스터들 중의 적어도 하나의 트랜지스터로 전류를 제공하는 단계를 더 포함한다. 적절한 전류 소스의 예는 도 1에 도시된 전류 소스(126) 또는 도 2에 도시된 전류 소스(226)이다. 제2 세트의 트랜지스터들은 도 1의 트랜지스터들(124, 134), 또는 도 2의 트랜지스터들(224, 234)과 같은 제2 트랜지스터 쌍을 포함할 수 있다.

본 방법은 단계(308)에 도시된 바와 같이, 제1 연산 증폭기의 제2 입력에서 수신된 제1 피드백 신호에 기초하여 제1 연산 증폭기의 제1 출력을 조정하는 단계를 더 포함한다. 제2 세트의 트랜지스터들 중의 제1 트랜지스터가, 제1 연산 증폭기에 대한 제2 입력에 연결되어 제1 피드백 루프를 정의한다. 예를 들어, 도1 에 도시된 것과 같은 노드(125)에 연결된 제1 피드백 루프에 의해 제공되는 제2 입력(106)에서 수신된 피드백 신호에 근거하여, 제1 연산 증폭기(102)의 제1 출력이 조정될 수 있다.

본 방법은 제2 연산 증폭기의 제2 입력에서 수신된 제2 피드백 신호에 근거하여 제2 연산 증폭기의 제2 출력을 조정하는 단계를 더 포함한다. 제1 세트의 트랜지스터들 중 하나의 출력이 제2 연산 증폭기에 대한 제2 입력으로서 제공되어 제2 피드백 루프를 정의한다. 예를 들어, 도 1에 도시된 것과 같은 노드(123)을 통해 연결된 트랜지스터(122)에 응답하여 제공되는 제2 피드백 루프를 통해 수신된 입력(114)에 응답하여, 제2 연산 증폭기(110)의 제2 출력(116)이 조정될 수 있다.

본 방법은 단계(312)에 도시된 바와 같이, 제1 연산 증폭기로부터 제1 세트의 트랜지스터들로 제1 출력을 제공하는 단계와, 전류 소스로부터의 전류를 미러하는 전류 미러의 제2 세트의 트랜지스터들로 제2 연산 증폭기의 제2 출력을 제공하는 단계를 더 포함한다. 예를 들어, 도 1에 도시된 바와 같이, 제1 연산 증폭기(102)로부터의 제1 출력(108)이 트랜지스터들(122, 132, 124, 134)을 포함하는 전류 미러에 제공되어, 제1 전류 경로(120)를 통해 제공되는 전류가 미러되고, 실질적으로 동일한 전류가 제2 전류 경로(130)의 트랜지스터의 출력을 통해 제공되며, 상기 제2 경로(130)의 트랜지스터의 출력은 입력 전류(126)와 실질적으로 정합(match)되는 출력 전류(136)를 구동(drive)한다. 본 방법은 단계(314)에 도시된 것과 같이, 전류 미러의 출력 전류를 고속 아날로그 회로에 제공하는 단계를 더 포함한다. 출력 전류(136), 또는 출력 전류(236)는, 발진기 또는 다른 유사한 타입의 아날로그 회로와 같은 고속 아날로그 회로에 제공될 수 있다. 또한, 출력 전류(136)와 관련된 출력 전압이, 다른 전압 도메인에 저공될 수 있으며, 여기서 상기 다른 전압 도메인은, 제2 연산 증폭기(110)에 제공되는 제2 바이어스 전압(112)에 의해 제약되는 전압 공급을 가진다. 이러한 식으로, 별개의 분리된 전압 공급들이 집적 회로 디바이스 내에서 서로 다른 전압 도메인들에 제공될 수 있다.

구체적인 실시예에서, 제2 바이어스 전압은, 기준 전압 회로에 의해 제공되는 고정된, 그리고 실질적으로 안정적인 전압이다. 구체적인 실시예에서, 도 1의 공급 전압(118) 또는 도 2의 공급 전압(218)과 같은 공급 전압은 제1 세트의 트랜지스터들 중 하나의 트랜지스터의 드레인-소스 전압(Vds)(예를 들어, 도 1의 트랜지스터들(122 또는 132)의 드레인-소스 전압)의 4배와 같다. 구체적인 실시예에서, 공급 전압은 1 볼트 미만이고, 드레인-소스 전압이 대략 0.2 볼트인 경우에 대략 0.8 볼트일 수 있다.

도 4를 참조하면, 도 1 및 도 2에 도시된 회로 디바이스들과 같은 캐스코드 전류 미러 회로를 포함하는 시스템(400)의 특정한 실시예가 도시된다. 시스템(400)은 두개 이상의 연산 증폭기들(402)을 포함하는 캐스코드 전류 미러 회로에 제공되는 공급 전압 소스(410)을 포함한다. 특정 실시예에서, 연산 증폭기들(402)를 구비한 전류 미러는 도 1 또는 도 2에 도시된 것과 같은 회로이다. 캐스코드 전류 미러 디바이스(402)는 전류 소스(412)에 응답하고, 입력(414)에서 전류를 수신한다. 또한, 캐스코드 전류 미러 디바이스(402)는 기준 전압 회로로부터 기준 전압(404)을 수신한다. 특정 실시예에서, 기준 전압 회로(406)는 실질적으로 안정적이고 고정된 전압을 제공하기 위한 밴드 갭 타입의 기준 전압 회로일 수 있다. 특정 실시예에서, 기준 전압 회로(406)는 캐스코드 전류 미러 디바이스(402)의 두개의 연산 증폭기들에 대한 입력들로서 제1 바이어스 전압 및 제2 바이어스 전압을 제공한다. 캐스코드 전류 미러 디바이스(402)는 예시된 고속 아날로그 회로 디바이스(418)에 출력 전류(416) 및 출력 전압을 제공한다. 특정 실시예에서, 고속 아날로그 회로 디바이스(418)는 발진기 또는 그와 유사한 고주파 회로이다.

개시된 회로 및 시스템들에서, 개선된 전류 미러는 더욱 높은 유효 출력 임피던스와 더욱 낮은 공급 전압을 보여주며, 빠른 출력 전압 스윙에 대해서는 개선된 무감성(increased insensitive)을 보여준다. 두개의 연산 증폭기 루프들이, 결과적인 출력 임피던스를 개선시키고 공급 전압 요구를 감소시키기 위해 전류 미러 디바이스의 캐스코드 구성의 상부 및 하부 트랜지스터 쌍들을 조정하는 데 사용된다. 또한, 비록 제1 및 제2 전류 경로가 도 1 및 도 2에 도시되었으나, 상기 전류 미러의 복수의 전류 출력들을 제공하기 위해 추가적인 병렬 회로 경로들이 더해질 수 있음이 이해되어야 한다. 이 경우에, 전류 미러의 경로들 각각에 대해 요구되는 최소 전압은 단지 단일 트랜지스터의 드레인-소스 포화 전압의 4 배(대략 0.8 볼트)이다.

또한, 개시된 회로 디바이스는, 발진기 및 유사한 애플리케이션들과 같은 고속 아날로그 회로들을 빠르게 조정할 수 있는 전류 미러를 제공해 주는 이점을 가질 수 있다. 개시된 회로 디바이스에서, 전류 미러의 전류비는 실질적으로 공급 전압에 대해 독립적이다. 그러므로, 개시된 회로는 상기 전류 미러 회로의 공급 전압 대 출력 전류에 대해 감소된 민감도를 가진다. 따라서, 개시된 복수의 연산 증폭기들을 구비한 전류 미러 회로는, 저전압에서의 고속 아날로그 회로 디바이스를 개선시킨다.

본 명세서에 기술된 실시예들은 다양한 실시예들의 구조에 대한 개괄적인 이해를 제공하려 의도된 것이다. 본 실시예들은 본 명세서에 기술된 구조들 또는 방법들을 사용하는 장치 및 시스템의 모든 요소들과 피쳐들에 대해 완전하게 기술하도록 의도된 것은 아니다. 본 개시를 참조함으로써 많은 다른 실시예들이 당업자들에게 자명할 것이다. 본 개시로부터 다른 실시예들이 사용되고 유도되어, 본 개시의 범주로부터 벗어남이 없이 구조적 또는 논리적 대체 및 변경이 이루어질 수 있다. 또한, 도면들은 단지 표상적인 것이며, 일정비율로 축소되어 그려진 것이 아닐 수 있다. 도면들에서 특정 부분들은 과장되어 그려지는 한편 다른 부분들은 축소되어 그려졌을 수 있다. 본 명세서에서 구체적인 실시예들이 도시되고 설명되었으나, 동일한 또는 유사한 목적을 달성하기 위하여, 임의의 후속적인 구성이 도시된 구체적 실시예들을 대체할 수 있다. 본 개시는 다양한 실시예들의 임의의 그리고 모든 후속적인 적응 및 변경을 포괄하려 의도되었다. 상기 실시예들의 조합, 그리고 본 명세서에 구체적으로 설명되지 않은 다른 실시예들은, 본 개시를 참조하여 당업자들에게는 자명할 것이다. 따라서, 본 개시 및 도면은 제한적인 것이라기 보다는 예시적인 것으로서 여겨져야 한다.

본 개시의 요약은, 청구항들의 범주 또는 의미를 해석 또는 제약하기 위해 사용되지 않을 것이라 이해되어야 한다. 또한, 상술한 상세한 설명에서, 본 개시를 간략화하기 위하여, 다양한 피쳐들이 함께 그룹화되거나 단일의 실시예로 기술될 수 있다. 본 발명의 실시예들이, 각각의 청구항에 명시적으로 기술된 것보다 더 많은 피쳐들을 요구하는 것으로 해석되어서는 안된다. 오히려, 하기의 청구항들에서 보여주듯이, 본 발명의 내용이 개시된 임의의 실시예의 모든 피쳐들 보다 적은 피쳐들과 관련될 수 있다. 따라서, 하기의 청구항들은, 각각의 청구항이 다른 청구항들에 대해 독립적으로 별도의 청구 내용을 정의하면서, 상세한 설명에 통합된다.

상기 개시된 내용은 제한적인 것이 아닌 예시인 것으로 고려되어야 하며, 첨부의 청구항들은 본 발명의 정신 및 범주 내에 들어오는 모든 수정, 개선, 다른 실시예들을 포함하는 것으로 의도된 것이다. 따라서, 본 발명의 범주는, 법이 허용하는 최대 범위에서, 하기의 청구항들 및 그 등가들의 최광의의 허용가능한 해석에 의해 결정될 것이며, 전술한 상세한 설명에 의해 제약 또는 제한되어서는 안된다.

Claims

제1 세트의 트랜지스터들 및 제2 세트의 트랜지스터들을 포함하는 전류 미러(current mirror)와, 상기 제1 세트의 트랜지스터들 중의 적어도 하나의 트랜지스터 및 상기 제2 세트의 트랜지스터들 중의 적어도 하나의 트랜지스터는 캐스코드 구성(cascode arrangement)으로 되어있고;
상기 제1 세트의 트랜지스터들에 연결된 제1 연산 증폭기(operational amplifier)와; 그리고
상기 제2 세트의 트랜지스터들에 연결된 제2 연산 증폭기를 포함하여 구성되는 것을 특징으로 하는 회로.
제1 항에 있어서,
상기 제1 세트의 트랜지스터들은 제1 트랜지스터 쌍(transistor pair) 이고 상기 제2 세트의 트랜지스터들은 제2 트랜지스터 쌍이며, 상기 제2 트랜지스터 쌍의 트랜지스터들 중 하나에 연결된 전류 소스를 더 포함하는 것을 특징으로 하는 회로.
제2 항에 있어서,
상기 제2 트랜지스터 쌍의 트랜지스터들 중의 제2 트랜지스터는 출력 전류를 구동(drive)하는 출력부을 가지는 것을 특징으로 하는 회로.
제3 항에 있어서,
상기 제1 연산 증폭기는 제1 바이어스 전압 입력을 가지며, 상기 제2 연산 증폭기는 제2 바이어스 전압 입력을 가지는 것을 특징으로 하는 회로.
제4 항에 있어서,
상기 전류 미러의 출력 전압은 상기 제2 바이어스 전압에 의해 제한되는 것을 특징으로 하는 회로.
제2 항에 있어서,
상기 제2 트랜지스터 쌍의 트랜지스터들 중 하나의 출력이 상기 제1 연산 증폭기에 대한 입력으로서 제공되어 제1 피드백 루프를 정의하는 것을 특징으로 하는 회로.
제6 항에 있어서,
상기 제1 트랜지스터 쌍의 트랜지스터들 중 하나의 출력이 상기 제2 연산 증폭기에 대한 입력으로서 제공되어 제2 피드백 루프를 정의하는 것을 특징으로 하는 회로.
제2 항에 있어서,
상기 제1 트랜지스터 쌍은 제1 트랜지스터 및 제2 트랜지스터를 포함하며, 상기 제2 트랜지스터 쌍은 제3 트랜지스터 및 제4 트랜지스터를 포함하는 것을 특징으로 하는 회로.
제8 항에 있어서,
상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 그리고 상기 제4 트랜지스터는 각각 전계 효과 트랜지스터 디바이스들(field effect type transistor devices)인 것을 특징으로 하는 회로.
제8 항에 있어서,
상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 그리고 상기 제4 트랜지스터는 각각 바이폴라 트랜지스터 디바이스들(bipolar transistor type devices)인 것을 특징으로 하는 회로.
제1 트랜지스터 쌍 및 제2 트랜지스터 쌍을 포함하는 전류 미러와, 상기 제1 트랜지스터 쌍은 제1 트랜지스터와 제2 트랜지스터를 포함하며, 상기 제2 트랜지스터 쌍은 캐스코드 트랜지스터들을 포함하고; 그리고
상기 제1 트랜지스터 및 상기 제2 트랜지스터 모두에 연결된 출력을 가지는 제1 연산 증폭기를 포함하여 구성된 것을 특징으로 하는 회로.
제11 항에 있어서,
상기 제2 트랜지스터 쌍의 각각의 트랜지스터에 연결된 제2 연산 증폭기를 더 포함하는 것을 특징으로 하는 회로.
제11 항에 있어서,
상기 제2 트랜지스터 쌍의 트랜지스터들 중 하나에 연결된 전류 소스를 더 포함하며, 상기 전류 소스에 대한 입력은 상기 제1 연산 증폭기의 입력에 연결되는 것을 특징으로 하는 회로.
제1 세트의 트랜지스터들 및 제2 세트의 트랜지스터들을 포함하는 전류 미러와, 상기 제2 세트의 트랜지스터들의 적어도 하나의 트랜지스터는 캐스코드 구성으로 배치되며;
상기 제1 세트의 트랜지스터들에 연결된 제1 연산 증폭기와;
상기 제2 세트의 트랜지스터들에 연결된 제2 연산 증폭기와;
상기 제2 세트의 트랜지스터들의 트랜지스터들 중 하나에 연결된 전류 소스를 포함하며;
여기서 상기 제1 연산 증폭기는 제1 바이어스 전압의 제1 입력을 가지고 상기 제2 연산 증폭기는 제2 바이어스 전압의 제1 입력을 가지며;
상기 제1 세트의 트랜지스터들은 공급 전압에 연결되고, 상기 제1 바이어스 전압은 상기 공급 전압과 다르며;
상기 제2 세트의 트랜지스터들 중의 제1 트랜지스터는 상기 제1 연산 증폭기에 대한 제2 입력에 연결되어 제1 피드백 루프를 정의하고;
상기 제1 세트의 트랜지스터들 중 한 트랜지스터의 출력이 상기 제2 연산 증폭기에 대한 제2 입력으로서 제공되어 제2 피드백 루프를 정의하며; 그리고
상기 제2 세트의 트랜지스터들의 제2 트랜지스터는 출력 전류를 구동하는 출력을 가지는 것을 특징으로 하는 회로.
제14 항에 있어서,
상기 제1 세트의 트랜지스터들은 제1 트랜지스터 및 제2 트랜지스터를 포함하며, 여기서 상기 제2 세트의 트랜지스터들은 제3 트랜지스터 및 제4 트랜지스터를 포함하고, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 그리고 상기 제4 트랜지스터는 각각 전계 효과 타입의 트랜지스터 디바이스들인 것을 특징으로 하는 회로.
제14 항에 있어서,
상기 출력 회로는 공급 전압의 변경에 실질적으로 반응하지 않는 것을 특징으로 하는 회로.
회로 디바이스를 사용하는 방법에 있어서,
제1 세트의 트랜지스터들에 연결된 제1 연산 증폭기의 제1 입력부에서 제1 바이어스 전압을 수신하는 단계와;
제2 세트의 트랜지스터들에 연결된 제2 연산 증폭기의 제1 입력부에서 제2 바이어스 전압을 수신하는 단계를 포함하고, 상기 제1 세트의 트랜지스터들 및 상기 제2 세트의 트랜지스터들은 전류 미러를 형성하고, 상기 전류 미러는 공급 전압에 연결되며;
여기서 상기 제1 바이어스 전압은 상기 공급 전압과는 다르며;
상기 제2 세트의 트랜지스터들에서의 제1 트랜지스터는 상기 제1 연산 증폭기의 제2 입력부에 연결되어 제1 피드백 루프를 정의하고;
여기서 상기 제1 세트의 트랜지스터들 중의 일 트랜지스터의 출력이 상기 제2 연산 증폭기에 대한 제2 입력으로서 제공되어 제2 피드백 루프를 정의하며; 그리고
상기 제2 세트의 트랜지스터들 중의 제2 트랜지스터는 상기 전류 미러의 출력 전류를 구동하는 출력부를 가지는 것을 특징으로 하는 방법.
제17 항에 있어서,
상기 출력 전류는 상기 공급 전압의 변화에 실질적으로 독립적인 것을 특징으로 하는 방법.
제17 항에 있어서,
전류 소스로부터 상기 제2 세트의 트랜지스터들 중 적어도 하나의 트랜지스터로 전류를 제공하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제17 항에 있어서,
상기 제2 바이어스 전압은 고정(fix)된 것을 특징으로 하는 방법.
제17 항에 있어서,
상기 공급 전압은 상기 제1 세트의 트랜지스터들 중의 일 트랜지스터의 드레인-소스 전압의 4배와 거의 동일한 것을 특징으로 하는 방법.
제21 항에 있어서,
상기 공급 전압은 1 볼트보다 낮은 것을 특징으로 하는 방법.
제17 항에 있어서,
상기 전류 미러의 출력 전류를 고속 아날로그 회로에 제공하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제23 항에 있어서,
상기 고속 아날로그 회로는 발진기(oscillator)인 것을 특징으로 하는 방법.
제17 항에 있어서,
상기 출력의 출력 전압이 다른 전압 도메인에 제공되는 것을 특징으로 하는 방법.