KR20100096283A - 메모리 셀 및 메모리 셀의 자기 터널 정션(ｍｔｊ)을 형성하는 방법 - Google Patents

메모리 셀 및 메모리 셀의 자기 터널 정션(ｍｔｊ)을 형성하는 방법 Download PDF

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Abstract

메모리 셀을 포함하는 메모리 및 상기 메모리 셀을 생성하기 위한 방법이 제시된다. 상기 메모리는 제 1 플레인(plane)에 있는 기판(substrate)을 포함한다. 제 2 플레인으로 연장되는 제 1 금속 접속부가 제공된다. 상기 제 2 플레인은 상기 제 1 플레인과 실질적으로 수직하다. 상기 금속 접속부와 연결되는 제 1 층(layer)을 가지는 자기 터널 정션(MTJ)이 제공되며, 상기 MTJ의 상기 제 1 층은 상기 제 2 플레인을 따라 배향(oriented)된다.

Description

메모리 셀 및 메모리 셀의 자기 터널 정션(ＭＴＪ)을 형성하는 방법{MEMORY CELL AND METHOD OF FORMING A MAGNETIC TUNNEL JUNCTION (MTJ) OF A MEMORY CELL}
본 발명은 일반적으로 메모리 셀에 관한 것이며, 더욱 상세하게는 메모리 셀의 자기 터널 정션 스택(magnetic tunnel junction stack)에 관한 것이다.
랜덤 액세스 메모리(RAM)는 현대의 디지털 아키텍처들의 유비쿼터스(ubiquitous) 컴포넌트이다. RAM은 스탠드 어론(stand alone) 디바이스일 수 있거나 또는 마이크로프로세서들, 마이크로컨트롤러들, 애플리케이션 특정 집적 회로(ASIC)들, 시스템-온-칩(SoC) 및 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 이해될 수 있는 다른 유사한 디바이스들과 같은 상기 RAM을 사용하는 디바이스들 내에 통합되거나 또는 내장(embed)될 수 있다. RAM은 휘발성(volatile)일 수 있거나 또는 비-휘발성일 수 있다. 휘발성 RAM은 전력이 제거될 때마다 자신의 저장된 정보를 잃게 된다. 비-휘발성 RAM은 전력이 메모리로부터 제거될 때에도 자신의 메모리 컨텐츠를 보존할 수 있다.
전하들 또는 전류 플로우(flow)들로서 데이터를 저장하는 기존의 RAM 기술들과 대조적으로, 자기저항성(magnetoresistive) 랜덤 액세스 메모리(MRAM)는 CMOS(complementary metal-oxide semiconductor)와 함께 통합된 자기 엘리먼트들을 사용한다. 일반적으로, MRAM 기술의 속성들은 비휘발성 및 제한없는 판독 및 기록 내구성(endurance)을 포함한다. MRAM은 고속, 더 낮은 동작 전압 및 고밀도 솔리드(solid) 상태 메모리를 위한 가능성을 제공한다. MRAM 애플리케이션들은 자동차, 모바일 폰, 스마트 카드, 방사 경화(radiation hardened) 군용 애플리케이션들, 데이터베이스 스토리지, 무선 주파수 식별 디바이스(RFID) 및 필드-프로그래밍 가능한 게이트 어레이(FPGA)의 MRAM 엘리먼트들을 위한 메모리 셀들을 포함할 수 있다. 이러한 가능성 있는 MRAM 애플리케이션들은 스탠드 어론 또는 내장된 메모리 애플리케이션들 모두를 포함할 수 있다. 일반적으로, 비트 아키텍처는 MRAM 비트를 정의하기 위해 자기 터널 정션(MTJ: magnetic tunnel junction) 엘리먼트 또는 스택과 관련하여 아이솔레이션(isolation) 디바이스로서 동작하는 최소 크기의 액티브 트랜지스터에 기반한다.
위에서 설명된 바와 같이, MRAM은 고속, 고밀도(즉, 작은 비트셀 크기), 저전력 소비 및 시간 경과에 따른 비-감손(no degradation)과 같은 범용 메모리를 위한 후보가 되는 여러가지 바람직한 특성들을 가지고 있다. 그러나, MRAM은 스케일가능성(scalability) 문제들을 가지고 있다. 구체적으로, 비트 셀들이 더 작아짐에 따라 메모리 상태를 스위칭하기 위해 사용되는 자기장들은 증가하게 된다. 그에 따라, 전류 밀도 및 전력 소비는 더 높은 자기장들을 제공하기 위해 증가하며, 그에 의해 MRAM의 스케일가능성을 제한하게 된다.
스핀 전달 토크(STT: Spin Transfer Torque) 기록 기술은 데이터가 터널링 자기-저항(TMR: tunneling magneto-resistance) 엘리먼트를 통해 플로팅(floating)하는 전자들의 스핀 방향을 할당함으로써 기록될 수 있는 기술이다. 일반적으로, 데이터 기록은 동일한 스핀 방향을 가지는 전자들을 포함하는 스핀-분극화된(spin-polarized) 전류를 사용함으로써 수행된다. 스핀 토크 전달 RAM은 일반적으로 저전력을 요구하는 장점을 가지며 기존의 MRAM보다 양호한 스케일가능성을 제공할 수 있다. 기존의 MRAM과 다르게, 스핀 전달 토크 자기저항성 랜덤 액세스 메모리(STT-MRAM)는 전자들이 박막(thin film)(스핀 필터)을 통과하면서 스핀-분극화되는 전자들을 사용한다. STT-MRAM은 또한 스핀 전달 토크 RAM(STT-RAM), 스핀 토크 전달 자성 스위칭 RAM(Spin-RAM) 및 스핀 모멘텀(momentum) 전달(SMT-RAM)로서 알려져 있다.
도 1을 참조하면, STT-MRAM 셀(101)의 다이어그램이 도시되어 있다. STT-MRAM 셀(101)은, 예를 들어, MTJ(105), 트랜지스터(110), 비트 라인(120), 워드 라인(130), 소스 라인(140), 센스 증폭기(150), 판독/기록 회로(160) 및 비트 라인 레퍼런스(reference)(170)를 포함한다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 메모리 셀(101)의 동작 및 구성이 기술적으로 알려져 있다는 것을 이해할 것이다. 추가적인 세부사항들은, 예를 들어, M. Hosomi, et al. , A Novel Nonvolatile Memory with Spin Transfer Torque Magnetoresistive Magnetization Switching: Spin-RAM, proceedings of IEDM conference(2005)에서 제공되며, 상기 문헌은 여기에 참조로서 통합된다.
도 2a, 2b 및 2c는 기존의 STT MRAM 셀의 단면도들이다. 기존의 STT MRAM 셀을 형성하는 프로세스는 여러가지 단점들을 가지고 있다. 처음에, 하부(bottom) 전극, 터널 정션들 및 상부(top) 전극을 패터닝(pattern)하기 위한 3개의 추가적인 작업들이 요구된다. 추가적으로, 기존의 STT MRAM 셀의 하부 전극 상의 에칭 스톱(etch stop)들을 제어하는 것이 어렵다. 그리하여 일반적으로 얇은 하부 전극은 라인 저항에 기여하며 상기 셀을 통한 전류 플로우를 제한할 수 있다. MTJ(130)는 (대략 50-100 nm의) 매우 얇은 박막들의 다수의 층(layer)들로 구성되기 때문에, 효율적인 에칭 프로세스를 얻기가 어렵다. 그리하여, 정확한 인터페이스에서 에칭을 종료하는 것이 필요하다. 그에 따라, 기존의 프로세스에서, 매우 반사적인(reflective) 얇은 금속 막들 상에 100 nm 미만으로 패터닝하기 위해 고해상도 리소그래픽(lithographic) 도구들이 요구된다.
또한, (예컨대 대략적으로 50 x 100 nm의 표면 영역을 가지는) MTJ를 형성하도록 막들을 패터닝한 후에, MRAM 셀들과 특정한 패시베이션(passivation) 물질들 간에는 일반적으로 불충분한 점착성(adhesion)이 존재한다. 예를 들어, MTJ를 패터닝한 후에, 상부에 다른 절연체(insulator)를 증착(deposit)하고 절연체 층을 패시베이션하는 것이 필요하다. 상기 표면이 적절하게 처리되지 않는다면, MTJ 및 전극 간의 인터페이스를 제어하기가 어려워지며, 그에 따라 이것은 MTJ 금속 박막 층들 및 유전체(절연체) 사이의 불충분한 점착을 야기한다. 그리하여, 패시베이션 층이 후속적인 프로세싱에서 손실될 때 상기 인터페이스는 약점(weak point)이 된다. 또한, 기존의 리소그래피 기술들을 이용하여, 상이한 막들은 상이한 화학적 에칭들 및 패턴들을 요구한다. 예를 들어, 하나의 층을 제거하기 위해 화학적 에칭들 및 패턴 조건들의 하나의 세트가 존재할 수 있는 반면에, 메모리 셀의 일부로서 형성되도록 MTJ의 상이한 층을 제거하기 위해 완전히 상이한 화학적 에칭 및 프로세스가 사용되도록 요구된다.
본 발명의 예시적인 실시예들은 메모리 셀 및 메모리 셀의 자기 터널 정션을 형성하기 위한 방법을 제시한다.
그에 따라, 본 발명의 일 실시예는 메모리를 포함할 수 있으며, 상기 메모리는 제 1 플레인(plane)에 있는 기판(substrate); 제 2 플레인으로 연장되는 제 1 금속 접속부 － 상기 제 2 플레인은 상기 제 1 플레인과 실질적으로 수직함 －; 및 상기 금속 접속부와 연결되는 제 1 층(layer)을 가지는 제 1 자기 터널 정션(MTJ)을 포함하며, 상기 MTJ의 상기 제 1 층은 상기 제 2 플레인을 따라 배향(oriented)된다.
다른 실시예는 메모리 셀에서 자기 터널 정션(MTJ)을 형성하는 방법을 포함하며, 상기 방법은 제 1 플레인에 기판을 제공하는 단계; 제 2 플레인으로 연장되는 금속 접속부를 형성하는 단계 － 상기 제 2 플레인은 상기 제 1 플레인과 실질적으로 수직함 －; 상기 금속 접속부의 적어도 제 1 부분을 노출시키기 위해 산화 층에서 트렌치(trench)를 에칭(etch)하는 단계 － 상기 금속 접속부의 상기 제 1 부분은 상기 제 2 플레인을 따라 배향됨 －; 및 상기 MTJ의 다수의 층들이 상기 제 2 플레인을 따라 배향되고 상기 MTJ의 제 1 층이 상기 금속 접속부의 상기 제 1 부분과 연결되도록, 상기 트렌치에서 상기 MTJ의 상기 다수의 층들을 증착(deposit)하는 단계를 포함한다.
첨부되는 도면들은 본 발명의 실시예들에 대한 설명을 돕기 위해 제시되며, 상기 실시예들을 제한하는 것이 아니라 상기 실시예들을 설명하기 위해 제공된다.
도 1은 기존의 스핀 전달 토크 자기저항성 랜덤 액세스 메모리(STT-MRAM) 셀의 블록 다이어그램이다.
도 2a, 2b 및 2c는 기존의 STT-MRAM 셀의 단면도들이다.
도 3a는 자기 터널 정션(MTJ) 및 비트 셀의 엘리먼트들에 대한 단면도 뷰(view)를 나타낸다.
도 3b는 금속 접속부와 연결된 MTJ의 보다 상세한 뷰를 나타낸다.
도 4는 도 3a의 엘리먼트들과의 관계를 보여주는 비트 셀의 도면이다.
도 5는 부분적으로 제조된(partially fabricated) 메모리 셀의 단면도 뷰이다.
도 6은 부분적으로 제조된 메모리 셀의 단면도 뷰이다.
도 7은 부분적으로 제조된 메모리 셀의 단면도 뷰이다.
도 8은 부분적으로 제조된 메모리 셀의 단면도 뷰이다.
도 9는 부분적으로 제조된 메모리 셀의 단면도 뷰이다.
도 10은 제조된 메모리 셀의 단면도 뷰이다.
도 11은 메모리 셀의 다른 실시예의 단면도 뷰이다.
본 발명의 예시적인 양상들은 다음의 설명 및 본 발명의 특정한 실시예들에 대한 관련된 도면들에서 제시된다. 대안적인 실시예들이 본 발명의 범위를 벗어남이 없이 고안될 수 있다. 추가적으로, 본 발명의 잘-알려진 엘리먼트들은 본 발명의 관련된 세부사항들을 모호하게 하지 않도록 하기 위해 상세하게 설명되지 않거나 생략될 것이다.
단어 "예시적인(exemplary)"은 "일례, 실례 또는 예해로서 제공된다"는 의미로서 여기에서 사용된다. "예시적인"으로서 여기에서 설명되는 임의의 실시예는 다른 실시예들에 비해 반드시 우선적이거나 유리한 것으로 해석되지 않는다. 마찬가지로, 용어 "본 발명의 실시예들"은 본 발명의 모든 실시예들이 논의된 특징, 장점 또는 동작 모드를 포함하도록 요구하지 않는다.
여기에서 사용되는 용어는 단지 특정한 실시예들을 설명하기 위한 목적으로 사용되는 것이며 본 발명의 실시예들을 한정하도록 의도되지 않는다. 여기에서 사용되는 바와 같이, 단수 형태들 "a", "an" 및 "the"는 문맥상 명백하게 다른 형태를 나타내지 않는다면 복수의 형태들 또한 포함하도록 의도된다. 또한, 용어들 "포함하다(comprise)", "포함하는(comprising)", "포함하다(include)" 및/또는 "포함하는(including)"은 여기에서 사용될 때 제시된 특징들, 정수들, 단계들, 동작들, 엘리먼트들 및/또는 컴포넌트들의 존재를 기술하는 것이며, 하나 이상의 다른 특징들, 정수들, 단계들, 동작들, 엘리먼트들, 컴포넌트들 및/또는 이들의 그룹들의 존재 또는 부가를 배제하는 것이 아님을 이해해야 할 것이다.
일반적으로, 예시적인 실시예들은 전체 공정(fabrication) 비용을 줄이고 디바이스 신뢰성을 향상시키기 위한 메모리 셀 아키텍처 및 자기저항성 랜덤 액세스 메모리(MRAM) 셀의 자기 터널 정션(MTJ) 부분을 형성하는 프로세스에 대하여 제시된다. 기존의 스핀 토크 전달(PTT) MRAM 셀들과 다르게, 기존의 프로세스에서 요구되는 3개의 마스크들 대신에 오직 하나 또는 대안적으로 2개의 포토 마스크들이 사용되도록 요구된다. 일례에서, 상기 셀 또는 디바이스의 금속 접속부(metal connection)와의 직접 접촉(direct contact)으로 MTJ의 수직 정션을 형성하기 위해 MTJ의 층들은 산화 층으로 에칭된 트렌치에서 증착된다. 2-차원(dimension)에서 극도의 정확성을 요구하는 리소그래피 제어들의 이용과 다르게, MTJ를 형성하는 층들의 차원들 중 하나는 MTJ의 층들을 증착하기 위한 트렌치를 생성하는데 필요한 에칭 깊이(depth)에 의해 제어될 수 있다. 추가적으로, MTJ를 형성하는 층들의 차원들(예를 들어, 셀 임계(critical) 차원들)은 MTJ를 형성하기 위해 증착되는 금속 층들의 무게에 의해 제어될 수 있다. 그에 따라, 아래에서 보다 상세하게 보여질 바와 같이, 에칭 프로세스는 캐비티(cavity) 또는 트렌치를 형성하기 위해 이용될 수 있으며, MTJ의 층들의 형성에서의 물리적 증착 특성들은 MTJ를 금속 접속부와 연결시키기 위해 이용될 수 있다.
이제 예시적인 메모리 셀 및 MTJ를 포함하는 상기 메모리 셀을 형성하는 프로세스가 도 3-11과 관련하여 설명된다. 예시적인 프로세스들은 명확성 및 이해를 제공하기 위한 목적으로 MTJ를 형성하는 기본적인 절차에서 설명된다.
도 3a를 참조하면, 메모리 셀(300)의 단면도 뷰(view)가 도시된다. 메모리 셀(300)은 제 1 플레인(plane)에 형성하는 기판(301) 및 제 2 플레인으로 연장되는 금속 접속부(320)(예를 들어, 구리, 텅스텐 등)를 포함한다. 제 2 플레인은 실질적으로 제 1 플레인에 수직하다. 메모리 셀(300)은 또한 자기 터널 정션(MTJ)(365)의 제 1 층이 제 2 플레인을 따라 배향되도록 금속 접속부(320)와 연결되는 제 1 층을 가지는 MTJ(365)를 포함한다. 도시된 접속으로부터 이해되는 바와 같이, MTJ(365)를 통한 전류 플로우는 380에 의해 표시되는 인터페이스를 통과한다. MTJ(365)에 관한 세부사항들은 도 3b와 관련하여 추가적으로 논의될 것이다.
도 3b를 참조하면, MTJ(365)의 수직 배치에 관한 보다 상세한 도면이 도시된다. MTJ(365)는 고정 또는 핀(pinned) 층(362), 터널 배리어(barrier) 층(363) 및 자유(free) 층(364)과 같은 다수의 층들을 포함한다. 이러한 층들은 막들로부터 또는 아래에서 보다 상세하게 논의될 다른 방법들로부터 형성될 수 있다. 또한, 이러한 층들 각각은 위에서 논의되는 바와 같이 각 층의 기능을 달성하기 위한 물질들의 하나 이상의 층들을 포함할 수 있다는 것을 이해해야 할 것이다. 예를 들어, 물질의 하나 이상의 층들은 핀 층(362)을 형성하기 위해 사용될 수 있으나, 그러한 결합은 편의를 위해 하나의 기능적 층으로서 여기에서 지칭될 수 있다.
도 3b의 상세한 배치로부터 보여지는 바와 같이, MTJ의 기능적 층들(362-364) 각각은 (기판과 관련하여) 수직 플레인에 있는 커넥터(320)의 측벽(sidewall)을 따라 배향된다. MTJ(365)의 층들(362-364)이 또한 수평으로 연장되더라도, MTJ(365)를 통한 전류 플로우는 전류 경로(380)에 의해 강조되는 바와 같이 실질적으로 전극(375) 및 커넥터(320) 사이에 있다. 층들(362-364), 특히 터널 배리어 층(363)의 수평 부분들의 추가적인 두께는 전류 경로(380)에 의해 강조되는 바와 같이 전류 플로우가 수직 인터페이스를 통해 진행하도록 도움을 준다. 추가적으로, MTJ 층들(362-364)의 경사(sloped) 부분(347)은 또한 증가된 층 두께를 유지하여, 증가된 층 두께는 이러한 부분들을 통한 누설(leakage)을 방지하며 380을 통해 전류 플로우를 집중시킨다. 경사진 측면(sloped profile)은 층들의 경사 부분(347)에서의 증가된 층 두께를 설정하는데 도움을 준다는 것을 이해해야 할 것이다.
도 3a를 다시 참조하면, MTJ(365)는 컨덕터(370) 및 전극(375)에 의해 비트 라인(미도시)으로 연결된다. 금속 접속부(320) 및 컨덕터(325)는 MTJ(365)를 트랜지스터(305)로 연결시킨다. 트랜지스터(305)는 컨덕터들(310 및 315)을 통해 워드 라인 접속부(308) 및 소스 라인 접속부로 연결된다. 메모리 셀(300)의 구성은 도 4의 도시적 다이어그램과 관련하여 도시된다.
도 4는 메모리 셀(300) 및 도 3a 및 3b와 관련하여 설명된 엘리먼트들과의 관계에 대한 도시적 다이어그램을 나타낸다. 이러한 관계에 대한 이해를 용이하게 하기 위해, 유사한 엘리먼트들에 대한 참조 번호들이 유지된다. 설명의 편의를 위해, 예컨대 MTJ(365), 트랜지스터(305) 등과 같은 여러 엘리먼트들의 물리적 배향은 상기 도시적 다이어그램에서 유지되지 않음을 유의하도록 한다. 비트 라인은 엘리먼트들(370 및 375)을 통해 MTJ(365)와 연결된다. MTJ(365)는 엘리먼트들(320 및 325)을 통해 액세스/워드 라인 트랜지스터(305)와 연결된다. 워드 라인은 엘리먼트(308)를 통해 트랜지스터(305)와 연결되며 소스 라인은 엘리먼트들(315 및 310)을 통해 트랜지스터(305)와 연결된다. 메모리 어레이의 남아있는 기능적 양상들(예를 들어, 센스 증폭기 등)은 상술되지 않으나, 예컨대 도 1에 도시되어 있으며 기술적으로 알려져 있다.
도 5-11을 참조하여, 본 발명의 실시예들에 따라 메모리 셀(300)의 자기 터널 정션(MTJ)(365)을 제조하는 예시적인 방법이 이제 설명될 것이다. 도 5-11에서, 관련된 엘리먼트들에 대한 참조 번호들은 유지된다. 마찬가지로, 중복을 피하기 위해, 엘리먼트들 모두가 각각의 도면에 대한 설명에서 논의되지는 않을 것이다.
도 5에 도시된 바와 같이, 본 발명의 일 실시예는 공유된 소스 라인 접속부(310)를 가지는 2개의 메모리 셀들을 포함할 수 있다. 워드 라인 접속부(309), 전도성 엘리먼트들(326 및 321)과 같은 제 2 셀의 추가적인 엘리먼트들은 유사한 목적들을 제공하며 그에 따라 상세하게 논의되지 않을 것이다. 위에서 논의된 바와 같이, 기판(301)은 제 1 플레인에 형성될 수 있으며 금속 접속부(320)는 제 1 플레인과 실질적으로 수직한(예를 들어, 직교한) 제 2 플레인으로 연장되도록 형성될 수 있다. 금속 접속부(320)는 비-전도층(350)(예를 들어, 산화 층)으로 둘러싸여 있다. 금속 접속부(320) 및 다른 전도성 엘리먼트들은 기술적으로 알려져 있는 바와 같이 구리, 텅스텐, 알루미늄 등과 같은 양호한 전기 전도 특성들을 가지는 적절한 금속 물질로 구성될 수 있다.
도 6 및 7을 참조하면, 부분 셀 구조(300)가 제공되면, 금속 접속부(320)의 적어도 제 1 부분을 노출시키기 위해 트렌치(340)가 산화 층(350)에서 에칭될 수 있으며, 금속 접속부(320)의 제 1 부분은 제 2 플레인을 따라서 배향된다.
도 6에 도시된 바와 같이, 구멍(opening)들(331)의 패턴을 가지는 포토레지스트(photoresist) 층(330)이 셀들의 상부 표면에 제공될 수 있다. 구멍들(331)은 금속 접속부(320)의 제 1 부분이 노출될 것임을 보장하기 위해 자신들이 금속 접속부(320)의 일 부분(320)을 오버레이(overlay)하도록 위치될 수 있다. 그 다음에 화학적 부식액(etchant)이 도 7에 도시된 바와 같이 구멍들(331)의 패턴에 의해 노출된 산화 층(350)의 부분들에서 트렌치 또는 캐비티(340)를 에칭하기 위해 사용될 수 있다. 이러한 제 1 에칭 단계 동안, 금속 접속부(320)의 패턴 및/또는 노출된 부분은 다양한 방식들로 제어될 수 있다. 예를 들어, 부식액이 적용되는 시간 및/또는 부식액의 화학적 성질과 같은 프로세스 변수들이 제어될 수 있다. 또한, 금속 접속부(320)를 둘러싸는 산화 층(350)의 부분에서 트렌치(340)를 에칭하기 위해 상이한 패턴들이 사용될 수 있다.
도 6 및 7을 다시 참조하면, 산화 층(350)은 제 2 플레인을 따라 배향되는 금속 접속부(320)의 적어도 제 1 부분(322)을 노출시키기 위해 원하는 깊이로 에칭될 수 있다. 또한, 트렌치 또는 캐비티(340)는 부분(345)에 의해 명백한 바와 같이 트렌치(340)의 일측면이 경사지도록 형성될 수 있다. 산화 층(350)의 이러한 경사진 부분(345) 또는 "경사 측면"은 기술적으로 알려진 바와 같이 부식액 프로세스 변수들의 임의의 하나 이상의 변수들의 함수로서 제어될 수 있다. 다른 실시예들에서, 파라미터들은 형성된 캐비티들(340)과 비교하여 더 얇은 금속 접속부(320), 또는 금속 접속부(320)가 MTJ의 층들이 증착되는 형성된 트렌치(340)와 비교하여 더 두껍거나 또는 더 넓은 패턴을 달성하기 위해 조작될 수 있다. 또한, 경사 부분(345)은 도 3b와 관련하여 위에서 논의된 바와 같은 수직 부분(322)과 대조적으로 MTJ의 경사진 부분(345)에서 더 두꺼운 층들을 유지하는 것을 용이하게 한다.
다음으로, 도 8에 도시된 바와 같이, MTJ(365)의 박막 층들(360)(예를 들어, 362-364)은 MTJ(365)의 제 1 층(예를 들어, 362)의 일 부분이 제 2 플레인을 따라 배향되도록 그리고 MTJ(365)의 제 1 층이 금속 접속부(320)의 제 1 부분(322)과 연결되도록 트렌치(340)에 증착될 수 있다. MTJ(365)를 형성하는 박막 층들(360)은 셀들의 상부에 그리고 트렌치(340) 내에 증착될 수 있다. 이러한 박막 층들(360)은, 예를 들어, 핀 층(362)(예를 들어, Ta/PtMn/CoFe/Ru/CoFeB), 터널 배리어 층(363)(예를 들어, AlOx 또는 MgO) 및 자유 층(364)(예를 들어, CoFeB/Ta)을 포함하는 얇은 강자성(ferromagnetic) 막들로서 구현될 수 있다. MTJ(365)의 하나 이상의 층들은 기판(301)에 평행한 또는 기판(301)과 관련하여 경사진 트렌치(340)의 부분들을 따라서 보다는 금속 접속부(320)의 제 1 부분(즉, 금속 접속부(320)의 측벽(322))을 따라서 더 얇을 수 있다. MTJ(365)를 형성하는 박막 층들(360) 각각의 증착 후에, 금속 층(375)이 박막 층들(360) 위에 형성될 수 있다.
도 9를 참조하면, MTJ(365)의 외부 박막 층들(360) 및 금속 층(375)은 화학 기계적 폴리싱(polishing)(CMP), 에칭(예를 들어, 플라즈마 에칭) 또는 다른 알려진 기법들과 같은 폴리싱에 의해 제거될 수 있다. 도 9에 도시된 바와 같이, 박막 층들(360) 및 금속 층(375)은 실질적으로 금속 접속부(320)의 상부 표면에 대응하도록 폴리싱되거나 또는 에칭된다. 금속 접속부(320)의 상부 표면은 기판(310)의 플레인과 평행할 수 있다. 상부 표면을 오버레이하고 있는 박막 층들(360) 및 금속 층(375)을 제거함으로써, 남아있는 층들은 MTJ(365) 및 전극(375)을 형성하고 트렌치(340)를 채운다.
도 10을 참조하면, 비트 라인 접속부(370)가 전극(375) 및 그리하여 MTJ(365)를 비트 라인(미도시)으로 전기적으로 연결시키기 위해 전극(375) 상에(예를 들어, 전극(375)을 통해) 전도성 엘리먼트에 의해 형성될 수 있다. 전도성 엘리먼트(370)는, 또한 전기적 커넥터(320)의 상부에 오버레이될 수 있는, 비-전도성 층에 내장될 수 있다.
도 11을 참조하여, 본 발명의 다른 실시예에 따른 메모리 어레이의 자기 터널 정션(MTJ)들의 예시적인 배치가 이제 설명될 것이다. 도 11에 도시된 바와 같이, 한 쌍의 비트 셀들(300 및 400)은 서로의 미러 이미지(mirror image)들로서 형성될 수 있다. 예를 들어, 제 2 플레인에 있는 다수의 금속 접속부들 각각의 인접한 제 1 부분들을 노출시키기 위해 트렌치들은 산화 층에서 에칭될 수 있다. MTJ 층들은 금속 접속부들의 인접한 쌍들 사이에 있는 영역에 형성된 트렌치들에서 증착될 수 있다. 도 11에 따른 셀들(300 및 400)을 형성하는 프로세스는 도 5-10에 도시된 프로세스들과 유사하며, 그러므로 세부적인 설명은 여기에서 제시되지 않는다는 것을 이해해야 할 것이다. 또한, 듀얼 비트 셀들을 위한 프로세스가 도 3a에 도시된 바와 같은 개별적인 비트 셀들에 적용될 수 있거나 또는 한번에 2 비트보다 큰 비트의 셀들에 적용될 수 있다는 것을 이해해야 할 것이다. 그에 따라, 본 발명의 실시예들은 여기에서 제공되는 예시들에 한정되지 않는다.
MTJ(365)의 정션 영역의 전체 차원들(예를 들어, 폭(width) 및/또는 길이)은 메모리 셀(300)의 원하는 애플리케이션에 따라 조정될 수 있다. 다시 말하면, 특정한 메모리 셀(300)의 세부사항들에 따라 원하는 패턴이 형성될 수 있다. 어떤 경우이든, MTJ(365) 및 그리하여 메모리 셀(300)의 차원들은 MTJ(365)를 형성하기 위해 메모리 셀(300)의 산화 층(350)으로 에칭되는 트렌치(340)의 깊이뿐만 아니라 위에서 설명된 증착 프로세스 동안 MTJ(365)를 형성하는데 적용될 박막 층들(360)의 두께의 함수일 수 있다.
위에서 설명된 바와 같이, 이러한 프로세스의 물리적 증착 특성에 부분적으로 기인하여, MTJ(365)의 터널 배리어 두께는 (예를 들어, 도 7에 도시된 바와 같이) 금속 접속부(320)의 노출된 제 1 부분(322) 근처에서 가장 얇고 트렌치(340)의 그 외의 부분들에서는 더 두꺼울 수 있다. 그에 따라, 터널 전류는 주로 322에 인접한 MTJ(365)의 수직 부분을 통해 (구리 또는 텅스텐과 같은) 금속 접속부(320) 및 전극(375) 사이를 통과할 수 있다.
그에 따라, 그리고 기존의 프로세싱 기법들과 다르게, 오직 하나 또는 2개의 포토 마스크들이 도 3-10에 예시적으로 도시된 바와 같이 STT MRAM 셀(300) 아키텍처를 형성하기 위해 사용될 수 있다. 이전의 예들에서, 제 1 에칭 프로세스는 트렌치 또는 캐비티(340)를 형성하기 위해 사용되고, 그 다음에 MTJ(365)의 박막 층들(360) 및 금속 층(375)이 증착된 후에, 제 2 에칭 프로세스 또는 대안적으로 폴리싱 단계가 MTJ(365) 및 전극(375)을 형성하기 위해 수행된다. 또한, MTJ(365)는 수직 배향으로(즉, 기판에 수직한 제 2 플레인으로 배향되어) 형성되며, MTJ(365)의 크기는 더 많이 또는 엄격하게 인내되는(toleranced) 리소그래피 제어들의 이용보다는 포토 마스크의 홀(hole) 차원들, 트렌치(340)의 에칭 깊이 및/또는 박막 층들(360)의 무게에 의해 제어될 수 있다. 여기에서 이용되는 제조 프로세스들은 제조 비용들을 줄이기 위해 상감(damascene) 프로세스(단일 또는 이중)에 호환가능할 수 있다. 수직 배향은 (도 1에 도시된 바와 같은) 비트 라인(140) 및 STT MRAM 셀들(300) 간의 향상된 전기적 전도를 제공할 수 있으며, 기존의 STT MRAM 셀 구조에서와 같은 금속 접촉에 대한 절연 대신에 금속-대-금속 접촉을 제공하여 MTJ(365) 및 금속 접속부(320) 간의 향상된 또는 보다 양호한 점착을 제공할 수 있다.
전술한 내용들은 본 발명의 예시적인 실시예들을 제시하며, 첨부된 청구항들에 의해 정의되는 바와 같은 본 발명의 실시예들의 범위를 벗어남이 없이 다양한 변형들 및 수정들이 이루어질 수 있다는 것을 유의하도록 한다. 예를 들어, 여기에서 설명되는 본 발명의 실시예들에 따른 방법들의 기능들, 단계들 및/또는 동작들은 임의의 특정한 순서로 수행되어야 할 필요는 없다. 또한, 본 발명의 엘리먼트들이 단수 형태로 설명되거나 또는 청구되더라도, 단수 형태에 대한 한정이 명백하게 기재되지 않는한 복수 형태도 고려된다.

Claims (23)

  1. 메모리로서,
    제 1 플레인(plane)에 있는 기판(substrate);
    제 2 플레인으로 연장되는 제 1 금속 접속부 － 상기 제 2 플레인은 상기 제 1 플레인과 실질적으로 수직함 －; 및
    상기 제 1 금속 접속부와 연결되는 제 1 층(layer)을 가지는 제 1 자기 터널 정션(MTJ)을 포함하며, 상기 제 1 MTJ의 상기 제 1 층은 상기 제 2 플레인을 따라 배향(oriented)되는, 메모리.
  2. 제 1 항에 있어서,
    상기 제 1 MTJ는 상기 제 2 플레인을 따라 배향되는 하나 이상의 층들을 포함하는, 메모리.
  3. 제 1 항에 있어서,
    트랜지스터는 상기 기판 상에 형성되는, 메모리.
  4. 제 3 항에 있어서,
    상기 제 1 금속 접속부는 상기 트랜지스터와 연결되는, 메모리.
  5. 제 4 항에 있어서,
    소스 라인 접속부 및 워드 라인 접속부를 더 포함하며, 이들 각각은 상기 트랜지스터와 연결되는, 메모리.
  6. 제 5 항에 있어서,
    상기 제 1 MTJ의 제 2 층과 연결되는 비트 라인 접속부를 더 포함하며, 상기 제 2 층은 상기 제 2 플레인을 따라 배향되는, 메모리.
  7. 제 6 항에 있어서,
    전류는 상기 제 2 플레인에 있는 상기 제 1 MTJ의 층들을 통해 상기 비트 라인 접속부 및 상기 제 1 금속 접속부 사이에서 흐르도록 구성되는, 메모리.
  8. 제 1 항에 있어서,
    상기 제 1 층은 핀(pinned) 층이고 상기 제 1 MTJ는,
    상기 제 2 플레인을 따라 배향되는 터널 배리어(barrier) 층; 및
    상기 제 2 플레인을 따라 배향되는 자유(free) 층을 더 포함하는, 메모리.
  9. 제 8 항에 있어서,
    절연체(insulator) 내에 형성되는 트렌치(trench)를 더 포함하며, 상기 제 1 MTJ의 상기 핀 층, 상기 터널 배리어 층 및 상기 자유 층은 상기 트랜치 내에 형성되며,
    상기 트렌치는 상기 제 1 플레인과 평행한 바닥 부분 및 상기 제 2 플레인과 관련하여 경사진(sloped) 경사 부분을 가지며,
    적어도 상기 터널 배리어 층은 상기 제 2 플레인을 따라 배향되는 부분보다 상기 바닥 부분 및 경사 부분에서 더 두꺼운, 메모리.
  10. 제 1 항에 있어서,
    상기 제 2 플레인으로 연장되는 제 2 금속 접속부; 및
    상기 제 2 금속 접속부와 연결되는 제 1 층을 가지는 제 2 자기 터널 정션(MTJ)을 더 포함하며, 상기 제 2 MTJ의 상기 제 1 층은 상기 제 2 플레인을 따라 배향되는, 메모리.
  11. 제 10 항에 있어서,
    하나의 소스 라인은 상기 MTJ들의 각 쌍에 대하여 공유되는, 메모리.
  12. 제 11 항에 있어서,
    상기 제 1 MTJ를 위한 제 1 워드 라인; 및
    상기 제 2 MTJ를 위한 제 2 워드 라인을 더 포함하는, 메모리.
  13. 제 12 항에 있어서,
    상기 제 1 워드 라인은 상기 제 1 금속 접속부 및 소스 라인 접속부 사이에 위치되며, 상기 제 2 워드 라인은 상기 제 2 금속 접속부 및 상기 소스 라인 접속부 사이에 위치되는, 메모리.
  14. 제 10 항에 있어서,
    상기 제 1 MTJ는 상기 제 1 금속 접속부의 제 1 측면(side)에 위치되며, 상기 제 2 MTJ는 상기 제 1 금속 접속부의 상기 제 1 측면과 인접한 상기 제 2 금속 접속부의 일 측면에 위치되는, 메모리.
  15. 메모리 셀에서 자기 터널 정션(MTJ)을 형성하는 방법으로서,
    제 1 플레인에 기판을 제공하는 단계;
    제 2 플레인으로 연장되는 금속 접속부를 형성하는 단계 － 상기 제 2 플레인은 상기 제 1 플레인과 실질적으로 수직함 －;
    상기 금속 접속부의 적어도 제 1 부분을 노출시키기 위해 산화 층에서 트렌치를 에칭(etch)하는 단계 － 상기 금속 접속부의 상기 제 1 부분은 상기 제 2 플레인을 따라 배향됨 －; 및
    상기 MTJ의 다수의 층들이 상기 제 2 플레인을 따라 배향되고 상기 MTJ의 제 1 층이 상기 금속 접속부의 상기 제 1 부분과 연결되도록, 상기 트렌치에서 상기 MTJ의 상기 다수의 층들을 증착(deposit)하는 단계를 포함하는, 메모리 셀에서 MTJ를 형성하는 방법.
  16. 제 15 항에 있어서,
    상기 트렌치는 적어도 상기 제 2 플레인을 따라 배향되는 제 1 표면 및 상기 제 2 플레인과 관련하여 경사를 가지는 제 2 표면을 포함하며,
    상기 MTJ의 상기 제 1 층은 상기 트렌치의 상기 제 1 표면 및 상기 제 2 표면 상에 증착되는, 메모리 셀에서 MTJ를 형성하는 방법.
  17. 제 16 항에 있어서,
    상기 트렌치는 상기 제 1 플레인과 평행하게 배향된 제 3 표면을 포함하며, 상기 MTJ의 상기 제 1 층은 상기 트렌치의 상기 제 3 표면 상에 증착되는, 메모리 셀에서 MTJ를 형성하는 방법.
  18. 제 17 항에 있어서,
    상기 MTJ의 터널 배리어 층은 상기 제 2 또는 제 3 표면보다 상기 제 1 표면 상에서 더 얇은, 메모리 셀에서 MTJ를 형성하는 방법.
  19. 제 15 항에 있어서,
    금속 층으로 적어도 상기 트렌치를 필링(filling)하는 단계를 더 포함하며, 상기 금속 층은 상기 MTJ의 제 2 층과 연결되는, 메모리 셀에서 MTJ를 형성하는 방법.
  20. 제 19 항에 있어서,
    상기 금속 층 상에 비트 라인 접속부를 형성하는 단계를 더 포함하며, 상기 비트 라인 접속부는 상기 금속 층을 비트 라인으로 연결시키는, 메모리 셀에서 MTJ를 형성하는 방법.
  21. 제 19 항에 있어서,
    상기 트렌치 외부에 있는 상기 금속 층의 부분들 및 상기 MTJ의 다수의 층들을 제거하는 단계를 더 포함하는, 메모리 셀에서 MTJ를 형성하는 방법.
  22. 제 21 항에 있어서,
    상기 제거하는 단계는 상기 금속 접속부의 높이로 상기 금속 층 및 상기 MTJ의 다수의 층들을 에칭하는 단계를 포함하는, 메모리 셀에서 MTJ를 형성하는 방법.
  23. 제 21 항에 있어서,
    상기 제거하는 단계는 상기 금속 접속부의 높이로 상기 금속 층 및 상기 MTJ의 다수의 층들을 폴리싱(polishing)하는 단계를 포함하는, 메모리 셀에서 MTJ를 형성하는 방법.
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