KR20100076972A - 전기 다층 구성요소 - Google Patents

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KR20100076972A
KR20100076972A KR1020107008054A KR20107008054A KR20100076972A KR 20100076972 A KR20100076972 A KR 20100076972A KR 1020107008054 A KR1020107008054 A KR 1020107008054A KR 20107008054 A KR20107008054 A KR 20107008054A KR 20100076972 A KR20100076972 A KR 20100076972A
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토마스 페이츠틴거
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에프코스 아게
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Abstract

전기 다층 구성요소는 설명되고, 상기 전기 다층 구성요소는: 나란하게 배치된 유전층들(2) 및 전극층들(3)의 스택(1), 및 서로 다른 극성들을 가지는 외부 접촉부들(4a, 4b)을 포함하고, 상기 외부 접촉부들(4a, 4b)은 상기 스택(1)의 동일 외면(5a) 상에 배치되고, 접촉-연결가능한 플립-칩이고, 상기 전극층들은, 하나의 말단에 의해, 동일 극성을 가지는 외부 연결부에 각각 연결된다.

Description

전기 다층 구성요소{ELECTRIC MULTILAYER COMPONENT}
전기 다층 구성요소, 특히 플립-칩 접촉-연결가능한 전기 다층 구성요소가 설명된다.
JP 05-55084는 측 표면 상에서 2 개의 외부 접촉부들을 가진 다층 캐패시터를 개시하고, 상기 외부 접촉부들은 전극층들에 직접 연결된다.
달성되는 하나의 목적은 전기 다층 구성요소를 설명하기 위해 이루어지고, 이때 상기 전기 다층 구성요소는 적어도 가능한 구성 아웃레이(outlay)로 플립-칩 접촉이 연결가능하다.
전기 다층 구성요소는 나란하게 배치된 유전층들 및 전극층들의 스택을 포함하여 설명된다. 게다가, 서로 다른 극성들을 가진 외부 접촉부들이 스택의 동일 외면 상에 배치되어 구비된다. 다층 구성요소의 한 측이 인쇄 회로 기판 상에 지향되는 경우, 외부 접촉부들은 플립-칩 접촉이 연결가능하고, 이는 그들이 인쇄 회로 기판에 전기적으로 연결될 수 있다는 것을 의미한다. 전극층들은 하나의 말단에 의해, 동일 극성을 가진 외부 연결부에 각각 연결된다.
상기와 같은 구성을 가진 전기 다층 구성요소는 단일 외면에 의해 인쇄 회로 기판에 전기적으로 접촉이 연결될 수 있다는 것, 본원에서는 전극층들을 서로 연결할 수 있는 도통홀들(plated-through holes) 또는 비아들(vias)이 필요하지 않다는 것에서 이점을 가진다. 이는, 이미 제안된 전극층들이 전극층에 직접 연결되는 반대 극성(opposite polarity)의 또 다른 외부 연결로서 다층 구성요소의 동일 측 표면 상에 배치된 외부 연결부에, 하나의 말단에 의해, 직접 각각 연결되게 형성된다는 사실 때문이다. 이로써, 전극층들과 접촉하는 비아들을 가진 다층 구성요소의 복잡한 구성 또는 복잡한 제조는 피할 수 있다.
전기 다층 구성요소의 한 실시예에 따라서, 상기 스택의 스택 방향은 다층 구성요소가 실장될 수 있는 인쇄 회로 기판 또는 실장면에 실질적으로 평행하게 진행된다. 그러므로, 실장 영역에 대해서, 스택의 층들은 서로 포개져있는 것(one above another)과는 달리, 나란하게 측면으로 배치된다.
상기와 같은 구성은, 비교적 간단한 형태들을 가진 전극들이 다층 구성요소의 외부 접촉부들과 직접 접촉될 수 있는 이점을 가진다. 예를 들면, 실장면에 수직한 스택의 서로 다른 스택 방향은 확실하게 가능하지만, 그러나, 다층 구성요소의 전극들은 스택의 단일 외면에서 배치되는 플립-칩 접촉-연결가능한 외부 접촉부들에 연결되도록, 각각의 멀티플라이(multiply) 곡선 형태 및 공간에 관해서 최적화되지 않은 방식으로 구현되어야 한다.
게다가, 플립-칩 접촉-연결가능한 전기 다층 구성요소에 대한 실장 영역은 규정되고, 이때 상기 다층 구성요소의 구성은 본원에서 기술된 실시예의 하나와 대응되고, 다층 구성요소의 외면에서 배치된 외부 접촉부들에 의해 인쇄 회로 기판에 전기적으로 접촉-연결된다. 외부 접촉부들은 은/팔라듐(palladium)을 포함하는 것이 바람직하다. 이 경우에 있어서, 외부 접촉부들은 인쇄 회로 기판 상에 해당 접촉부들과 접촉된다. 인쇄 회로 기판의 한 실시예에 따라서, 그의 접촉부, 즉, 다층 구성요소에 접촉이 연결가능한 접촉부는, 도통홀들을 통해 또는 상기 도통홀들에 의해, 인쇄 회로 기판에 집적화된 도전체 트랙들에 연결된다. 실장 배치의 한 개선점에 따라서, 인쇄 회로 기판은 서로 포개져 스택된 복수의 기판층들을 포함하고, 상기 복수의 기판층들 사이에는 도전체 트랙들이 진행된다.
전기 다층 구성요소의 한 실시예에 따라서, 전극층들의 표면은 정사영(orthogonal projection)으로 겹쳐진다. 이 경우에서, 각각 개재된 유전층과 상호 작용하는 서로 다른 극성들을 가진 전극층들은 다층 구성요소의 전기적인 특성들 또는 다층 구성요소에서의 다층 구조물들의 전기적인 특성들을 동시에 판별하는 전기용량(capacitances)을 생성할 수 있다. 다층 구성요소에서 포함된 다층 구조물들의 일례는 다층 배리스터들(varistors) 또는 다층 캐패시터들이다.
스택의 스택 방향이 이미 언급된 실시예에 따른 실장면에 평행하게 진행한다면, 정사영으로의 전극층 표면들의 겹침은 마찬가지로 다층 구성요소의 실장면과 평행하게 진행한다.
전기 다층 구성요소의 한 실시예는 정사영으로 겹쳐지지 않는 서로 다른 극성들을 가진 전극층들을 제공하고, 대신 이 경우에서는 이들은 서로 이격되어 공통 유전층 상에 배치된다. 전극층들 각각은 서로 마주보고 서로 이격되어 공간이 있는 말단들을 가진다. 그 결과, 비교적으로 작은 전기용량은 이러한 전극층들 사이에서 생성될 수 있고, 상기 전극층들은 예를 들면, 다층 캐패시터 또는 다층 배리스터로서의 마이크로전자부품과 같은 다층 구성요소의 특정 적용에 대해 유리할 수 있다.
바람직하게, 상기 전극층들 각각은 하나의 말단에서 외부 접촉부에 연결되도록 형성되고, 방향-변화 방식(direction-changing fashion)으로 스택의 내부로 진행한다. 이 경우에 있어서, 서로 다른 극성들을 가지고 인접한 전극층들은, 특히, 반대 방향으로 스택 내부로 실질적으로 우선 진행하도록 형성될 수 있다. 이는, 외부 접촉부에 연결된 말단으로부터 보면, 이러한 전극층들이 측면으로 오프셋(offset)된, 즉 실장 기판에 평행한 수렴 코스를 가지는 것을 의미한다. 바람직하게, 이 경우에 있어서, 전극층들은 L로 형성되고, L 형상 전극층의 제 1 림브는 외부 접촉부에 연결되고, 전극층의 제 2 림브는 실장면에 실질적으로 평행하게 진행한다.
서로 다른 극성들을 가진, 인접한 L-형상 전극층들의 경우에 있어서, 각각의 제 2 림브들은 정사영으로 겹쳐질 수 있다. 예를 들면, 전기 용량은 이 겹침 영역에서 생성될 수 있다.
전기 다층 구성요소의 한 실시예에 따르면, L 형상 전극층의 제 2 림브의 말단은 반대 극성을 가진 전극층의 제 2 림브의 말단 맞은 편에 위치되고, 상기 제 2 림브는 동일 유전층 상에 배치되고, 각각의 전극층들의 2 개의 제 2 림브들의 말단들은 서로 이격되어 있다. 결과적으로, 비교적으로 작은 전기용량은 동일 유전층 상에 있는 2 개의 L 형상 전극층들 사이에서 생성될 수 있다.
한 실시예에 따라서, 상기 다층 구성요소의 전극층들은, 복수의 측들 각각에서, 스택의 외면까지 이른다(lead). 전극층들은 스택의 외면까지 이르고, 상기 전극층들은, 예를 들면, 구현된 실시예에 따라서 다층 구성요소가 인쇄 회로 기판에 구현되거나 매입되는 경우, 외부에 접촉-연결될 수도 있다. 예를 들면, 다층 구성요소의 적어도 하나의 전극층에서의 단형 림브의 말단은 제 1 외면까지 이를 수 있고, 동일하거나 서로 다른 전극층의 장형 림브(longer limb)의 길이 방향 측은 다층 구성요소의 추가적인 외면까지 이를 수 있다. 제 1 외면 및 추가적인 외면 각각은 다층 구성요소의 상부 또는 하부 외면일 수 있다. 이로써, 다층 구성요소는 "상위"로부터, 그리고 "하위"로부터 접촉-연결될 수 있는 것이 유리하다.
추가적 또는 대안적으로서, 다층 구성요소의 경우에서, 다층 구성요소가 한편으로는 "상위"로부터 그리고 "하위"로부터 접촉-연결될 수 있고, 다른 한편으로는 인쇄 회로 기판 상의 다층 구성요소의 배향에 대해 "측"으로부터 접촉-연결될 수 있도록 추가적인 외면은 인쇄 회로 기판에 대해 수직으로 진행하는 외면인 것이 제공될 수 있다.
한 실시예에 따라서, 다층 구성요소는 인쇄 회로 기판 층들로 구성된 적층으로 구현되고, 이로써, 실장 또는 전기 구성요소 배치의 부분을 형성한다. 이 경우에 있어서, 다층 구성요소는 적층의 인쇄 회로 기판 층에 의해 상부 측 상에 덮인다. 밑면 상에서, 추가적인 인쇄 회로 기판 층은 다층 구성요소가 위치한 곳에 구비된다. 이 경우에 있어서, 적층의 개별적인 인쇄 회로 기판 층들은 도통홀들을 가질 수 있고, 그들의 부분에 대해서 상기 도통홀들은 인쇄 회로 기판 층들 상에 인쇄된 도전체 트랙들에 연결될 수 있다. 적층의 인쇄 회로 기판 층들은 다층 구성요소의 외부 접촉부들에 접촉-연결될 수 있는 도통홀들을 가지는 것이 바람직하다. 인쇄 회로 기판 층들은 중합체를 포함하는 것이 바람직하다.
전기 다층 구성요소의 한 개선점은 접지 전극을 제공한다는 점인데, 상기 접지 전극은 스택의 유전층 상에서 배치되고 스택의 외면에 배치된 접지 접촉부에 하나의 말단에서 접촉-연결된다. 이 경우에 있어서, 접지 접촉부는 전극층들과 접촉되는 외부 접촉부들 사이의 다층 구성요소의 동일 외면 상에 배치될 수 있다. 복수의 접지 전극들은 나란하게 배열된 유전층들 또는 전극층들 사이에서 각각 구비될 수 있다. 접지 전극은 다층 구성요소에 우수한 필터 작용을 제공하기 위해 유리하게 이용될 수 있고, 이 경우에서는 과전압 또는 이에 연관된 고주파 간섭을 소산시킬 수 있어서, 과부하로부터 다층 구성요소를 보호할 수 있다.
바람직하게, 전극층들에 연결된 외부 접촉부들은 스택의 동일 외면 상에서 가능한 서로 멀리 이격되어 배치된다. 이 경우에 있어서, 외부 접촉부들은 스택의 동일 외면의 서로 다른 에지 영역들 상에 배치될 수 있다. 스택의 동일 외면 상에서 서로 다른 극성들을 가진 외부 접촉부들 사이의 간격이 더 커지면, 그들 사이에서 일어나는 단락의 가능성은 더 낮아진다.
한 실시예에 따라서, 스택의 외면은 적어도 부분적으로 패시베이트화된다(passivated). 스택의 패시베이션(passivation)은 스택의 물질들, 예를 들면, 스택의 유전층들, 전극층들 또는 기능적인 세라믹들을 외부 화학적인 영향 또는 기계적인 영향으로부터 보호하는 이점을 가진다. 다층 구성요소의 더 일정한 전기적인 특징 값들은 결과물로서 달성될 수 있다.
한 실시예에 따라서, 스택 또는 다층 구성요소의 패시베이션은 스택의 적어도 하나의 외면에 도포되는 층에 의해 이루어지고, 이때 상기 층은 유리를 포함하거나 중합체를 포함하는 층이다. 그러나, 패시베이션은 스택의 외면 상에 세라믹을 포함한 층에 의해 이루어질 수도 있다. 세라믹을 포함한 층은 다음의 물질들: ZrOx, MgO, AlOx 중 하나를 포함하는 것이 바람직하고, 상기 x는 수(number) ≥ 1을 나타내고, 산소와 각각 결합된 원소의 산화수의 크기를 표시한다.
전기 다층 구성요소의 전극층들 및 접지 전극들은 다음의 물질들: 은, 팔라듐, 니켈, 구리 중 하나 또는 합금을 포함하는 것이 바람직하다. 바람직하게는, 전극층들에 접촉-연결되는 외부 접촉부들은 전극층들과 공통적인 물질을 포함하고, 물질은 서로에 대하여 접촉-연결 모두를 촉진시킨다.
한 실시예에 따라서, 전기 다층 구성요소는 반대 극성들의 외부 접촉부들에 접촉 연결되는 저항기를 가진다. 저항기는 스택의 표면 상에서 저항 트랙 또는 층으로서 인쇄될 수 있다. 대안으로서, 이는 패시베이션 상에 도포될 수 있고/있거나 패시베이션에 의해 덮일 수 있다.
전기 다층 구성요소의 하나의 실시예에 따라서, 전극층들의 복수의 스택들은 나란하게 배치되고, 서로 다른 스택들의 전극층들은 공통 유전층들 상에 배치된다. 이 경우에 있어서, 전극층들의 스택들은 길이 방향 또는 측면으로 나란하게 배치될 수 있다. 이 구성으로, 다층 구성요소는 동일 다층 구성요소에서 배치될 수 있는 다층 구조물들의 어레이를 가진다. 다층 구성요소가 모놀리식으로(monolithically) 구성되는것이 바람직하기 때문에, 이는 복수의 다층 구조물들이 단일 스택 또는 기본 몸체의 어레이로서 모놀리식으로 포함될 수 있다는 것을 의미한다.
다층 구성요소의 한 실시예에 따라서, 유전층들은 배리스터 세라믹을 포함한다. 이 방식으로 생성된 유전층들의 스택은 전극층들과 함께 다층 배리스터를 형성한다. 배리스터 세라믹은 산화아연(ZnO)을 포함하는 것이 바람직하다.
대안적인 또는 추가적인 다층 구성요소의 유전층들은 분류들(X7R, COG, Z5U)로부터 캐패시터 세라믹을 포함할 수 있다. 이 방식으로 구현되고 전극층들과 교호적으로 나란하게 배열된 유전층들은 동일한 전기 다층 구성요소에서 다층 구조물로서 다층 배리스터와 함께 집적화될 수 있는 다층 캐패시터를 형성할 수 있다.
유전층들은 비선형 저항 물질, 예를 들면, NTC 물질 또는 PTC 물질을 포함할 수도 있다. 상기와 같은 복수의 유전층들이 전극층들과 함께 교호적으로 나란하게 배열되는 경우, 다층 NTC 구조물 또는 다층 PTC 구조물은 각각 생성될 수 있고, 상기 다층 구조물들은 동일한 다층 구성요소에서 이미 언급된 다른 다층 구조물들과 집적화될 수 있다.
배리스터 세라믹, 캐패시터 세라믹 또는 NTC 물질 또는 PTC 물질을 포함하는 유전층들 및 유전층들의 유전층의 공통 스택으로 집적화되는 상기의 다층 구조물들은, 필요하다면, 다수의 전기적인 기능들, 특히 전기적인 필터 기능들을 가진 전기 다층 구성요소들을 형성할 수 있다. 그럼에도 불구하고, 이러한 것들은 작은 구조적 크기를 가질 수 있거나 플랫 디자인(flat design)으로 제조될 수 있는 것이 유리하다.
기술된 본원은 다음의 도면 및 대표적인 실시예들에 기반하여 더 자세하게 설명된다. 이 경우에서:
도 1A는 전기 다층 구성요소의 측면 단면도를 도시하고,
도 1B는 도 1A에 의해 도시된 구성요소의 단면의 평면도로서, 이때 상기 단면이 다층 구성요소의 외부 접촉부들과 스택 사이에서 진행하는 것을 도시하고,
도 1C는 도 1A에 의해 도시된 구성요소의 단면의 평면도로서, 이때 상기 단면이 다층 구성요소의 외부 접촉부들을 통해 진행하는 것을 도시하고,
도 2A는 추가적인 패시베이션 층을 가진 도 1A에 따른 구성요소의 측면 단면도를 도시하고,
도 2B 는 도 2A에 의해 도시된 구성요소의 단면의 평면도로서, 상기 단면이 상부 패시베이션 층과 스택 사이에서 진행하는 것을 도시하고,
도 2C 는 도 2A에 의해 도시된 구성요소의 단면의 평면도로서, 상기 단면이 외부 접촉부들과 상부 패시베이션 층 사이에서 진행하는 것을 도시하고,
도 2D는 도 3A에 의해 도시된 구성요소의 단면의 평면도로서, 상기 단면이 다층 구성요소의 외부 접촉부들을 통해 진행하는 것을 도시하고,
도 3A 는 확대된 전극층 표면들을 가진 도 2A에 따른 구성요소의 측면 단면도를 도시하고,
도 3B 는 도 3A에 의해 도시된 구성요소의 단면의 평면도로서, 상기 단면이 상부 패시베이션 층과 유전층들의 스택 사이에서 진행하는 것을 도시하고,
도 3C는 도 3A에 의해 도시된 구성요소의 단면의 평면도로서, 상기 단면이 외부 접촉부들과 상부 패시베이션 층 사이에서 진행하는 것을 도시하고,
도 3D 는 도 3A에 의해 도시된 구성요소의 단면의 평면도로서, 상기 단면이 다층 구성요소의 외부 접촉부들을 통해 진행하는 것을 도시하고,
도 4A 는 정사영으로 서로 상호간에 겹쳐지지 않는 전극층들을 포함한 전기 다층 구성요소의 측면 단면도를 도시하고,
도 4B 는 도 4A에 의해 도시된 구성요소의 단면의 평면도로서, 상기 단면이 상부 패시베이션 층과 유전층들의 스택 사이에서 진행하는 것을 도시하고,
도 4C는 도 4A에 의해 도시된 구성요소의 단면의 평면도로서, 상기 단면이 다층 구성요소의 외부 접촉부들을 통해 진행하는 것을 도시하고,
도 5A 는 복수의 다층 구조물들을 포함하는 전기 다층 구성요소의 측면 단면도를 도시하고,
도 5B 는 도 5A에 의해 도시된 구성요소의 단면의 평면도로서, 상기 단면이 외부 접촉부들과 유전층들의 스택 사이에서 진행하는 것을 도시하고,
도 5C는 도 5A에 의해 도시된 구성요소의 단면의 평면도로서, 상기 단면이 외부 접촉부들을 통해 진행하는 것을 도시하고,
도 6A는 추가적인 접지 전극들 및 접지 접촉부들을 가진 복수의 다층 구조물들을 포함하는 전기 다층 구성요소의 측면 단면도를 도시하고,
도 6B는 도 6A에 의해 도시된 구성요소의 단면의 평면도로서, 상기 단면이 외부 접촉부들과 유전층들의 스택 사이에서 진행하는 것을 도시하고,
도 6C는 도 6A에 의해 도시된 구성요소의 단면의 평면도로서, 상기 단면이 외부 접촉부들과 접지 접촉부를 통해 진행하는 것을 도시하고,
도 7은 인쇄 회로 기판 상에 실장된 플립-칩 디자인의 전기 다층 구성요소에 대한 실장 배치의 측면 단면도를 도시하고,
도 8은 인쇄 회로 기판의 층 시퀀스 내에 또는 층 내에 배치된 플립-칩 디자인의 전기 다층 구성요소에 대한 실장 배치의 측면 단면도를 도시하고,
도 9는 말단 상에서 진행하는 전극층들 및 접지 전극들 및 저항기를 가진 표면-실장가능한 전기 다층 구성요소의 측면 단면도를 도시하고,
도 10 은 저항기를 가진 도 9에 따른 다층 구성요소의 측의 평면도를 도시하고,
도 11은 접지 접촉을 가진 도 10에 따른 다층 구성요소의 측의 평면도를 도시한다.
도 1A에 따른 설명은 전기 다층 구성요소의 측면 단면도이고, 이때 상기 전기 다층 구성요소는 실장면에 대해 측면으로 나란하게 배치된 유전층들(2) 및 전극층들(3)의 스택(1)을 가진다. 스택(1)의 접촉부 측(5a) 상에 배치된 것은 외부 접촉부들(4a 및 4b)이고, 이때 상기 외부 접촉부들(4a 및 4b)은 스택(1)의 중심으로부터 오프셋되는 방식으로, 스택의 접촉부 측(5a)의 에지 영역에 각각 위치된다. 전극층들(3) 각각은 각각의 접촉-연결 말단에 의해 외부 접촉부에 연결되고, 층 스택(1)의 내부로 L-형상 형태로 연장되며, 각 L-형상 전극층(3)의 장형 림브(3b)는 정사영으로 인접한 L-형상 전극층(3)의 장형 림브(3b)와 겹쳐지게 된다.
도 1B는 전극층들(3)의 단형 림브들(3a)의 접촉부 측에서 단면들 또는 에지들을 실선들로 도시하고, 전극층들(3)의 장형 림브들(3b)(층 스택의 내부에 위치됨)을 파선으로 도시한다. 이 설명에 따른 단면 영역은 도 1A에 의해 도시된 외부 접촉부들(4a 및 4b)과 L-형상 전극층들(3)의 장형 림브들(3b)의 연장 영역 사이에서 위치된다. 게다가, 유전층들(2)의 상부 에지들(2)은 이 단면도에서 도시된다.
도 1C는 외부 접촉부들(4a 및 4b)을 통해 평면 방식으로 진행하는 단면 평면의 도시이다. 전극층들(3)의 단형 림브들(3a)의 단면들은 이 도면에서 외부 접촉부들(4a 및 4b)의 표면들에 의해 덮이고, 전극층들(3)의 장형 림브들(3b)의 단면들은 파선으로 도시된다.
도 1A과는 다르게, 도 2A는 전기 다층 구성요소를 도시하고, 상기 전기 다층 구성요소는 나란하게 배치된 유전층들 및 전극층들(3)의 스택(1)을 가지고, 상기 스택(1)은 상부 측 및 하부 측 각각 상에 패시베이션 층(8)을 구비한다. 이 경우에 있어서, 다층 구성요소의 하부 측은 실장면을 나중에 마주볼 수 있는 측으로 언급된다.
추가적인 패시베이션 층들은 층 스택(1)의 측 외면들에서 도포되지만, 이 단면도에서는 상기 추가적인 패시베이션 층들이 도시되지 않아서 다층 구성요소의 내부 구조물을 측으로부터 볼 수 있다.
도시된 패시베이션 층들(8)은 다층 구성요소의 상부 층 및 하부 층 각각을 형성한다. 이 실시예에 따라서, L-형상 전극층들(3)의 단형 림브들(3a)은 하부 층을 형성하는 패시베이션 층(8)을 통하여 그의 표면(5a) 까지 이르고, 상기 패시베이션 층(8) 상에 배치된 외부 접촉부들(4a 및 4b)에 직접 연결된다.
도 2B는 도 2A에 의해 도시된 다층 구성요소의 하부 영역에서 단면의 평면도를 도시하고, 하부 층을 형성하는 패시베이션 층(8)의 표면(5a)의 외부로 이르는 전극층들(3)의 단형 림브들(3a)의 말단은 실선들로 도시되고, 전극층들(3)의 장형 림브들(3b)(스택(1)의 내부에 깊게 위치함)은 파선으로 도시된다. 층 스택(1)을 측면적으로 한계 설정하는(delimit) 패시베이션 층들(8)도 도시된다.
도 2C는 도 2A에 의해 도시된 다층 구성요소의 하부 영역에서 단면의 추가적인 평면도이고, 상기 단면은 하부 층으로 역할하는 패시베이션 층(8)을 통해 진행한다. 그러나, 설명 목적으로 인해, 다층 구성요소의 측면 범위에 대해 상기 패시베이션 층(8)의 중심 영역만 도시되어, 하부 측 상의 다층 구성요소의 외면(5a) 까지 이르는 각각의 전극층들(3)의 단형 림브들(3a)의 말단들을 볼 수 있다. 게다가, 층 스택에 측면으로 도포된 추가적인 패시베이션 층들(8)은 이 도면에 의해 도시된 상기 추가적인 패시베이션 층들의 하부 에지들에서 도시된다.
도 2D는 도 2A에 의해 도시된 외부 접촉부들(4a 및 4b)을 통해 진행하는 단면을 도시하고, 상기 외부 접촉부들의 직사각형 표면들, 및 상기 외부 접촉부들 사이에서 배치된 패시베이션 층(8)의 영역의 직사각형 표면 또한 도시된다. 외부 접촉부들(4a 및 4b)과 함께, 접촉부 측 상의 패시베이션 층(8)은 다층 구성요소의 접촉부 측을 완전하게 덮는 것이 바람직하다.
도 2A와 다르게, 도 3A는 확대된 표면들 전체를 가지는 전극층들(3)을 도시하고, 특히, 전극층들(3)의 장형 림브들(3b)의 수직 범위는 확대되어, 림브들(3b)의 상부 에지들(도면에서 다층 구성요소의 하부영역)은 상부 패시베이션 층 또는 하부 층(8)까지 이른다.
도 3B는 도 3A에 의해 도시된 다층 구성요소의 단면의 평면도이고, 상기 단면은 전극층들(3)을 통해 진행되고, 결과적으로 전극층들(3)의 단형 림브들(3a)의 평면도는 두껍고, 연속된 수평선으로 도시되고, 전극층들(3)의 장형 림브들(3b)은 얇고, 연속된 수평선으로 도시된다. 게다가, 층 스택(1)에 측면으로 도포된 패시베이션 층들(8)은 도시된다.
도 3B와 다르게, 도 3C는 도 3A에 의해 도시된 다층 구성요소들의 단면의 평면도를 도시하고, 상기 단면은 접촉부 측 상의 하부 층 또는 패시베이션 층(8)과, 상기 하부 층 상에 배치된 외부 접촉부들(4a 및 4b) 사이의 경계에서 진행된다. 결과적으로, 하부 층의 외면(5a) 까지 이른 전극층들(3)의 단형 림브들(3a)의 말단들을 이 평면도에서 볼 수 있다. 후자는 연속된 수평선들에 의해 제시된다. 게다가, 층 스택(1)에 측면으로 도포된 패시베이션 층들(8) 또는 상기 패시베이션 층들의 상부 에지들은 도시된다.
도 3D는 도 3A에 의해 도시된 다층 구성요소의 단면의 평면도이고, 상기 단면은 접촉부 측 상에 있는 하부 층 상에 배치된 외부 접촉부들(4a 및 4b)을 통해 진행되고, 상기 외부 접촉부들 사이에 있는 패시베이션 층(8)의 영역은 보일 수 있다.
도 4A는 유전층들 및 전극층들(3)의 층 스택(1)을 가진 전기 다층 구성요소의 측면 단면도를 도시하고, 상기 전극층들은 이전의 대표적인 실시예들과 비교하여 작거나 짧은 L 형상들을 가진다. 이 경우에 있어서, L-형상 전극층들(3)은 이미 기술된 대표적인 실시예들과 비교하여 외부 접촉부들(4a 및 4b)로부터 층 스택(1)의 내부로 덜 깊게 연장된다. 특히, 서로 다른 극성들을 가진 전극층들 사이에서 전기적 상호 작용이 실장면과 평행하게 진행하는 층 스택(1)의 평면에서 일어나는 대신에, 서로 다른 극성들을 가진 전극층들(3a)은 정사영으로 겹쳐지지 않는다. 특히, 서로 다른 극성들을 가진 2 개의 전극층들은 공통 유전층(2) 상에 배치되고, 전기 용량은 공통 유전층(2) 상의 동일 평면에서 전극층들(3)의 장형 림브들(3b)의 서로 대향한 말단들 사이에서 생성된다. 이 실시예는 몇몇 전자 적용에서 사용된 비교적 낮은 전기용량을 생성하는 것을 가능케 한다. 이 실시예에 있어서, 상부 및 하부 패시베이션 층들(8) 또는 패시베이팅 하부 층(8) 및 패시베이팅 상부 층(8)은 너무 바람직하게 존재하여, 밑면 및 상부 측 각각 상에서 층 스택(1)을 한계 설정한다. 외부 접촉부들(4a 및 4b)은 최고 상부 층(8) 상에서 배치되고, 전극층들의 단형 림브들은 접촉부 측 상의 패시베이션 층을 통해 이르고, 각각의 외부 접촉부들(4a 및 4b)에 직접 연결된다.
도 4B는 도 4A에 의해 도시된 다층 구성요소의 단면의 평면도이고, 상기 단면은 도 4A에 따라서 접촉부 측 상의 패시베이션 층(8)과 층 스택(1) 사이에서 배치된다. 결과적으로, 전극층들의 단형 림브들(3a)의 단면들 또는 에지들은 두꺼운 수평선으로 도시되고, 전극층들(3)의 장형 림브들의 에지들은 얇은 수평선들로 도시된다. 게다가, 층 스택(1)에 측면으로 도포된 패시베이션 층들(8)은 도시된다.
도 4C는 도 4A에 도시된 다층 구성요소의 단면의 평면도이고, 상기 단면은 접촉부 측 상에 있는 패시베이션 층(8) 상에 배치된 외부 접촉부들(4a 및 4b)의 평면을 통해 진행된다. 전극층들(3)의 장형 림브들(3b)의 상부 에지들의 부분들은 도시되고, 상기 부분들은 이 투영의 부분에서 직사각형 외부 접촉부들(4a 및 4b) 아래에 위치된다. 설명 목적을 위해, 외부 접촉부들(4a 및 4b)과 층 스택(1) 사이에서 원칙적으로 존재하는 패시베이션 층(A)은 도시되지 않았는데, 이는 전극층들(3)의 내부 영역들이 보일 수 있게 하기 위한 것이다.
도 5A는 다층 구조물들의 어레이로서 전기 다층 구성요소를 도시하고, 이 다층 구성요소의 측면 단면도는 전극층들(3)을 도시하고, 이때 상기 전극층들(3)은 외부 접촉부들(4a 및 4b)에 있고, 스택(1)의 내부로 L-형상 형태로 연속된다.
도 5B는 외부 접촉부들(4a, 4b)와 층 스택(1) 사이의 평면에서 도 5A에 의해 도시된 다층 구성요소의 단면을 도시한다. 이 평면도에 의해서, 복수의 다층 구조물들(A 및 B) 또는 그의 하부 에지들은 보일 수 있고, 각 다층 구조물은 나란하게 배치된 유전층들(2) 및 전극층들(3)의 층 시퀀스를 포함한다. 다층 구조물은 예를 들면, 다층 캐패시터, 다층 배리스터, 다층 PTC 서미스터 또는 다층 NTC 서미스터 등의 특정적인 전기적 기능을 가진다. 다층 구조물들(A 및 B)은 다층 구성요소에서 모놀리식으로 집적화될 수 있다. 전기적인 디커플링 층들(decoupling layers)은 서로 다른 전기적인 기능들을 가진 다층 구조물들 사이에서 존재될 수 있고, 상기 디커플링 층들은 상기 다층 구조물들 사이에서 전자석 크로스 토크(electromagnetic cross talk)를 피할 수 있다. 본 도면에 따라서, L 형상 전극층들의 단형 림브들(3a)의 접촉부 측 에지들 및 L-형상 전극층들의 장형 림브들(3b)의 접촉부 측 에지들은 다층 구조물(A, B)마다 도시된다.
도 5C는 플립-칩 외부 접촉부들(4a 및 4b)을 통해 진행하는 평면에서 도 5A에 의해 나타난 다층 구성요소의 단면을 도시한다. 상기 도면은, 다층 구조물마다 외부 접촉부들이 어떻게 구비되어 제공되는지를 도시하고, 접촉부 측을 향해 외부로 이르는 각각의 다층 구조물들의 L-형상 전극층들의 단형 림브들(3a)의 이러한 말단들과 어느 쪽에 연결되어 어느 쪽에 구비된지를 도시한다. 결과적으로, 접촉부 측에 있는 층 스택(1)의 외면은 에지 영역들 각각에 배치된 복수의 외부 접촉부들을 구비할 수 있다.
도 6A는 어레이로서 구현된 전기 다층 구성요소의 측면 단면도이고, 도면들 5A 내지 5C에 의해 도시된 다층 구성요소와 비교하여, 추가적인 접지 접촉부(4c)은 접촉부 측 상에 있는 층 스택(1)의 외면(5a) 상에 배치되고, 이는 유전층들(2)과 전극층들(3) 사이에서 배치된 접지 전극들(7)과 접촉된다. 접지 전극(4c)은 전극층들(3)과 접촉하는 외부 접촉부들(4a 및 4b)과 동일하게 층 스택(1)의 상부 외면(5a) 상에 배치되는 것이 바람직하다. 결과적으로, 필터로서 사용될 수 있는 플립-칩 접촉-연결가능한 전기 다층 구성요소는 제공되고, 상기 전기 다층 구성요소는 인쇄 회로 기판의 해당 대응 접촉부들(corresponding counter-contacts)에 접촉-연결될 수 있는 전기적인 외부 접촉부들 모두를 단일 측면에서 가진다.
도 6B는 도 6A에 의해 도시된 다층 구성요소의 단면을 도시하고, 상기 단면은 접촉부 측 상에 있는 외면(5a) 상에 배치된 외부 접촉부들(4a, 4b, 4c)과 층 스택(1) 사이에서 배치된다. 이 단면도는 접지 전극들(7)의 접촉부-측 에지들을 도시하고, 상기 접촉부-측 에지들은 상기 외면 상에 배치된 접지 접촉부(4c)에 접촉-연결될 수 있도록 접촉부 측 상의 층 스택(1)의 외면(5a) 까지 이른다. 또한, 복수의 다층 구조물들(A 및 B)이 도시되고, 상기 다층 구조물들은, 예를 들면 다층 캐패시터 또는 다층 배리스터 등과 같이 서로 다른 전기적인 기능들을 가질 수 있다. 접지 접촉부들(4c)과 함께 접지 전극들(7)은 과전압으로부터 발생된 고주파의 고주파 간섭 신호를 소산시킬 수 있어서, 이로써, 다층 구성요소에 우수한 필터 작용을 제공하고, 과전압 등에 대해서도 보호된다.
도 6C는 측면도의 도 6A에 의해 도시된 다층 구성요소의 단면을 도시하고, 상기 단면은 각각의 다층 구조물들(A 및 B)에 대해 외부 접촉부들(4a 및 4b)을 통해 진행하고, 상기 외부 접촉부들은, 층 스택(1)의 외면(5a)에서, 접촉부 측 상에서 배치된다. 이 경우에 있어서, 접지 접촉부(7)의 직사각형 범위 영역 및 다층 구조물들(A 및 B)의 전극층들과 접촉되는 외부 접촉부들(4a, 4b)의 범위 영역은 도시된다. 접지 접촉부 아래에는, 전극층들(3)의 장형 림브들(3b)의 하부 에지들이 파선으로 도시된다.
도 7은 본원에서 기술된 구성을 가진 전기 다층 구성요소를 도시하고, 상기 구성요소는 플립-칩 접촉부들(4a 및 4b)에 의해 인쇄 회로 기판(9) 상에 실장되고, 이때 상기 플립-칩 접촉부들(4a 및 4b)은 특히 전기적인 도전체 물질, 예를 들면 구리로 충전된 도통홀들 또는 비아들(12)에 접촉-연결된다. 비아들(12)은 인쇄 회로 기판에 집적화된 도전체 트랙들(11)에 접촉-연결될 수 있다. 인쇄 회로 기판은 도전체 트랙들 및 추가적인 전자 구조물들이 각각 도포될 수 있는 복수의 층들(10)을 가지는 것이 바람직하다. 인쇄 회로 기판의 층들은 전기적으로 절연되는 것이 바람직하고, 중합체를 포함하는 것이 바람직하다.
도 8은 상술된 대표적인 실시예들에 따라서 수직으로 배향된 내부 전극들을 가진 다층 구성요소를 포함하는 인쇄 회로 기판 적층물을 포함하는 배치를 도시한다. 상기 내부 전극들은 상기 적층물의 인쇄 회로 기판 층들(10)에 대해 말단 상에서 진행된다. 인쇄 회로 기판 적층물은 인쇄 회로 기판 층들(10)을 포함하고, 상기 인쇄 회로 기판 층들(10)은 서로 포개져 적층되고, 상기 인쇄 회로 기판 층들에는 전기적인 도전체 또는 전기적인 절연 구조물들이 도포될 수 있다.
유전층들 및 전극층들의 스택(1)은 인쇄 회로 기판 층(10) 상의 말단 상에 도포된다. 스택(1)의 상부 측 및 밑면은 외부 접촉부들(4a 및 4b) 각각을 구비한다. 이 경우에 있어서, 밑면 상의 외부 접촉부들(4a 및 4b)은 스택(1)이 배치된 인쇄 회로 기판 층(10)에 통합된 도통홀들(12)과 접촉한다. 상기 도통홀들(12) 각각은 적층물의 추가적인 인쇄 회로 기판 층(10) 상에 도포된 도전체 트랙(11)에 접촉-연결된다. 상부 측 상에서, 다층 구성요소의 스택(1)은 유사한 방식으로 전기적으로 접촉-연결된다.
상술된 대표적인 실시예와 비교하면, 스택(1)의 전극층들(3)은 T 형상을 가지고, T-형상인 내부 전극의 단형 림브(3a)은 수직으로 진행하는 방식으로 동일한 극성의 외부 접촉부들(4a)에 연결되고, 이때 상기 외부 접촉부들(4a)은 스택 상의 상부 측 및 밑면 상에 도포된다. 이 경우에 있어서, T-형상인 내부 전극의 장형 림브(3b)는 내부 전극의 단형 림브에 수직적으로 진행하고, 이는 대응 접촉부들로부터 전기적으로 절연된다.
상기 배치를 생성하기 위해서, 상기 다층 구성요소는 인쇄 회로 기판 층(10) 상에 실장된다. 이 경우에 있어서, 밑면 상의 스택(1)의 외부 접촉부들을 가진 스택(1)은 인쇄 회로 기판 층의 도통홀들(12) 상에서 표적 방식(targeted manner)으로 위치되어, 이로써 밑면 상에서 전기적인 접촉-연결을 생성한다. 추가적인 인쇄 회로 기판 층은 이 방식으로 실장된 다층 구성요소 상에 위치되고, 상기 추가적인 인쇄 회로 기판 층은 예를 들면, 수지 또는 연성 중합체 등의 변형가능한 물질을 밑면 상에서 포함, 즉 다층 구성요소를 향하는 측 상에서 포함한다. 이 인쇄 회로 기판 층은 진공 적층 방법에 의해 도포되는 것이 바람직하다. 다층 구성요소와, 도포된 인쇄 회로 기판 층의 둘러싸는 물질 사이의 자유 공간의 생성은 이 경우에서 회피된다. 이는, 예를 들면 인쇄 회로 기판 층의 도포 동안, 적당한 온도 및 압력 세팅(setting)에 의해 이루어질 수 있다. 다층 구성요소 컷아웃들(cutouts) 상에 위치한 인쇄 회로 기판 층의 도통홀들(12)에 대해서는 예를 들면 밀링(milling)에 의해, 바람직하게는 레이저에 의해 생성되고, 상기 컷아웃들은 전기적인 도전체 물질로 충전되고, 예를 들면 구리 등과 같은 물질로 충전된다. UV/CO2 이중 레이저 빔은 컷아웃을 생성하기 위해 바람직하게 생성된다. 도통홀들을 구비한 인쇄 회로 기판 층의 상부측 상에서, 구리를 포함한 도전체 트랙들(11)이 순차적으로 인쇄될 수 있는 것이 바람직하고, 상기 트랙들은 도통홀들에 연결된다. 추가적인 인쇄 회로 기판 층(10)은 다층 구성요소 상에 이전에 위치된 인쇄 회로 기판 층을 덮을 수 있다.
다층 구성요소 상에 위치되는 인쇄 회로 기판 층 대신에, 다층 구성요소가 밀착 맞춤(tight fit)으로 삽입되는 인쇄 회로 기판 층에서 컷아웃을 생성하는 것이 대안적으로 가능하다. 이 경우에서, 다층 구성요소의 상부 측은, 다층 구성요소가 매입된 인쇄 회로 기판 층의 상부 층에 대해 평면 방식으로 진행하는 것이 바람직하다. 이로써, 인쇄 회로 기판 층의 컷아웃 또는 홀의 깊이는 말단 상에 위치한 다층 구성요소의 높이에 대응되는 것이 바람직하다. 컷아웃은 밀링, 특히 레이저 밀링에 의해 생성되는 것이 바람직하다.
상기 배치의 한 실시예에 따르면, 밑면 상에서 외부 접촉부들과 함께 표면 실장이 가능한 구성요소(SMD 칩)은, 예를 들면, 솔더 범프들(solder bumps) 또는 솔더 볼들(solder balls)의 형태에서, 인쇄 회로 기판 적층물 또는 그의 도통홀들 또는 도통홀들에 연결된 그의 도전체 트랙들 상에서 실장된다. 이로써, 플랫 디자인으로 고밀도 집적화 상태로의 전기 구성요소들 및 인쇄 회로 기판 구조물들의 배치는 이루어질 수 있다.
도 9는 표면-실장가능한 전기 다층 구성요소를 도시하고, 상기 전기 다층 구성요소는 실장면 또는 인쇄 회로 기판 층(10)에 대해 수직으로 진행하는 전극층들(3)을 가진다. 추가적인 외부 접촉부(4c)는 스택에 배치된 접지 전극(7)을 위해 전기적인 외부 접촉을 형성한다. 상부 측 상의 외부 접촉부들(4a 및 4b) 사이에서, 상기 외부 접촉부들에 연결된 저항기(14)는 스택의 표면에서, 예를 들면, 그와 연관된 유전층들(2)의 에지들을 따라서 진행된다. 상기 저항기는 저항 트랙 또는 층으로서 인쇄될 수 있고, 산화루테늄(RuOx)을 포함하는 것이 바람직하고, 상기 x는 수 ≥ 1인 것을 나타내고, 산화수의 크기를 표시한다. 패시베이션 층은 저항기와 스택(1)의 표면 사이에서 선택적으로 존재할 수 있다. 이 도면은 저항기를 덮는 패시베이션 층(8)을 도시한다. Π 필터는 저항기로 생성되고, 전기 용량은 반대 극성들의 전극층들(3)과 이들 사이에 있는 유전층들(2) 사이에서 형성되고, 이들은 저항기 및 접지에 의해 서로 연결된다. Π 필터는 본원에서 예를 들면 이 표면 실장가능한 설계를 가진 다른 필터들로 언급되고, 실장면에 수직으로 진행하는 내부 전극들도 예를 들면 로우-패스(low-pass) 필터 또는 노이즈(noise) 필터 등으로 구비될 수 있다. 다층 구성요소는 필터어레이로서, 또는 복수의 세트들의 내부 전극들 및 그에 할당된 외부 접촉부들을 가진 필터 모듈로서 구현될 수 있다. 그러나, 이 경우에 있어서, 각각의 필터들 또는 내부 전극들의 세트들은 유전층들의 동일 스택 또는 공통 스택을 공유한다.
도 10은 도 9에 따른 필터 어레이 또는 다층 구성요소 모듈의 상부측의 평면도를 도시한다. 저항기들(14)이 필터의 외부 접촉부들(4a 및 4b)과 각각 어떻게 연결되는지를 도시한다. 외부 접촉부들(4a 및 4b)에 연결된 단형 림브들(3a)의 에지들은 수평선들로 도시된다.
도 11은 도 9에 따른 필터 어레이 또는 다층 구성요소 모듈의 밑면의 평면도를 도시한다. 각 필터의 접지 전극들(7)이 접지 접촉부(4c)에 어떻게 접촉되는지를 도시한다. 이 경우에 있어서, 상기 접지 접촉부(4c)는 스택(1)의 밑면에서 장형 스트립(elongate strip)으로서 구현되는 것이 바람직하다. 파선들은 내부 전극들(3)의 장형 림브들(3b)의 에지들을 제시하고, 상기 장형 림브들은 다층 구성요소에 매입된다.
1 유전층들 및 전극층들의 스택
2 유전층들
3 전극층들
3a L-형상 전극층의 단형 림브들
3b L-형상 전극층의 장형 림브들
4a 제 1 외부 접촉
4b 제 2 외부 접촉
4c 접지 접촉
5a 접촉부 측 상에 있는 다층 구성요소의 외면
5b 다층 구성요소의 다른 외면
6 장벽층
7 접지 전극
8 패시베이션 층
9 인쇄 회로 기판
10 인쇄 회로 기판의 기판층들
11 인쇄 회로 기판의 전기 도전체 트랙
12 인쇄 회로 기판의 도통홀
13 솔더 범프 또는 솔더 볼
14 저항기

Claims (28)

  1. 나란하게 배치된 유전층들(2) 및 전극층들(3)의 스택(1), 및
    반대 극성들의 외부 접촉부들(4a, 4b)
    을 포함하고,
    상기 반대 극성들의 외부 접촉부들(4a, 4b)은 상기 스택(1)의 동일 외면(5a) 상에 배치되고, 접촉-연결가능한 플립-칩이고,
    상기 전극층들은, 하나의 말단에 의해, 동일 극성을 가지는 외부 연결부에 각각 연결되는 것을 특징으로 하는 전기 다층 구성요소.
  2. 제 1 항에 있어서,
    상기 스택(1)의 스택 방향은, 다층 구성요소가 실장가능한 실장면(6)과 실질적으로 평행하게 진행하는 것을 특징으로 하는 전기 다층 구성요소.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 전극층들(3)은 정사영(orthogonal projection)으로 적어도 부분적으로 겹쳐지는 것을 특징으로 하는 전기 다층 구성요소.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 전극층들(3)은 정사영으로 겹쳐지지 않고, 서로 이격되어 공통 유전층(3) 상에 배치되는 것을 특징으로 하는 전기 다층 구성요소.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 전극층들(3)은 하나의 말단에서 외부 접촉부(4a, 4b) 각각에 연결되도록 형성되고, 방향-변화 방식(direction-changing fashion)으로 상기 스택(1)의 내부로 진행하는 것을 특징으로 하는 전기 다층 구성요소.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 전극층들(3)은 L-형상이고, 전극층의 제 1 림브(3a)는 외부 접촉부(4a, 4b)에 연결되고, 제 2 림브(3b)는 상기 다층 구성요소가 실장가능한 실장면(6)에 평행하게 진행하는 것을 특징으로 하는 전기 다층 구성요소.
  7. 제 6 항에 있어서,
    서로 다른 극성들을 가지는 전극층들(3)의 제 2 림브들(3b)은 정사영으로 적어도 부분적으로 겹쳐지는 것을 특징으로 하는 전기 다층 구성요소.
  8. 제 6 항에 있어서,
    하나의 전극층(3)의 제 2 림브(3b)의 말단은 반대 극성의 전극층(3)의 제 2 림브의 말단을 마주보고, 상기 제 2 림브는 동일 유전층(2) 상에 배치되고, 상기 말단들은 서로 이격되어 있는 것을 특징으로 하는 전기 다층 구성요소.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 전극층들(3)은, 복수의 측들 각각에서, 상기 스택(1)의 외면(5a, 5b) 까지 이르는 것을 특징으로 하는 전기 다층 구성요소.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 스택의 유전층(2) 상에 배치된 적어도 하나의 접지 전극(7)을 추가로 포함하고,
    상기 적어도 하나의 접지 전극(7)은 상기 스택의 유전층(2) 상에 배치되고,
    상기 적어도 하나의 접지 전극(7)은, 상기 전극층들(3)과 접촉되는 외부 접촉부들(4a, 4b)로서 동일 외면(5a)에 배치된 접지 접촉부(4c)와, 하나의 말단에서, 접촉-연결되는 것을 특징으로 하는 전기 다층 구성요소.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 외부 접촉부들(4a, 4b)은 상기 스택(1)의 동일 외면(5a) 상에서 서로 최대로 이격되어 배치되는 것을 특징으로 하는 전기 다층 구성요소.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 외부 접촉부들(4a, 4b)은 상기 스택(1)의 동일 외면(5a)의 서로 다른 에지 영역들 상에서 배치되는 것을 특징으로 하는 전기 다층 구성요소.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 스택(1)의 적어도 하나의 외면(5a, 5b)은 적어도 부분적으로 패시베이트화된(passivated) 것을 특징으로 하는 전기 다층 구성요소.
  14. 제 13 항에 있어서,
    상기 스택(1)의 적어도 하나의 외면(5a, 5b)은 유리를 포함한 층(8)에 의해 적어도 부분적으로 패시베이트화된 것을 특징으로 하는 전기 다층 구성요소.
  15. 제 13 항에 있어서,
    상기 스택(1)의 적어도 하나의 외면(5a, 5b)은 세라믹을 포함한 패시베이션 층(8)에 의해 적어도 부분적으로 패시베이트화된 것을 특징으로 하는 전기 다층 구성요소.
  16. 제 15 항에 있어서,
    상기 세라믹을 포함한 패시베이션 층(8)은 ZrOx, MgO, AlOx 물질들 중 하나를 포함하고, 상기 x는 수(number) ≥ 1을 나타내는 것을 특징으로 하는 전기 다층 구성요소.
  17. 제 1 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 전극층들(3)은 Ag, Pd, Ni, Cu 물질들 중 적어도 하나를 포함하는 것을 특징으로 하는 전기 다층 구성요소.
  18. 제 1 항 내지 제 17 항 중 어느 한 항에 있어서,
    나란하게 배치된 복수의 스택들의 전극층들을 포함하고, 서로 다른 스택들에 속하는 전극층들은 공통 유전층들(2) 상에 배치되는 것을 특징으로 하는 전기 다층 구성요소.
  19. 제 1 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 유전층들(2)은 배리스터 세라믹을 포함하는 것을 특징으로 하는 전기 다층 구성요소.
  20. 제 1 항 내지 제 19 항 중 어느 한 항에 있어서,
    상기 유전층들(2)은 캐패시터 세라믹을 포함하는 것을 특징으로 하는 전기 다층 구성요소.
  21. 제 1 항 내지 제 20 항 중 어느 한 항에 있어서,
    상기 유전층들(2)은 비선형 저항 물질을 포함하는 것을 특징으로 하는 전기 다층 구성요소.
  22. 제 18 항 내지 제 21 항 중 어느 한 항에 있어서,
    상기 유전층들(2)과 상호 작용하는 전극층들(3)은 다층 배리스터, 다층 캐패시터, 다층 NTC 서미스터 또는 다층 PTC 서미스터 중 적어도 하나를 형성하는 것을 특징으로 하는 전기 다층 구성요소.
  23. 제 22 항에 있어서,
    상기 다층 배리스터 및 상기 다층 캐패시터는 상기 스택(1)에서 나란하게 배치되는 것을 특징으로 하는 전기 다층 구성요소.
  24. 제 1 항 내지 제 23 항 중 어느 한 항에 있어서,
    상기 외부 접촉부들(4a, 4b)에 연결된 저항기를 포함하는 것을 특징으로 하는 전기 다층 구성요소.
  25. 제 1 항 내지 제 24 항 중 어느 한 항에 따른 전기 다층 구성요소를 포함하고, 인쇄 회로 기판(9) 상에 실장되는 전기 다층 구성요소용 실장 배치에 있어서,
    상기 다층 구성요소와 상기 인쇄 회로 기판 사이의 전기적인 접촉은 인쇄 회로 기판의 접촉부들과 외부 접촉부들(4a, 4b, 4c) 사이에서 생성되는 것을 특징으로 하는 실장 배치.
  26. 제 24 항에 있어서,
    상기 인쇄 회로 기판(9)의 접촉부들은 상기 인쇄 회로 기판을 통해 형성된 도통홀들(12)에 연결되는 것을 특징으로 하는 실장 배치.
  27. 제 24 항 또는 제 25 항에 있어서,
    상기 인쇄 회로 기판(9)은 복수의 기판층들(10)을 가지고, 상기 복수의 기판층들(10) 사이에는 전기 도전체 트랙들(11)이 배치되는 것을 특징으로 하는 실장 배치.
  28. 제 24 항 내지 제 26 항 중 어느 한 항에 있어서,
    상기 다층 구성요소는 인쇄 회로 기판 층들의 층 시퀀스에 매입되는 것을 특징으로 하는 실장 배치.
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