KR20100017413A - Ⅳ족 기판 표면상의 질화물 반도체 컴포넌트 층 구조 - Google Patents

Ⅳ족 기판 표면상의 질화물 반도체 컴포넌트 층 구조 Download PDF

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Abstract

본 발명은 정육면 결정 구조를 갖는 Ⅳ족 기판 재료로 제조된 Ⅳ족 기판 표면을 갖는 기판상에 에피택셜로 증착되는 Ⅲ족 질화물층 구조를 갖는 질화물 반도체 컴포넌트에 관한 것이다. 상기 Ⅳ족 기판은 임의의 표면 복원이 무시되면 C2 대칭을 가지지만, C2 대칭보다 더 높은 회전 대칭을 가지지 않는 기본 셀을 갖는다. 상기 Ⅲ족 질화물층 구조는 상기 Ⅳ족 기판 표면에 바로 인접한 3원 또는 4원 Al1 -x-yInxGayN으로 제조된 시딩층을 가지며, 여기서 0≤x, y<1 및 x+y≤1이다. 결과적으로 고품질 단결정 성장이 획득된다. 본 발명의 이점은 c-, a- 및 m-평면 GaN을 성장시키는 점에서 그리고 무엇보다도 (111)-배향 기판상에서보다 습식 화학 프로세스에서 기판 제거가 더욱 용이하게 행해짐으로써 상기 기판이 전체적으로 또는 부분적으로 용이하게 제거될 수 있다는 점에서 높은 레벨의 결정 품질이 달성될 수 있다.
질화물 반도체, 에피택시, 멜트백 에칭, 공격성 용액, 격자 파라미터.

Description

Ⅳ족 기판 표면상의 질화물 반도체 컴포넌트 층 구조{NITRIDE SEMI-CONDUCTOR COMPONENT LAYER STRUCTURE ON A GROUP Ⅳ SUBSTRATE SURFACE}
본 발명은 실리콘, 게르마늄, 다이아몬드 또는 Ⅳ족 반도체 시스템 내의 혼합 결정과 같은 Ⅳ족 질화물 기판 표면상에 Ⅲ족 질화물층 구조를 갖는 질화물 반도체 컴포넌트에 관한 것이다.
기판 표면(111)을 갖는 실리콘 기판에 에피택셜로 성장하는 C-축 배향 질화 갈륨(GaN)은 일반적으로 종래 기술이며 상업적으로 구입 가능하다.
보다 최근의 발전은 실리곤(100) 기판 표면상에서 에피택시 성장을 또한 가능하게 하지만 이는 더 불량한 결정 품질을 갖게 된다. 마이크로전자공학에 응용하기 위한 Ⅲ족 질화물층 구조를 위하여 기판 표면으로 실리콘(100) 표면을 사용하는 것이 관심을 받고 있는데 왜냐하면 이는 예를 들어 실리콘 전자 공학에서 GaN계 컴포넌트들의 집적을 용이하게 할 수 있기 때문이다.
또한 기판 표면상에서의 성장에 대해 언급할 때마다 그와 같은 성장은 사실상 에피택시이거나 에피택시였다고 가정해야만-전문가들에게는 흔하지만- 한다. 공지된 바와 같이, 에피택시 방식으로 증착되는 층은 자신이 성장하는 기판의 격자 구조를 채택하거나 선규정된 대칭에 따라 자신을 배향하고, 심지어 두께가 수 마이 크론에 이르는 단일층 상에서도 격자 부정합에 따라 격자 상수를 또한 채택할 것이다. 그러므로, 다음에서, "에피택셜"이란 단어에는 기판 표면에서의 성장을 논의하고 있을 때 추가적인 언급이 반드시 제공되지 않는다. 스퍼터링(sputtering)과 같은, 공지된 비-에피택셜 증착 프로세스에서는 비결정 또는 다결정, 즉 기껏해야 단결정이 아닌 텍스처(texture)된 층이 발생되지만 이는 현재의 표준에 부합되는 광전자 컴포넌트에 적합하지 않다.
게르마늄 및 다이아몬드 상에서 Ⅲ족 질화물을 성장시키는 것은 개별적인 연구서들의 주제였으나 질화물 반도체 컴포넌트들의 특정한 애플리케이션에 대해 어떤 이점들을 똑같이 제공한다. 이들 이점들은 예를 들어 "멜트백 에칭(meltback etching)"의 부재 및 다이아몬드의 경우 전에 없는 높은 레벨의 열적 전도성을 포함한다. 기판 재료로서 다이아몬드 및 게르마늄의 단점은 일반적으로 실리콘에 비해 자체의 가격이 현저히 고가일 뿐만 아니라, 게르마늄의 경우 녹는점이 1000℃ 이하로 낮다.
실리콘(111) 및 특히 실리콘(001) 상에 생성된 Ⅲ족 질화물 반도체 층의 품질은 일반적으로 아직 광범위하게 사용되고 있는 6각 결정 구조를 갖는 사파이어 또는 SiC 기판의 품질만큼 양호하지 않다. 이러한 저품질의 하나의 원인으로는 핵형성 층(nucleation layer)으로 사용되는 AIN 결정의 또는 GaN 결정의 보다 불량한 격자 정합, 특히 실리콘 표면상에서의 그것들의 "뒤틀림(twist)"이 있다. 이는 주로 심지어 1㎛의 층 성장이후에, 109cm-2를 초과하는 칼날 전위 밀도(edge dislocation density)를 발생시킨다.
불량한 결정 품질로 인해 Si(100) 상에 고효율 LED, FET 또는 MEMS와 같은 박막 컴포넌트를 제조하는 것을 달성하기가 쉽지 않고, Si(111) 상에서 에칭으로 기판을 제거하는데 있어서의 어려움으로 인해서, 예를 들어, 센서 애플리케이션을 위한 실리콘의 국지 에칭에 의해 작은 구조를 에칭 제거하는 것 역시도 쉽지가 않다. Si(111) 상의 결정 면에 대한 습식 화학 에칭은 예를 들어 응축된 HF 및 응축된 HNO3 계열의 공격성 용액(aggressive solution)에 의해서만 가능하며, 이는 박막 애플리케이션의 경우에 수송 기판 및 수송 층을 처리하고 보호하는 것을 훨씬 더 어렵게 한다.
진술된 문제점은 정육면 Ⅳ족 기판 재료로 제조된 Ⅳ족 기판 표면을 갖는 기판상에 에피택셜로 증착되는 Ⅲ족 질화물층 구조를 갖는 질화물 반도체 컴포넌트에 의한 본 발명의 양상에 따라 해결될 수 있으며, 여기서, 상기 Ⅳ족 기판은 임의의 표면 복원이 무시되면 C2 대칭이 되어 있는 기본 셀을 가지지만, C2 대칭보다 더 높은 회전 대칭을 가지지 않으며, Ⅲ족 질화물층 구조는 상기 Ⅳ족 기판 표면에 바로 인접하며 GaN이거나 AIN 또는 3원 또는 4원 Al1 -x- yInxGayN으로 제조된 시딩층(seeding layer)을 가지며, 여기서 0≤x, y<1 및 x+y≤1이다. 그러므로, 후자의 경우, 상기 시딩층은 AlInGaN, AlInN, InGaN 또는 AlGaN으로 생성된다.
질화물 반도체 컴포넌트는 본원에서 Ⅲ족 질화물 구조를 갖는 반도체 컴포넌트를 언급한다. Ⅲ족 질화물층 구조는 상이한 실시예에서 하나의 Ⅲ족 질화물층을 포함하거나 다수의 Ⅲ족 질화물층을 포함하는 층 구조이다. 그러므로 하나의 실시예에서, 상기 Ⅲ족 질화물층 구조는 단일 Ⅲ족 질화물층으로 구성될 수 있다. Ⅲ족 질화물층은 적어도 하나의 Ⅲ족 원소 및 질소를 포함하는 화합물로 제조된 재료의 층이다. 질소를 제외하고, 다른 Ⅴ족 원소는 질소가 상기 재료 내의 Ⅴ족 원자의 적어도 50%를 차지하는 그와 같은 양으로 존재할 수 있다. Ⅲ족 원소의 원자 대 Ⅴ족 원자의 비율은 Ⅲ족 질화물에서 1:1이다. 질소를 제외한 Ⅴ족 원소를 혼합하는 것은 격자 부정합을 더욱 감소시키는데 유용할 수 있지만, 또한 질화물 반도체 컴포넌트의 개개의 애플리케이션의 요건으로 인해 배타적으로 혼합될 수 있다.
Ⅳ족 기판 표면은 Ⅳ족 기판 재료에 의해, 즉, 하나 이상의 Ⅳ족 원소에 의해 제조되고 기판 표면을 형성하는 기판에 의해 형성되는 기판 표면이다. 그러므로 Ⅳ족 기판 재료는 0≤x, y≤1 및 x+y≤1 일 때 시스템 C1 -x- ySixGey에 속한다. 질화물 반도체 컴포넌트에서, Ⅳ족 기판 표면은 정의하기 위한 목적으로 이상적이라고 가정된 경계 표면을 Ⅳ족 재료 및 Ⅲ족 질화물층 구조 사이에 형성한다. Ⅳ족 기판 표면은 Ⅳ족으로 제조되는 웨이퍼의 표면 또는 예를 들어 이종 기판상 또는 SOI 유형(silicon-on-insulator-type) 기판상의 박층의 표면일 수 있다.
C2 대칭은 유클리드 평면(Euclidian plane)에서의 유한 순환 대칭 그룹의 계(family)에 속한다. 그것은 이산 대칭 그룹을 형성하고 상기 대칭 동작은 축에 대한 임의의 변위 및 반사를 포함하지 않지만, 어떤 점 주위에서 180°의 배수만큼의 회전을 포함한다. 즉, Ⅳ족 기판 표면은 Ⅳ족 원자의 기본 셀에 의해 형성된 기판 표면을 특징으로 하며, 여기서 하나의 기본 셀은 360도가 둘로 나뉜, 즉, 180도로 - 그리고 180도의 임의의 배수만큼 임의로 회전하여 자체를 반복하거나 재생성한다. 이 이유로, C2 대칭은 또한 이중 대칭으로 칭해진다. C2 대칭을 가지지만 더 높은 회전 대칭을 갖지 않는 기본 셀은 (중요하지 않지만) 단일 대칭, 즉, C1 대칭 및 이중, 즉 C2 대칭을 갖지만, 오름 순차의 임의의 회전 대칭, 즉, 예를 들어 C3 또는 C4 대칭을 갖지는 않는다. C1은 공지된 바와 같이 단일 원소의 동일성을 갖는 완전 비대칭 물체의 대칭 그룹이다.
본 명세서 및 청구항의 맥락에서 개념을 정의할 목적으로, 임의의 표면 복원이라도 Ⅳ족 기판 표면의 기본 셀의 대칭을 결정할 때에는 무시된다. 이는 특히, 자체의 기판 표면과 평행한 평면에서의 가상 단면에서 Ⅳ족 기판 표면은 C2 대칭을 가지지만 C2 대칭보다 더 큰 회전 대칭을 갖지 않는 기본 셀을 갖는다. 본 출원의 표현을 간소화하기 위해서, 그와 같은 기판 표현은 또한 (다만) 이중 대칭을 갖는 표면으로 칭해진다.
표시에 관해서, 표준적인(라운드형의) 괄호는 기판 표면, 예를 들어 Si(100)의 특정한 결정 배향을 표시하는데 사용된다. 중괄호(curly bracket : {})는 기판 표면의 같은 배향 그룹을 나타내는데 사용된다. 그러므로 Si{100} 표면은 Si의 모든 표면이 Si(100) 표면과 동일함을 나타낸다. 단일 꺾쇠 괄호(square bracket)는 방향을 나타내는데 사용되며, 예를 들어 [110] 방향은 (110) 표면에 수직인 평면에 있는 방향이다. 꺾음 괄호(angle bracket)는 동일한 방향의 그룹을 나타내며, 예를 들어 <110> 방향의 그룹은 또한 [110] 방향을 포함한다.
C2 대칭을 가지지만 C2 대칭보다 더 높은 차수의 어떤 회전 대칭도 가지지 않는 Ⅳ족 기판 표면은 특히 Ⅲ족 질화물과 높은 격자 정합을 가지므로 상기 표면은 결정학적 품질이 특히 높은 Ⅲ족 질화물층 구조의 단결정 에피택셜 증착을 가능하게 하는 이점을 갖는다. 이는 Ⅲ족 질화물층 구조에서의 결함 밀도를 감소시키고, 이의 결과로서 질화물 반도체 컴포넌트의 성능 및 유용한 수명이 개선될 수 있다.
게다가, 단지 이중 대칭을 갖는 C1 -x- ySixGey(0≤x, y≤1, x+y≤1) 표면은 습식 화학 에칭이 보다 쉽게 행해지는 가장 중요한 추가 이점을 갖는다. 이는 기판에 부착되고 부가적으로 초박 층으로 처리되어야 하는 질화물 반도체 컴포넌트 층을 제거하는 것을 보다 용이하게 한다. 그러므로 실리콘이 사용될 때, 단지 이중 대칭을 가지는 표면을 사용함으로써, 새로운 기판으로의 부착을 촉진하는 층을 내산성(acid-resistant) 물질로 보호하기 위한(상기 층은 Au/Sn과 같은 금속 층을 흔히 포함하기 때문이다) 고비용의 소요가 방지된다.
본 양상으로부터, 보호가 필요한 질화물 반도체 컴포넌트는 초박 반도체 컴포넌트에 대한 중간 산물을 형성하며, 상기 중간 산물에서 Ⅳ족 기판 재료를 포함하며 상기 기판 재료상에 Ⅲ족 질화물층 구조가 배치되어 있는 기판은 이후 단계의 프로세스에서 제거된다.
다음의 설명은 실리콘이 기판 재료로서 사용되는 예를 주로 포함한다. 그러나 이는 본 발명의 응용 가능성을 제한하는 것으로 이해되어서는 안 된다. 사용된 기판 재료에 관하여, 본 발명은 0≤x, y≤1 및 x+y≤1인 C1 -x- ySixGey를 포함하는 전체 시스템에 적용될 수 있다. 공지된 바와 같이, 실리콘 이외의 Ⅳ족 기판 재료가 사용되면 기판 표면에서의 결정 격자의 격자 파라미터들은 상이하다.
특정한 세트의 격자 파라미터는 모든 Ⅲ족 질화물에 대하여 동등하게 유리한 격자 정합을 제공하는 않는다. 이 이유로 인해, 기껏해야 이중 대칭을 갖는 하나 이상의 상이한 기판 표면을 갖는 상이한 Ⅳ족 재료는 상이한 Ⅲ족 질화물층 구조에 적합할 수 있다. 본 발명에 따르면, 질화물 반도체 컴포넌트의 Ⅲ족 질화물층 구조는 Ⅳ족 기판 표면에 바로 인접한 Al1 -x- yInxGayN 시딩층을 갖는다. 여기서 0≤x, y≤1 및 x+y≤1이다. 상이한 격자 파라미터들로 인하여, 특정한 경우에 어느 것이 가장 적합하냐에 따라, 2원이거나 또는 3원이거나 또는 4원 재료가 이중 대칭을 갖는 어떤 Ⅳ족 기판 표면에 대한 시딩층을 위해서 선택될 수 있다. Ⅳ족 기판 표면 및 Ⅳ족 기판 표면상에 증착되는 Ⅲ족 질화물층 구조의 적절한 결합을 컴파일링(compiling)할 때, 잠재적인 Ⅳ족 기판 표면의, 그리고 잠재적인 Ⅲ족 질화물의 자체로 공지된 각각의 격자 파라미터를 고려함으로써, 각각의 질화물 반도체 컴포넌트의 필요한 속성을 고려하도록 하는 것이 필수적이다.
본 발명에 따른 질화물 반도체 컴포넌트의 일부 실시예가 이제 기술될 것이다.
질화물 반도체 컴포넌트의 어떤 실시예에서, AIN이거나 또는 순 AIN에 근접한 하나의 실시예인 높은 비율의 Al(적어도 80%)을 포함하는 유형 Al1 -x- yInxGayN의 Ⅲ족 질화물은 Ⅲ족 질화물층 구조에서 Ⅳ족 기판 표면에 직접 배치된 시드 층으로서 사용된다. 광범위한 상이한 질화물 반도체 컴포넌트의 그룹에서, Ⅳ족 기판 표면 및 시드 층 사이의 낮은 격자 부정합은, 본 방식으로 달성될 때에, Ⅲ족 질화물층 구조의 결정 품질에 매우 중요하다. 이어서, 결정 품질은 성능 파라미터 및 (광)전자 컴포넌트의 유용한 수명에 영향을 미친다.
Si(100) 표면의 예의 경우, AIN은 시딩층에 적절한 재료이다. 그러나 Si(100) 표면과 GaN의 격자 정합 또한 양호하다. 그러므로 GaN 시딩층 역시 적절하다. 이 경우의 격자 부정합은 AIN의 경우에 또한 낮은 부정합을 갖는 방향에 약 2%이고 다른 방향에 약 16.9%이다.
MOVPE(metal organic vapour phase epitaxy)를 사용하면, 성장하는 Ⅲ족 질화물이 고비율의 갈륨을 포함할 때 원하지 않는 멜트백 에칭이 발생할 것이다. "멜트백 에칭"은 성장하는 Ⅲ족 질화물층에서의 갈륨의 기판 재료인 실리콘과의 반응을 칭한다. 그러므로 기판 재료가 실리콘일 때, 그리고 특히 멜트백 에칭을 방지하기 위해 MOVPE를 사용할 때, 시딩층에서의 Ⅲ족 원소 중 Al 중량비는 Ⅲ족 원자들의 총 수에 관하여 90% 이상이고 따라서 갈륨의 중량비는 많아야 10%이다.
하나의 실시예에서, Si 및 Ge의 합금은 Ⅳ족 기판 재료와 동일하다. 이 기판 재료는 멜트백 에칭 발생 가능성이 낮은 증착이 가능하다. 적절하게 선택된 Si-Ge 합금은 또한 GaN 시딩 칭의 특히 양호한 격자 정합을 가능하게 한다.
기판 재료로서 다이아몬드 또는 Ge를 사용하면 또한 멜트백 에칭이 방지된다.
하나의 실시예에서, Ⅳ족 기판 표면은 Si(100) 표면이다. 상기 기판은 한 방향에서 배향된 c-축 및 m-평면 AIN과 매우 낮게 격자 정합함으로써, 기판상에서 Ⅲ족 질화물층 구조의 층들의 배향을 더 양호하게 한다. 다른 Ⅳ족{110} 기판 표면을 갖는 Ⅳ족 기판 재료는 AIN에 대하여 유사한 유리한 특성을 가지므로 또한 사용될 수 있다.
Si(100) 기판 표면을 갖는 기판은 또한 대량으로 상업적으로 구입 가능한 이점이 있으므로 용이하게 그리고 저비용으로 획득될 수 있다.
{100} 기판 표면에 대한 대안으로, 이중 대칭 및 이와 유사한 대칭을 갖는 다른 Ⅳ족 기판 표면이 사용될 수 있다. 다른 실시예를 형성하기 위한 {120} Ⅳ족 기판 표면뿐만 아니라 더 높은 지수를 갖는 다른 {nm0}-유형 기판(여기서 n, m은 0이 아닌 정수이다)은 그러므로 고품질 Ⅲ족 질화물층 구조를 성장시키기 위한 것뿐만 아니라 GaN 층과 같은 단일 고품질 Ⅲ족 질화물층을 증가시키는데 마찬가지로 중요하다. 이는 {nml}-유형 기판이며, 여기서, n, m은 0이 아닌 정수이며 l≥2이다.
본 발명의 제 2 양상에 따르면, 질화물 반도체 컴포넌트를 생성하는 공적은 정육면체 결정 구조를 갖는 Ⅳ족 기판 재료로 제조되는 Ⅳ족 기판 표면상에 Ⅲ족 질화물층 구조의 에피택시 증착하는 단계를 포함하며, 여기서 상기 Ⅲ족 질화물층 구조는, 개념 정의를 위해서 임의의 표면 복원을 무시하면, C2 대칭을 갖는 기본 셀을 갖지만 C2 대칭보다 더 높은 회전 대칭을 갖지 않는 Ⅳ족 기판 표면상에 에피택시로 증착되고, AIN, GaN 중 하나 또는 3원 또는 4원 Al1 -x- yInxGayN, 0≤x, y<1 및 x+y≤1로 제조된 시딩층은 상기 Ⅳ족 기판 표면에 바로 인접하여 에피택시로 증착된다.
본 발명에 따른 상기 프로세스의 이점은 본 발명의 제 1 양상에 따른 질화물 반도체 컴포넌트의 이점과 대응한다.
하나의 실시예에서, 상기 프로세스는 Ⅲ족 질화물층 구조의 증착 이후에 상기 기판을 부분적 또는 전체적으로 습식 도는 건식으로 화학 제거하는 단계를 포함한다. 이러한 실시예는 질화물 반도체 컴포넌트에 대한 저비용 박막 기술의 실현을 달성한다.
본 발명은 이제 부가 실시예 및 도면을 참조하여 기술될 것이며:
도 1a ∼ c는 각각 AIN 커버링(covering)의 경우인, a 실리콘(100), b 실리콘(110) 및 c 실리콘(111) 기판의 평면도를 도시하고;
도 2는 Ⅲ족 질화물 구조를 갖는 질화물 반도체 컴포넌트의 하나의 실시예의 단면도를 도시하고;
도 3a ∼ f는 질화물 반도체 컴포넌트를 제조하는 프로세스의 실시예의 다른 위상을 도시한다.
도 1은 질화물 반도체 컴포넌트의 한 실시예를 설명하기 위해 그리고 종래 기술의 솔루션과 이를 비교하기 위해서, 각각 0≤x, y≤1 및 x+y≤1인 Al1 -x- yInxGayN 커버링을 갖는, a 실리콘(100), b 실리콘(110) 및 c 실리콘(111) 형태의 Ⅳ족 기판 표면의 평면도를 도시한다. 단지 도 1b만이 본 발명의 실시예와 관련되고; 다른 두 도면 1a 및 1c은 비교를 위해 종래 기술에 이미 사용된 기판 표면의 구조를 도시한다. 하나의 방향으로의 가장 양호한 격자 정합은 3원 재료들이 Al0.97In0.03N 및 Al0 .78Ga0 .22N으로 사용될 때 획득된다. Ga 및 In의 미세한 혼합은 재료 파라미터를 개선하는데 유용하다. 4원 재료가 사용되면, In 및 Ga의 이상적인 농도는 그에 상응하여 낮아진다. 그러나 프로세스에 따라 더 진한 농도가 가능하며 유리할 수 있는데, 왜냐하면 상기와 같은 경우 수직인 방향에서의 격자 부정합을 희생하더라도 [1-10] 방향으로의 격자 부정합이 또한 감소하기 때문이다.
도 1에서, 채워진 원들은 실리콘(110) 기판 표면상의 실리콘 원자의 위치를 나타내며, 비워진 원들은 상기 기판상에 증착된 Al1 -x- yInxGayN 커버링에서의 질화물이거나 또는 알루미늄의 원자의 위치를 나타낸다. 도면의 표현을 간소화하기 위해, 도면에서 다른 Ⅴ 원소 및 Al 간 구별을 하지 않는다. 그러나 상기 예는 3원 또는 4원 합금을 사용하는 것이 이해되어야 한다. 그러므로 실제로는 순 AIN가 의도되지 않고, 일부 실시예에서 오히려 고비율의 Al을 포함하는 3원 또는 4원 시딩층이 의도된다. 표현 "핵형성 층" 및 "시딩층"은 본 출원에서 동의어로 사용된다.
여기서 고려되고 있는 도 1b의 실시예에서, 실리콘 기판 표면의 Al1 -x-yInxGayN 커버링은 GaN을 성장시키는데 흔히 사용되는 상기 기판 표면에서 Ⅲ족 질화물층 구조가 성장하기 시작할 때 시딩층을 형성한다.
다음의 관찰은 단지 예로서 이해되어야 한다. 통상적으로 사용되는 Si{110}가 c-축 배향 AIN을 바람직하게 제조할지라도, 이 대신에, 재료들의 다른 조합이, 설명하자면, Ⅳ족 기판 표면 및 상기 표면에서 성장하는 Ⅲ족 질화물층 구조에 대해서 또한 사용될 수 있다.
Al 원자는 6각의 단위 셀의 구석(corner)에 배치된다. Al1 -x- yInxGayN의 단위 셀을 형성하는 6각형의 모서리들의 더 짧은 간격은
Figure 112009072919696-PCT00001
방향으로 신장된다. AIN을 사용한 비이상적인 경우에, 이들 간격들은 5.41Å이고, 예를 들어 Al0.97In0.03N 또는 Al0.78Ga0.22N인 경우에 5.43Å으로 축소될 수 있고, 부정합이 0%이므로, AIN 핵형성 층의 사용과 비교하여 개선된 층 특성을 달성한다. Si 단위 셀의 더 짧은 간격은 <100> 방향으로 신장되며 5.43Å에 이른다. 그러므로 Al(Ga,In)N
Figure 112009072919696-PCT00002
∥Si<100> 방향으로의 부정합은 각각의 제 2 격자 평면을 조사하면 0%이지만 AIN의 경우 0.37%이다.
그러나, Al0.97In0.03N 또는 Al0.78Ga0.22N
Figure 112009072919696-PCT00003
∥Si<110>에 있어서도, 공지되어 있는 기판 표면 Si(111)상에서 상기 재료의 경우와 마찬가지로, 부정합은 틀림없이 18 ∼ 19% 이하이다. 그러므로 기본 셀의 C2 대칭이 아니더라도 상기 기판상에서는 다른 정육면체 기판 재료와 비교하여 한 방향으로 매우 양호한 격자 정합이 존재한다. 이런 한 방향에서의 매우 양호한 정합은 결정 품질에 긍정적인 효과를 미친다.
표면 복원(도 1a에 도시되지 않음)이 고려되어야만 하는 경우, Si(100) 상의 AIN에 있어서의 Al(Ga,In)N
Figure 112009072919696-PCT00004
∥Si<100>에 관하여 미세 격자 부정합이 나타날 것이다. 그러나 더욱 정밀한 조사에서는 이것이 큰 표면 섹션에서는 해당하지 않는다는 것이 증명된다. 이러한 실리콘 표면의 경우, 상기 실리콘 표면에 존재하는 4중 회전 대칭(C4)으로 인해서, 90° 회전 동작을 위한 기본 셀의 회전 대칭에 부가적인 어려움이 존재한다. Si(100) 표면은 초기에 (2×1) 복원과 같은, 특정 복원에 의한 바람직한 방향이 제공된다. 그러나 실제로 Si(100) 표면상에는 일정한 복원이 존재하지 않는다. 오히려, 상이한 복원들을 갖는 작은 표면 섹션만이 존재하는데, 상기 상이한 복원들 중 50%는 (2×1)이고 상기 복원들 중 50%가 (1×2)이다. 그러므로 이러한 조건 하에서, 상기 표면은 우선 방향(preferential direction) 및 이에 따른 작은 섹션에서 최대 C2 대칭을 갖는다. 이들은 단결정 에피택셜 성장에 적합하지 않다. 그러므로 개선된 격자 정합의 이점은 다만, 임의의 표면 복원을 무시하는 경우, C2 대칭을 갖지만 C2 대칭보다 더 큰 회전 대칭을 갖지 않는 기본 셀을 갖는 Ⅳ족 기판 표면에서 달성될 수 있다.
{nm0} 또는 {mnl} 유형, 예를 들면 (110)의 단지 이중 대칭만을 갖는 그러한 표면에서, 원자 결합(atomic bond), 예를 들어 매우 고유한 실리콘 결합의 지그재그 구조(zigzag structure)는 도 1에 도시된 바와 같이, 성장하는 Al(Ga,In)N의 뒤 틀림에 대한 명백한 사양을 생성하는 우선 방향을 형성한다. 여기서, Al(Ga,In)N 단위 셀의 원자들은 실리콘 원자에 거의 항상 근접하므로 전위 결합하게 된다. Al(Ga,In)N을 성장시켜 기본 셀이 90° 뒤틀리도록 하기 위해서, 대체로 Al(Ga,In)N을 Si와 무작위로 정합하도록 하더라도, 이는 정식적인 것은 아니고, 존재하는 경우, 단지 더 짧은 거리에 걸쳐 존재하고 결합 가능성이 더 적다.
2중 대칭을 갖는 오름 순차 표면에 대해서, AIN은 마찬가지로 c-축 배향을 따라 성장하는 것이 바람직하다.
비록, Ⅳ족 기판 표면이 n, m이 0이 아닌 정수이고 l≥2인 {nml} 표면에 있어서 경우 실리콘의 경우 유사한 격자 정합 AIN
Figure 112009072919696-PCT00005
∥Si<100>이 다소 불량할지라도, 그것은 고품질 질화물 반도체 컴포넌트 층의 증착에 대해서는 전적으로 충분하다. 그러므로 우수한 평활한 질화물 반도체 표면은 예를 들어, {511}, {711} 및 {911} 표면을 위해서 획득된다.
실리콘의 경우, {410} 표면은 m-평면 또는 a-평면 Al(ga,In)N의 성장에 유리한데, 왜냐하면, 상기 구조 자체가 계속하여 매 10.86Å마다 반복되어서, c-방향으로 두 Al0 .97In0 .03N 또는 Al0 .78Ga0 .22N 단위 셀에 대한 약 7.5%의(AIN에 대해서는 8.6%) 그리고 m-평면 Al(Ga,In)N에 대해 수직인 방향으로 0%(AIN에 대해서는 0.37%)의 매주 낮은 부정합 값을 발생시키기 때문이다. a-평면 GaN-리치(rich) 핵형성 층의 경우, l≥2이고 {114}인 {411}-유형 표면이 더 양호하게 격자 정합하므로 이것이 특히 적합하다.
프레스트레싱(prestressing) 형태의 대응책이 성장 중에 채택되지 않는 경우, 결과적인 질화물 반도체 층은 냉각 이후의 재료의 열적 부정합에 따른 인장 스트레인(strain)의 영향을 받을 것이며, 이 스트레인은 약간의 이방성(anisotropic)일 수 있다. 이는, Si(111)의 3중 배향(도 1c1c는 Si(100)의 4중 배향과는 달리 등방성이 아닌 즉, Si<100> 및 Si<110> 방향과 다른, 결정 배향의 낮은 대칭성에 기인한다. 그러므로 제거된 층은 곡률 측정으로 검출될 수 있는 이방성 스트레인에 의해, 또는 X선 측정에 의해서 더욱 양호하게 인식될 수 있다.
실리콘을 에칭하기 위해, 알칼리성 KOH에서부터 HF 및 HNO3와 같이 공격적이고 매우 독성이 강한 산성 혼합물까지 이르는 많은 옵션이 있다. 전자는 Si{111} 표면에서 정지하지만 후자는 그렇지 않다. 이러한 이유로, Si(111) 기판은 습식 화학 방법에 의해서 후자의 애칭 솔루션으로 동작하여 적절한 시간 내에 제거될 수 있다. 후자의 공격성 컴포넌트는 많은 금속을 용해시키므로, 기판에 부착되어 박막과 같은 부가적인 프로세싱을 위해 의도된 질화물 반도체 컴포넌트 층을 제거하는 것을 더욱 어렵게 한다.
일반적으로, C1 -x- ySixGey(0≤x, y≤1, x+y≤1)을 사용하면 습식 화학 에칭을 용이하게 할 수 있는 추가적인 이점을 갖는다. (111) 표면은 일반적으로 비교적 더욱 안정되므로 습식 화학 에칭 단계에서 그만큼 쉽게 제거되지 않는다. 실리콘이 사용되면, 단지 이중 대칭을 가지는 표면을 사용함으로써, 새로운 기판으로의 부착을 촉진하는 층을 내산성 물질로 보호하기 위한(상기 층은 Au/Sn과 같은 금속 층을 흔히 포함하기 때문이다) 고비용의 소요가 방지된다.
본 발명은 Ⅲ족 질화물층 구조를 갖는 임의의 질화물 반도체 컴포넌트에 응용 가능하다. 광학, 광전자공학 및 LED, 레이저 다이오드, 트랜지스터 및 MEMS 컴포넌트와 같은 전자 컴포넌트는 응용예이며, 본 발명의 응용이 이들로 제한되지 않는다는 것이 이해되어야 한다. 이들 이점은, c-, a- 및 m-평면 GaN을 성장시키는 점에서 그리고 (111)-배향 기판상에서보다 습식 화학 프로세스에서 기판 제거가 더욱 용이하게 행해짐으로써 상기 기판이 전체적으로 또는 부분적으로 용이하게 제거될 수 있다는 점에서 높은 레벨의 결정 품질이 달성될 수 있다.
도 2는 개략도로서, 질화물 반도체 컴포넌트(100)의 층 구조를 도시한다. 질화물 반도체 컴포넌트(100)는 초박 질화물 반도체 컴포넌트의 제조 동안 중간 산물을 형성할 수 있다.
도 2에서의 상기 도면은 비율대로 실현되지 않았다. 더욱 상세하게, 개별 층 두께 사이의 정확한 비율을 결정하는 것은 불가능하다. 그러므로 도면에 도시된 층 두께 비율은 매우 개략적인 표시만을 제공한다. 다음의 기술에서, 프로세스의 양상은 기술을 간결하게 유지하게 위해 장치의 양상과 같이 설명될 것이다.
질화물 반도체 산물(100)은 실리콘 웨이퍼(104) 상에 Ⅲ족 질화물층 구조(102)를 포함한다. 도 1의 평면에 수직인, 사용되고 있는 웨이퍼의 성장면은 (110) 실리콘 표면이다. (110) 실리콘 표면을 갖는 것이 바람직한 SOI 기판 또는 어떤 다른 기판은 실리콘 웨이퍼 대신 사용될 수 있다.
간소화하기 위해서, 문자 A 내지 F는, Ⅲ족 질화물층 구조(102)의 층에 라벨 링(labeling)하기 위해서, 수 참조 기호 106 내지 122에 추가하여, 도 2의 개별 층의 좌측에 제공된다. 동일한 문자는 동일한 유형의 층을 지정하며, 여기서
A는 버퍼 층(buffer layer)과 결합한 3원 또는 4원 질화물 시딩층을 도시하고,
B는 마스킹 층(masking layer)을 도시하고,
C는 질화물 반도체 컴포넌트 층, 여기서는 특히 n-형 GaN 층을 도시하고,
D는 다중-양자 우물(multi-quantum well) 구조를 도시하고,
E는 p-도핑된(p-doped) 질화물 반도체 커버일 층, 여기서는 특히 p-GaN을 도시하고, 그리고,
F는 스트레인 처리 목적을 위한 저온 AIN 또는 AIGaN 중간층을 도시한다.
층 구조 및 구조의 제조의 부가적인 상세한 설명이 이제 기술될 것이다.
층들이 증착되기 전에, 웨이퍼(104)의 성장 표면이 수동화(passivised)된다. 이는 상기 표면이 습식 화학 처리에 의해 또는 진공에서 또는 1000℃ 이상 온도의 수소 하에서의 가열에 의해 환원되고 수소 종단(hydrogen-terminated) 표면이 제조된다는 의미이다.
시딩층(106)은 10 ∼ 30nm의 두께를 갖는다. 상기 시딩층이 본 예에서 층 상에 증착된 버퍼 층과 결합하면(그러나 이는 상기 프로세스를 수행할 때 기본적으로 선택적이다), 최대 40nm의 층 두께가 획득된다.
저온, 즉, 1000℃ 이하에서, 예를 들어 600 내지 800℃에서, 아니면 고온, 즉 1000℃ 이상의 Al1 -x- yInxGayN의 정상 성장 온도에서 성장된 0≤x, y<1 및 x+y≤1인 Al1-x-yInxGayN 핵형성 층이 본 목적에 적합하다. 선택적인 버퍼 층은 마찬가지로 Al1 -x-yInxGayN 또는 AIN이고 고온 성장 온도에서 인가되는 것이 바람직하다. 버퍼 층은 또한 AlGaN으로 구성될 수 있다. AlGaN이 사용되면, 시딩층은 또한 더 두꺼운 두께, 예를 들어 약 600nm의 두께를 가질 수 있다.
행형성 층을 성장시킬 때, 기판의 질화(nitridation)를 방지하기 위해 질소 전구체를 공급하기 전에 반응 장치(reactor)에 알루미늄 전구체의 공급을 시작하는 것이 유익하다. 기판의 질화는 다결정 성장, 즉, 비-에피택셜 성장으로 이어진다.
실리콘 질화물로 제조되는 마스킹 층(108)은 시딩 및 버퍼 층 조성물(106) 상에 증착된다. 상기 증착은 실레인(silane) 또는 디실레인(disilane) 또는 유기 실리콘 화합물과 같은 실리콘 전구체, 및 암모니아 또는 디메틸 하이드리진(dimethyl hydrazine)과 같은, 질소 전구체를 동시에 도입하여 수행된다. 상기 두 전구체는 성장 표면에서 반응하여 실리콘 질화물을 형성한다.
마스킹 층 상에 증착된 GaN 층(110)의 두께는 800 및 1600nm 사이이다. 스트레인 처리 목적으로, 알루미늄을 포함하는 질화물 반도체 중간층은 저온 AIN 중간층(112)의 형태로 증착된다. 저온 AIN 중간층은 8 ∼ 15nm의 두께를 갖는다. 저온 AIN 중간층(112)을 삽입하면 일련의 다른 GaN 층 및 저온 AIN 중간층을 성장시킴으로써 GaN 층의 더 두꺼운 총 두께가 달성 가능하다. 그러므로 저온 AIN 중간층(112)에 이어서 다시 약 800 ∼ 1600nm 두께의 제 2 GaN 층(114)이 오고, 차례로 다른 저온 AIN 중간층(115)이 따르며, 그 후에 저온 AIN 중간층(115) 상에 제 3 GaN 층(116)이 증착된다. 상기 제 3 GaN 층 상에, 차례로, SiN으로 제조된 제 2 마스킹 층(117)이 증착된다. 제 2 SiN 마스킹 층(117)으로 인해서 후속하는 제 4 GaN 층(118)에서의 전위 밀도의 감소가 야기된다. 제 4 GaN 층(110, 114, 116 및 118)은 n-도핑된다. 도핑은 성장 중에 적절한 도핑 전구체를 첨가함으로써 달성된다.
다중-양자 우물 구조가 제 4 GaN 층(118) 상에 증착된다. 이 다중-양자 우물 구조(120)의 재료 및 정확한 층 구조의 선택은 희망하는 발광(light emission)의 파장에 따라 조정된다. 본 목적을 위해 조정되어야 하는, 층 화학량 및 층 두께와 같은 파라미터는 당업자에게 공지되어 있다. 공지되어 있는 바와 같이, 질화물 반도체의 밴드 갭(band gap)은 예를 들어 순 GaN으로 시작하여, 인듐 질화물의 갭의 방향으로 감소될 수 있다. 알루미늄을 추가함으로써, 밴드 갭은 AIN 값의 방향으로 증가된다. 이 방식으로, 적색 및 보라색 사이의 스펙트럼 범위 내의 희망하는 파장의 발광이 설정될 수 있다.
약 10 ∼ 30nm 두께의 주입 장벽은 다중-양자 우물 구조(120)에 선택적으로 제공될 수 있다.
대신, 도면에 도시된 것은 p-GAN으로 제조되어 다중-양자 우물 구조(120)와 직접 접촉하는 커버링 층(122)이다.
상술한 기술은 본 발명에 따른 질화물 반도체 컴포넌트의 실시예와 관한 것이었다. 전계 효과 트랜지스터와 같은 상이한 컴포넌트의 경우, 층 구조의 상세한 설명은 자체적으로 공지된 방식으로 상세하게 적응되어야 하는 것이 이해되어야 한 다.
도 3a 내지 3f는 도 1의 질화물 반도체 컴포넌트로 발광 다이오드를 제조하는 프로세스의 상이한 단계를 도시한다. 본원에 기술된 프로세스는 도 1의 질화물 반도체 컴포넌트의 제조 방식을 따른다.
먼저, 질화물 반도체 컴포넌트(100)가 표면 금속화되도록 한다. 이는 기판(126)으로의 후속 본딩(bonding)을 위해 그리고 상기 결과의 컴포넌트로부터의 광 추출을 개선하기 위해서 사용된다.
기판(126)은 구리 또는 AlSi로부터 제조되고 본딩에 사용되는 하나의 측면(128)에 금속화된 층(130)을 갖는다. 도 3b는 본딩에 후속하는 프로세스 단계를 도시한다. 본딩은 280℃의 온도에서 실행된다. 이와 같은 저온을 사용하면 본딩 동안 열적 사이클에 의하여 추가적인 스트레스가 발생하는 않는 이점이 있다.
실리콘 웨이퍼(104)가 후속 단계에서 제고된다. 이는 도 3c에 개략적으로 도시된다. 실리콘 웨이퍼(104)는 그라인딩(grinding) 또는 에칭에 의해서 제거된다. 에칭은 습식 화학 또는 건식 화학 에칭일 수 있다. 이와 같은 제거는 (111) 성장 표면을 갖는 기판을 사용하는 것과 비교하여 현저하게 쉽다.
이 방식으로, 도 3d에 도시된 구조가 제조되여, 이 구조에서 이전에 실리콘 웨이퍼에 본딩된 시딩층(106)은 현재 상부 측을 형성하고 p-커버링 층(122)이 금속화 층(124/130)에 직접 접촉한다. 후속 단계에서, 상부 측이 에칭으로 구성된다. 예를 들어 KOH 또는 H3PO4에 의한 에칭은 컴포넌트로부터의 광 추출을 개선한 피라 미드 형상의 구조를 형성하도록 한다(도 3e). 그리고나서 접촉 구조가 생성된다. LED의 자속 극성(flux polarity)은 표면에 음극 접촉부(136) 및 기판상에 양극 접촉부를 제공함으로써 규정된다.
본 발명은 큰 기판상에서 층을 성장시키는 것을 가능하게 하므로, 큰 컴포넌트의 제조 또는 비용효율이 높은 작은 컴포넌트의 대규모 제조를 가능하게 한다. 기술된 프로세스는 사파이어 기판의 경우에 흔히 사용되는 어떠한 레이저 스트라이핑(stripping)도 필요로 하지 않으므로 더 간소화되고 비용이 더 적게 든다. 사진 석판 단계는 후면 측 접촉을 행하거나 컴포넌트의 분리 이전에 구성할 때에만 필요하다.

Claims (10)

  1. 정육면 결정 구조를 갖는 Ⅳ족 기판 재료로 제조된 Ⅳ족 기판 표면을 갖는 기판상에 에피택셜로 증착되는 Ⅲ족 질화물층 구조를 갖는 질화물 반도체 컴포넌트에 있어서,
    상기 Ⅳ족 기판은 임의의 표면 복원이 무시되면 C2 대칭을 가지지만, C2 대칭보다 더 높은 회전 대칭을 가지지 않는 기본 셀을 가지며, Ⅲ족 질화물층 구조는 상기 Ⅳ족 기판 표면에 바로 인접하며 GaN이거나 AIN 또는 3원 또는 4원 Al1 -x-yInxGayN으로 제조된 시딩층을 가지며, 여기서 0≤x, y<1 및 x+y≤1인 질화물 반도체 컴포넌트.
  2. 제 1 항에 있어서,
    상기 Ⅳ족 기판 표면은 {nm0} 표면이고, 여기서 n, m은 0보다 큰 정수인 것을 특징으로 하는 질화물 반도체 컴포넌트.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 Ⅳ족 기판 표면은 {nmI} 표면이고, n, m은 0이 아닌 정수이고 l≥2인 것을 특징으로 하는 질화물 반도체 컴포넌트.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 Ⅳ족 기판 표면은 실리콘의 {110} 표면인 것을 특징으로 하는 질화물 반도체 컴포넌트.
  5. 제 1 항 또는 제 3 항에 있어서,
    상기 Ⅳ족 기판 표면은 실리콘의 {11l} 표면이며, l≥2인 것을 특징으로 하는 질화물 반도체 컴포넌트.
  6. 제 1 항에 있어서,
    상기 Ⅳ족 기판 표면은 실리콘의 {410}, {411} 또는 {41l} 표면이며, l≥2인 것을 특징으로 하는 질화물 반도체 컴포넌트.
  7. 제 1 항에 있어서,
    상기 시딩층에 바로 인접하는, 0≤x, y<1 및 x+y≤1인 Al1 -x- yInxGayN의 버퍼 층을 가지는 것을 특징으로 하는 질화물 반도체 컴포넌트.
  8. 정육면 결정 구조를 갖는 Ⅳ족 기판 재료로 제조된 Ⅳ족 기판 표면을 갖는 기판상에 Ⅲ족 질화물층 구조의 에피택셜 증착 단계를 포함하는, 질화물 반도체 컴포넌트를 제조하는 프로세스에 있어서,
    Ⅲ족 질화물층 구조는, 개념을 정의할 목적으로 임의의 표면 복원이라도 무시하는 경우, C2 대칭을 가지지만 C2 대칭보다 더 큰 회전 대칭을 갖지 않는 Ⅳ족 기판 표면상에 에피택셜로 증착되고, 상기 Ⅳ족 기판 표면에 바로 인접하고 0≤x, y<1 및 x+y≤1인 Al1 -x- yInxGayN으로 제조되는 시드 층이 에피택셜로 증착되는 질화물 반도체 컴포넌트를 제조하는 프로세스.
  9. 제 8 항에 있어서,
    상기 Ⅲ족 질화물층 구조의 에피택셜 증착 이후에 상기 기판을 부분적 또는 전체적으로 습식 또는 건식으로 제거하는 단계를 포함하는 것을 특징으로 하는 질화물 반도체 컴포넌트를 제조하는 프로세스.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 시딩층은 유기금속 기상 에픽택시(MOVPE)에 의해 증착되고, 상기 시딩층은 상기 시딩층 내의 Ⅲ족 원자의 총 수의 적어도 90%가 알루미늄 원자로 에피택셜 증착되는 것을 특징으로 하는 질화물 반도체 컴포넌트를 제조하는 프로세스.
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