JP2012231156A - Iv族基板表面上での窒化物半導体素子の層構造 - Google Patents

Iv族基板表面上での窒化物半導体素子の層構造 Download PDF

Info

Publication number
JP2012231156A
JP2012231156A JP2012141154A JP2012141154A JP2012231156A JP 2012231156 A JP2012231156 A JP 2012231156A JP 2012141154 A JP2012141154 A JP 2012141154A JP 2012141154 A JP2012141154 A JP 2012141154A JP 2012231156 A JP2012231156 A JP 2012231156A
Authority
JP
Japan
Prior art keywords
group
substrate
nitride semiconductor
layer
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012141154A
Other languages
English (en)
Other versions
JP5546583B2 (ja
Inventor
Dassler Armin
ダートガー アルミン
Crauste Alois
クロスト アロイス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Azzurro Semiconductors AG
Original Assignee
Azzurro Semiconductors AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Azzurro Semiconductors AG filed Critical Azzurro Semiconductors AG
Publication of JP2012231156A publication Critical patent/JP2012231156A/ja
Application granted granted Critical
Publication of JP5546583B2 publication Critical patent/JP5546583B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02609Crystal orientation
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02Epitaxial-layer growth
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10Inorganic compounds or compositions
    • C30B29/40AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403AIII-nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02373Group 14 semiconducting materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02373Group 14 semiconducting materials
    • H01L21/02381Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/02433Crystal orientation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02455Group 13/15 materials
    • H01L21/02458Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02538Group 13/15 materials
    • H01L21/0254Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005Processes
    • H01L33/0062Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Recrystallisation Techniques (AREA)
  • Led Devices (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)

Abstract

【課題】IV族基板表面の混合結晶上に結晶性を向上させたIII族窒化物層構造を有する窒化物半導体素子を提供する。
【解決手段】立方晶のIV族基板材料のIV族基板表面を有する基板上にエピタキシャル堆積されている、III族窒化物層構造を有する窒化物半導体素子であって、IV族基板表面が、C2対称性の単位格子を有するが、C2対称性より高度の回転対称性の単位格子は有さない{nml}表面[式中、n、mはゼロ以外の整数であり、かつl≧2]であるようにする。
【選択図】図1−2

Description

本発明は、IV族基板表面、例えばシリコン、ゲルマニウム、ダイヤモンド、またはIV族半導体の系内の混合結晶上にIII族窒化物層構造を有する窒化物半導体素子に関する。
(111)基板表面を有するシリコン基板上にエピタキシャル成長されたC軸配向性窒化ガリウムGaNは、現在従来技術であり、かつ市販で利用可能である。
より近年の開発により、Si(100)基板表面上でのエピタキシャル成長も可能ではあるが、結晶品質が劣る。この際に興味深いのは、マイクロ電子工学での適用のために、III族窒化物層構造に対して基板表面としてSi(100)表面を使用することである。なぜならば、こうして例えば、シリコン電子工学にGaNベースの素子を組み込むことが容易になるからである。
さらに、基板表面での成長について述べる際には(当業界の用語では一般的なのだが)、この成長がエピタキシャルに行われる、または行われたことから始めるべきであろう。エピタキシャル堆積された層は、公知のように基板の格子構造を引き継ぎ、この基板上にその層を成長させるか、もしくはこの層により所与の対称性に配向されているか、そして格子不整合にも従って、厚さに関して単分子層からマイクロメーターまで格子定数を引き継ぐ。従って以降「エピタキシャル」という言葉は、基板表面での成長について述べている場合、必要に応じて付加的に言及しているのではない。公知の非エピタキシャルな堆積方法、例えばスパッタリングは、非晶質の、または多結晶の、最良の場合はテクスチャ加工された(texturiert)層(ただし単結晶層ではない)を生成させることができるが、これは今日の技術水準では光学電子素子には適していない。
ゲルマニウムやダイヤモンド上でのIII族窒化物の成長は、個別に報告されており、かつ同様に窒化物半導体素子の特定の適用例に対していくらかの利点がある。これらの利点は例えば、いわゆるメルトバックエッチングが起こらないこと、およびダイヤモンドの場合は熱伝導性が予想以上に高いことである。ダイヤモンドおよびゲルマニウムの基板材料としての欠点は、一般的にシリコンと比較して明らかに値段が高いことであり、そしてゲルマニウムの場合はその上、融点が1000℃以下と比較的低いことである。
シリコン(111)上、およびとりわけシリコン(001)上に製造されたIII族窒化物半導体層の品質は、未だにシリコン上で大規模に使用される六方晶構造のサファイア基板もしくはSiC基板の品質よりも一般的に良くない。品質が比較的劣る理由は、GaN結晶の格子整合、もしくは場合により種層として使用されるAlN結晶の格子整合がシリコン表面上で比較的不良なこと、とりわけそのねじれ(「ツイスト」とも呼ばれる)である。これによりまた、1μmの層成長後、たいてい109cm-2以上の刃状転位密度が生じてしまう。
薄膜素子、例えば高効率のLED、FET、またはMEMSをSi(100)上に製造することは、その不良な結晶性が原因で、そしてSi(111)上でエッチングによる基板の除去が非常に困難であることにより、実現するのが非常に難しく、これは例えばセンサー技術適用のためのシリコンの局所エッチングによる微小構造のエッチングアウト(Herausaetzen)でも同様である。この際Si(111)上では、非常に攻撃的な溶媒、例えば濃縮されたHF、および濃縮されたHNO3をベースとするものによる結晶面の湿式化学的なエッチングのみが可能であり、このことにより薄膜適用の際、取り扱い、および転写基板(Transfersubstrat)と転写層(Transferschicht)の保護が非常に困難になる。
本発明の課題は、従来技術が有する上記問題点を有さない、IV族基板表面の混合結晶上にIII族窒化物層構造を有する窒化物半導体素子を提供することである。
上記の問題は、本発明の第一の態様に従って、立方晶のIV族基板材料のIV族基板表面を有する基板上にエピタキシャル堆積されている、III族窒化物層構造を有する窒化物半導体素子により解決することができ、この際、IV族基板表面は、表面再構成を考慮せずにC2対称性の単位格子(Elementarzelle)を有するが、C2対称性より高度の回転対称性の単位格子は有さない(この際、III族窒化物層構造は、IV族基板表面と直接隣接するところに、GaNもしくはAlNから、または三元もしくは四元のAl1-x-yInxGayN[ただし、0≦x、y<1、かつx+y≦1]から成るシード層を有する)。つまりシード層は後者の場合、AlInGaN、AlInN、InGaN、またはAlGaNから製造されている。
ここで窒化物半導体素子と呼ぶのは、III族窒化物層構造を有するものである。III族窒化物層構造とは、様々な実施例でIII族窒化物層を1つ、またはIII族窒化物層を多数含む層構造である。つまりIII族窒化物層構造は1つの実施態様では、唯一のIII族窒化物層構造から成っていてもよい。III族窒化物層は、少なくともIII族元素と窒素とを含む化合物(英語では「compound」)から成る材料層である。窒素の他にまたさらに他のV族元素が、いずれの場合も窒素が材料のV族原子に対して少なくとも50%であるような量で含まれていてよい。III族元素の原子と、V族元素の原子との比は、III族窒化物中で1:1である。窒素とは異なる他のV族元素の添加混合は、格子不整合をさらに減少させるために有用であり得るが、しかしながら窒化物半導体素子をその都度適用する必要性にのみ負うこともある。
IV族基板表面とは、IV族基板材料、すなわち1またはそれ以上のIV族元素から成る基板表面形成剤料により形成される基板表面である。つまりIV族基板材料は、C1-x-ySixGey[ただし、0≦x、y<1、かつx+y≦1]の系に属する。IV族基板表面は窒化物半導体素子中で、定義のために理想的と思われる、IV族材料とIII族窒化物層構造との界面を形成する。IV族基板表面とは、例えば異種基板上、またはSOI(Silicon−on−Insulator)タイプの基板上にある、IV族材料から成るウェハの表面、または薄膜の表面であってよい。
C2対称は、ユークリッド平面で有限回転対称群に属する。この対称は離散的な対称群を形成し、この対称操作は変位(Verschiebung)も、鏡映も含まないが、180°の倍数による点についての回転は含む。他の言葉を用いれば、IV族基板表面はIV族原子の単位格子により形成された基板表面により特徴付けられ、この際単位格子は360°の回転の場合は二つに、すなわち180°に分割され、ならびにその複数倍で形成される。従ってC2対称性の存在と言う場合は、2回対称性(英語でtwofold symmetry)のことでもある。C2対称性を有し、かつそれ以上の回転対称性を有さない単位格子は、(僅かな)一回対称性、すなわちC1対称性と、2回対称性、つまりC2対称性を有するが、それ以上の回転対称性、例えばC3もしくはC4対称性は有さない。公知のようにC1とは、ただ1つの要素と同一性を有する、完全に非対称性の物体の対称群である。
IV族基板表面の単位格子の対称性を測定するために、本発明の明細書および請求項の範囲における概念的な定義のために、場合により行われる表面再構成は考慮しない。これはとりわけ、IV族基板材料が仮想断面で基板表面に平行な平面で同様にC2対称性の単位格子を有するが、C2対称性より高度の回転対称性の単位格子は有さないことを意味する。本願の範囲では表現を簡単にするため、このような基板表面もまた、(単に)2回対称性と呼ぶ。
表記について述べておくが、本願では丸括弧により、基板表面の特定の結晶配向性を示す。例:Si(110)。波括弧は基板表面の配向性の群を示し、これらは等価である。そこでSi{110}表面という表記は、Si(110)表面に対して等価なすべてのSi表面を表す。普通の角括弧は方向を示し、例えば[110]方向は、(110)表面に対して垂直な平面にある。山括弧は等価な方向の群を示し、そこで例えば<110>方向の群は、[110]方向も含む。
C2対称性の単位格子を有するが、C2対称性より高度の回転対称性の単位格子は有さないIV族基板表面の利点は、一方向でIII族窒化物に対して格子整合が特に高いこと、ひいては特に高い結晶学的品質を有するIII族窒化物層構造の単結晶性エピタキシャル堆積が可能になることである。これによりIII族窒化物層構造における欠陥密度が減少し、このことにより窒化物半導体素子の導電性と耐用期間を改善させることができる。
さらに、2回対称性のみを有するC1-x-ySixGey[ただし、0≦x、y<1、かつx+y≦1]の表面を使用する本質的な付加的利点は、湿式化学的エッチングが容易になることである。これにより担体に接着された窒化物半導体素子層の剥離が容易になり、この層を薄膜としてさらに加工するのが望ましい。従ってシリコンを使用する場合、2回対称性のみを有する表面を使用することにより、新たな担体に対する接着プライマー層、しばしばAu/Snのような金属層を、高コストな耐酸性物質により保護するという労力が不要になる。
権利主張する窒化物半導体素子はこの態様において、III族窒化物層構造上に配置されている、IV族基板材料を有する基板を後の方法工程で剥離することによって、薄膜窒化物半導体素子のための中間生成物を形成する。
以下の説明は、シリコンを基板材料として使用するたいていの実施例を含む。しかしながらこれは、本発明の適用可能性の限定と理解されるべきではない。本発明は、総体的な系C1-x-ySixGey[ただし、0≦x、y<1、かつx+y≦1]のための基板材料に関して適用可能である。シリコンとは異なるIV族基板材料の場合、基板表面には公知のように、結晶格子の他の格子パラメータが存在する。
特定の格子パラメータのまとまりが、すべてのIII族窒化物に対して同じように有利な格子整合をもたらすわけではない。従って、様々なIII族窒化物層構造には、最大2回対称性の、1またはそれ以上の様々な基板表面を有する様々なIV族材料が適している。本発明によれば、窒化物半導体素子のIII族窒化物層構造は、IV族基板表面と直接隣接するところにシード層Al1-x-yInxGayNを有する。この際、0≦x、y<1、およびx+y≦1が当てはまる。そこで例えば、幾つかの2回対称性のIV族基板表面に対しては、格子パラメータの比率が原因となって、シード層にその都度最良に適している二元、または三元、または四元の材料が選択可能である。IV族基板表面と、その上に堆積させるべきIII族窒化物層構造とを適切に組み合わせて構成する際には、それぞれの窒化物半導体素子に必要となる特性を考慮しつつ、それぞれ問題となるIV族基板表面の、および問題となるIII族窒化物のそれ自体公知の格子パラメータを考慮しなければならない。
a)〜c)は、それぞれAlN被覆を有する、a)シリコン(100)表面、b)シリコン(110)表面、およびc)シリコン(111)表面を上から見た図である。 III族窒化物層構造を有する窒化物半導体素子の実施例の断面図である。 a)〜f)は、窒化物半導体素子製造法の実施例の異なる段階である。
以下に、本発明の窒化物半導体素子の実施例を記載する。
AlN、または少なくとも80%という高いAl含分を有するAl1-x-yInxGayNタイプのIII族窒化物、ある実施例ではほぼ純粋なAlNは、窒化物半導体素子の幾つかの実施例ではIII族窒化物層構造においてシード層としてIV族基板表面上で直接使用する。こうして得られるIV族基板表面とシード層の間の僅かな格子不整合は、多数の様々な窒化物半導体素子においてIII族窒化物構造の結晶品質のために非常に重要である。一方で結晶品質は、(光学)電子素子の性能パラメータと寿命に影響を与える。
Si(110)表面の実施例に対しては、AlNがシード層に適した材料である。しかしながら、GaNに対するSi(110)表面の格子整合も、また良好である。ここで格子不整合は、AlNの場合にも僅かな不整合しかない方向で約2%、かつ他の方向では約16.9%である。
MOVPE(metal organic vapor phase epitaxy、有機金属気相エピタキシー)を使用する際、成長させるIII族窒化物層のガリウム含分が比較的高い場合は不所望のメルトバックエッチングが起こることがある。メルトバックエッチングとは、成長させるIII族窒化物層のガリウムと、基板材料のシリコンとの反応と理解される。従って基板材料としてのSi上で、III族元素に対してシード層のAl含分は、とりわけMOVPEを使用してメルトバックエッチングを回避する場合、幾つかの実施例では、含まれるIII族原子の総数に対する比で90%、またはそれ以上であり、そしてGa含分はこれに相応して最高10%である。
1つの実施例では、IV族基板材料としてSiとGeとの合金が存在している。この基板材料により、メルトバックエッチングを起こす可能性が低い堆積が得られる。相応して選択されたSiGe合金は他にも、GaNシード層の特に良好な格子整合を可能にする。
基板材料としてダイヤモンドまたはGeを使用することによっても、メルトバックエッチングが避けられる。
1つの実施態様においてIV族基板表面は、Si(110)表面である。この表面は、1方向ではc軸配向性の、およびm平面のAlNに対して非常に僅かな格子不整合を有し、そしてこれによりIII族窒化物層構造の層のより良好な配向性を基板上で可能にする。AlNに対する格子不整合の点で同様に有用な特性により、他のIV族{110}基板表面を有するIV族基板材料が使用可能になる。
Si(110)基板表面を有する基板の利点はとりわけ、この基板が市販で多数得られ、従って、容易かつ僅かなコストで調達できることである。
{110}基板表面に対する選択肢としては、2回対称性の他のIV族基板表面が使用可能であり、従って類似の対称性を有するものでもよい。従って、他の実施例を形成するための{120}IV族基板表面、およびまた、{nm0}[式中、n、mはゼロ以外の整数]のタイプのより高位の表示の他の面も、品質の高いIII族窒化物層構造の成長、例えばまたGaN層のような品質の高いIII族窒化物の単層を成長させるために興味深い。この際重要になるのはまた、{nml}のタイプの面[式中、n、mはゼロ以外の整数(英語ではInteger)であり、かつl≧2]である。
本発明の第二の態様によれば、窒化物半導体素子の製造方法は、立方晶構造を有するIV族基板材料のIV族基板表面へのIII族窒化物層構造のエピタキシャル堆積を含む。この際、III族窒化物層構造をIV族基板表面に堆積させ、概念的な定義のために表面再構成は考慮せずに、この表面はC2対称性を有するが、それより高度の回転対称性は有さない単位格子を有し、そしてこの際IV族基板表面に直接隣接するところに、AlN、GaNから、または三元、もしくは四元のAl1-x-yInxGayN[ただし、0≦x、y<1、かつx+y≦1]から成るシード層をエピタキシャル堆積させる。
本発明による方法の利点は、本発明の第一の態様の窒化物半導体素子の利点に相応する。
実施例においてこの方法は、III族窒化物層構造の堆積後、部分的に、または完全に乾式もしくは湿式化学的に基板を除去することを含む。この実施例により、窒化物半導体素子のための有用な薄膜技術の実現化が成功する。
以下に本発明を、さらなる実施例を用いて図を援用して記載する。
図1は、窒化物半導体素子の実施例の説明のため、および従来技術から得られる解決法との比較のために、それぞれAl1-x-yInxGayN[ただし、0≦x、y<1、かつx+y≦1]の被覆を有する、a)シリコン(100)表面、b)シリコン(110)表面、およびc)シリコン(111)表面の形で、IV族基板表面を上から見た図を示す。この際、本発明の実施例に関連するのは1b)のみであり、その他二つの図1a)と1c)は比較のために、従来技術で既に使用されている基板表面との関係性を表す。1方向での最良の格子整合は、Al0.97In0.03N、およびAl0.78Ga0.22Nに対して三元材料を使用する際に得られる。この際すでに、GaとInの僅かな添加混合は、材料パラメータを改善させるために非常に有用である。四元材料を使用する際、理想的なIn濃度、およびGa濃度は、相応してより低くなる。しかしながらまた、より高い濃度も可能であり、加工法によっては有利である。と言うのはこの時、[1−10]方向での格子不整合も(これに対して垂直方向へのコストにもかかわらず)減少しているからである。
図1で黒丸は、シリコン(110)基板表面上でのケイ素原子の位置を表し、そして白丸は、その上に堆積させたAl1-x-yInxGayN被覆の窒素原子の、またはアルミニウム原子の位置を表す。Alとは異なるV族元素の描き分けは、図の簡略化のため省略する。しかしながら、この実施例は三元、または四元の合金を使用すると理解される。つまり現実的には純粋なAlNのことではなく、むしろ幾つかの実施例ではAl含分が高い、三元または四元のシード層である。「種層」、および「シード層」という言葉は、本願の範囲では同義に用いる。
シリコン基板表面のAl1-x-yInxGayN被覆は、本発明の実施例の図1b)において、GaNの成長のためによく使用されるように、III族窒化物層構造の成長の当初、基板表面にシード層を形成する。
以下の考察は、例示的なものと理解されるべきである。慣用のSi{110}の代わりに(この後この上に好ましくはc軸配向性のAlNを生成させるのだが)、IV族基板表面材料と、その上に成長させるIII族窒化物層構造の材料との他の組み合わせもまた、説明のために使用することができるだろう。
Al原子は、六角形型の単位胞の頂点に配置されている。Al1-x-yInxGayNの単位胞を形成する六角形の角の短い方の距離は、
Figure 2012231156
の方向に伸びている。この距離は、AlNの理想的ではない使用の際には5.41Åであり、そして例えばAl0.97In0.03N、またはAl0.78Ga0.22Nにより5.43Åで0%の不整合に減少させることができ、このことによってAlN種層の使用に対して改善された層特性が得られる。Si単位胞の短い方の距離は〈100〉方向に伸びており、かつ5.43Åである。つまり不整合は、
Figure 2012231156
の方向であらゆる二つの網面を観察すると0%、これに対してAlNの場合は0.37%である。
しかしながら
Figure 2012231156
に対しては、不整合はぎりぎり18〜19%でしかなく、この材料に対しては公知の基板表面Si(111)上でも同様である。これはつまり1方向では、単位格子のC2対称性を有さない他の立方晶基板材料と比較して、表面で非常に良好な格子整合があるということである。この1方向での非常に良好な整合は、結晶品質に肯定的な影響を与える。
表面再構成(図1a)には記載していない)を考慮するならば、僅かな格子不整合は、AlNに対する
Figure 2012231156
方向に関してSi(100)上に存在しているように思えた。しかしながらこれは、より詳しく観察すると比較的大きな表面部分には当てはまらない。このシリコン表面の場合には、このシリコン表面に存在する4回(英語ではfourfold)対称性(C4)に基づく90°の回転操作に対しても、単位格子の回転対称性における困難性がある。まずSi(100)表面に、特定の再構成、例えば(2×1)再構成によって好ましい方向を与える。Si(100)表面上にはしかしながら、均一な再構成は存在しない。むしろ、異なる再構成を有する小さな表面部分が存在するだけであり、そのうち50%が(2×1)であり、および50%が(1×2)である。つまりこの条件下では、この表面があらゆる場合において小さな部分では好ましい方向を有し、ひいてはC2対称性を有する。これらの部分は単結晶性のエピタキシャル成長には適していない。従って改善された格子整合の利点は、表面再構成を考慮せずに、C2対称性は有するが、C2対称性より高位の回転対称性は有さない単位格子を有するIV族基板表面上でのみ得られる。
例えば(110)のような、{nm0}または{mnl}のタイプの2回対称性のみを有する面の場合、強度に刻み込まれた原子結合の、例えばケイ素結合のジグザグ構造が好ましい方向を形成し、図1に示されているように、この方向が成長させるAl(Ga,In)Nのねじれに対する一義的な基準を形成する。Al(Ga,In)N単位胞の原子は、ここでほぼ常にケイ素原子のそばに、ひいては潜在的な結合のそばにある。90°だけ回転させた単位格子を有するAl(Ga,In)Nを成長させるためには、たいていはSi上でAl(Ga,In)Nの偶然の整合があるのみだが、この整合は規則的ではなく、かつ整合があったとしても比較的短い距離にわたってしかなく、ならびに結合可能性はより低い。
2回対称性を有する秩序性が高いたいていの面で、同様に好ましくはc軸配向性を有するAlNが成長する。
{nml}表面[式中、n、mはゼロ以外の整数であり、かつl≧2]を有するIV族基板表面のために、
Figure 2012231156
に対して類似の格子整合がシリコンの場合は幾分不良になるのだが、品質の高い窒化物半導体層の堆積のためには完全に充分である。こうして例えば、{511}面、{711}面、および{911}面に対して素晴らしく平滑な窒化物半導体表面が得られる。
m平面の、またはa平面のAl(Ga,In)Nの成長のために、シリコンの場合は{410}面が有利である。と言うのも、ここでは10.86Åごとに構造が繰り返されるからであり、これは、2つの単位胞、Al0.97In0.03N、またはAl0.78Ga0.22Nに対してC方向では約7.5%の不整合(AlNに対して8.6%)、垂直方向でm平面のAl(Ga,In)Nに対しては0%(AlNに対して0.37%)と、非常に僅かな不整合値である。この際a平面のGaNが多い種層に対しては特に、タイプ{41l}の面(ただしl≧2)、および{114}の面が考慮される。と言うのも、これによってより良好な格子整合が得られるからである。
生成する窒化物半導体層は、冷却後の材料の熱的な不整合が原因で、成長の間、事前に応力を掛けること(Vorspannen)により反作用が起こらない限り、僅かに異方性であり得る引張歪みを有する。これは、結晶配向の対称性が僅かであることが原因であり、この対称性は3回対称性のSi(111)(図1c)、または4回対称性のSi(100)配向性とは異なり、等方性ではない、すなわちSi<100>方向と、Si<110>方向では異なる。従って剥離された層は、異方性の歪みにより認識することができ、これは例えば曲率測定、またはX線測定により確認することができる。
シリコンをエッチングするために、アルカリ性のKOHから、HFとHNO3のような非常に攻撃的な、そして非常に毒性の高い酸混合物まで様々な可能性がある。前者はSi{110}表面上で止まり、後者は止まらない。従ってSi(111)基板は、後者のエッチング溶液で処理することによって、是認できる時間で湿式化学的に除去することができる。しかしながらこれは、攻撃性の成分により多くの金属を溶解させ、そしてこれにより担体上に接着された窒化物半導体素子層(薄膜としてさらに加工すべき層)の剥離が困難になる。
一般的に、C1-x-ySixGey[ただし、0≦x、y<1、かつx+y≦1]という2回対称性の表面の使用には、湿式化学的なエッチングを容易にすることができるという付加的な利点がある。(111)表面は比較的、通常はより化学的に安定的であり、従って湿式化学的なエッチング工程で除去するのは容易ではない。従ってシリコンを使用する場合、2回対称性のみを有する表面を使用することにより、新たな担体に対する接着プライマー層、しばしばAu/Snのような金属層を、高コストな耐酸性物質により保護するという労力が不要になる。
本発明は、III族窒化物層構造を有する任意の窒化物半導体素子に適用可能である。光学的な、光学電子的な、および電気的な素子、例えば発光ダイオード、レーザーダイオード、トランジスタ、およびMEMS素子は、適用例として理解されるべきであるが、本発明の適用可能性はこれに限れられない。その利点は、高い結晶品質が得られること、c平面、a平面、およびm平面のGaNの成長、ならびに基板の完全な、または部分的な除去が容易にできることにある。と言うのも、この場合以外では使用されるであろう(111)配向性の基板よりも、湿式化学的な除去がより容易に可能になるからである。
図2は、窒化物半導体素子100の層構造を略図的に示す。窒化物半導体素子100は、薄膜−窒化物半導体素子の製造の際に中間生成物を形成しうる。
図2での描写は、縮尺に忠実ではない。とりわけ、この図からはそれぞれ描写した層の層厚の正確な比を、相互に特定することができない。図に示した層厚の比はこの点では、単に極めておおまかな手がかりを与えてくれるにすぎない。以降の記載では、説明の簡略化のため、方法的態様を装置的態様と平行して説明する。
窒化物半導体製品100は、III族窒化物層構造102を、シリコンウェハ104上に含む。図1の紙平面に対して垂直な使用ウェハの成長表面は、(110)シリコン表面である。シリコンウェハの代わりにまた、SOI基板、または任意の他の基板を、好適には(110)シリコン表面と共に使用することができる。
図2には、明確さのためIII族窒化物層構造102の層を区別するために、数字を組み合わせた106〜122という記号に対して付加的に、文字A〜Fが各層の左横に振られている。この際同じ文字は、同じ種類の層であることを示す。それぞれ
A バッファ層と組み合わされた、三元または四元の窒化物シード層、
B マスク層、
C 窒化物半導体層、ここではとりわけn型のGaN層、
D マルチ量子井戸構造、
E pドープ型窒化物半導体層、ここではとりわけp−GaN、および
F 歪み制御のための、低温AlN、またはAlGaN中間層、
を表す。
より詳しい層構造の細部、およびその製造を、以下に記載する。
層の堆積前に、ウェハ104の成長表面をパッシベーション処理する。これは、湿式化学的処理、または真空中もしくは水素下、1000℃以上の温度で加熱により還元し、そして水素末端の表面を生成させるということである。
シード層106は、層厚が10〜50nmである。本発明による実施例でその上に堆積させる、方法実施に関しては基本的な、しかしながら選択的なバッファ層と組み合わせて最大400nmの層厚が生じる。
適切なのは、Al1-x-yInxGayNの種層[ただし、0≦x、y<1、かつx+y≦1](シード層とも呼ばれる)であり、これを比較的低い温度、つまり1000℃以下、例えば600〜800℃で、または高温、つまり1000℃以上というAl1-x-yInxGayNの慣用的な成長温度で成長させる。選択的なバッファ層は、好適には同様にAl1-x-yInxGayN、またはAlNから成り、かつ高い成長温度で施与する。バッファ層はまた、AlGaNから成っていてもよい。AlGaNを使用する際、シード層はまた、より大きな厚さ、例えば約60nmを有していてもよい。
種層の成長の際に有用なのは、窒素前駆体の供給前に反応器にアルミニウム前駆体を供給し始めることであり、その分だけ基板の窒化物化を妨げることができる。基板の窒化物化は、望ましくない多結晶の成長、すなわちエピタキシャル成長ではない成長につながることがある。
シード層とバッファ層との複合材106上に、窒化ケイ素から成るマスク層108を堆積させる。この堆積はシリコン前駆体、例えばシランもしくはジシラン、または有機ケイ素化合物と、窒素前駆体、例えばアンモニアもしくはジメチルヒドラジンとを同時に導入することによって行う。成長表面で両方の前駆体が窒化ケイ素を形成しながら反応する。
その上に堆積させるGaN層110の層厚は、800〜1600nmである。この上に歪み制御のためにアルミニウムを含有する窒化物半導体中間層を、(選択的な)低温AlN中間層112の形で堆積させる。ここで低温AlN中間層は、層厚が8〜15nmである。
低温AlN中間層112の挿入によって、一連のさらなるGaN層の成長と低温AlN中間層により、GaN層の全層厚をより厚くすることができる。低温AlN中間層112には、これに相応して新たな約800〜1600nmの厚さの第二のGaN層114が続き、再度さらなるAlN中間層115が続く。この上に、第三のGaN層116を堆積させる。この上に再度、SiNから成る第二のマスク層117を堆積させる。第二のSiNマスク層117は、以降の第四のGaN層118における転位密度の低下という作用をもたらす。4つのGaN層110、114、116、および118は、nドープ型である。このドープは、成長の際に適切なドープ物質前駆体の添加により行う。
第四のGaN層118上に、マルチ量子井戸構造を堆積させる。このマルチ量子井戸構造120の材料選択と、その正確な層構造は、所望の発光の波長に従って調整する。このために調整可能なパラメータ、例えば層の化学量論、および層厚は、当業者には公知である。公知のように、インジウムの添加により窒化物半導体のバンドギャップは、例えば純粋なGaNから出発して、窒化インジウムのバンドギャップの方向に低減される。アルミニウムの添加により、バンドギャップはAlNの値の方向に高められる。このようにして、赤から紫外線までのスペクトル範囲にある所望の波長を有する発光を調整することができる。
マルチ量子井戸構造120上には選択的に、図1に描かれていない、厚さ約10〜30nmの注入バリアが備えられていてよい。
描写されているのはむしろ、マルチ量子井戸構造120と直接連続している、p−GaNから成るカバー層122である。
上記の説明は、本発明による窒化物半導体素子の実施例に関するものであった。他の素子、例えば電界効果トランジスタの場合は、層構造の細部がそれ自体公知の方法で調整されていると理解されるべきである。
図3a)〜3f)は、図1の窒化物半導体から成る発光ダイオードの製造における様々な工程段階を示している。ここに記載された方法実施は、図1の窒化物半導体の製造と関連している。
この際、窒化物半導体素子100上にまず表面金属化を行う。このことにより、一方では後続の担体126とのボンディングに役立ち、そしてもう一方では生成する素子からの光放出の改善に役立つ。
担体126は、銅またはAlSiから完成されており、かつボンディングに用いるための面128にメタリゼーション130を有する。図3b)は、ボンディング後の工程段階を示している。ボンディングは280℃の温度で行う。このように低温を用いることの利点は、ボンディングの際に熱循環による付加的な歪みが生じないことである。
後続の工程で、Siウェハ104を除去する。これは図3c)に図式的に記載してある。Siウェハ104は、研磨とエッチングにより除去する。エッチングは、湿式もしくは乾式化学的に行うことができる。(111)成長表面を有する基板と比べて、その除去は明らかに容易になっている。
図3d)で描写された構造で生じているのは、以前Siウェハと接合されていたシード層106が今は表面を形成し、かつp−カバー層122がメタリゼーション124/130と直接結合されている構造である。後続の工程では表面をエッチングにより三次元構造化する。例えばKOHまたはH3PO4によるエッチングにより、素子からの光放出を改善させるピラミッド型構造が生じる(図3e)。最終的にコンタクト構造を作成する。発光ダイオードの電流極性のために、陰極コンタクト136を表面に、そして陽極性コンタクトを担体に付与する(図3f)。
本発明によれば大きな基板上で層成長が可能であり、かつ大きな素子の製造、または多数の比較的小さな素子の効率的な製造ができるようになる。記載している方法実施は、サファイア基板を使用する際に慣用のレーザー剥離を行わなくてよく、従ってより簡便かつ安価である。単に裏面コンタクトの製造と、素子の個別化前の三次元構造化のためであれば、フォトリソグラフィー工程が必要である。
100 窒化物半導体素子、102 III族窒化物層構造、104 シリコンウェハ、106 シード層、108 マスク層、110 GaN層、112 低温AlN中間層、114 GaN層、115 AlN中間層、116 GaN層、117 マスク層、118 GaN層、120 マルチ量子井戸構造、122 カバー層、124 メタリゼーション、126 担体、128 ボンディング面、130 メタリゼーション、132 担体、134 三次元構造化された面、136 陰極コンタクト
A 三元または四元の窒化物シード層、B マスク層、C 窒化物半導体層、D マルチ量子井戸構造、E カバー層、F 低温AlN、またはAlGaN中間層

Claims (10)

  1. 立方晶構造を有するIV族基板材料のIV族基板表面を有する基板上にエピタキシャル堆積されている、III族窒化物層構造を有する窒化物半導体素子において、表面再構成は考慮せずにIV族基板表面がC2対称性の単位格子を有するが、C2対称性より高度の回転対称性の単位格子は有さない(この際、III族窒化物層構造は、IV族基板表面と直接隣接するところに、GaNもしくはAlNから、または三元もしくは四元のAl1-x-yInxGayN[ただし、0≦x、y<1、かつx+y≦1]から成るシード層を有する)ことを特徴とする、窒化物半導体素子。
  2. IV族基板表面が、{nm0}表面[式中、n、mはゼロよりも大きい整数である]である、請求項1に記載の窒化物半導体素子。
  3. IV族基板表面が、{nml}表面[式中、n、mはゼロ以外の整数であり、かつl≧2]である、請求項1または2に記載の窒化物半導体素子。
  4. IV族基板表面が、{110}シリコン表面である、請求項1または2に記載の窒化物半導体素子。
  5. IV族基板表面が、{11l}シリコン表面[式中、l≧2が満たされている]である、請求項1または3に記載の窒化物半導体素子。
  6. IV族基板表面が、{410}、{411}、または{41l}シリコン表面[式中、l≧2が満たされている]である、請求項1に記載の窒化物半導体素子。
  7. シード層と直接隣接するところに、Al1-x-yInxGayN[ただし、0≦x、y<1、かつx+y≦1]から成るバッファ層を有する、請求項1に記載の窒化物半導体素子。
  8. 立方晶構造を有するIV族基板材料のIV族基板表面上にIII族窒化物層構造をエピタキシャル堆積することを含む、窒化物半導体素子の製造方法において、概念的に定義するため表面再構成は考慮せずにC2対称性の単位格子を有するが、C2対称性より高度の回転対称性の単位格子は有しないIV族基板表面に、III族窒化物層構造をエピタキシャル堆積すること、およびIV族基板表面と直接隣接するところにAl1-x-yInxGayN[ただし、0≦x、y<1、かつx+y≦1]から成るシード層をエピタキシャル堆積することを特徴とする、窒化物半導体素子の製造方法。
  9. III族窒化物層構造をエピタキシャル堆積後、基板を部分的に、または完全に乾式もしくは湿式化学的に除去することを含む、請求項8に記載の方法。
  10. 有機金属気相エピタキシー(MOVPE)を用いてシード層を堆積させ、かつこの際に、シード層にあるIII族原子の総数に対して少なくとも90%のアルミニウム原子含分を有するシード層をエピタキシャル堆積させる、請求項8または9に記載の方法。
JP2012141154A 2007-04-27 2012-06-22 Iii族窒化物層構造を有する窒化物半導体素子、及びその製造方法 Expired - Fee Related JP5546583B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US92644407P 2007-04-27 2007-04-27
DE102007020979A DE102007020979A1 (de) 2007-04-27 2007-04-27 Nitridhalbleiterbauelement mit Gruppe-III-Nitrid-Schichtstruktur auf einer Gruppe-IV-Substratoberfläche mit höchstens zweizähliger Symmetrie
US60/926,444 2007-04-27
DE102007020979.9 2007-04-27

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2010504724A Division JP2010525595A (ja) 2007-04-27 2008-04-28 Iv族基板表面上での窒化物半導体部材の層構造

Publications (2)

Publication Number Publication Date
JP2012231156A true JP2012231156A (ja) 2012-11-22
JP5546583B2 JP5546583B2 (ja) 2014-07-09

Family

ID=39777592

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2010504724A Pending JP2010525595A (ja) 2007-04-27 2008-04-28 Iv族基板表面上での窒化物半導体部材の層構造
JP2012141154A Expired - Fee Related JP5546583B2 (ja) 2007-04-27 2012-06-22 Iii族窒化物層構造を有する窒化物半導体素子、及びその製造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2010504724A Pending JP2010525595A (ja) 2007-04-27 2008-04-28 Iv族基板表面上での窒化物半導体部材の層構造

Country Status (13)

Country Link
US (1) US20100133658A1 (ja)
EP (1) EP2150970B1 (ja)
JP (2) JP2010525595A (ja)
KR (1) KR20100017413A (ja)
CN (1) CN101689483B (ja)
AT (1) ATE533176T1 (ja)
DE (1) DE102007020979A1 (ja)
ES (1) ES2375591T3 (ja)
HK (1) HK1138941A1 (ja)
IN (1) IN2009DN07391A (ja)
MY (1) MY149217A (ja)
TW (1) TWI455182B (ja)
WO (1) WO2008132204A2 (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4829190B2 (ja) * 2007-08-22 2011-12-07 株式会社東芝 発光素子
DE102009047881B4 (de) * 2009-09-30 2022-03-03 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung einer epitaktisch hergestellten Schichtstruktur
DE102009051521B4 (de) 2009-10-31 2012-04-26 X-Fab Semiconductor Foundries Ag Herstellung von Siliziumhalbleiterscheiben mit III-V-Schichtstrukturen für High Electron Mobility Transistoren (HEMT) und eine entsprechende Halbleiterschichtanordnung
DE102009051520B4 (de) 2009-10-31 2016-11-03 X-Fab Semiconductor Foundries Ag Verfahren zur Herstellung von Siliziumhalbleiterscheiben mit Schichtstrukturen zur Integration von III-V Halbleiterbauelementen
DE102010027411A1 (de) * 2010-07-15 2012-01-19 Osram Opto Semiconductors Gmbh Halbleiterbauelement, Substrat und Verfahren zur Herstellung einer Halbleiterschichtenfolge
DE102010046215B4 (de) * 2010-09-21 2019-01-03 Infineon Technologies Austria Ag Halbleiterkörper mit verspanntem Bereich, Elektronisches Bauelement und ein Verfahren zum Erzeugen des Halbleiterkörpers.
KR20120032329A (ko) 2010-09-28 2012-04-05 삼성전자주식회사 반도체 소자
DE102010048617A1 (de) * 2010-10-15 2012-04-19 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Halbleiterschichtenfolge, strahlungsemittierender Halbleiterchip und optoelektronisches Bauteil
KR101749694B1 (ko) 2010-12-17 2017-06-22 삼성전자주식회사 반도체 소자 및 그 제조 방법과 상기 반도체 소자를 포함하는 전자 장치
DE102010056409A1 (de) * 2010-12-26 2012-06-28 Azzurro Semiconductors Ag Gruppe-III-Nitrid basierte Schichtenfolge, Halbleiterbauelement, umfassend eine Gruppe-III-Nitrid basierte Schichtenfolge und Verfahren zur Herstellung
JP2012246216A (ja) * 2011-05-25 2012-12-13 Agency For Science Technology & Research 基板上にナノ構造を形成させる方法及びその使用
DE102011108080B4 (de) * 2011-07-21 2015-08-20 Otto-Von-Guericke-Universität Magdeburg Gruppe-III-Nitrid-basierte Schichtenfolge, deren Verwendung und Verfahren ihrer Herstellung
JP5127978B1 (ja) * 2011-09-08 2013-01-23 株式会社東芝 窒化物半導体素子、窒化物半導体ウェーハ及び窒化物半導体層の製造方法
DE102011114665B4 (de) * 2011-09-30 2023-09-21 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung eines optoelektronischen Nitrid-Verbindungshalbleiter-Bauelements
JP5175967B1 (ja) * 2011-10-11 2013-04-03 株式会社東芝 半導体発光素子及び半導体ウェーハ
JP6156833B2 (ja) * 2012-10-12 2017-07-05 エア・ウォーター株式会社 半導体基板の製造方法
KR102061696B1 (ko) 2013-11-05 2020-01-03 삼성전자주식회사 반극성 질화물 반도체 구조체 및 이의 제조 방법
US9917156B1 (en) 2016-09-02 2018-03-13 IQE, plc Nucleation layer for growth of III-nitride structures
JP6264628B2 (ja) * 2017-01-13 2018-01-24 アルパッド株式会社 半導体ウェーハ、半導体素子及び窒化物半導体層の製造方法
DE102021107019A1 (de) * 2021-03-22 2022-09-22 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur herstellung einer halbleiterschichtenfolge und halbleiterschichtenfolge

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09199419A (ja) * 1996-01-19 1997-07-31 Nec Corp 窒化ガリウム系化合物半導体の結晶成長方法、及び半導体レーザの製造方法
JP2002185041A (ja) * 2000-12-15 2002-06-28 Nobuhiko Sawaki 半導体素子

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11135832A (ja) * 1997-10-26 1999-05-21 Toyoda Gosei Co Ltd 窒化ガリウム系化合物半導体及びその製造方法
US6562644B2 (en) * 2000-08-08 2003-05-13 Matsushita Electric Industrial Co., Ltd. Semiconductor substrate, method of manufacturing the semiconductor substrate, semiconductor device and pattern forming method
JP3577463B2 (ja) * 2001-02-20 2004-10-13 昭和電工株式会社 Iii族窒化物半導体発光ダイオード
US6541799B2 (en) * 2001-02-20 2003-04-01 Showa Denko K.K. Group-III nitride semiconductor light-emitting diode
DE10151092B4 (de) * 2001-10-13 2012-10-04 Azzurro Semiconductors Ag Verfahren zur Herstellung von planaren und rißfreien Gruppe-III-Nitrid-basierten Lichtemitterstrukturen auf Silizium Substrat
US20030132433A1 (en) * 2002-01-15 2003-07-17 Piner Edwin L. Semiconductor structures including a gallium nitride material component and a silicon germanium component
JP2004356114A (ja) * 2003-05-26 2004-12-16 Tadahiro Omi Pチャネルパワーmis電界効果トランジスタおよびスイッチング回路
TWI240439B (en) * 2003-09-24 2005-09-21 Sanken Electric Co Ltd Nitride semiconductor device and manufacturing method thereof
FR2860248B1 (fr) * 2003-09-26 2006-02-17 Centre Nat Rech Scient Procede de realisation de substrats autosupportes de nitrures d'elements iii par hetero-epitaxie sur une couche sacrificielle
GB0505752D0 (en) * 2005-03-21 2005-04-27 Element Six Ltd Diamond based substrate for gan devices
US7989926B2 (en) * 2005-09-20 2011-08-02 Showa Denko K.K. Semiconductor device including non-stoichiometric silicon carbide layer and method of fabrication thereof
JP2007273946A (ja) * 2006-03-10 2007-10-18 Covalent Materials Corp 窒化物半導体単結晶膜

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09199419A (ja) * 1996-01-19 1997-07-31 Nec Corp 窒化ガリウム系化合物半導体の結晶成長方法、及び半導体レーザの製造方法
JP2002185041A (ja) * 2000-12-15 2002-06-28 Nobuhiko Sawaki 半導体素子

Also Published As

Publication number Publication date
TWI455182B (zh) 2014-10-01
JP5546583B2 (ja) 2014-07-09
TW200913018A (en) 2009-03-16
ATE533176T1 (de) 2011-11-15
KR20100017413A (ko) 2010-02-16
JP2010525595A (ja) 2010-07-22
EP2150970B1 (de) 2011-11-09
CN101689483B (zh) 2012-07-04
US20100133658A1 (en) 2010-06-03
HK1138941A1 (en) 2010-09-03
WO2008132204A2 (de) 2008-11-06
EP2150970A2 (de) 2010-02-10
DE102007020979A1 (de) 2008-10-30
ES2375591T3 (es) 2012-03-02
IN2009DN07391A (ja) 2015-07-24
WO2008132204A3 (de) 2009-01-22
MY149217A (en) 2013-07-31
CN101689483A (zh) 2010-03-31

Similar Documents

Publication Publication Date Title
JP5546583B2 (ja) Iii族窒化物層構造を有する窒化物半導体素子、及びその製造方法
US20230028392A1 (en) Nitride semiconductor component and process for its production
JP7121769B2 (ja) Iii族金属窒化物結晶を含むデバイスおよびその形成方法
CN100573822C (zh) 衬底及其制备方法以及半导体器件及其制备方法
TWI390587B (zh) GaN single crystal growth method, GaN substrate manufacturing method, GaN-based element manufacturing method, and GaN-based element
CN102064091B (zh) 氮化物半导体部件及其制造工艺
JP4917152B2 (ja) III族−窒化物のGe上への形成
US20130285013A1 (en) Compound semiconductor devices and methods of fabricating the same
TW200419652A (en) Growth of reduced dislocation density non-polar gallium nitride by hydride vapor phase epitaxy
WO1999023693A1 (en) GaN SINGLE CRYSTALLINE SUBSTRATE AND METHOD OF PRODUCING THE SAME
JP2002373864A (ja) 窒化ガリウム結晶への酸素ドーピング方法と酸素ドープされたn型窒化ガリウム単結晶基板
JP6152548B2 (ja) 酸化ガリウム基板及びその製造方法
US10283356B2 (en) Semiconductor wafer comprising a monocrystalline group-IIIA nitride layer
JP2004288934A (ja) サファイア基板とその製造方法、エピタキシャル基板および半導体装置とその製造方法
JP3772816B2 (ja) 窒化ガリウム結晶基板、その製造方法、窒化ガリウム系半導体素子および発光ダイオード
JP2004115305A (ja) 窒化ガリウム単結晶基板、その製造方法、窒化ガリウム系半導体素子および発光ダイオード
JP3692452B2 (ja) 窒化ガリウム単結晶厚膜の製造方法
US12125938B2 (en) Nitride semiconductor component and process for its production
JP2000277440A (ja) 窒化物系iii−v族化合物半導体結晶膜、窒化物系iii−v族化合物半導体結晶膜をもちいた半導体装置及び窒化物系iii−v族化合物半導体結晶膜をもちいた半導体レーザ
RU2540446C1 (ru) Способ формирования темплейта нитрида галлия полуполярной (20-23) ориентации на кремниевой подложке и полупроводниковое светоизлучающее устройство, изготовление с использованием способа
RU135186U1 (ru) Полупроводниковое светоизлучающее устройство
CN117936365A (zh) 半导体器件的制作方法
US20160056243A1 (en) Reusable substrate bases, semiconductor devices using such reusable substsrate bases, and methods for making the reusable substrate bases

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130912

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130917

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20131212

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20131217

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20140212

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20140217

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140313

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140414

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140513

R150 Certificate of patent or registration of utility model

Ref document number: 5546583

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees