KR101749694B1 - 반도체 소자 및 그 제조 방법과 상기 반도체 소자를 포함하는 전자 장치 - Google Patents

반도체 소자 및 그 제조 방법과 상기 반도체 소자를 포함하는 전자 장치 Download PDF

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Abstract

실리콘 기판, 상기 실리콘 기판 상의 일부분에 형성되어 있는 복수의 나노 로드, 그리고 상기 실리콘 기판 및 상기 복수의 나노 로드 위에 형성되어 있는 질화물 반도체 층을 포함하고, 상기 실리콘 기판은 상기 질화물 반도체 층과 맞닿는 부분에 위치하는 복수의 보이드(void)를 가지는 반도체 소자 및 그 제조 방법과 상기 반도체 소자를 포함하는 전자 장치에 관한 것이다.

Description

반도체 소자 및 그 제조 방법과 상기 반도체 소자를 포함하는 전자 장치{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME AND ELECTRONIC DEVICE INCLUDING THE SEMICONDUCTOR DEVICE}
반도체 소자 및 그 제조 방법과 상기 반도체 소자를 포함하는 전자 장치에 관한 것이다.
발광 다이오드는 전류가 흐르면 빛을 방출하는 다이오드로서, 다양한 전자 제품에 응용되고 있다. 발광 다이오드는 반도체 물질에 순방향 전압을 가하면 PN 접합 부분을 통하여 전자와 정공이 이동하면서 결합하고 이 때 발생하는 에너지 차이는 빛과 열의 형태로 방출된다.
이러한 발광 다이오드와 같은 전자 장치는 기판 위에 질화물 반도체를 형성하여 제조된 반도체 소자를 포함할 수 있다. 이 때 기판으로는 예컨대 사파이어(Al2O3) 기판 또는 실리콘카바이드(SiC) 기판을 사용할 수 있지만, 이러한 기판은 고가이고 전기 전도도 및 광 효율 측면에서 불리할 뿐만 아니라 대면적 발광 소자를 형성하기 어렵다.
이에 따라 상기 기판들 대신에 실리콘 기판이 사용될 수 있다.
그러나 실리콘 기판은 질화물 반도체와 접촉하여 화학적 반응을 일으킬 수 있고 실리콘과 질화물 반도체의 열팽창계수의 차이로 인하여 이들의 접촉 부분에서 크랙이 발생될 수 있다.
본 발명의 일 측면은 화학적으로 안정하고 크랙 발생을 줄일 수 있는 반도체 소자를 제공한다.
본 발명의 다른 측면은 상기 반도체 소자의 제조 방법을 제공한다.
본 발명의 또 다른 측면은 상기 반도체 소자를 포함하는 전자 장치를 제공한다.
본 발명의 일 측면에 따르면, 실리콘 기판, 상기 실리콘 기판 상의 일부분에 형성되어 있는 복수의 나노 로드, 그리고 상기 실리콘 기판 및 상기 복수의 나노 로드 위에 형성되어 있는 질화물 반도체 층을 포함하고, 상기 실리콘 기판은 상기 질화물 반도체 층과 맞닿는 부분에 위치하는 복수의 보이드(void)를 가지는 반도체 소자를 제공한다.
상기 질화물 반도체 층은 질화갈륨(GaN), 질화알루미늄(AlN), 질화인듐(InN) 또는 이들의 조합을 포함할 수 있다.
상기 질화물 반도체 층은 약 100nm 내지 500㎛ 두께를 가질 수 있다.
상기 나노 로드 및 상기 질화물 반도체 층은 동일한 결정 구조를 가질 수 있다.
상기 나노 로드 및 상기 질화물 반도체 층은 면심 입방 결정 구조(faced-centered cubic, FCC) 또는 육방 조밀 결정 구조(hexagonal closest packed, HCP)를 가질 수 있다.
상기 나노 로드는 약 5nm 내지 100㎛의 직경 및 약 5nm 내지 100㎛의 길이를 가질 수 있다.
상기 나노 로드는 금속 질화물, 금속 산화물, 반도체 질화물, 반도체 산화물, III-V족 화합물, II-VI족 화합물 또는 이들의 조합을 포함할 수 있다.
상기 나노 로드는 질화알루미늄(AlN), 질화티탄(TiN), 산화아연(ZnO) 또는 이들의 조합을 포함할 수 있다.
상기 보이드는 약 5nm 내지 100㎛의 직경을 가질 수 있다.
본 발명의 다른 측면에 따르면, 실리콘 기판 위에 복수의 나노 로드를 형성하는 단계, 그리고 상기 실리콘 기판이 멜트백 에칭(meltback etcking)되는 온도에서 상기 실리콘 기판 및 상기 나노 로드 위에 질화물 반도체 층을 형성하여 상기 실리콘 기판의 표면 중 상기 질화물 반도체 층과 맞닿는 부분에 복수의 보이드를 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
상기 실리콘 기판이 멜트백 에칭되는 온도는 약 800 내지 1100℃일 수 있다.
상기 복수의 나노 로드를 형성하는 단계 및 상기 질화물 반도체 층을 형성하는 단계 중 적어도 하나는 유기금속 화학증착(metal organic chemical vapor deposition, MOCVD), 하이브리드 기상 에피택시(hybrid vapor phase epitaxy, HVPE) 또는 이들의 조합으로 수행할 수 있다.
상기 나노 로드를 형성하는 단계는 약 500 내지 1050℃에서 수행할 수 있다.
상기 나노 로드 및 상기 질화물 반도체 층은 동일한 결정 구조를 가질 수 있다.
상기 질화물 반도체 층은 질화갈륨(GaN), 질화알루미늄(AlN), 질화인듐(InN) 또는 이들의 조합을 포함할 수 있고, 상기 나노 로드는 금속 질화물, 금속 산화물, 반도체 질화물, 반도체 산화물, III-V족 화합물, II-VI족 화합물 또는 이들의 조합을 포함할 수 있다.
상기 질화물 반도체 층은 약 100nm 내지 500㎛의 두께를 가질 수 있다.
상기 나노 로드는 약 5nm 내지 100㎛의 직경 및 약 5nm 내지 100㎛의 길이를 가질 수 있다.
본 발명의 또 다른 측면에 따르면, 상술한 반도체 소자를 포함하는 전자 장치를 제공한다.
실리콘 기판의 표면에서 크랙 발생을 줄여 크랙에 의한 결함을 감소시킬 수 있고, 이에 따라 실리콘 기판 위에 고품질의 질화물 반도체 층을 형성할 수 있다. 또한 실리콘 기판의 광 흡수 및 전반사를 줄여 발광 효율을 높일 수 있다. 또한 비교적 저렴한 실리콘 기판을 사용하여 질화물 반도체를 포함하는 반도체 소자를 제작할 수 있으므로 제조 비용을 줄일 수 있으며 대면적 반도체 소자에도 용이하게 적용할 수 있다.
도 1은 일 구현예에 따른 반도체 소자를 개략적으로 도시한 단면도이고,
도 2 및 도 3은 도 1의 반도체 소자의 제조 방법을 차례로 보여주는 단면도이다.
이하, 일 구현예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 구현예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
먼저 일 구현예에 따른 반도체 소자에 대하여 도 1을 참고하여 설명한다.
도 1은 일 구현예에 따른 반도체 소자를 개략적으로 도시한 단면도이다.
도 1을 참고하면, 일 구현예에 따른 반도체 소자는 실리콘 기판(110), 실리콘 기판(110) 상의 일부분에 형성되어 있는 복수의 나노 로드(nanorods)(120), 그리고 실리콘 기판(110)과 나노 로드(120) 위에 형성되어 있는 질화물 반도체 층(130)을 포함한다.
실리콘 기판(110)은 단결정 실리콘 기판일 수 있다.
나노 로드(120)는 실리콘 기판(110) 위에서 서로 분리되어 있는 복수 개가 형성되어 있을 수 있으며, 열 또는 행 방향으로 나란하게 배열되거나 랜덤하게 배열될 수 있다. 이 때 인접한 나노 로드(120) 사이는 수 나노미터 내지 수백 마이크로미터 간격으로 떨어져 있을 수 있으며, 예컨대 약 5nm 내지 100㎛의 간격으로 떨어져 있을 수 있다.
나노 로드(120)는 금속 질화물, 금속 산화물, 반도체 질화물, 반도체 산화물, III-V족 화합물, II-VI족 화합물 또는 이들의 조합으로 만들어질 수 있다. 나노 로드(120)는 예컨대 질화알루미늄(AlN), 질화티탄(TiN), 산화아연(ZnO) 또는 이들의 조합으로 만들어질 수 있다.
나노 로드(120)는 수 나노미터 내지 수백 마이크로미터의 미세한 크기로 형성될 수 있으며, 예컨대 약 5nm 내지 100㎛의 직경 및 약 5nm 내지 100㎛의 길이를 가질 수 있다.
실리콘 기판(110) 및 나노 로드(120) 위에는 질화물 반도체 층(130)이 형성되어 있다.
질화물 반도체 층(130)은 인접한 나노 로드(120) 사이에 위치하는 부분과 나노 로드(120) 상부를 포함한 전면에 위치하는 부분을 포함한다.
질화물 반도체 층(130)은 질화물 반도체로 만들어질 수 있으며, 예컨대 질화갈륨(GaN), 질화알루미늄(AlN), 질화인듐(InN) 또는 이들의 조합으로 만들어질 수 있다.
질화물 반도체 층(130)은 약 100nm 내지 500㎛ 두께를 가질 수 있다.
질화물 반도체 층(130)은 나노 로드(120)와 동일한 결정 구조(crystal structure)를 가질 수 있다. 예컨대 나노 로드(120)와 질화물 반도체 층(130)은 동시에 면심 입방 결정 구조(faced-centered cubic, FCC)를 가지거나 동시에 육방 조밀 결정 구조(hexagonal closest packed, HCP)를 가질 수 있다. 이와 같이 질화물 반도체 층(130)이 나노 로드(120)와 동일한 결정 구조를 가짐으로써 에피텍셜 성장을 용이하게 할 수 있다.
한편, 실리콘 기판(110)은 질화물 반도체 층(130)과 맞닿는 부분에 형성되어 있는 복수의 보이드(void)(50)를 가진다.
보이드(50)는 질화물 반도체 층(130) 형성시 실리콘 기판(110)과 질화물 반도체 층(130)이 맞닿는 부분에서 실리콘 기판(110)의 실리콘(Si)과 질화물 반도체 층(130)의 질화물 반도체가 화학적 반응을 일으켜 실리콘이 질화물 반도체로 확산(diffusion)되는 현상, 즉 실리콘 기판(110)의 멜트백 에칭(meltback etching)에 의해 실리콘 기판(110)의 표면의 일부가 소실되어 형성될 수 있다.
이와 같은 실리콘 기판(110)의 멜트백 에칭은 상기와 같이 실리콘 기판(110)과 질화물 반도체 층(130)이 맞닿는 부분에서만 형성되므로, 나노 로드(120)가 형성되어 있는 부분에는 발생하지 않는다.
이에 따라 도 1에서 보는 바와 같이, 실리콘 기판(110) 표면 중 나노 로드(120)가 형성되지 않은 부분에만 보이드(50)가 형성될 수 있다.
즉 보이드(50)는 인접한 나노 로드(120) 사이에 형성될 수 있으며, 그 크기는 인접한 나노 로드(120) 사이의 간격, 즉 수 나노미터 내지 수백 마이크로미터일 수 있으며, 예컨대 약 5nm 내지 100㎛의 직경으로 형성될 수 있다.
이와 같이 실리콘 기판(110)의 표면에 국부적으로 보이드(50)가 형성됨으로써 실리콘 기판(110)과 질화물 반도체 층(130) 사이의 열팽창계수 차이로 인한 스트레스(stress)를 감소시킬 수 있다. 이에 따라 실리콘 기판(110)의 표면에서 크랙 발생을 줄일 수 있고 크랙에 의한 결함(defect)을 감소시킬 수 있다.
따라서 실리콘 기판(110) 위에 고품질의 질화물 반도체 층(130)을 형성할 수 있을 뿐만 아니라 나노 로드(120) 및 보이드(50)에 의해 실리콘 기판(110)의 광 흡수 및 전반사를 감소시킬 수 있어서 질화물 반도체 층(130)에서 방출하는 광 손실을 줄이고 발광 효율을 높일 수 있다.
또한 비교적 저렴한 실리콘 기판을 사용하여 질화물 반도체를 포함하는 반도체 소자를 제작할 수 있으므로 제조 비용을 줄일 수 있으며 대면적 반도체 소자에도 용이하게 적용할 수 있다.
이하 상술한 반도체 소자의 제조 방법에 대하여 도 2 및 도 3을 도 1과 함께 참고하여 설명한다.
도 2 및 도 3은 도 1의 반도체 소자의 제조 방법을 차례로 보여주는 단면도이다.
먼저 도 2를 참고하면, 실리콘 기판(110) 위에 복수의 나노 로드(120)를 형성한다.
나노 로드(120)는 금속 질화물, 금속 산화물, 반도체 질화물, 반도체 산화물, III-V족 화합물, II-VI족 화합물 또는 이들의 조합으로 만들어질 수 있으며, 예컨대 질화알루미늄(AlN), 질화티탄(TiN), 산화아연(ZnO) 또는 이들의 조합으로 만들어질 수 있다.
나노 로드(120)는 유기금속 화학증착(metal organic chemical vapor deposition, MOCVD), 하이브리드 기상 에피택시(hybrid vapor phase epitaxy, HVPE) 또는 이들의 조합으로 형성할 수 있다.
예컨대 유기금속 화학 증착 방법으로 질화알루미늄(AlN)으로 만들어진 나노 로드(120)를 형성하는 경우, 알루미늄 소스로 트리메틸알루미늄을 사용하고 질소 소스로 질소 기체를 사용하여 형성할 수 있다. 이 때 나노 로드(120)의 직경 및 길이를 적절하게 형성되도록 증착 시간을 조절할 수 있으며, 예컨대 나노 로드(120)는 예컨대 약 5nm 내지 100㎛의 직경 및 약 5nm 내지 100㎛의 길이로 형성할 수 있다.
나노 로드(120)의 형성은 예컨대 약 500 내지 1050℃에서 수행될 수 있다.
다음 도 2를 참고하면, 실리콘 기판(110) 및 나노 로드(120) 위에 질화물 반도체 층(130)을 형성한다.
질화물 반도체 층(130)은 예컨대 질화갈륨(GaN), 질화알루미늄(AlN), 질화인듐(InN) 또는 이들의 조합과 같은 질화물 반도체로 형성할 수 있으며, 약 100nm 내지 500㎛ 두께로 형성될 수 있다.
이 때 질화물 반도체 층(130)은 나노 로드(120)와 동일한 결정 구조를 가질 수 있으며, 예컨대 면심 입방 결정 구조(FCC) 또는 육방 조밀 결정 구조(HCP)를 가질 수 있다.
질화물 반도체 층(130)은 예컨대 유기금속 화학증착(MOCVD), 하이브리드 기상 에피택시(HVPE) 또는 이들의 조합으로 형성될 수 있다.
이 때 질화물 반도체 층(130)은 실리콘 기판(110)이 멜트백 에칭되는 온도에서 형성될 수 있다. 실리콘 기판(110)이 멜트백 에칭되는 온도는 예컨대 약 800 내지 1100℃일 수 있다.
상기와 같이 실리콘 기판(110)이 멜트백 에칭되는 온도에서 질화물 반도체 층(130)을 형성함으로써, 도 1에 도시한 바와 같이, 실리콘 기판(110)의 표면 중 질화물 반도체 층(130)과 맞닿는 부분, 즉 나노 로드(120)가 형성되지 않은 부분에 복수의 보이드(50)가 형성될 수 있다.
보이드(50)는 전술한 바와 같이 실리콘 기판(110)과 질화물 반도체 층(130)이 맞닿는 부분에서 실리콘(Si)과 질화물 반도체가 화학적 반응을 일으켜 실리콘이 질화물 반도체로 확산(diffusion)되어 실리콘 기판(110) 표면의 일부가 소실되어 형성될 수 있다.
상술한 질화물 반도체 층을 포함하는 반도체 소자는 다양한 전자 장치에 포함될 수 있다. 예컨대 발광 다이오드, 백라이트 유닛과 같은 발광 장치에 사용될 수 있다.
이상에서 본 발명의 바람직한 실시예들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구 범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.
110: 실리콘 기판
120: 나노 로드
130: 질화물 반도체 층
50: 보이드

Claims (18)

  1. 실리콘 기판,
    상기 실리콘 기판 상의 일부분에 형성되어 있는 복수의 나노 로드, 그리고
    상기 실리콘 기판 및 상기 복수의 나노 로드 위에 형성되어 있는 질화물 반도체 층
    을 포함하고,
    상기 실리콘 기판은 상기 질화물 반도체 층과 맞닿는 부분에 위치하는 복수의 보이드(void)를 가지고,
    상기 보이드는 인접한 상기 나노로드들 사이에 위치하고 상기 실리콘 기판의 표면에 국부적으로 위치하는 반도체 소자.
  2. 제1항에서,
    상기 질화물 반도체 층은 질화갈륨(GaN), 질화알루미늄(AlN), 질화인듐(InN) 또는 이들의 조합을 포함하는 반도체 소자.
  3. 제1항에서,
    상기 질화물 반도체 층은 100nm 내지 500㎛ 두께를 가지는 반도체 소자.
  4. 제1항에서,
    상기 나노 로드 및 상기 질화물 반도체 층은 동일한 결정 구조를 가지는 반도체 소자.
  5. 제4항에서,
    상기 나노 로드 및 상기 질화물 반도체 층은 면심 입방 결정 구조(faced-centered cubic, FCC) 또는 육방 조밀 결정 구조(hexagonal closest packed, HCP)를 가지는 반도체 소자.
  6. 제1항에서,
    상기 나노 로드는 5nm 내지 100㎛의 직경 및 5nm 내지 100㎛의 길이를 가지는 반도체 소자.
  7. 제1항에서,
    상기 나노 로드는 금속 질화물, 금속 산화물, 반도체 질화물, 반도체 산화물, III-V족 화합물, II-VI족 화합물 또는 이들의 조합을 포함하는 반도체 소자.
  8. 제7항에서,
    상기 나노 로드는 질화알루미늄(AlN), 질화티탄(TiN), 산화아연(ZnO) 또는 이들의 조합을 포함하는 반도체 소자.
  9. 제1항에서,
    상기 보이드는 5nm 내지 100㎛의 직경을 가지는 반도체 소자.
  10. 실리콘 기판 위에 복수의 나노 로드를 형성하는 단계, 그리고
    상기 실리콘 기판이 멜트백 에칭(meltback etching)되는 온도에서 상기 실리콘 기판 및 상기 나노 로드 위에 질화물 반도체 층을 형성하여 상기 실리콘 기판의 표면 중 상기 질화물 반도체 층과 맞닿는 부분에 복수의 보이드를 형성하는 단계
    를 포함하고,
    상기 보이드는 인접한 상기 나노로드들 사이에 위치하고 상기 실리콘 기판의 표면에 국부적으로 위치하는 반도체 소자의 제조 방법.
  11. 제10항에서,
    상기 실리콘 기판이 멜트백 에칭되는 온도는 800 내지 1100℃인 반도체 소자의 제조 방법.
  12. 제10항에서,
    상기 복수의 나노 로드를 형성하는 단계 및 상기 질화물 반도체 층을 형성하는 단계 중 적어도 하나는 유기금속 화학증착(metal organic chemical vapor deposition, MOCVD), 하이브리드 기상 에피택시(hybrid vapor phase epitaxy, HVPE) 또는 이들의 조합으로 수행하는 반도체 소자의 제조 방법.
  13. 제10항에서,
    상기 나노 로드를 형성하는 단계는 500 내지 1050℃에서 수행하는 반도체 소자의 제조 방법.
  14. 제10항에서,
    상기 나노 로드 및 상기 질화물 반도체 층은 동일한 결정 구조를 가지는 반도체 소자의 제조 방법.
  15. 제10항에서,
    상기 질화물 반도체 층은 질화갈륨(GaN), 질화알루미늄(AlN), 질화인듐(InN) 또는 이들의 조합을 포함하고,
    상기 나노 로드는 금속 질화물, 금속 산화물, 반도체 질화물, 반도체 산화물, III-V족 화합물, II-VI족 화합물 또는 이들의 조합을 포함하는
    반도체 소자의 제조 방법.
  16. 제10항에서,
    상기 질화물 반도체 층은 100nm 내지 500㎛의 두께를 가지는 반도체 소자의 제조 방법.
  17. 제10항에서,
    상기 나노 로드는 5nm 내지 100㎛의 직경 및 5nm 내지 100㎛의 길이를 가지는 반도체 소자의 제조 방법.
  18. 제1항 내지 제9항 중 어느 한 항에 따른 반도체 소자를 포함하는 전자 장치.
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