KR20100014096A - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

PIN 다이오드는, n- 드리프트층(6), p애노드층(8), n버퍼층(12), n+ 층(16), 표면 전극 및 이면 전극을 구비하고 있다. n+ 층(16)의 불순물 농도는, 계단형의 프로파일을 갖고, 제2 주표면으로부터 소정 깊이에 걸쳐 거의 일정해진다. n버퍼층(12)의 불순물 농도는, n+ 층(16)으로부터 n- 드리프트층(6)에 걸쳐 완만하게 감소한다. n- 드리프트층(6)의 불순물 농도는, 반도체 기판의 불순물 농도를 반영하여, 깊이 방향에 대하여 거의 일정해진다. p애노드층(8)의 불순물 농도는, 제1 주표면으로부터 n- 드리프트층(6)에 걸쳐 비교적 급격하게 감소한다. 이에 따라 적용되는 제품에 대응한 소정의 특성이 정밀도 좋게 얻어지는 반도체장치를 얻을 수 있다.
PIN 다이오드, 불순물 농도, n- 드리프트층, p애노드층

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체장치 및 그 제조방법에 관한 것으로서, 특히, 다이오드를 구비한 반도체장치와, 그 제조방법에 관한 것이다.
최근, 산업용 전력장치 등의 분야에서 사용되고 있는 인버터 장치에 있어서는, IGBT(Insulated Gate Bipolar Transistor) 등의 스위칭소자에는 환류 다이오드가 병렬로 접속되어 있다. 그러한 환류 다이오드의 하나로서, PIN 다이오드가 있다. 종래, 그러한 PIN 다이오드로서, 확산 다이오드와 에피택셜 다이오드가 있다.
확산 다이오드에는, n형 반도체 기판의 표면으로부터 n형 불순물을 확산시킴으로써 n버퍼층이 형성되어 있다. 불순물의 확산에 의해 형성되는 n버퍼층의 불순물 농도의 프로파일은 완만한 기울기가 된다. 그 때문에 온 상태에서 오프 상태로 전환되는 리커버리 시에, PIN 다이오드에 역방향으로 흐르는 역회복 전류는 서서히 감소한다. 이러한 리커버리는 소프트 리커버리라고 불린다.
또한 에피택셜 다이오드에는, n형 반도체 기판의 표면 상에 에피택셜 성장법 에 의해, 드리프트층이 되는 n- 에피택셜층이 형성되어 있다. 에피택셜 다이오드에서는, 캐소드가 되는 반도체 기판의 n형 불순물 농도는 고농도이기 때문에, 전도도 변조를 일으키는 모듈레이션 레벨이 상승하고, 순방향 전압을 하강시킬 수 있다고 여겨진다. 이 때, 확산 다이오드를 개시한 문헌으로서, 예를 들면, 일본국 공개특허공보 특개 2007-059801호 공보가 있다.
그러나 종래의 반도체장치에는 다음과 같은 문제점이 있었다. 우선, 확산 다이오드에서는, n버퍼층의 불순물 농도의 프로파일(profile)이, 캐소드측에서 애노드측을 향해서 완만하게 감소한다. 그 때문에 모듈레이션 레벨을 상승시키기 어렵고, 온 저항이 높아져서 순방향 전압을 낮게 할 수 없는 성질이 있다. 또한 n버퍼층이 비교적 두껍기 때문에, 리커버리 시에 배출되는 캐리어의 총량이 많아지고, 스위칭 손실(리커버리 손실)이 증가하는 성질이 있다.
또한 에피택셜 다이오드에서는, n- 에피택셜층으로부터 n형 반도체 기판에 걸쳐서, 불순물 농도의 프로파일이 급격하게 상승하기 때문에, 온 상태에서 주입된 전자가, 리커버리 시에 급속하게 감소해서 발진현상을 일으키기 쉬운 성질이 있다.
한편, 반도체장치에는, 적용되는 인버터 회로에 따라, 리커버리 손실을 저감하는 것보다도 순방향 전압을 하강시키는 것이 요구되거나, 반대로, 순방향 전압을 하강시키는 것보다도 리커버리 손실을 저감하는 것이 요구된다.
본 발명의 하나의 목적은, 적용되는 제품에 대응한 원하는 특성을 정밀도 좋게 얻을 수 있는 반도체장치를 제공하는 것이며, 다른 목적은, 그러한 반도체장치의 제조방법을 제공하는 것이다.
본 발명에 따른 반도체장치는, 제1 도전형의 반도체 기판과 제2 도전형의 애노드부와 제1 도전형의 캐소드부와 계단형 불순물층을 구비하고 있다. 제1 도전형 의 반도체 기판은, 서로 대향하는 제1 주표면 및 제2 주표면을 갖고 있다. 제2 도전형의 애노드부는, 반도체 기판의 제1 주표면측에 형성되어 있다. 제1 도전형의 캐소드부는, 반도체 기판의 제2 주표면측에 형성되어 있다. 계단형 불순물층은, 애노드부 및 캐소드부의 적어도 한쪽에 형성되고, 반도체 기판의 표면으로부터 제1 깊이에 걸쳐 대응하는 소정 도전형의 불순물을 도입하여, 표면으로부터 소정 도전형의 불순물이 도입된 반도체 기판의 영역을 포함한, 제1 깊이보다도 깊은 제2 깊이에 걸친 소정의 영역을 용융함으로써, 표면으로부터 제2 깊이에 걸치는 소정 도전형의 불순물의 농도를 균일하게 한 계단형의 불순물 농도 프로파일을 갖고 있다.
본 발명에 따른 반도체장치의 제조방법은 이하의 공정을 구비하고 있다. 제1 도전형의 반도체 기판의 제1 주표면측에 애노드부를 형성한다. 반도체 기판의 제1 주표면과 대향하는 제2 주표면측에 캐소드부를 형성한다. 애노드부를 형성하는 공정 및 캐소드부를 형성하는 공정의 적어도 어느 하나의 공정은, 반도체 기판의 표면에, 표면으로부터 제1 깊이에 걸쳐 대응하는 소정 도전형의 불순물을 도입하는 공정과, 표면으로부터 소정 도전형의 불순물이 도입된 반도체 기판의 영역을 포함한, 제1 깊이보다도 깊은 제2 깊이에 걸친 소정의 영역을 용융함으로써, 표면으로부터 제2 깊이에 걸쳐 소정 도전형의 불순물의 농도를 균일하게 해서 계단형의 불순물 농도 프로파일을 갖는 계단형 불순물층을 형성하는 공정을 구비하고 있다.
본 발명에 따른 반도체장치에 의하면, 계단형의 불순물 농도 프로파일을 갖는 계단형 불순물층을 구비함으로써, 모듈레이션 레벨이나 리커버리 손실 등을 적 용되는 제품에 따라 정밀도 좋게 변화시킬 수 있다.
본 발명에 따른 반도체장치의 제조방법에 의하면, 반도체 기판의 표면에, 표면으로부터 제1 깊이에 걸쳐 대응하는 소정 도전형의 불순물을 도입하고, 표면으로부터 소정 도전형의 불순물이 도입된 반도체 기판의 영역을 포함한, 제1 깊이보다도 깊은 제2 깊이에 걸친 소정의 영역을 용융함으로써 표면으로부터 제2 깊이에 걸쳐 소정 도전형의 불순물의 농도가 균일한 계단형의 불순물 농도 프로파일을 갖는 계단형 불순물층을 형성할 수 있다. 이 계단형 불순물층의 농도나 형성 영역에 의해, 모듈레이션 레벨이나 리커버리 손실 등을 적용되는 제품에 따라 정밀도 좋게 변화시킬 수 있다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은 첨부된 도면과 관련해서 이해되는 본 발명에 관한 다음의 상세한 설명으로부터 분명해진다.
실시예 1
여기에서는, 캐소드측에, 계단형의 불순물 농도 프로파일을 갖는 n+층을 구비한 PIN 다이오드에 관하여 설명한다.
우선, 처음에, PIN 다이오드가 적용되는, 유도성 부하를 제어하는 인버터 장치의 인버터 회로를 도 1에 나타낸다. 도 1에 나타낸 바와 같이, 인버터 장치에서는, 유도성 부하(51)로의 전력의 공급을 제어하는 IGBT(50)와, 유도성 부하(51)로부터의 환류 전류의 통로로서 PIN 다이오드(2)가 설치된다.
도 2에 나타낸 바와 같이, PIN 다이오드(2)는, n- 드리프트층(6), p애노드 층(8), n버퍼층(12), n+층(16), 표면 전극(14) 및 이면 전극(18)을 구비하고 있다. p애노드층(8)은, n형 반도체 기판(4)의 제1 주표면으로부터 소정의 깊이에 걸쳐 형성되어 있다. 그 p애노드(8)를 둘러싸도록, 제1 주표면 상에 실리콘 산화막(9)이 형성되어 있다. 표면 전극(14)은, p애노드층(8)의 표면에 접촉하도록 p애노드층(8)의 표면 상에 형성되어 있다.
n+층(16)은, 반도체 기판(4)의 제2 주표면으로부터 소정의 깊이에 걸쳐 형성되어 있다. n버퍼층(12)은, n+층(16)에 접촉해서, 더 깊은 영역에 걸쳐 형성되어 있다. n- 드리프트층(6)은, p애노드층(8)과 n버퍼층(12) 사이의 반도체 기판의 영역에 형성되어 있다. 이면 전극(18)은, n+층(16)에 접촉하도록 n+층(16)의 표면 상에 형성되어 있다.
다음에 PIN 다이오드(2)의 불순물 농도에 관하여 설명한다. 도 3에 나타낸 바와 같이, n+층(16)의 불순물 농도는, 계단형의 프로파일을 갖고, 제2 주표면으로부터 소정의 깊이에 걸쳐 거의 일정해진다. n버퍼층(12)의 불순물 농도는, n+층(16)으로부터 n- 드리프트층(6)에 걸쳐서 완만하게 감소한다. n- 드리프트층(6)의 불순물 농도는, 반도체 기판(4)의 불순물 농도를 반영하여, 깊이 방향에 대하여 거의 일정하게 된다. p애노드층(8)의 불순물 농도는, 제1 주표면으로부터 n- 드리프트층(6)에 걸쳐서 비교적 급격하게 감소한다.
본 PIN 다이오드에서는, 후술하는 바와 같이, 계단형의 불순물 농도 프로파일을 갖는 n+층(16)을 구비하는 것으로, n+층(16)으로부터의 전자의 주입 효율을 상승시켜서 모듈레이션 레벨을 상승시킬 수 있다.
다음에 전술한 PIN 다이오드의 제조방법에 관하여 설명한다. 우선, 도 4에 나타낸 바와 같이, 반도체 기판(4)의 표면(제2 주표면)에 인 확산원(21)이 형성되어서, 인을 반도체 기판(4) 내에, 예를 들면 깊이 약 250μm 정도까지 확산시켜서, n버퍼층(12)(도 5 참조)이 형성된다. 다음에 반도체 기판(4)의 표면(제1 주표면) 위에 실리콘 산화막(도시 생략)이 형성된다. 그 실리콘 산화막 위에, p애노드층을 형성하기 위한 소정의 레지스트 패턴(도시 생략)이 형성된다.
다음에 도 5에 나타낸 바와 같이, 그 레지스트 패턴(22)을 마스크로 사용하여 실리콘 산화막(9)에 이방성 에칭을 행함으로써, 반도체 기판(4)의 표면을 노출하는 개구부가 형성된다. 그 후에 레지스트 패턴(22)이 제거된다. 다음에 열산화법에 의해, 반도체 기판(4)의 표면에 기초 산화막(underlying oxide film)(도시 생략)이 형성된다. 다음에 도 6에 나타낸 바와 같이, 주입 에너지 50KeV, 도즈량 1×1012/cm2 하에, 반도체 기판(4)의 표면에 붕소를 주입하고, 온도 1200℃ 하에, 약 2시간의 열처리를 행함으로써, 활성화된 p애노드(8)가 형성된다. 그 후에 p애노드(8)를 덮도록, 반도체 기판(4) 위에 알루미늄 막(도시 생략)이 형성된다. 그 알루미늄 막에 소정의 사진 제판 처리를 하여 에칭을 행함으로써, 도 7에 나타낸 바와 같이, 표면 전극(14)이 형성된다.
다음에 도 8에 나타낸 바와 같이, 반도체 기판(4)의 두께가 원하는 두께가 될 때까지, 반도체 기판(4)의 제2 주표면이 연삭된다. 그 후에 습식 에칭을 행함으로써, 연삭에 의한 데미지층(도시 생략)이 제거되어서, 도 9에 나타낸 바와 같이, 청정한 반도체 기판(4)의 표면이 노출된다.
다음에 도 10에 나타내는 바와 같이, 주입 에너지 50KeV, 도즈량 5×1015/cm2 하에, 반도체 기판(4)의 표면에 인이 주입된다. 다음에 도 11에 나타낸 바와 같이, 레이저 어닐 처리로서, 예를 들면 YAG 레이저광을, 수십 W 이상의 조건 하에서, 인이 주입된 반도체 기판의 제2 주표면에 조사해서, 인이 주입된 영역을 포함하도록 제2 주표면으로부터 소정의 깊이에 걸친 영역을 용융함으로써, 인 농도가 깊이 방향으로 균일화된다. 이렇게 해서, 계단형의 불순물 농도 프로파일을 갖는 n+층(16)이 형성되게 된다.
그 후에 비교적 낮은 온도(약 350℃ 정도) 하에서, 약 2시간의 열처리를 행함으로써, 결정 결함이 회복된다. 다음에 도 12에 나타낸 바와 같이, n+층(16)의 표면에, 티타늄, 니켈 및 금(Ti-Ni-Au)을 퇴적함으로써, 이면 전극(18)이 형성된다. 이렇게 해서, PIN 다이오드(2)가 완성된다.
본 PIN 다이오드(2)에서는, 계단형의 불순물 농도 프로파일을 갖는 n+층(16)이 형성되고, 그 n+층(16)의 불순물 농도를 변화시킴으로써, 적용되는 제품에 따라 순방향 전압이나 리커버리 손실을 조정할 수 있다. 이것에 대해서, 비교예로서 확산 다이오드와 에피택셜 다이오드를 예로 들어 설명한다.
우선, 제1 비교예로서, 확산 다이오드에 관하여 설명한다. 도 13에 나타낸 바와 같이, 확산 다이오드(102)는, n- 드리프트층(106), p애노드층(108), n버퍼층(112), 표면 전극(114) 및 이면 전극(118)을 구비하고 있다. n버퍼층(112)은, n 형 반도체 기판의 제2 주표면으로부터 n형 불순물을 확산시킴으로써 형성되어 있고, 도 14에 나타낸 바와 같이, 그 불순물 농도 프로파일은, 반도체 기판의 제2 주표면으로부터 n- 드리프트층(106)을 향해서 완만하게 감소한다.
다음에 확산 다이오드(102)의 리커버리 시에 있어서의 캐리어의 거동에 관하여 설명한다. 도 15에, 리커버리 시의 확산 다이오드(102)에 흐르는 전류와 전압의 시간경과 변화를 나타낸다. 우선, 포인트 T1에서는, 확산 다이오드(102)에 환류 전류가 흐르는 순 바이어스 상태로 한다. 이 상태에서는, 도 16에 나타낸 바와 같이, 캐소드측에서는 전자가 n- 드리프트층(106)을 향해서 주입되는 동시에, 애노드측에서는 홀이 n- 드리프트층(106)을 향해서 주입된다.
다음에 포인트 T2에서는, 확산 다이오드(102)가 순 바이어스 상태에서 역 바이어스 상태로 바뀌고, 확산 다이오드(102)를 흐르고 있던 전류는 서서히 감소하여, p애노드층(108)과 n- 드리프트층(106)의 계면으로부터 공핍층 D가 넓어지기 시작한다. 이 상태에서는, 도 17에 나타낸 바와 같이, 확산 다이오드(102)에 축적되어 있던 캐리어 중, 전자가 캐소드측을 향해서 배출되고, 홀이 애노드측을 향해서 배출됨으로써, 확산 다이오드(102)에는 역회복 전류가 흐르게 된다.
다음에 포인트 T3에서는, 도 18에 나타낸 바와 같이, 시간의 경과와 함께 공핍층 D가 더 넓어지고, 배출되는 전자와 홀의 수가 감소해서 역회복 전류가 감소한다. 다음에 포인트 T4에서는, 리커버리가 종료하기 직전의 상태이며, 도 19에 나타낸 바와 같이, 공핍층 D는 더 넓어지고, n- 드리프트층(106)과 n버퍼층(112)의 경계 근방에 남는 캐리어가 배출된다. 그리고, 리커버리가 종료된 시점에서는, 도 20 에 나타낸 바와 같이, 공핍층 D는, n- 드리프트층(106)과 n버퍼층(112)과의 경계 부근으로까지 넓어지고, 그리고 축적된 캐리어는 배출되거나, 또는 재결합에 의해 소멸해서 오프 상태가 된다.
이 확산 다이오드(102)에서는, n버퍼층(112)의 불순물 농도가, 캐소드측에서 애노드측을 향해서 완만하게 감소하기 때문에, 캐소드측에서의 전자의 주입 효율이 낮다. 따라서 모듈레이션 레벨을 상승시키기 어렵고, 온 저항이 높아져서 순방향 전압을 낮게 할 수 없는 문제점이 있다.
또한 그 n버퍼층(112)을 형성할 때에는, 반도체 기판의 두께의 약 절반 정도의 깊이로까지 불순물을 열확산시키기 때문에, n버퍼층(112)의 불순물 농도(기울기)가 변동하기 쉽고, 소정의 전류에 대하여, 모듈레이션 레벨이 용이하게 변동하는 문제점이 있다. 또한, n버퍼층(112)이 비교적 두껍기 때문에, 리커버리 시에 배출되는 캐리어의 총량이 많아지고, 스위칭 손실(리커버리 손실)이 증가하는 문제점이 있다. 이 때, 리커버리 손실이란, 역회복 전류가 흐름으로써 생기는 손실이며, 역회복 전류가 흐르기 시작한 후, 최대값(절대값)을 거쳐서 그 최대값의 10분의 1이 되기까지의 사이의 전류 적분값과 전압 적분값의 곱으로 나타낸다.
다음에 제2 비교예로서 에피택셜 다이오드에 관하여 설명한다. 도 21에 나타낸 바와 같이, 에피택셜 다이오드(102)는, n형 반도체 기판(104), n- 에피택셜층(107), p애노드층(108), 표면 전극(114) 및 이면 전극(118)을 구비하고 있다. 드리프트층이 되는 n- 에피택셜층(107)은, 반도체 기판(104)의 표면 상에 에피택셜 성장법에 의해 형성된다. 그 때문에 도 22에 나타낸 바와 같이, 불순물 농도 프로 파일에서는, 반도체 기판(104)으로부터 n- 에피택셜층(107)에 걸쳐서 불순물 농도가 급격히 감소한다.
다음에 에피택셜 다이오드(102)의 리커버리 시에 있어서의 캐리어의 거동에 관하여 설명한다. 도 23에, 리커버리 시의 에피택셜 다이오드(102)에 흐르는 전류와, 전압의 시간경과 변화를 나타낸다. 우선, 포인트 T1에서는, 에피택셜 다이오드(102)에 환류 전류가 흐르는 순 바이어스 상태로 한다. 이 상태에서는, 도 24에 나타낸 바와 같이, 캐소드측에서는 전자가 n- 에피택셜층(107)을 향해서 주입되는 동시에, 애노드측에서는 홀이 n- 에피택셜층(107)을 향해서 주입된다.
다음에 포인트 T2에서는, 에피택셜 다이오드(102)가 순 바이어스 상태에서 역 바이어스 상태로 바뀌고, 에피택셜 다이오드(102)를 흐르고 있던 전류는 서서히 감소하여, p애노드층(108)과 n- 에피택셜층(107)의 계면으로부터 공핍층 D가 넓어지기 시작한다. 이 상태에서는, 도 25에 나타낸 바와 같이, 에피택셜 다이오드(102)에 축적되어 있던 캐리어 중, 전자가 캐소드층을 향해서 배출되고, 홀이 애노드측을 향해서 배출됨으로써, 에피택셜 다이오드(102)에는 역회복 전류가 흐르게 된다.
다음에 포인트 T3에서는, 도 26에 나타낸 바와 같이, 시간의 경과와 함께 공핍층 D가 더 넓어지고, 그리고 배출되는 전자와 홀의 수가 감소해서 역회복 전류가 감소한다. 다음에 포인트 T4에서는, 리커버리가 종료되기 직전의 상태이며, 도 27에 나타낸 바와 같이, 공핍층 D는, n- 에피택셜층(107)과 반도체 기판(104)과의 경계 부근으로까지 넓어지고, 그리고 축적된 캐리어는 배출되거나, 또는 재결합에 의 해 소멸해서 오프 상태가 된다.
이 에피택셜 다이오드(102)에서는, n- 에피택셜층(107)으로부터 반도체 기판(104)에 걸쳐서, 불순물 농도가 급격하게 상승하기 때문에, 온 상태로 주입된 캐리어가, 리커버리 시에 급속하게 감소하게 된다. 따라서 에피택셜 다이오드(102)가 용량이 되고, 에피택셜 다이오드가 접속되어 있는 회로와의 관계에서, 도 23에 나타내는 파형에 나타낸 것처럼, 발진현상을 일으키기 쉬운 문제점이 있다.
다음에 본 PIN 다이오드의 리커버리 시에 있어서의 캐리어의 거동에 관하여 설명한다. 도 28에, 리커버리 시의 PIN 다이오드(2)에 흐르는 전류와 전압의 시간경과 변화를 나타낸다. 우선, 포인트 T1에서는, PIN 다이오드(2)에 환류 전류가 흐르는 순 바이어스 상태로 한다. 이 상태에서는, 도 29에 나타낸 바와 같이, n+층(16)으로부터 전자가 n- 드리프트층(6)을 향해서 주입되는 동시에, p애노드층(8)으로부터 홀이 n- 드리프트층(6)을 향해서 주입된다.
다음에 포인트 T2에서는, PIN 다이오드(2)가 순 바이어스 상태에서 역 바이어스 상태로 바뀌고, PIN 다이오드(2)를 흐르고 있던 전류가 서서히 감소하고 있는 상태다. 이 상태에서는, 도 30에 나타낸 바와 같이, n+층(16)으로부터 n- 드리프트층(6)을 향해서 주입되는 전자의 수가 감소하는 동시에, p애노드층(8)으로부터 n- 드리프트층(6)을 향해서 주입되는 홀의 수도 감소한다.
다음에 시간의 경과와 함께, p애노드층(8)과 n- 드리프트층(6)의 계면으로부터 공핍층 D가 넓어지기 시작하고, PIN 다이오드(2)에 축적되어 있던 캐리어 중, 전자가 캐소드측을 향해서 배출되고, 홀이 애노드측을 향해서 배출됨으로써, PIN 다이오드(2)에는 역회복 전류가 흐르게 된다.
다음에 포인트 T3의 리커버리 클램프시에서는, 도 31에 나타낸 바와 같이, n버퍼층(12)과 n- 드리프트층(6)과의 경계 부근에 남는 캐리어가 배출되거나, 또는 재결합에 의해 소멸한다. 다음에 포인트 T4에서는, 리커버리가 종료하는 상태이며, 도 32에 나타낸 바와 같이, 공핍층 D는, n- 드리프트층(6)과 n버퍼층(12)과의 경계 부근으로까지 넓어지고, 남은 캐리어는 주로 재결합에 의해 소멸해서 오프 상태가 된다.
본 PIN 다이오드(2)에서는, 캐소드측에, n- 드리프트층(6)의 불순물 농도보다도, 예를 들면, 100배 이상 높은 불순물 농도를 갖는 n+층(16)이 형성되어 있다. 이에 따라 n- 드리프트층(6)의 불순물 농도에 대한 n+층(16)의 불순물 농도의 비가 높아져서, n+층(16)으로부터 전자가 주입되는 효율이 오르고, PIN 다이오드(2)의 모듈레이션 레벨을 상승시킬 수 있다.
또한 순 바이어스 상태에서는, 주입되는 캐리어의 캐리어 농도 프로파일은 p애노드층(8)과 n+층(16)을 걸치는 형태의 프로파일이 된다. 이에 따라 p애노드층(8)의 불순물 농도와 n+층(16)의 불순물 농도에 의해 주입되는 캐리어의 양이 변화되어, PIN 다이오드가 적용되는 인버터 장치에 따른 원하는 순방향 전압(혹은 모듈레이션 레벨)으로 정밀도 좋게 조정할 수 있다.
또한, n+층(16)은, 계단형의 불순물 농도 프로파일로 함으로써 기울기를 가진 불순물 농도 프로파일과 비교하면, 소정의 전류에 대하여, 모듈레이션 레벨의 변동을 억제할 수 있다. 이렇게 해서, 본 PIN 다이오드(2)에서는, 확산 다이오드에 서 나타난 문제점이 해소된다.
또한 p애노드층(8)의 불순물 농도가 표면으로부터 비교적 급격하게 감소하는 프로파일인 것에 의해, 순 바이어스 상태에 있어서 n버퍼층(12)과 n- 드리프트층(6)과의 경계 부근에 있어서, 축적되는 캐리어의 농도와 n- 드리프트층(6)의 불순물 농도와의 차 H(도 29 참조)가 가장 커진다. 이에 따라 리커버리 시에 있어서, 공핍층의 일단이 n버퍼층(12)과 n- 드리프트층(6)과의 경계 부근에 도달한 시점에서, 그 경계 부근에 캐리어가 남아 있고, 그 캐리어가 배출됨으로써 역회복 전류가 서서히 감소하게 된다. 그 결과, 발진이 발생하는 것을 방지할 수 있다. 이렇게 해서, 본 PIN 다이오드(2)에서는, 에피택셜 다이오드에서 나타난 문제점이 해소된다.
이상과 같이, 본 PIN 다이오드(2)에서는, 계단형의 불순물 농도 프로파일을 갖는 n+층(16)이 형성되어 있는 것을 특징으로 한다. 따라서, 이 n+층(16)에 대해서, 자세하게 설명한다. 상기한 바와 같이, n+층(16)은, 반도체 기판(4)의 제2 주표면으로부터, 예를 들면 인을 주입(도 10 참조)하여, 레이저 어닐 처리(도 11 참조)를 행함으로써 형성된다.
우선, 도 33에 나타낸 바와 같이, 인이 주입된 시점에는, 불순물층(31)은, 반도체 기판의 표면으로부터 소정의 깊이에 있어서 피크를 갖는 불순물 농도 프로파일을 나타낸다. 다음에 인이 주입된 불순물층(31)을 포함하도록 반도체 기판의 표면으로부터 소정의 깊이의 영역 R까지를 용융하는 형태로 레이저 어닐 처리를 행함으로써, 용융한 영역 R 내에서 인이 확산하고, 도 34에 나타낸 바와 같이, 영역 R의 깊이 방향에 있어서 인 농도가 균일화된다. 이 때, n+층(16)으로부터 n버퍼 층(12)에 걸쳐서, 불순물 농도 프로파일이 퍼지도록 불순물이 확산하는 경우는 거의 없다. 이렇게 해서, 계단형의 불순물 농도 프로파일을 갖는 n+층(16)이 형성되게 된다.
이렇게 하여 형성되는 n+층의 불순물 농도의 측정 결과를 도 35에 나타낸다. 한편, 비교를 위해, 일반적인 열확산에 의한 불순물 농도 프로파일의 측정 결과를 도 36에 나타낸다. 도 35에 나타낸 바와 같이, 영역 R를 용융함으로써, 표면으로부터 깊이 약 0.6μm 정도까지는, 거의 일정한 불순물 농도가 되고, 계단형의 불순물 프로파일을 얻을 수 있는 것이 확인되었다. 이에 대하여 일반적인 열확산에서는, 도 36에 나타낸 바와 같이, 불순물 농도는 표면으로부터 깊은 영역으로 걸쳐서, 퍼지도록 감소하고 있는 것이 확인되었다.
이와 같이, 본 PIN 다이오드의 제조에 있어서의 레이저 어닐에서는, 소정의 깊이까지의 반도체 기판의 영역을 용융시켜서 불순물 농도를 균일화시키고 있는 점에서, 전자선의 조사에 의하여 생긴 결정 결함을 단순히 회복시키는 레이저 어닐과는, 어닐로서의 실질적인 처리가 다르다고 할 수 있다.
또한 본 PIN 다이오드에 있어서의 계단형의 불순물 농도 프로파일과, 에피택셜 다이오드에 있어서의 불순물 농도 프로파일의 차이로서, 다음과 같은 차이를 들 수 있다. 우선, 에피택셜 성장 후에 행해지는 다른 공정의 열처리에 의해, 불순물이 서로 열확산을 하여, 반도체 기판과 에피택셜 성장층과의 사이에서, 불순물 농도의 프로파일이 퍼지게 된다.
또한 반도체 기판과 에피택셜 성장의 초기 단계에서 형성되는 에피택셜층의 부분이, 에피택셜 성장이 종료될 때까지 열에 노출되는 것에 의해서도, 반도체 기판과 초기 단계에서 형성되는 에피택셜층의 부분과의 사이에서 불순물이 서로 열확산을 하여, 불순물 농도 프로파일이 퍼지게 된다.
이에 대하여 본 PIN 다이오드에서는, 레이저 광선을 조사함으로써 용융한 영역 R에 존재하는 불순물만이 확산해서 깊이 방향으로 균일화되기 때문에, 용융한 영역 R과 용융하고 있지 않은 영역과의 사이에서 불순물이 서로 열확산을 하는 경우는 거의 없다. 따라서, 용융시킨 영역과 용융시키지 않은 영역과의 사이에서, 퍼지는 불순물 농도 프로파일이 되지는 않는다.
이 때, 전술한 PIN 다이오드에서는, n+층(16)을 형성할 때에, 반도체 기판에 인을 주입해서 형성할 경우를 예로 들어서 설명했지만, 이밖에, 예를 들면, 인 디포지션(phosphorus deposition)이나 인 글래스를 도포해서 반도체 기판에 인을 도입함으로써 형성해도 좋다. 또한 비소(As)를 도입해서 형성해도 좋다.
실시예 2
여기에서는, n+층이 선택적으로 형성된 PIN 다이오드에 관하여 설명한다. 도 37에 나타낸 바와 같이, 본 PIN 다이오드(2)에서는, n+층(16)은 선택적으로 형성되어 있다. 이면 전극(18)은, n+층(16)과 n버퍼층(12)에 접촉하도록 형성되어 있다. 이 때, 이외의 구성에 대해서는, 도 2에 나타내는 PIN 다이오드와 같으므로, 동일 부재에는 동일한 부호를 부착하고 그 설명을 생략한다.
다음에 PIN 다이오드(2)의 불순물 농도에 관하여 설명한다. 본 PIN 다이오드(2)에서는, n+층이 선택적으로 형성되어 있음으로써 n+층을 지나는 단면선에 따 른 불순물 농도는, 도 38에 나타낸 바와 같이, n+층에 의한 계단형의 프로파일을 갖고 있다. 한편, n+층을 통과하지 않은 단면을 따른 불순물 농도는, 도 39에 나타낸 바와 같이, 계단형의 프로파일을 갖고 있지 않다. 그러한 선택적으로 형성되는 n+층(16)의 패턴으로서는, 예를 들면, 도 40에 나타낸 바와 같이, 띠 모양으로 형성되어 있어도 되고, 도 41에 나타내는 바와 같이 섬 모양으로 형성되어 있어도 된다.
본 PIN 다이오드에서는, 후술하는 바와 같이, 계단형의 불순물 농도 프로파일을 갖는 n+층(16)을 선택적으로 형성함으로써 모듈레이션 레벨 등을 정밀도 좋게 조정할 수 있다.
다음에 전술한 PIN 다이오드의 제조방법에 관하여 설명한다. 전술한 도 4∼도 9에 나타내는 공정과 마찬가지 공정을 거친 후, 도 42에 나타낸 바와 같이, n버퍼층(12)의 표면 상에, n+층을 선택적으로 형성하기 위한 소정의 레지스트 패턴(23)이 형성된다. 그 레지스트 패턴(23)을 마스크로 사용하여, 예를 들면 인이 주입된다. 그 후에 레지스트 패턴(23)이 제거된다. 다음에 도 43에 나타낸 바와 같이, 인이 주입된 반도체 기판의 제2 주표면에 레이저 어닐 처리를 행함으로써, 인이 주입된 영역을 포함하도록 제2 주표면으로부터 소정의 깊이에 걸친 영역이 용융해서, 인 농도가 깊이 방향으로 균일화된다. 이렇게 해서, 계단형의 불순물 농도 프로파일을 갖는 n+층(16)이 선택적으로 형성된다. 이렇게 하여 n+층(16)이 선택적으로 형성된 후, 이면 전극(18)(도 37 참조)을 형성함으로써 PIN 다이오드가 완성된다.
이 때, 인을 주입하는 외에, 인 확산원을 도포함으로써 형성해도 좋다. 이 경우에는, 우선, 도 44에 나타낸 바와 같이, 실리콘 산화막(25)을 마스크로 사용하여, 반도체 기판의 제2 주표면에 인 글래스(24)가 도포된다. 다음에 인 글래스(24) 안의 인이 n버퍼층(12)에 도입되어서, 레이저 어닐 처리가 실행된다. 이렇게 해서, 도 45에 나타낸 바와 같이, n+층(16)이 선택적으로 형성된다.
다음에 본 PIN 다이오드(2)의 리커버리 시에 있어서의 캐리어의 거동에 관하여 설명한다. 본 PIN 다이오드(2)에 있어서의 캐리어의 거동은, 캐소드측에 n+층(16)이 형성되어 있는 점에서, 제2 주표면의 전체 면에 n+층이 형성된 PIN 다이오드(도 2 참조)에 있어서의 캐리어의 거동(도 29∼도 32 참조)과 실질적으로 동일하다.
특히, 본 PIN 다이오드에서는, n+층(16)이 선택적으로 형성되어 있음으로써 순 바이어스 상태(포인트 T1(도 28 참조))에서 주입되는 전자와 홀의 농도 분포(캐리어 농도 프로파일)가, n+층(16)이 형성되어 있는 영역과 형성되어 있지 않은 영역 사이에서 달라진다.
도 46에 나타낸 바와 같이, n+층을 통과하는 단면선에 따른 캐리어 농도 프로파일(프로파일 A)에서는, n+층에 의해 캐소드측의 캐리어 농도가 애노드측의 캐리어 농도에 비하여 높아져 있다. 이에 대하여 도 47에 나타낸 바와 같이, n+층을 통과하지 않는 단면선에 따른 캐리어 농도 프로파일(프로파일 B)에서는, 캐소드측의 캐리어 농도는 애노드측의 캐리어 농도와 거의 같은 캐리어 농도로 되어 있다.
PIN 다이오드(2)에는, 전체적으로 프로파일 A와 프로파일 B를 아우른 캐리어 가 주입되게 된다. 이것은, n+층의 면적에 의해 캐리어(전자)의 주입량을 변화시킬 수 있어서, 순방향 전압이나 리커버리 손실 등을 조정할 수 있다는 것을 의미한다.
즉, 도 48에 나타낸 바와 같이, n+층의 형성 면적이 상대적으로 커지면, 주입되는 캐리어의 양이 증가하고, 순방향 전압(VF)은 떨어지지만, 주입되는 캐리어가 많을수록, 리커버리 손실(Erec)도 높아진다. 한편, n+층의 형성 면적이 상대적으로 작아지면, 주입되는 캐리어의 양이 감소해서 리커버리 손실(Erec)은 작아지지만, 순방향 전압(VF)은 상승하게 된다. 따라서, 본 PIN 다이오드에서는, n+층의 면적을 변화시킴으로써, 순방향 전압이나, 리커버리 손실 등의 리커버리 특성을, 적용되는 인버터 장치에 대응한 원하는 순방향 전압이나 리커버리 특성으로 정밀도 좋게 조정할 수 있다.
실시예 3
여기에서는, 계단형의 불순물 농도 프로파일을 갖는 p+층이 애노드측에 형성된 PIN 다이오드에 관하여 설명한다. 도 49에 나타내는 바와 같이 PIN 다이오드(2)는, n- 드리프트층(6), p+층(10), n버퍼층(12), n+층(16), 표면 전극(14) 및 이면 전극(18)을 구비하고 있다. p+층(10)은, n형 반도체 기판(4)의 제1 주표면으로부터 소정의 깊이에 걸쳐 형성되어 있다. 그 p+층(10)을 둘러싸도록, 제1 주표면 상에 실리콘 산화막(9)이 형성되어 있다. 표면 전극(14)은, p+층(10)의 표면에 접촉하도록 p+층(10)의 표면 상에 형성되어 있다.
n+층(16)은, 반도체 기판(4)의 제2 주표면으로부터 소정의 깊이에 걸쳐 형성되어 있다. n버퍼층(12)은, n+층(16)에 접촉하고, 더 깊은 영역에 걸쳐 형성되어 있다. n- 드리프트층(6)은, p+층(10)과 n버퍼층(12) 사이의 반도체 기판의 영역에 형성되어 있다. 이면 전극(18)은, n+층(16)에 접촉하도록 n+층(16)의 표면 상에 형성되어 있다.
다음에 PIN 다이오드(2)의 불순물 농도에 관하여 설명한다. 도 50에 나타낸 바와 같이, p+층(10)의 불순물 농도는, 계단형의 프로파일을 갖고, 제1 주표면으로부터 소정의 깊이에 걸쳐 거의 일정해진다. 또한 n+층(16)의 불순물 농도도, 계단형의 프로파일을 갖고, 제2 주표면으로부터 소정의 깊이에 걸쳐 거의 일정하게 된다. n버퍼층(12)의 불순물 농도는, n+층(16)에서 n- 드리프트층(6)에 걸쳐 완만하게 감소한다. n- 드리프트층(6)의 불순물 농도는, 반도체 기판(4)의 불순물 농도를 반영하여, 깊이 방향에 대하여 거의 일정하게 된다.
본 PIN 다이오드(2)에서는, 후술하는 바와 같이, 계단형의 불순물 농도 프로파일을 갖는 p+층(10)과 n+층(16)을 구비하는 것으로, n+층(16)으로부터의 전자의 주입에 더하여, p+층(10)으로부터의 홀의 주입 효율을 높여 모듈레이션 레벨(modulation level)을 높일 수 있다.
다음에 전술한 PIN 다이오드의 제조방법에 관하여 설명한다. 전술한 도 4 및 도 5에 나타내는 공정과 같은 공정을 거친 후, 도 51에 나타낸 바와 같이, 실리콘 산화막(9)을 마스크로 사용하고, 반도체 기판의 제1 주표면에, 예를 들면 붕소가 주입되어 불순물층(32)이 형성된다. 다음에 도 52에 나타낸 바와 같이, 레이저 어닐 처리로서, 예를 들면 YAG레이저광을, 수십 W이상의 조건하에서, 붕소가 주입된 반도체 기판의 제1 주표면에 조사하고, 붕소가 주입된 불순물층(32)을 포함하도록 제1 주표면으로부터 소정 깊이에 걸친 영역을 용융함으로써, 붕소 농도가 깊이 방향으로 균일화된다.
이와 같이 하여, 계단형의 불순물 농도 프로파일을 갖는 p+층(10)이 형성되게 된다. 또한, 붕소를 주입에 의해 반도체 기판에 도입하는 것 외에, 예를 들면, 붕소 디포지션(boron deposition) 혹은 붕소 글래스를 도포함으로써, 반도체 기판에 붕소를 도입하도록 해도 된다.
그 후에 도 7∼도 9에 나타내는 공정과 같은 공정을 거쳐, 반도체 기판의 제1 주표면에 표면 전극(14)이 형성되고, 또한, 도 10, 도 11에 나타내는 공정과 같은 공정을 거쳐, 반도체 기판(4)의 제2 주표면에, 계단형의 불순물 농도 프로파일을 갖는 n+층(16)이 형성된다. 그리고, 도 53에 나타낸 바와 같이, n+층(16)의 표면에 이면 전극(18)이 형성되어, PIN 다이오드(2)가 완성된다.
다음에 본 PIN 다이오드(2)의 리커버리 시에 있어서의 캐리어의 거동에 관하여 설명한다. 우선, PIN 다이오드(2)에 환류 전류가 흐르는 순 바이어스 상태(포인트 T1(도 28참조))에서는, 도 54에 나타낸 바와 같이, n+층(16)으로부터 전자가 n- 드리프트층(6)을 향해 주입되는 동시에, p+층(10)으로부터 홀이 n- 드리프트층(6)을 향해서 주입된다.
다음에 PIN 다이오드(2)가 순 바이어스 상태에서 역 바이어스 상태로 바뀌고, PIN 다이오드(2)를 흐르고 있던 전류가 서서히 감소하고 있는 상태(포인트 T2)에서는, 도 55에 나타낸 바와 같이, n+층(16)으로부터 n- 드리프트층(6)을 향해 주입되는 전자의 수가 감소하는 동시에, p+층(10)으로부터 n- 드리프트층(6)을 향해 주입되는 홀의 수도 감소하다.
다음에 시간의 경과와 함께, p+층(10)과 n- 드리프트층(6)과의 계면으로부터 공핍층 D가 넓어지기 시작하고, PIN 다이오드(2)에 축적되어 있던 캐리어 중, 전자가 캐소드측을 향해서 배출되고, 홀이 애노드측을 향해 배출됨으로써, PIN 다이오드(2)에는 역회복 전류가 흐르게 된다.
다음에 리커버리 클램프(recovery clamp)시(포인트 T3)에서는, 도 56에 나타낸 바와 같이, n버퍼층(12)과 n- 드리프트층(6)과의 경계 부근에 남은 캐리어가 배출되거나 또는 재결합에 의해 소멸한다. 다음에 리커버리가 종료하는 상태(포인트 T4)에서는, 도 57에 나타낸 바와 같이, 공핍층 D는, n- 드리프트층(6)과 n버퍼층(12)과의 경계 부근으로까지 퍼지고, 남겨진 캐리어는 주로 재결합에 의해 소멸해서 오프 상태가 된다.
본 PIN 다이오드(2)에서는, 계단형의 불순물 농도 프로파일을 갖는 n+층(16)에 더해서, 계단형의 불순물 농도 프로파일을 갖는 p+층(10)을 구비하고 있다. 이에 따라 도 2에 나타내는 PIN 다이오드에 의한 효과에 더해서, 다음과 같은 효과가 얻어진다. 즉, 순 바이어스 상태에 있어서, p+층(10)으로부터 n- 드리프트층(6)으로 주입되는 홀의 주입 효율을 높일 수 있고, PIN 다이오드(2)의 모듈레이션 레벨을 더욱 높일 수 있다. 또한 캐리어의 주입 효율이 높아지는 것으로, 온 저항을 낮출 수 있으며, 그리고, 캐리어의 밀도가 높아져, 리커버리 시에 발진이 일어나는 것을 억제할 수 있다.
또한, 전술한 반도체장치에서는, 애노드측에 p+층(10)이 형성되고, 캐소드측 에 n+층(16)이 형성되었을 경우를 예로 들어서 설명했지만, 계단형 불순물층으로서, n+층을 구비하지 않고, 애노드측에 p+층만을 구비한 PIN 다이오드로 해도 된다.
실시예 4
여기에서는, 계단형의 불순물 농도 프로파일을 갖는 p+층이 p애노드층에 형성된 PIN 다이오드에 관하여 설명한다. 도 58에 나타낸 바와 같이, 본 PIN 다이오드(2)에서는, 반도체 기판(4)의 제1 주표면에 표면으로부터 소정의 깊이에 걸쳐 p+층(10)이 형성되고, 그 p+층(10)을 옆쪽과 아래쪽에서 둘러싸도록 p애노드층(8)이 형성되어 있다. 또한, 이외의 구성에 대해서는, 도 49에 나타내는 PIN 다이오드와 동일하므로, 동일 부재에는 동일 부호를 붙여 그 설명을 생략한다.
다음에 PIN 다이오드(2)의 불순물 농도에 관하여 설명한다. 도 59에 나타내는 바와 같이, p+층(10)의 불순물 농도는, 계단형의 프로파일을 갖고, 제1 주표면으로부터 소정의 깊이에 걸쳐 거의 일정하게 된다. 또한 n+층(16)의 불순물 농도도, 계단형의 프로파일을 갖고, 제2 주표면으로부터 소정의 깊이에 걸쳐 거의 일정하게 된다. p애노드층(8)의 불순물 농도는, p+층(10)으로부터 n- 드리프트층(6)에 걸쳐서 비교적 급격하게 감소한다. n버퍼층(12)의 불순물 농도는, n+층(16)으로부터 n- 드리프트층(6)에 걸쳐서 완만하게 감소한다. n- 드리프트층(6)의 불순물 농도는, 반도체 기판(4)의 불순물 농도를 반영하여, 깊이 방향에 대하여 거의 일정하게 된다.
본 PIN 다이오드(2)에서는, 후술하는 바와 같이, p+층(10)이 형성되어 있는 것으로, 모듈레이션 레벨을 상승시킬 수 있고, 또한 그 p+층(10)을 둘러싸도록 p애노드층(8)이 형성되어 있는 것으로 발진을 억제할 수 있다.
다음에 전술한 PIN 다이오드의 제조방법에 관하여 설명한다. 전술한 도 4∼도 9에 나타내는 공정과 같은 공정을 거친 후, 도 60에 나타낸 바와 같이, 실리콘 산화막(9)을 마스크로 사용하여, 반도체 기판(4)의 제1 주표면에, 예를 들면 붕소가 주입되어 불순물층(32)이 형성된다. 다음에 도 61에 나타내는 바와 같이 레이저 어닐 처리로서, 예를 들면 YAG레이저광을, 수십 W이상의 조건하에서, 붕소가 주입된 반도체 기판의 제1 주표면에 조사하고, 붕소가 주입된 불순물층(32)을 포함하도록 제1 주표면으로부터 소정의 깊이에 걸친 영역을 용융함으로써, 붕소 농도가 깊이 방향으로 균일화된다.
이와 같이 하여, 계단형의 불순물 농도 프로파일을 갖는 p+층(10)이 형성된다. 또한, 붕소를 주입에 의해 반도체 기판에 도입하는 외에, 예를 들면, 붕소 디포지션 혹은 붕소 글래스를 도포함으로써, 반도체 기판에 붕소를 도입하도록 해도 된다.
그 후, 도 7∼도 9에 나타내는 공정과 같은 공정을 거쳐, 반도체 기판의 제1 주표면에 표면 전극(14)이 형성되고, 또한, 도 10, 도 11에 나타내는 공정과 같은 공정을 거쳐, 반도체 기판(4)의 제2 주표면에, 계단형의 불순물 농도 프로파일을 갖는 n+층(16)이 형성된다. 그리고, 도 62에 나타낸 바와 같이, n+층(16)의 표면에 이면 전극(18)이 형성되어, PIN 다이오드(2)가 완성된다.
다음에 본 PIN 다이오드(2)의 리커버리 시에 있어서의 캐리어의 거동에 관하 여 설명한다. PIN 다이오드(2)에 환류 전류가 흐르는 순 바이어스 상태(포인트 T1(도 28참조))에서는, 도 63에 나타낸 바와 같이, n+층(16)으로부터 전자가 n- 드리프트층(6)을 향해서 주입되는 동시에, p+층(10)으로부터 홀이 n- 드리프트층(6)을 향해서 주입된다.
다음에 PIN 다이오드(2)가 순 바이어스 상태에서 역 바이어스 상태로 바뀌고, PIN 다이오드(2)를 흐르고 있던 전류가 서서히 감소하고 있는 상태(포인트 T2(도 28참조))에서는, 도 64에 나타낸 바와 같이, n+층(16)으로부터 n- 드리프트층(6)을 향해 주입되는 전자의 수가 감소하는 동시에, p+층(10)으로부터 n- 드리프트층(6)을 향해서 주입되는 홀의 수도 감소한다.
다음에 시간의 경과와 함께, p애노드층(8)과 n- 드리프트층(6)과의 계면으로부터 공핍층 D가 넓어지기 시작하고, PIN 다이오드(2)에 축적되어 있던 캐리어 중, 전자가 캐소드측을 향해서 배출되고, 홀이 애노드측을 향해서 배출됨으로써, PIN 다이오드(2)에는 역회복 전류가 흐르게 된다.
다음에 리커버리 클램프시(포인트 T3(도 28참조))에서는, 도 65에 나타낸 바와 같이, n버퍼층(12)과 n- 드리프트층(6)과의 경계 부근에 남은 캐리어가 배출되거나 또는 재결합에 의해 소멸한다. 다음에 리커버리가 종료하는 상태(포인트 T4(도 28참조))에서는, 도 66에 나타낸 바와 같이, 공핍층 D는, n- 드리프트층(6)과 n버퍼층(12)과의 경계 부근으로까지 퍼지고, 남겨진 캐리어는 주로 재결합에 의해 소멸해서 오프 상태가 된다.
본 PIN 다이오드(2)에서는, p애노드층(8)과 계단형의 불순물 농도 프로파일 을 각각 갖는 n+층(16)과 p+층(10)을 구비하고 있다. 이에 따라 순 바이어스 상태에 있어서, n+층(16)으로부터 n- 드리프트층(6)으로 주입되는 전자의 주입 효율을 상승시킬 수 있음과 동시에, p+층(10)으로부터 n- 드리프트층(6)으로 주입되는 홀의 주입 효율을 상승시킬 수 있고, PIN 다이오드(2)의 모듈레이션 레벨을 더욱 상승시킬 수 있다. 또한 캐리어의 주입 효율이 높아지는 것으로, 온 저항을 낮출 수 있고, 그리고, 캐리어의 밀도가 높아져, 리커버리 시에 발진이 일어나는 것을 억제할 수 있다. 또한 리커버리 시의 공핍층의 퍼짐이 늦어지게 되어 역회복 전류를 서서히 감소시킬 수 있으며, 소위 소프트 리커버리(soft-recovery)를 달성할 수 있다.
실시예 5
여기에서는, 계단형의 불순물 농도 프로파일을 갖는 p+층이 선택적으로 형성된 PIN 다이오드에 관하여 설명한다. 도 67에 나타낸 바와 같이, 본 PIN 다이오드(2)에서는, p+층(10)은 선택적으로 형성되어 있다. 표면 전극(14)은, p+층(10)과 p애노드층(8)에 접촉하도록 형성되어 있다. 또한 이외의 구성에 대해서는, 도 62에 나타내는 PIN 다이오드와 동일하므로, 동일 부재에는 동일 부호를 붙여 그 설명을 생략한다.
다음에 PIN 다이오드(2)의 불순물 농도에 관하여 설명한다. 본 PIN 다이오드(2)에서는, p+층이 선택적으로 형성되어 있는 것으로, p+층을 지나는 단면선을 따른 불순물 농도는, 도 68에 나타낸 바와 같이, n+층에 의한 계단형의 프로파일과, p+층에 의한 계단형의 프로파일을 갖고 있다. 한편, p+층을 지나지 않는 단면 선을 따른 불순물 농도는, 도 69에 나타낸 바와 같이, n+층에 의한 계단형의 프로파일만을 갖고 있다. 그러한 선택적으로 형성되는 p+층(10)의 패턴으로서는, 예를 들면, 도 70에 나타낸 바와 같이, 띠 모양으로 형성되어 있어도 되고, 도 71에 나타내는 바와 같이, 섬 모양으로 형성되어 있어도 된다.
본 PIN 다이오드(2)에서는, 후술하는 바와 같이, 계단형의 불순물 농도 프로파일을 갖는 p+층(10)을 선택적으로 형성하는 것으로, 모듈레이션 레벨을 정밀도 좋게 조정할 수 있다.
다음에 전술한 PIN 다이오드의 제조방법에 관하여 설명한다. 전술한 도 4∼도 6에 나타내는 공정과 같은 공정을 거친 후, 도 72에 나타내는 바와 같이, p+층을 선택적으로 형성하기 위한 소정의 레지스트 패턴(26)이 형성된다. 그 레지스트 패턴(26)을 마스크로 사용하고, 예를 들면 붕소가 주입되어 불순물층(32)이 형성된다. 그 후에 레지스트 패턴(26)이 제거된다. 다음에 도 73에 나타낸 바와 같이, 붕소가 주입된 반도체 기판(4)의 제1 주표면에 레이저 어닐 처리를 행함으로써, 붕소가 주입된 불순물층(32)을 포함하도록 제1 주표면으로부터 소정의 깊이에 걸친 영역이 용융하여, 붕소 농도가 깊이 방향으로 균일화된다.
이렇게 해서, 계단형의 불순물 농도 프로파일을 갖는 p+층(10)이 선택적으로 형성된다. 또한, 붕소를 주입에 의해 반도체 기판에 도입하는 외에, 예를 들면, 붕소 디포지션 혹은 붕소 글래스를 도포함으로써, 반도체 기판에 붕소를 도입하도록 해도 된다.
그 후에 도 7∼도 9에 나타내는 공정과 같은 공정을 거쳐, 반도체 기판의 제 1 주표면에 표면 전극(14)(도 74참조)이 형성되고, 또한, 도 10, 도 11에 나타내는 공정과 같은 공정을 거쳐, 반도체 기판(4)의 제2 주표면에, 계단형의 불순물 농도 프로파일을 갖는 n+층(16)이 형성된다. 그리고, 도 74에 나타낸 바와 같이, n+층(16)의 표면에 이면 전극(18)이 형성되어, PIN 다이오드(2)가 완성된다.
다음에 본 PIN 다이오드(2)의 리커버리 시에 있어서의 캐리어의 거동에 관하여 설명한다. 본 PIN 다이오드에 있어서의 캐리어의 거동은, p애노드(8)에 p+층(10)이 형성되어 있는 점에서, 표면 전극(14)과 접촉하는 제1 주표면 부분의 전체면에 p+층(10)이 형성된 PIN 다이오드(도 58참조)에 있어서의 캐리어의 거동(도 63∼도 66참조)과 실질적으로 같다.
특히, 본 PIN 다이오드에서는, p+층(10)이 선택적으로 형성되어 있는 것으로, 순 바이어스 상태(포인트 T1)에 있어서 주입되는 전자와 홀의 농도 분포(캐리어 농도 프로파일)가, p+층(10)이 형성되어 있는 영역과 형성되지 않은 영역에서 다르다.
도 75에 나타내는 바와 같이, p+층을 통과하는 단면선을 따른 캐리어 농도 프로파일(프로파일 A)에서는, p+층에 의해 애노드측의 캐리어 농도가 높아지는 동시에, n+층에 의해 캐소드측의 캐리어 농도도 높아지고 있다. 이에 대하여 도 76에 나타내는 바와 같이, p+층을 지나지 않는 단면선을 따른 캐리어 농도 프로파일(프로파일 B)에서는, n+층에 의해 캐소드측의 캐리어 농도가 애노드측의 캐리어 농도에 대하여 높아지고 있다.
PIN 다이오드(2)에는, 전체적으로 프로파일 A와 프로파일 B를 아우른 캐리어 가 주입되게 된다. 이것은, p+층의 면적에 의해 캐리어(홀)의 주입량이 변화되어, 순방향 전압이나 리커버리 손실 등을 조정할 수 있는 것을 의미한다.
즉, n+층이 선택적으로 형성된 PIN 다이오드(도 37참조)와 마찬가지로, p+층의 형성 면적이 상대적으로 커지면, 주입되는 캐리어의 양이 증가하고, 순방향 전압(VF)은 감소하지만, 주입되는 캐리어가 많을수록, 리커버리 손실(Erec)도 높아진다. 한편, p+층의 형성 면적이 상대적으로 작아지면, 주입되는 캐리어의 양이 줄어 리커버리 손실(Erec)은 작아지지만, 순방향 전압(VF)은 올라가게 된다(도 48참조). 따라서, 본 PIN 다이오드(2)에서는, p+층의 면적을 바꿈으로써, 순방향 전압이나, 리커버리 손실 등의 리커버리 특성을, 적용되는 인버터 장치에 따른 원하는 전압이나 리커버리 특성으로 조정할 수 있다.
또한 PIN 다이오드로서는, p+층(10)과 n+층(16)의 쌍방을 선택적으로 형성하도록 해도 된다. 이 경우에는, 도 77에 나타낸 바와 같이, 예를 들면 p+층(10)과 n+층(16)을 각각 띠 모양으로 하여, 그 띠의 폭이나 갯 수, 또는, 띠가 연장하는 방향을, p+층(10)과 n+층(16)에서 조합해도 된다. 또한 도 78에 나타낸 바와 같이, 예를 들면 p+층(10)과 n+층(16)을 각각 섬 형상으로 하여, 그 섬의 형상, 면적, 또는, 전극 면에 있어서의 면적비율을, p+층(10)과 n+층(16)에서 조합해도 된다. 이렇게 함으로써 순방향 전압이나, 리커버리 손실 등의 리커버리 특성을, 적용되는 인버터 장치에 따른 원하는 전압이나 리커버리 특성으로 정밀도 좋게 조정할 수 있다.
이렇게 해서, 적용되는 제품에 따른 PIN 다이오드가 얻어지는 것으로, PIN 다이오드의 고수명화, 에너지 소비량의 삭감, 또는, 환경에 대한 부하의 저감을 도모할 수 있다. 또한 에피택셜 다이오드와 비교하면, 원재료의 삭감을 도모할 수 있고, 또한 생산 공정의 간략화를 도모할 수 있다.
본 발명을 상세하게 설명하여 도시했지만, 이는 예시만을 위한 것으로, 한정이 되는 것은 아니며, 발명의 범위는 첨부한 청구 범위에 의해 해석되는 것이 명백하게 이해될 것이다.
도 1은 본 발명의 각 실시예에 관련되는 PIN 다이오드가 적용되는 인버터 장치의 인버터 회로의 일례를 나타내는 회로도다.
도 2는 본 발명의 실시예 1에 관련되는 PIN 다이오드의 단면도다.
도 3은 동 실시예에 있어서, 도 2에 나타내는 단면선 III-III에 있어서의 불순물 농도의 프로파일을 나타내는 도면이다.
도 4는 동 실시예에 있어서, 도 2에 나타내는 PIN 다이오드의 제조방법의 일 공정을 나타내는 단면도다.
도 5는 동 실시예에 있어서, 도 4에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 6은 동 실시예에 있어서, 도 5에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 7은 동 실시예에 있어서, 도 6에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 8은 동 실시예에 있어서, 도 7에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 9는 동 실시예에 있어서, 도 8에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 10은 동 실시예에 있어서, 도 9에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 11은 동 실시예에 있어서, 도 10에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 12는 동 실시예에 있어서, 도 11에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 13은 제1 비교예에 관련되는 PIN 다이오드의 단면도다.
도 14는 도 13에 나타내는 단면선 XIV-XIV에 있어서의 불순물 농도의 프로파일을 나타내는 도면이다.
도 15는 확산 다이오드의 리커버리 시에 있어서의 전류와 전압의 시간경과 변화를 나타내는 그래프다.
도 16은 확산 다이오드의 리커버리 시에 있어서의 제1의 상태에서의 캐리어 농도의 프로파일과 캐리어의 거동을 나타내는 도면이다.
도 17은 확산 다이오드의 리커버리 시에 있어서의 제1의 상태 후의 제2의 상태에서의 캐리어 농도의 프로파일과 캐리어의 거동을 나타내는 도면이다.
도 18은 확산 다이오드의 리커버리 시에 있어서의 제2의 상태 후의 제3의 상태에서의 캐리어 농도의 프로파일과 캐리어의 거동을 나타내는 도면이다.
도 19는 확산 다이오드의 리커버리 시에 있어서의 제3의 상태 후의 제4의 상태에서의 캐리어 농도의 프로파일과 캐리어의 거동을 나타내는 도면이다.
도 20은 확산 다이오드의 리커버리 시에 있어서의 제4의 상태 후의 제5의 상태에서의 캐리어 농도의 프로파일과 캐리어의 거동을 나타내는 도면이다.
도 21은 제2 비교예에 관련되는 에피택셜 다이오드의 단면도다.
도 22는 도 21에 나타내는 단면선 XXII-XXII에 있어서의 불순물 농도의 프로파일을 나타내는 도면이다.
도 23은 에피택셜 다이오드의 리커버리 시에 있어서의 전류와 전압의 시간경과 변화를 나타내는 그래프다.
도 24는 에피택셜 다이오드의 리커버리 시에 있어서의 제1의 상태에서의 캐리어 농도의 프로파일과 캐리어의 거동을 나타내는 도면이다.
도 25는 에피택셜 다이오드의 리커버리 시에 있어서의 제1의 상태 후의 제2의 상태에서의 캐리어 농도의 프로파일과 캐리어의 거동을 나타내는 도면이다.
도 26은 에피택셜 다이오드의 리커버리 시에 있어서의, 제2의 상태 후의 제3의 상태에서의 캐리어 농도의 프로파일과 캐리어의 거동을 나타내는 도면이다.
도 27은 에피택셜 다이오드의 리커버리 시에 있어서의, 제3의 상태 후의 제4의 상태에서의 캐리어 농도의 프로파일과 캐리어의 거동을 나타내는 도면이다.
도 28은 동 실시예에 있어서, PIN 다이오드의 리커버리 시에 있어서의 전류와 전압의 시간경과 변화를 나타내는 그래프다.
도 29는 동 실시예에 있어서, PIN 다이오드의 리커버리 시에 있어서의 제1의 상태에서의 캐리어 농도의 프로파일과 캐리어의 거동을 나타내는 도면이다.
도 30은 동 실시예에 있어서, PIN 다이오드의 리커버리 시에 있어서의, 제1의 상태 후의 제2의 상태에서의 캐리어 농도의 프로파일과 캐리어의 거동을 나타내는 도면이다.
도 31은 동 실시예에 있어서, PIN 다이오드의 리커버리 시에 있어서의, 제2 의 상태 후의 제3의 상태에서의 캐리어 농도의 프로파일과 캐리어의 거동을 나타내는 도면이다.
도 32는 동 실시예에 있어서, PIN 다이오드의 리커버리 시에 있어서의, 제3의 상태 후의 제4의 상태에서의 캐리어 농도의 프로파일과 캐리어의 거동을 나타내는 도면이다.
도 33은 동 실시예에 있어서, PIN 다이오드의 n+층의 불순물 농도의 프로파일을 설명하기 위한 주입 직후의 불순물 농도의 프로파일을 나타내는 도면이다.
도 34는 동 실시예에 있어서, PIN 다이오드의 n+층의 불순물 농도의 프로파일을 설명하기 위한 레이저 어닐 후의 불순물 농도의 프로파일을 나타내는 도면이다.
도 35는 동 실시예에 있어서, PIN 다이오드의 n+층의 불순물 농도의 프로파일의 측정 결과를 나타내는 도면이다.
도 36은 비교를 위한 열확산에 의한 불순물 농도의 프로파일의 측정 결과를 나타내는 도면이다.
도 37은 본 발명의 실시예 2에 관련되는 PIN 다이오드의 단면도다.
도 38은 동 실시예에 있어서, 도 37에 나타내는 단면선 XXXVIII-XXXVIII에 있어서의 불순물 농도의 프로파일을 나타내는 도면이다.
도 39는 동 실시예에 있어서, 도 37에 나타내는 단면선 XXXIX-XXXIX에 있어서의 불순물 농도의 프로파일을 나타내는 도면이다.
도 40은 동 실시예에 있어서, 선택적으로 형성되는 n+층의 패턴의 일례를 나 타내는 평면도다.
도 41은 동 실시예에 있어서, 선택적으로 형성되는 n+층의 패턴의 다른 예를 나타내는 평면도다.
도 42는 동 실시예에 있어서, 도 37에 도시하는 PIN 다이오드의 제조방법의 일 공정을 나타내는 단면도다.
도 43은 동 실시예에 있어서, 도 42에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 44는 동 실시예에 있어서, 도 43에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 45는 동 실시예에 있어서, 도 44에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 46은 동 실시예에 있어서, PIN 다이오드의 순 바이어스 시에서의 캐리어 농도의 프로파일 중, 도 37에 도시하는 단면선 XXXVIII-XXXVIII에 있어서의 캐리어 농도의 프로파일을 나타내는 도면이다.
도 47은 동 실시예에 있어서, PIN 다이오드의 순 바이어스 시에서의 캐리어 농도의 프로파일 중, 도 37에 도시하는 단면선 XXXIX-XXXIX에 있어서의 캐리어 농도의 프로파일을 나타내는 도면이다.
도 48은 동 실시예에 있어서, n+층의 면적과 리커버리 손실 및 순방향 전압과의 상관을 나타내는 그래프다.
도 49는 본 발명의 실시예 3에 관련되는 PIN 다이오드의 단면도다.
도 50은 동 실시예에 있어서, 도 49에 도시하는 단면선 L-L에 있어서의 불순물 농도의 프로파일을 나타내는 도면이다.
도 51은 동 실시예에 있어서, 도 49에 도시하는 PIN 다이오드의 제조방법의 일 공정을 나타내는 단면도다.
도 52는 동 실시예에 있어서, 도 51에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 53은 동 실시예에 있어서, 도 52에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 54는 동 실시예에 있어서, PIN 다이오드의 리커버리 시에 있어서의 제1의 상태에서의 캐리어 농도의 프로파일과 캐리어의 거동을 나타내는 도면이다.
도 55는 동 실시예에 있어서, PIN 다이오드의 리커버리 시에 있어서의, 제1의 상태 후의 제2의 상태에서의 캐리어 농도의 프로파일과 캐리어의 거동을 나타내는 도면이다.
도 56은 동 실시예에 있어서, PIN 다이오드의 리커버리 시에 있어서의, 제2의 상태 후의 제3의 상태에서의 캐리어 농도의 프로파일과 캐리어의 거동을 나타내는 도면이다.
도 57은 동 실시예에 있어서, PIN 다이오드의 리커버리 시에 있어서의, 제3의 상태 후의 제4의 상태에서의 캐리어 농도의 프로파일과 캐리어의 거동을 나타내는 도면이다.
도 58은 본 발명의 실시예 4에 관련되는 PIN 다이오드의 단면도다.
도 59는 동 실시예에 있어서, 도 58에 도시하는 단면선 LIX-LIX에 있어서의 불순물 농도의 프로파일을 나타내는 도면이다.
도 60은 동 실시예에 있어서, 도 58에 도시하는 PIN 다이오드의 제조방법의 일 공정을 나타내는 단면도다.
도 61은 동 실시예에 있어서, 도 60에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 62는 동 실시예에 있어서, 도 61에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 63은 동 실시예에 있어서, PIN 다이오드의 리커버리 시에 있어서의 제1의 상태에서의 캐리어 농도의 프로파일과 캐리어의 거동을 나타내는 도면이다.
도 64는 동 실시예에 있어서, PIN 다이오드의 리커버리 시에 있어서의, 제1의 상태 후의 제2의 상태에서의 캐리어 농도의 프로파일과 캐리어의 거동을 나타내는 도면이다.
도 65는 동 실시예에 있어서, PIN 다이오드의 리커버리 시에 있어서의, 제2의 상태 후의 제3의 상태에서의 캐리어 농도의 프로파일과 캐리어의 거동을 나타내는 도면이다.
도 66은 동 실시예에 있어서, PIN 다이오드의 리커버리 시에 있어서의, 제3의 상태 후의 제4의 상태에서의 캐리어 농도의 프로파일과 캐리어의 거동을 나타내는 도면이다.
도 67은 본 발명의 실시예 5에 관련되는 PIN 다이오드의 단면도다.
도 68은 동 실시예에 있어서, 도 67에 도시하는 단면선 LXVIII-LXVIII에 있어서의 불순물 농도의 프로파일을 나타내는 도면이다.
도 69는 동 실시예에 있어서, 도 67에 도시하는 단면선 LXIX-LXIX에 있어서의 불순물 농도의 프로파일을 나타내는 도면이다.
도 70은 동 실시예에 있어서, 선택적으로 형성되는 p+층의 패턴의 일례를 나타내는 평면도다.
도 71은 동 실시예에 있어서, 선택적으로 형성되는 p+층의 패턴의 다른 예를 나타내는 평면도다.
도 72는 동 실시예에 있어서, 도 67에 도시하는 PIN 다이오드의 제조방법의 일 공정을 나타내는 단면도다.
도 73은 동 실시예에 있어서, 도 72에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 74는 동 실시예에 있어서, 도 73에 도시하는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 75는 동 실시예에 있어서, PIN 다이오드의 순 바이어스 시에서의 캐리어 농도의 프로파일 중, 도 67에 도시하는 단면선 LXVIII-LXVIII에 있어서의 캐리어 농도의 프로파일을 나타내는 도면이다.
도 76은 동 실시예에 있어서, PIN 다이오드의 순 바이어스 시에서의 캐리어 농도의 프로파일 중, 도 67에 나타내는 단면선 LXIX-LXIX에 있어서의 캐리어 농도의 프로파일을 나타내는 도면이다.
도 77은 동 실시예에 있어서, 선택적으로 형성되는 p+층의 패턴과 선택적으로 형성되는 n+층의 패턴과의 조합의 일례를 나타내는 평면도다.
도 78은 동 실시예에 있어서, 선택적으로 형성되는 p+층의 패턴과 선택적으로 형성되는 n+층의 패턴과의 조합의 다른 예를 나타내는 평면도다.

Claims (20)

  1. 서로 대향하는 제1 주표면 및 제2 주표면을 갖는 제1 도전형의 반도체 기판과,
    상기 반도체 기판의 상기 제1 주표면 측에 형성된 제2 도전형의 애노드부와,
    상기 반도체 기판의 상기 제2 주표면 측에 형성된 제1 도전형의 캐소드부와,
    상기 애노드부 및 상기 캐소드부의 적어도 한쪽에 형성되고, 상기 반도체 기판의 표면으로부터 제1 깊이에 걸쳐 대응하는 소정 도전형의 불순물을 도입하여, 상기 표면으로부터 상기 소정 도전형의 불순물이 도입된 상기 반도체 기판의 영역을 포함한, 상기 제1 깊이보다도 깊은 제2 깊이에 걸친 소정의 영역을 용융함으로써, 상기 표면으로부터 상기 제2 깊이에 걸쳐 상기 소정 도전형의 불순물의 농도를 균일하게 한 계단형의 불순물 농도 프로파일을 갖는 계단형 불순물층을 구비한 것을 특징으로 하는 반도체장치.
  2. 제 1항에 있어서,
    상기 계단형 불순물층은, 상기 캐소드부에 형성된 것을 특징으로 하는 반도체장치.
  3. 제 2항에 있어서,
    상기 애노드부의 불순물 농도와 상기 계단형 불순물층의 불순물 농도에 의해, 순바이어스 상태에 있어서의 온 저항이 조정되는 것을 특징으로 하는 반도체장치.
  4. 제 2항에 있어서,
    온 상태에서는, 상기 애노드부 측의 캐리어 농도보다도 상기 캐소드부 측의 캐리어 농도가 높아지도록 불순물 농도가 조정된 것을 특징으로 하는 반도체장치.
  5. 제 2항에 있어서,
    상기 계단형 불순물층은 상기 제2 주표면에서 선택적으로 형성된 것을 특징으로 하는 반도체장치.
  6. 제 2항에 있어서,
    상기 캐소드부는, 상기 계단형 불순물층과 상기 제1 도전형의 상기 반도체 기판의 영역 사이에 형성되고, 상기 계단형 불순물층으로부터 상기 반도체 기판의 영역에 걸쳐 제1 도전형의 불순물 농도가 서서히 감소하는 버퍼층을 포함하는 것을 특징으로 하는 반도체장치.
  7. 제 6항에 있어서,
    상기 반도체 기판의 영역과 상기 버퍼층과의 경계 부분에 있어서, 온 상태에 있어서의 캐리어 농도가, 상기 경계 부분에 있어서의 불순물 농도에 비해서 더욱 높아지도록 설정된 것을 특징으로 하는 반도체장치.
  8. 제 2항에 있어서,
    상기 애노드부는, 불순물 농도가 상기 제1 주표면으로부터 소정 깊이에 걸쳐 서서히 감소하도록 형성된 것을 특징으로 하는 반도체장치.
  9. 제 1항에 있어서,
    상기 계단형 불순물층은 상기 애노드부에 형성된 것을 특징으로 하는 반도체장치.
  10. 제 9항에 있어서,
    상기 애노드부는, 상기 계단형 불순물층과 상기 제1 도전형의 상기 반도체 기판의 영역 사이에 형성되고, 상기 계단형 불순물층으로부터 상기 반도체 기판의 영역에 걸쳐 제2 도전형의 불순물 농도가 서서히 감소하는 애노드층을 포함하는 것을 특징으로 하는 반도체장치.
  11. 제 9항에 있어서,
    상기 계단형 불순물층은, 상기 제1 주표면에서 선택적으로 형성된 것을 특징으로 하는 반도체장치.
  12. 제 1항에 있어서,
    상기 계단형 불순물층은, 상기 캐소드부에 캐소드측 계단형 불순물층으로서 형성되고, 상기 애노드부에 애노드측 계단형 불순물층으로서 형성된 것을 특징으로 하는 반도체장치.
  13. 제 12항에 있어서,
    상기 애노드부는, 상기 애노드측 계단형 불순물층과 상기 제1 도전형의 상기반도체 기판의 영역 사이에 형성되고, 상기 애노드측 계단형 불순물층으로부터 상 기 반도체 기판의 영역에 걸쳐 제2 도전형의 불순물 농도가 서서히 감소하는 애노드층을 포함하고,
    상기 캐소드부는, 상기 캐소드측 계단형 불순물층과, 상기 제1 도전형의 상기 반도체 기판의 영역 사이에 형성되고, 상기 캐소드측 계단형 불순물층으로부터 상기 반도체 기판의 영역에 걸쳐 제1 도전형의 불순물 농도가 서서히 감소하는 버퍼층을 포함하는 것을 특징으로 하는 반도체장치.
  14. 제1 도전형의 반도체 기판의 제1 주표면측에 애노드부를 형성하는 공정과,
    상기 반도체 기판의 상기 제1 주표면과 대향하는 제2 주표면측에 캐소드부를 형성하는 공정을 구비하고,
    상기 애노드부를 형성하는 공정 및 상기 캐소드부를 형성하는 공정의 적어도 어느 하나의 공정은,
    상기 반도체 기판의 표면에, 상기 표면으로부터 제1 깊이에 걸쳐 대응하는 소정 도전형의 불순물을 도입하는 공정과,
    상기 표면으로부터 상기 소정 도전형의 불순물이 도입된 상기 반도체 기판의 영역을 포함한, 상기 제1 깊이보다도 깊은 제2 깊이에 걸친 소정의 영역을 용융함으로써, 상기 표면으로부터 상기 제2 깊이에 걸쳐 상기 소정 도전형의 불순물의 농도를 균일하게 하여 계단형의 불순물 농도 프로파일을 갖는 계단형 불순물층을 형성하는 계단형 불순물층 형성공정을 구비한 것을 특징으로 하는 반도체장치의 제조 방법.
  15. 제 14항에 있어서,
    상기 계단형 불순물층 형성공정에서는, 상기 계단형 불순물층은 제1 도전형의 계단형 불순물층으로서 상기 제2 표면측에 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  16. 제 15항에 있어서,
    상기 캐소드부를 형성하는 공정은,
    상기 제2 주표면으로부터 제1 도전형의 불순물을 도입하는 공정과,
    열처리를 행함으로써, 상기 제2 주표면으로부터 소정의 깊이에 걸쳐 불순물 농도가 서서히 감소하는 제1 도전형의 버퍼층을 형성하는 공정을 구비하고,
    상기 계단형 불순물층 형성공정은, 상기 버퍼층을 형성하는 공정 후에 행해지는 것을 특징으로 하는 반도체장치의 제조방법.
  17. 제 14항에 있어서,
    상기 계단형 불순물층 형성공정에서는, 상기 계단형 불순물층은 상기 제2 도 전형의 계단형 불순물층으로서 상기 제1 표면측에 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  18. 제 17항에 있어서,
    상기 애노드부를 형성하는 공정은,
    상기 제1 주표면으로부터 상기 제2 도전형의 불순물을 도입하는 공정과,
    열처리를 행함으로써, 상기 제1 주표면으로부터 소정의 깊이에 걸쳐 불순물 농도가 서서히 감소하는 제2 도전형의 애노드층을 형성하는 공정을 구비하고,
    상기 계단형 불순물층 형성공정은, 상기 애노드층을 형성하는 공정 후에 행해지는 것을 특징으로 하는 반도체장치의 제조방법.
  19. 제 14항에 있어서,
    상기 계단형 불순물층 형성공정은,
    상기 계단형 불순물층을 제2 도전형의 계단형 불순물층으로서 상기 제1 표면측에 형성하는 공정과,
    상기 계단형 불순물층을 제1 도전형의 계단형 불순물층으로서 상기 제2 표면측에 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  20. 제 19항에 있어서,
    상기 캐소드부를 형성하는 공정은,
    상기 제2 주표면으로부터 제1 도전형의 불순물을 도입하는 공정과,
    열처리를 행함으로써, 상기 제2 주표면으로부터 소정의 깊이에 걸쳐 불순물 농도가 서서히 감소하는 제1 도전형의 버퍼층을 형성하는 공정을 포함하고,
    상기 애노드부를 형성하는 공정은,
    상기 제1 주표면으로부터 제2 도전형의 불순물을 도입하는 공정과,
    열처리를 행함으로써, 상기 제1 주표면으로부터 소정의 깊이에 걸쳐 불순물 농도가 서서히 감소하는 제2 도전형의 애노드층을 형성하는 공정을 포함하고,
    상기 계단형 불순물층 형성공정은, 상기 버퍼층을 형성하는 공정 후에 행해지고,
    상기 계단형 불순물층 형성공정은, 상기 애노드층을 형성하는 공정 후에 행해지는 것을 특징으로 하는 반도체장치의 제조방법.
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