KR20090122774A - 박막트랜지스터, 그의 제조방법 및 이를 포함하는유기전계발광표시장치 - Google Patents

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Abstract

본 발명은 채널 영역의 결정립의 크기를 크게할 수 있으며, 식각 공정시 반도체층의 채널 영역을 효율적으로 보호할 수 있으며, 공정 비용이 감소된 박막트랜지스터, 그의 제조방법, 및 이를 포함하는 유기전계발광표시장치에 관한 것이다.
본 발명은 기판; 상기 기판 상에 위치하는 게이트 전극; 상기 게이트 전극 상에 위치하는 게이트 절연막; 상기 게이트 절연막 상에 위치하며, 채널 영역, 소오스 영역, 및 드레인 영역을 포함하는 반도체층 패턴; 상기 반도체층 패턴의 채널 영역 상에 위치하며, 20 내지 60nm 두께의 식각 저지층 패턴; 상기 반도체층 패턴의 소오스/드레인 영역 상에 위치하는 소오스/드레인 전극을 포함하는 것을 특징으로 하는 박막트랜지스터, 그의 제조방법, 및 이를 포함하는 유기전계발광표시장치를 제공한다.
Figure P1020080048737
식각 저지층 패턴, 레이저

Description

박막트랜지스터, 그의 제조방법 및 이를 포함하는 유기전계발광표시장치 {Thin film transistor, fabricating method for the same, and organic light emitting diode display device comprising the same}
본 발명은 박막트랜지스터, 그의 제조 방법, 및 이를 포함하는 유기전계발광표시장치에 관한 것으로, 식각 저지층 패턴을 형성하고 비정질 실리콘층을 레이저에 의해 결정화함으로써, 채널 영역의 결정립의 크기를 크게할 수 있으며, 식각 공정시 반도체층의 채널 영역을 효율적으로 보호할 수 있으며, 공정 비용을 감소시킬 수 있는 박막트랜지스터, 그의 제조 방법, 및 이를 포함하는 유기전계발광표시장치에 관한 것이다.
일반적으로 다결정 실리콘층은 높은 전계 효과 이동도와 고속 동작 회로에 적용이 가능하며 CMOS 회로 구성이 가능하다는 장점이 있어 박막트랜지스터용 반도체층의 용도로서 많이 사용되고 있다. 이러한 다결정 실리콘층을 이용한 박막트랜지스터는 주로 능동 행렬 액정 디스플레이 장치(AMLCD)의 능동소자와 유기 전계 발광 소자(OLED)의 스위칭 소자 및 구동 소자에 사용된다.
상기 디스플레이 장치에 사용되는 박막 트랜지스터는 탑 게이트형 박막트랜 지스터와 바텀 게이트형 박막트랜지스터로 나눌 수 있다. 바텀 게이트형 박막트랜지스터에서는 반도체층 상에 도핑된 비정질 실리콘층이나 소오스/드레인 전극 등이 직접 형성되는데, 상기 도핑된 비정질 실리콘층이나 소오스/드레인 전극 패턴시 식각 마진(etch margin)으로 인하여 하부의 반도체층이 손상될 수 있기 때문에, 반도체층을 두껍게 형성해야 했다. 그런데 반도체층의 두께가 두꺼워지면, 생산비용이 증가할 뿐만 아니라, 두꺼운 두께로 인한 게이트 누설전류(gate leakage)가 발생하는 단점이 있다.
상기 단점을 해결하기 위하여 반도체층에서 채널 영역이 형성되는 영역 상에 식각 저지층 패턴(etch stop layer pattern)을 형성할 수 있다. 상기 식각 저지층패턴을 도입하는 경우에는 일반적으로 반도체층 패턴 형성 후 상기 식각 저지층을 패턴하는데, 이 경우에는 식각 저지층 패턴으로 인하여 기존의 공정보다 마스크 공정수가 1회 더 증가하게 되는 문제점이 있다.
또한 바텀 게이트형 박막트랜지스터의 반도체층으로 이용되는 다결정 실리콘층은 비정질 실리콘층에 엑시머 레이저(Excimer laser)를 조사하여 상기 비정질 실리콘층을 결정화함으로써 형성할 수 있다. 이때, 식각 저지층 패턴 형성 전에 비정질 실리콘층에 엑시머 레이저를 조사하여 결정화를 먼저 진행하는데, 이 경우에는 비정질 실리콘층이 결정화동안 큰 결정립을 형성할 만큼 높은 온도를 유지하기가 어렵다. 그리고 상기 엑시머 레이저는 가스 소스를 쓰기 때문에 공정마다 균일성을 확보하기가 어려울 수 있으며, 장비 관리 및 사용 소스 등에 많은 비용이 든다.
본 발명이 이루고자 하는 기술적 과제는 상기한 종래기술의 문제점을 해결하기 위한 것으로, 식각 저지층 패턴을 형성하고 비정질 실리콘층을 연속파 고체 레이저에 의해 결정화함으로써, 채널 영역의 결정립의 크기를 크게할 수 있으며, 식각 공정시 반도체층의 채널 영역을 효율적으로 보호할 수 있으며, 공정 비용을 감소시킬 수 있는 박막트랜지스터, 그의 제조 방법, 및 이를 포함하는 유기전계발광표시장치를 제공함에 있다.
본 발명은 기판; 상기 기판 상에 위치하는 게이트 전극; 상기 게이트 전극 상에 위치하는 게이트 절연막; 상기 게이트 절연막 상에 위치하며, 채널 영역, 소오스 영역, 및 드레인 영역을 포함하는 반도체층 패턴; 상기 반도체층 패턴의 채널 영역 상에 위치하며, 20 내지 60nm 두께의 식각 저지층 패턴; 상기 반도체층 패턴의 소오스/드레인 영역 상에 위치하는 소오스/드레인 전극을 포함하는 것을 특징으로 하는 박막트랜지스터를 제공한다.
또한 본 발명은 기판을 제공하고, 상기 기판 상에 게이트 전극을 형성하고, 상기 게이트 전극 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층의 일정 영역 상에 20 내지 60nm 두께의 식각 저지층 패턴을 형성하고, 상기 기판 전면에 레이저를 조사하여 상기 비정질 실리콘층을 결정화하여 다결정 실리콘층으로 형성하고, 상기 식각 저지층 패 턴이 형성된 상기 기판 전면에 소오스/드레인 전극용 금속층을 형성하고, 상기 다결정 실리콘층 및 상기 소오스/드레인 전극용 금속층을 패터닝하는 것을 특징으로 하는 박막트랜지스터의 제조방법을 제공한다.
또한 본 발명은 기판; 상기 기판 상에 위치하는 게이트 전극; 상기 게이트 전극 상에 위치하는 게이트 절연막; 상기 게이트 절연막 상에 위치하며, 채널 영역, 소오스 영역, 및 드레인 영역을 포함하는 반도체층 패턴; 상기 반도체층 패턴의 채널 영역 상에 위치하며, 20 내지 60nm 두께의 식각 저지층 패턴; 상기 반도체층 패턴의 소오스/드레인 영역 상에 위치하는 소오스/드레인 전극; 상기 소오스/드레인 전극에 전기적으로 연결되는 제 1 전극; 상기 제 1 전극 상에 위치하는 유기막층; 및 상기 유기막층 상에 위치하는 제 2 전극을 포함하는 것을 특징으로 하는 유기전계발광표시장치를 제공한다.
본 발명은 식각 저지층 패턴을 형성하고 비정질 실리콘층을 연속파 고체 레이저에 의해 결정화함으로써, 채널 영역의 결정립의 크기를 크게할 수 있으며, 식각 공정시 반도체층의 채널 영역을 효율적으로 보호할 수 있으며, 공정 비용을 감소시킬 수 있는 박막트랜지스터, 그의 제조 방법, 및 이를 포함하는 유기전계발광표시장치를 제공함에 있다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나 본 발명은 여기 서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 박막트랜지스터를 제조하는 공정을 나타낸 단면도이다.
먼저, 도 1a에 도시된 바와 같이 유리 또는 플라스틱과 같은 기판(100) 상에 버퍼층(110)을 형성한다. 상기 버퍼층(110)은 화학적 기상 증착(Chemical Vapor Deposition)법 또는 물리적 기상 증착(Physical Vapor Deposition)법을 이용하여 실리콘 산화막, 실리콘 질화막과 같은 절연막을 이용하여 단층 또는 이들의 복층으로 형성한다. 이때 상기 버퍼층(110)은 상기 기판(100)에서 발생하는 수분 또는 불순물의 확산을 방지하거나, 결정화시 열의 전달 속도를 조절함으로써, 비정질 실리콘층의 결정화가 잘 이루어질 수 있도록 하는 역할을 한다.
상기 버퍼층(110) 상에 알루미늄(Al) 또는 알루미늄-네오디뮴(Al-Nd)과 같은 알루미늄 합금의 단일층이나, 크롬(Cr) 또는 몰리브덴(Mo) 합금 위에 알루미늄 합금이 적층된 다중층을 게이트 전극용 금속층(도시안됨)을 형성하고, 사진 식각공정으로 상기 게이트 전극용 금속층을 식각하여, 후속하여 형성될 반도체층의 채널 영역과 대응되는 부분에 게이트 전극(120)을 형성한다.
상기 게이트 전극(120) 상에 게이트 절연막(130)을 형성한다. 여기서 상기 게이트 절연막(130)은 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층일 수 있다.
다음으로, 도 1b를 참조하면, 상기 게이트 절연막(130) 상에 비정질 실리콘층(140)을 형성한다. 이때 상기 비정질 실리콘층(140)은 화학적 기상 증착 법(Chemical Vapor Deposition) 또는 물리적 기상 증착법(Physical Vapor Deposition)을 이용할 수 있다.
이어서, 상기 비정질 실리콘층(140) 상에 식각 저지층 패턴(150)을 형성한다. 상기 식각 저지층 패턴(150)은 20 내지 60nm 두께로 형성한다. 상기 식각 저지층 패턴(150)은 실리콘 산화막 또는 실리콘 질화막으로 형성할 수 있으며, 상기 실리콘 산화막 또는 실리콘 질화막을 증착하고, 사진 식각공정으로 상기 실리콘 산화막 또는 실리콘 질화막을 식각하여 형성할 수 있다. 상기 식각 저지층 패턴(150)은 반도체층의 채널 영역에 대응되도록 형성한다.
이어서, 상기 비정질 실리콘층(140) 상에 레이저를 조사하여 상기 비정질 실리콘층(140)을 다결정 실리콘층(도 1c의 160)으로 결정화한다. 상기 레이저는 연속파(continuous wave) 고체 레이저를 사용하는 것이 바람직하다. 엑시머 레이저는 가스 소스를 쓰기 때문에 공정바다 균일성 확보가 어려울 수 있으며, 장비 관리 및 사용 소스 등에 많은 비용이 들 수 있다. 이에 반하여 연속파 고체 레이저의 경우에는 사용하는 소스(source)가 고체이므로 반영구적으로 사용할 수 있으며, 장비 관리 및 유지 비용면에서 엑시머 레이저에 비하여 상당히 저렴하다. 또한 연속파 고체 레이저가 엑시머 레이저에 비하여 에너지가 높기 때문에 결정화된 다결정 실리콘층의 결정립의 크기가 더 크다. 그리고 상기 연속파 고체 레이저를 이용하는 경우에는 레이저의 조사 방향에 따라 그레인을 성장시킬 수 있는 장점이 있다. 그러므로 상기 연속파 고체 레이저를 조사할 때는, 반도체층의 채널이 형성되는 방향, 즉 반도체층의 소오스 영역과 드레인 영역을 연결하는 선과 평행한 방향,으로 레이저를 조사하는 것이 바람직하다.
상기 연속파 고체 레이저는 고체 소스로 ND:YVO4를 사용할 수 있으며, 500 내지 550nm의 파장을 가지는 녹색의 레이저를 사용할 수 있다. 상기 연속파 고체 레이저를 7 내지 10W의 출력으로 100 내지 300mm/s의 조사 속도로 조사할 수 있다.
도 2는 상기 식각 저지층 패턴(150)을 형성하지 않은 경우 및 상기 식각 저지층 패턴(150)을 50, 70, 200, 및 350nm의 두께로 형성한 경우에 레이저의 파장(nm)에 따른 상기 식각 저지층 패턴(150)의 반사율(%)을 나타낸 그래프이다. 상기 그래프는 실리콘 질화막으로 형성된 식각 저지층 패턴에 대한 그래프이나, 실리콘 산화막의 경우에도 비슷한 경향을 나타낸다.
도 2를 참조하면, 레이저의 파장 500 내지 550nm의 범위에서는 상기 식각 저지층 패턴(150)의 두께가 70nm인 경우에 반사율(%)이 가장 낮은 것을 알 수 있다. 즉 반사율이 최소가 되는 최소의 두께는 70nm인 것을 알 수 있다.
상기 결과를 토대로, 상기 식각 저지층 패턴(150)을 형성하지 않은 경우 및 상기 식각 저지층 패턴(150)을 50, 70, 200, 및 350nm의 두께로 형성하고, 상기 비정질 실리콘층(140)에 상기 연속파 고체 레이저를 조사하여 결정화를 진행한 경우, 결정화된 다결정 실리콘층에서 결정립의 크기는 상기 반사율에 반비례하는 경향을 보인다. 즉, 반사율이 낮으면 상기 식각 저지층 패턴(150)이 레이저로부터 조사된 열을 많이 보유할 수 있어서 하부에 위치하는 다결정 실리콘층의 결정립의 크기는 커지고, 반사율이 높으면 상기 식각 저지층 패턴(150)이 레이저로부터 조사된 열을 적게 보유하게 되어 하부에 위치하는 다결정 실리콘층의 결정립의 크기가 작아지는 경향을 보인다.
그러나 70nm의 두께의 경우에 반사율이 최소이기는 하나, 그로 인하여 상기 비정질 실리콘층(140)이 너무 많은 레이저를 흡수하게 되어, 상기 비정질 실리콘층(140)이 오히려 손상을 입게 된다. 그러므로 바람직한 상기 식각 저지층 패턴(150)의 두께는 상기 비정질 실리콘층(140)이 손상을 입지 않을 정도의 적절한 반사율을 가질 수 있는, 예를들면 5 내지 20% 정도의 반사율을 가질 수 있는, 두께이며, 또한 상기 반사율을 가지는 범위에서도 최소 범위의 두께인 20 내지 60nm의 두께이다.
본 발명에서는 상기 식각 저지층 패턴(150)을 형성하고 난 후에, 상기 비정질 실리콘층(140) 상에 레이저를 조사하여 상기 비정질 실리콘층(140)을 결정화한다.
도 3은 상기 비정질 실리콘층(140)에 레이저가 조사되는 경우에, 상기 식각 저지층 패턴(150)이 형성되지 않은 영역(a)과 상기 식각 저지층 패턴(150)이 형성된 영역(b)에서 상기 비정질 실리콘층(140) 내의 온도 분포를 나타낸 그래프이다.
도 3을 참조하면, 상기 식각 저지층 패턴(150)이 형성되지 않은 영역(a), 즉 반도체층 패턴의 소오스/드레인 영역에 해당하는 영역에서는 상기 비정질 실리콘층(140)은 부분적인 용융이 일어나는 온도에 도달하게 된다.상기 온도에서 결정화된 다결정 실리콘층은 0.5 내지 2㎛ 크기의 결정립을 가지게 된다.
이에 반하여 상기 식각 저지층 패턴(150)이 형성된 영역(b), 즉 반도체층 패 턴의 채널 영역에 해당하는 영역에서는 상기 식각 저지층 패턴(150)이 레이저에서 조사되는 열을 보유하는 역할을 하게 됨으로써, 상기 비정질 실리콘층(140)은 완전한 용융이 일어나는 온도 이상의 높은 온도에 도달할 수 있게 된다. 상기 온도에서 결정화된 다결정 실리콘층의 결정립의 크기는 상기 (a) 영역의 결정립의 크기의 2배 이상의 크기인 1 내지 10㎛의 크기를 가질 수 있다. 이때 상기 결정립의 크기는 상기 식각 저지층 패턴(150)의 두께에 따라 달라질 수 있는데, 상기 식각 저지층 패턴(150)이 20 내지 40nm 미만의 두께인 경우에는 1 내지 5㎛ 미만의 결정립 크기를 가질 수 있으며, 40nm 내지 60nm의 두께인 경우에는 5 내지 10㎛의 결정립의 크기를 가질 수 있다.
결정립의 크기가 5 내지 10㎛인 경우에는 하나의 결정립 내에 채널 영역을 형성하기에 충분한 크기이다. 즉 채널 영역에 결정립 경계가 포함되지 않도록 채널 영역을 형성할 수 있다. 그러므로 상기 식각 저지층 패턴(150)을 40 내지 60nm 두께로 형성하는 것이 박막트랜지스터의 특성을 향상시키기에 보다 바람직하다.
도 4a 및 도 4b는 본 발명의 실시예에 따라 형성된 다결정 실리콘층을 나타낸 SEM 이미지이다. 레이저로는 532nm의 파장을 가지고, ND:YVO4의 고체 소스를 사용하는 녹색 연속파 고체 레이저를 사용하였으며, 출력은 7.5W, 조사속도는 100mm/s였으며, 조사 방향은 오른쪽에서 왼쪽으로 조사하였다.
도 4a는 상기 식각 저지층 패턴(150)을 (30nm)두께로 형성한 경우인데, 상기 비정질 실리콘층(140) 상부에 상기 식각 저지층 패턴(150)이 형성되지 않은 영 역(1)에서의 결정립의 크기는 0.5㎛ 정도인데 반하여, 상부에 상기 식각 저지층 패턴(150)이 형성된 영역(2)에서의 결정립의 크기는 2㎛임을 확인할 수 있다.
또한 도 4b는 상기 식각 저지층 패턴(150)을 (50nm)두께로 형성한 경우이데, 상기 비정질 실리콘층(140) 상부에 상기 식각 저지층 패턴(150)이 형성되지 않은 영역(1)에서의 결정립의 크기는 0.5㎛ 정도인데 반하여, 상부에 상기 식각 저지층 패턴(150)이 형성된 영역(2)에서의 결정립의 크기는 8㎛임을 확인할 수 있다.
또한 도 4a 및 도 4b를 참조하면, 상기 식각 저지층 패턴(150)이 형성된 영역(2)에서 결정립이 레이저의 조사 방향과 동일한 오른쪽에서 왼쪽 방향으로 성장하고 있음을 확인할 수 있다.
또한 본 발명에서는 상기 식각 저지층 패턴(150)을 형성하고 난 후에, 상기 비정질 실리콘층(140) 상에 레이저를 조사하여 상기 비정질 실리콘층(140)을 결정화함으로 인하여, 상기 식각 저지층 패턴(150)에도 상기 레이저가 조사된다. 상기 식각 저지층 패턴(150)에 레이저가 조사되는 경우에는 상기 식각 저지층 패턴(150)의 전 부분이 경화가 되어 후속하는 식각 공정시 플라즈마를 이용한 건식 식각이나 식각액을 이용한 습식 식각에 의한 식각시 식각이 거의 일어나지 않은 성질을 가지도록 변하게 된다. (예를들면 레이저가 조사되기 전의 상기 식각 저지층 패턴은 NH4F:HF가 6:1로 혼합된 식각 용액에 대하여 식각비가 200nm/분 정도이나, 레이저가 조사된 후의 상기 식각 저지층 패턴의 상기 식각 용액에 대한 식각비는 0 내지10nm/분 이하의 아주 적은 식각비를 가지게 된다.) 따라서 상기 식각 저지층 패 턴(150)을 형성하고 난 후에 레이저를 조사하는 경우에는 상기 식각 저지층 패턴(150)이 식각공정에서 식각이 거의 일어나지 않는 성질을 가지도록 변화게 되어, 후속하는 식각 공정시 효율적으로 반도체층을 보호할 수 있다.
계속해서, 도 1c를 참조하면, 상기 식각 저지층 패턴(150)이 형성된 상기 기판(100) 전면에 n형 또는 p형 불순물이 도핑된 비정질 실리콘층(170)을 형성한다. 이때 n형 불순물로는 인(P)이 바람직하며, p형 불순물로는 붕소(B)가 바람직하다.
계속해서, 도 1d를 참조하면, 상기 다결정 실리콘층(160) 및 상기 도핑된 비정질 실리콘층(170)을 패터닝하여 상기 다결정 실리콘층(160)을 반도체층 패턴(165)으로 형성하고, 상기 도핑된 비정질 실리콘층(170)을 n형 또는 p형 불순물이 도핑된 비정질 실리콘층 패턴(175)으로 형성한다. 본 발명에서는 상기 다결정 실리콘층(160)과 상기 도핑된 비정질 실리콘층(170)을 하나의 마스크를 사용하여 패턴 형성함으로써, 상기 다결정 실리콘층(160)과 상기 도핑된 비정질 실리콘층(170)을 별도로 패터닝 하는 종래의 경우에 비하여 하나의 마스크 공정을 줄일 수 있고, 그로 인하여 상기 식각 저지층 패턴(150)을 형성하더라도 상기 식각 저지층 패턴(150)을 형성하지 않는 경우와 비교하여 마스크 공정의 수가 증가하지 않게 된다.
상기 도 3 및 4와 이와 관련된 설명에서 살펴본 바와 같이, 상기 반도체층 패턴(165) 내에서 상기 식각 저지층 패턴(150)이 형성되지 않은 영역에 대응하는 영역, 즉 소오스 및 드레인 영역(165b, 165c)의 결정립의 크기는 0.5 내지 2㎛이고, 상기 식각 저지층 패턴(150)이 형성된 영역에 대응하는 영역, 즉 채널 영 역(165a)의 결정립의 크기는 1 내지 10㎛이다. 상기 식각 저지층 패턴(150)이 40 내지 60nm의 두께인 경우에는 상기 채널 영역(165a)의 결정립의 크기는 5 내지 10㎛일 수 있으며, 이때 상기 채널 영역(165a) 내에는 결정립 경계가 존재하지 않을 수 있다. 또한 상기 채널 영역(165a)에서 결정립은 상기 소오스 영역(165a)와 드레인 영역(165c)을 연결하는 선과 평행한 방향으로 성장하도록 레이저를 조사하는 것이 바람직하다.
이어서, 상기 도핑된 비정질 실리콘층 패턴(175) 상에 상기 소오스/드레인 영역(165b, 165c)과 연결되는 소오스/드레인 전극용 금속층을 형성하고 사진 식각 공정에 의해 이를 패터닝하여, 상기 반도체층 패턴(165)의 소오스/드레인 영역(165b, 165c)과 전기적으로 연결되는 소오스/드레인 전극(181, 182)을 형성한다. 상기 소오스/드레인 전극(181, 182)은 몰리브덴(Mo), 크롬(Cr), 텅스텐(W), 몰리브덴텅스텐(MoW), 알루미늄(Al), 알루미늄-네오디뮴(Al-Nd), 티타늄(Ti), 질화티타늄(TiN), 구리(Cu), 몰리브덴 합금(Mo alloy), 알루미늄 합금(Al alloy), 및 구리 합금(Cu alloy) 중에서 선택되는 어느 하나로 형성할 수 있다.
본 실시예에서는 상기 다결정 실리콘층(160)과 상기 도핑된 비정질 실리콘층(170)을 하나의 마스크를 이용하여 패터닝하는 것을 설명하였으나, 상기 도핑된 비정질 실리콘층(170)을 형성하지 아니하는 경우에는, 상기 소오스/드레인 전극용 금속층을 형성하고, 상기 다결정 실리콘층(160)과 상기 소오스/드레인 전극용 금속층을 하나의 마스크를 이용하여 패터닝할 수 있다.
도 5는 본 발명의 일 실시예에 따른 박막트랜지스터를 포함하는 유기전계발 광표시장치의 단면도이다.
도 5를 참조하면, 상기 본 발명의 일 실시예에 따른 박막트랜지스터를 포함하는 상기 기판(100) 전면에 절연막(500)을 형성한다. 상기 절연막(500)은 무기막인 실리콘 산화막, 실리콘 질화막 또는 실리게이트 온 글래스 중에서 선택되는 어느 하나 또는 유기막인 폴리이마이드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin) 또는 아크릴레이트(acrylate) 중에서 선택되는 어느 하나로 형성할 수 있다. 또한 상기 무기막과 상기 유기막의 적층구조로 형성될 수도 있다.
상기 절연막(500)을 식각하여 상기 소오스 또는 드레인 전극(181, 182)을 노출시키는 비아홀을 형성한다. 상기 비아홀을 통하여 상기 소오스 또는 드레인 전극(181, 182) 중 어느 하나와 연결되는 제 1 전극(510)을 형성한다. 상기 제 1 전극(510)은 애노드 또는 캐소드로 형성할 수 있다. 상기 제 1 전극(510)이 애노드인 경우, 상기 애노드는 ITO, IZO 또는 ITZO 중에서 어느 하나로 이루어진 투명 도전막으로 형성할 수 있으며, 캐소드인 경우 상기 캐소드는 Mg, Ca, Al, Ag, Ba 또는 이들의 합금을 사용하여 형성할 수 있다.
이어서, 상기 제 1 전극(510) 상에 상기 제 1 전극(510)의 표면 일부를 노출시키는 개구부를 갖는 화소정의막(520)을 형성하고, 상기 노출된 제 1 전극(510) 상에 발광층을 포함하는 유기막층(530)을 형성한다. 상기 유기막층(530)에는 정공주입층, 정공수송층, 정공억제층, 전자억제층, 전자주입층 및 전자수송층으로 이루어진 군에서 선택되는 하나 또는 복수의 층을 더욱 포함할 수 있다. 이어서, 상기 유기막층(530) 상에 제 2 전극(540)을 형성한다. 상기 제 2 전극(540)은 상기 제 1 전극(510)이 애노드인 경우에는 캐소드로 형성하고, 상기 제 1 전극(510)이 캐소드인 경우에는 애노드로 형성한다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 박막트랜지스터를 제조하는 공정을 나타낸 단면도이다.
도 2는 식각 저지층 패턴을 형성하지 않은 경우 및 식각 저지층 패턴을 50, 70, 200, 및 350nm의 두께로 형성한 경우에 레이저의 파장(nm)에 따른 상기 식각 저지층 패턴의 반사율(%)을 나타낸 그래프이다.
도 3은 비정질 실리콘층에 레이저가 조사되는 경우에, 식각 저지층 패턴이 형성되지 않은 영역과 상기 식각 저지층 패턴이 형성된 영역에서 상기 비정질 실리콘층 내의 온도 분포를 나타낸 그래프이다.
도 4a 및 도 4b는 본 발명의 실시예에 따라 형성된 다결정 실리콘층을 나타낸 SEM 이미지이다.
도 5는 본 발명의 일 실시예에 따른 박막트랜지스터를 포함하는 유기전계발광표시장치의 단면도이다.
<도면부호에 대한 간단한 설명>
100: 기판 110: 버퍼층
120: 게이트 전극 130: 게이트 절연막
140: 비정질 실리콘층 150: 식각 저지층 패턴
160: 다결정 실리콘층 165: 반도체층 패턴
175: 불순물이 도핑된 비정질 실리콘층
181, 182: 소오스/드레인 전극
500: 절연막 510: 제 1 전극
520: 화소 정의막 530: 유기막층
540: 제 2 전극

Claims (19)

  1. 기판;
    상기 기판 상에 위치하는 게이트 전극;
    상기 게이트 전극 상에 위치하는 게이트 절연막;
    상기 게이트 절연막 상에 위치하며, 채널 영역, 소오스 영역, 및 드레인 영역을 포함하는 반도체층 패턴;
    상기 반도체층 패턴의 채널 영역 상에 위치하며, 20 내지 60nm 두께의 식각 저지층 패턴;
    상기 반도체층 패턴의 소오스/드레인 영역 상에 위치하는 소오스/드레인 전극을 포함하는 것을 특징으로 하는 박막트랜지스터.
  2. 제 1 항에 있어서,
    상기 식각 저지층 패턴의 두께는 40 내지 60nm 인 것을 특징으로 하는 박막트랜지스터.
  3. 제 1 항에 있어서,
    상기 반도체층 패턴의 채널 영역을 이루는 결정립의 크기는 1 내지 10㎛이며, 상기 소오스 영역 및 드레인 영역을 이루는 결정립의 크기는 0.5 내지 2㎛인 것을 특징으로 하는 박막트랜지스터.
  4. 제 2 항에 있어서,
    상기 반도체층 패턴의 채널 영역을 이루는 결정립의 크기는 5 내지 10㎛이며, 상기 소오스 영역 및 드레인 영역을 이루는 결정립의 크기는 0.5 내지 2㎛인 것을 특징으로 하는 박막트랜지스터.
  5. 제 4 항에 있어서,
    상기 채널 영역에는 결정립의 경계가 존재하지 않는 것을 특징으로 하는 박막트랜지스터.
  6. 제 1 항에 있어서,
    상기 반도체층의 채널 영역에서 결정립은 상기 소오스 영역과 드레인 영역을 연결하는 선과 평행한 방향으로 성장한 것을 특징으로 하는 박막트랜지스터.
  7. 제 1 항에 있어서,
    상기 식각 저지층 패턴은 실리콘 질화막 또는 실리콘 산화막으로 이루어지는 것을 특징으로 하는 박막트랜지스터.
  8. 제 1 항에 있어서,
    상기 식각 저지층 패턴은 NH4F:HF가 6:1로 혼합된 용액에 대하여 식각비가 (0 내지 1nm/분)인 것을 특징으로 하는 박막트랜지스터.
  9. 제 1 항에 있어서,
    상기 반도체층의 소오스 및 드레인 영역과 상기 소오스/드레인 전극 사이에 위치하는 n형 또는 p형 불순물 도핑된 비정질 실리콘층 패턴을 더욱 포함하는 것을 특징으로 하는 박막트랜지스터.
  10. 기판을 제공하고,
    상기 기판 상에 게이트 전극을 형성하고,
    상기 게이트 전극 상에 게이트 절연막을 형성하고,
    상기 게이트 절연막 상에 비정질 실리콘층을 형성하고,
    상기 비정질 실리콘층의 일정 영역 상에 20 내지 60nm 두께의 식각 저지층 패턴을 형성하고,
    상기 기판 전면에 레이저를 조사하여 상기 비정질 실리콘층을 결정화하여 다결정 실리콘층으로 형성하고,
    상기 식각 저지층 패턴이 형성된 상기 기판 전면에 소오스/드레인 전극용 금속층을 형성하고,
    상기 다결정 실리콘층 및 상기 소오스/드레인 전극용 금속층을 패터닝하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  11. 제 10 항에 있어서,
    상기 레이저는 연속파 고체 레이저인 것을 특징으로 하는 박막트랜지스터의 제조방법.
  12. 제 11 항에 있어서,
    상기 연속파 고체 레이저는 고체 소스로 ND:YVO4를 사용하며, 500 내지 550nm의 파장을 가지는 녹색 연속파 고체 레이저인 것을 특징으로 하는 박막트랜지스터의 제조방법.
  13. 제 11 항에 있어서,
    상기 연속파 고체 레이저는 반도체층의 소오스 영역과 드레인 영역으로 형성되는 영역을 연결하는 선과 평행한 방향으로 조사하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  14. 제 10 항에 있어서,
    상기 다결정 실리콘층 및 상기 소오스/드레인 전극용 금속층을 패터닝하는 것은 하나의 마스크를 사용하여 패터닝하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  15. 제 10 항에 있어서,
    상기 기판 전면에 레이저를 조사하여 상기 비정질 실리콘층을 결정화시, 상기 식각 저지층 패턴이 형성된 영역에 대응하는 상기 비정질 실리콘층의 온도가 상기 식각 저지층 패턴이 형성되지 않은 영역에 대응하는 상기 비정질 실리콘층의 온도보다 높은 것을 특징으로 하는 박막트랜지스터의 제조방법.
  16. 제 10 항에 있어서,
    상기 레이저가 조사된 상기 식각 저지층 패턴은 NH4F:HF가 6:1로 혼합된 식각용액에 대하여 식각비가 (0 내지 1nm/분)인 것을 특징으로 하는 박막트랜지스터의 제조방법.
  17. 제 10 항에 있어서,
    상기 다결정 실리콘층 형성 후에 상기 식각 저지층 패턴이 형성된 상기 기판 전면에 n형 또는 p형 불순물이 도핑된 비정질 실리콘층을 형성하고, 상기 다결정 실리콘층 및 상기 n형 또는 p형 불순물이 도핑된 비정질 실리콘층을 패터닝하는 것을 더욱 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  18. 제 17 항에 있어서,
    상기 다결정 실리콘층 및 상기 n형 또는 p형 불순물이 도핑된 비정질 실리콘층을 패터닝하는 것은 하나의 마스크를 사용하여 패터닝하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  19. 기판;
    상기 기판 상에 위치하는 게이트 전극;
    상기 게이트 전극 상에 위치하는 게이트 절연막;
    상기 게이트 절연막 상에 위치하며, 채널 영역, 소오스 영역, 및 드레인 영역을 포함하는 반도체층 패턴;
    상기 반도체층 패턴의 채널 영역 상에 위치하며, 20 내지 60nm 두께의 식각 저지층 패턴;
    상기 반도체층 패턴의 소오스/드레인 영역 상에 위치하는 소오스/드레인 전극;
    상기 소오스/드레인 전극에 전기적으로 연결되는 제 1 전극;
    상기 제 1 전극 상에 위치하는 유기막층; 및
    상기 유기막층 상에 위치하는 제 2 전극을 포함하는 것을 특징으로 하는 유기전계발광표시장치.
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