KR20090093870A - 반도체 기억 장치 - Google Patents

반도체 기억 장치

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KR20090093870A
KR20090093870A KR1020090016755A KR20090016755A KR20090093870A KR 20090093870 A KR20090093870 A KR 20090093870A KR 1020090016755 A KR1020090016755 A KR 1020090016755A KR 20090016755 A KR20090016755 A KR 20090016755A KR 20090093870 A KR20090093870 A KR 20090093870A
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Abstract

각 메모리층의 데이터 기입, 소거, 판독 특성이 균일한 적층 구조를 갖는 반도체 기억 장치를 제공한다. 서로 평행한 복수의 제1 배선, 이들 제1 배선과 교차하도록 배치된 서로 평행한 복수의 제2 배선 및 이들 제1 배선 및 제2 배선의 교차부에 접속된 복수의 메모리 셀을 구비한 셀 어레이를 각각 갖고，다층으로 배치된 복수의 메모리층과, 상기 메모리 셀에 대한 데이터의 액세스에 필요한 펄스를 발생하고 출력하는 펄스 제너레이터와, 상기 펄스 제너레이터로부터 출력되는 펄스가, 액세스하고자 하는 메모리 셀이 속하는 메모리층에 따른 에너지로 되도록 상기 펄스 제너레이터를 제어하는 제어 수단을 구비한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은, 반도체 기억 장치에 관한 것으로，특히, 가변 저항 소자를 이용한 적층 구조의 반도체 기억 장치에 관한 것이다.
종래, 전기적으로 재기입 가능한 불휘발성 메모리로서는, 플로팅 게이트 구조를 갖는 메모리 셀을 NAND 접속 또는 NOR 접속하여 메모리 셀 어레이를 구성한 플래시 메모리가 이미 알려져 있다. 또한，불휘발성이며 또한 고속의 랜덤 액세스가 가능한 메모리로서, 강유전체 메모리도 알려져 있다.
한편，메모리 셀의 한층 더한 미세화를 도모하는 기술로서, 가변 저항 소자를 메모리 셀에 사용한 저항 변화형 메모리가 제안되어 있다. 가변 저항 소자로서는, 칼코게나이드 화합물의 결정/아몰퍼스화의 상태 변화에 따라 저항값을 변화시키는 상 변화 메모리 소자, 터널 자기 저항 효과에 의한 저항 변화를 이용하는 MRAM 소자, 도전성 폴리머로 저항 소자가 형성되는 폴리머 강유전 RAM(PFRAM)의 메모리 소자, 전기 펄스 인가에 의해 저항 변화를 일으키는 RRAM 소자 등이 알려져 있다(특허 문헌 1).
이 저항 변화형 메모리는 트랜지스터 대신에 쇼트 키 다이오드와 저항 변화 소자의 직렬 회로에 의해 메모리 셀을 구성할 수 있으므로，적층이 용이하여 3차원 구조화함으로써 한층 더한 고집적화를 도모할 수 있다고 하는 이점이 있다(특허 문헌 2).
그러나，적층 구조를 갖는 반도체 기억 장치의 각 메모리층은, 각각 적층 프로세스에 의해 받는 열 이력을 달리한다. 즉, 하층에 있는 메모리층일수록 열을 받게 되고, 그 결과, 각 메모리층에서 금속 산화막의 산화 정도가 변하여, 메모리 셀의 기입 특성이 서로 다르게 된다.
[특허 문헌 1] 일본 특허 공개 제2006-344349호, 단락 0021
[특허 문헌 2] 일본 특허 공개 제2005-522045호
따라서，본 발명은, 각 메모리층의 데이터 기입, 소거 및 판독 특성을 균일하게 할 수 있는 반도체 기억 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 양태에 따른 반도체 기억 장치는, 서로 평행한 복수의 제1 배선, 이들 제1 배선과 교차하도록 배치된 서로 평행한 복수의 제2 배선과 이들 제1 배선 및 제2 배선의 교차부에 접속된 복수의 메모리 셀을 구비한 셀 어레이를 각각 갖고，다층으로 배치된 복수의 메모리층과, 상기 메모리 셀에 대한 데이터의 액세스에 필요한 펄스를 발생하고 출력하는 펄스 제너레이터와, 상기 펄스 제너레이터로부터 출력되는 펄스가, 액세스하고자 하는 메모리 셀이 속하는 메모리층에 따른 에너지로 되도록 상기 펄스 제너레이터를 제어하는 제어 수단을 구비한 것을 특징으로 한다.
본 발명에 의하면, 각 메모리층의 데이터 기입, 소거 및 판독 특성을 균일하게 할 수 있는 반도체 기억 장치를 제공할 수 있다.
도 1은 본 발명의 제1 실시 형태에 따른 반도체 기억 장치의 블록도.
도 2는 본 발명의 제1 실시 형태에 따른 반도체 기억 장치의 메모리 셀 어레이의 일부의 사시도.
도 3은 도 2에서의 I-I′선으로 절단하여 화살표 방향에서 본 메모리 셀 1개분의 단면도.
도 4는 본 발명의 제1 실시 형태에 따른 가변 저항 소자의 일례를 나타내는 모식적인 단면도.
도 5는 본 발명의 제1 실시 형태에 따른 반도체 기억 장치의 메모리 셀 어레이의 등가 회로도.
도 6은 본 발명의 제1 실시 형태에 따른 반도체 기억 장치의 메모리 셀 어레이의 일부를 나타내는 사시도.
도 7은 본 발명의 제1 실시 형태에 따른 반도체 기억 장치의 단면도.
도 8은 본 발명의 제1 실시 형태에 따른 반도체 기억 장치에서의 기입 동작의 개략도.
도 9는 본 발명의 제1 실시 형태에 따른 반도체 기억 장치에서, 도 8의 기입 동작을 실현하는 펄스 전압의 제1 예를 나타내는 그래프.
도 10은 본 발명의 제1 실시 형태에 따른 반도체 기억 장치에서, 도 8의 기입 동작을 실현하는 펄스 전압의 제2 예를 나타내는 그래프.
도 11은 본 발명의 제1 실시 형태에 따른 반도체 기억 장치에서, 도 8의 기입 동작을 실현하는 펄스 전압의 제3 예를 나타내는 그래프.
도 12는 본 발명의 제1 실시 형태에 따른 반도체 기억 장치에서, 복수회에 걸쳐 전기 에너지를 스텝업시키면서 공급하는 경우의 기입 동작의 개략도.
도 13은 본 발명의 제1 실시 형태에 따른 반도체 기억 장치에서, 도 13의 기입 동작을 실현하는 펄스 전압의 ○를 나타내는 그래프.
도 14는 본 발명의 제1 실시 형태에 따른 반도체 기억 장치에서, 복수회에 걸쳐 전기 에너지를 스텝다운시키면서 공급한 경우의 기입 동작의 개략도.
도 15는 본 발명의 제1 실시 형태에 따른 반도체 기억 장치에서, 도 14의 기입 동작을 실현하는 펄스 전압의 예를 나타내는 그래프.
도 16은 본 발명의 제2 실시 형태에 따른 반도체 기억 장치의 메모리 셀 및 배선의 등가 회로도.
도 17은 본 발명의 제2 실시 형태에 따른 반도체 기억 장치의 각 어레이층의 워드선의 전압 강하분 및 저항값의 관계를 나타내는 그래프.
도 18은 본 발명의 제2 실시 형태에 따른 반도체 기억 장치의 펄스 전압의 예를 나타내는 그래프.
<도면의 주요 부분에 대한 부호의 설명>
1: 메모리 셀 어레이
2, 15: 컬럼 제어 회로
3, 14: 로우 제어 회로
4: 데이터 입출력 버퍼
5: 어드레스 레지스터
6: 커맨드 I/F
7: 스테이트 머신
8: 펄스 제너레이터
9, 11: 전극층
10: 기록층
12: 메탈층
13: 실리콘 기판
16, 17: 비아 배선
18: 실리콘 기판
19: 웰
20: 불순물 확산층
21: 게이트 전극
22: 제1 층간 절연막
23: 비아
24: 제1 메탈
25: 배리어 메탈
26: 비오믹 소자
27: 제1 전극
28: 가변 저항 소자
29: 제2 전극
30: 제3 층간 절연막
31: 제2 메탈
32: 제4 층간 절연막
BL: 비트선
CA: 메모리층
Di: 다이오드
EL: 전극
MC: 메모리 셀
NO: 비오믹 소자
Vp: 펄스 전압
VR: 가변 저항 소자
Vbl: 비트선의 전압 강하
Vcell: 메모리 셀의 전압 강하
Vwl: 워드선의 전압 강하
WL: 워드선
이하, 도면을 참조하면서, 본 발명에 따른 반도체 기억 장치의 실시 형태에 대하여 상세히 설명한다.
[제1 실시 형태]
도 1은, 본 발명의 제1 실시 형태에 따른 반도체 기억 장치의 블록도이다.
이 반도체 기억 장치는, 후술하는 ReRAM(가변 저항 소자)을 사용한 메모리 셀을 매트릭스 형상으로 배치한 메모리 셀 어레이(1)를 구비한다. 메모리셀 어레이(1)의 비트선 BL 방향에 인접하는 위치에는, 메모리 셀 어레이(1)의 비트선 BL을 제어하고, 메모리 셀의 데이터 소거, 메모리 셀에의 데이터 기입 및 메모리 셀로부터의 데이터 판독을 행하는 컬럼 제어 회로(2)가 설치되어 있다. 또한，메모리 셀 어레이(1)의 워드선 WL 방향에 인접하는 위치에는, 메모리 셀 어레이(1)의 워드선 WL을 선택하고, 메모리 셀의 데이터 소거, 메모리 셀에의 데이터 기입 및 메모리 셀로부터의 데이터 판독에 필요한 전압을 인가하는 로우 제어 회로(3)가 설치되어 있다.
데이터 입출력 버퍼(4)는, 외부의 호스트(도시 생략)에 I/O선을 통하여 접속되고, 기입 데이터의 수취, 소거 명령의 수취, 판독 데이터의 출력, 어드레스 데이터나 커맨드 데이터의 수취를 행한다. 데이터 입출력 버퍼(4)는, 수취한 기입 데이터를 컬럼 제어 회로(2)에 보내고, 컬럼 제어 회로(2)로부터 판독한 데이터를 수취하여 외부에 출력한다. 외부로부터 데이터 입출력 버퍼(4)에 공급된 어드레스는, 어드레스 레지스터(5)를 통하여 컬럼 제어 회로(2) 및 로우 제어 회로(3)에 보내진다. 또한，호스트로부터 데이터 입출력 버퍼(4)에 공급된 커맨드는, 커맨드 인터페이스(6)에 보내진다. 커맨드 인터페이스(6)는, 호스트로부터의 외부 제어 신호를 받아, 데이터 입출력 버퍼(4)에 입력된 데이터가 기입 데이터인지 커맨드인지 어드레스인지를 판단하고, 커맨드이면 수취 커맨드 신호로서 스테이트 머신(7)에 전송한다. 스테이트 머신(7)은, 이 반도체 기억 장치 전체의 관리를 행하는 것으로，호스트로부터의 커맨드를 접수하여, 판독, 기입, 소거, 데이터의 입출력 관리 등을 행한다. 또한，외부의 호스트는, 스테이트 머신(7)이 관리하는 스테이터스 정보를 수취하여, 동작 결과를 판단하는 것도 가능하다. 이 스테이터스 정보는 기입, 소거의 제어에도 이용된다.
또한，스테이트 머신(7)에 의해 펄스 제너레이터(8)가 제어된다. 이 제어에 의해, 펄스 제너레이터(8)는 임의의 전압, 임의의 타이밍의 펄스를 출력하는 것이 가능하게 된다. 구체적으로는，스테이트 머신(7)이, 외부로부터 공급된 어드레스를 어드레스 레지스터(5)를 통하여 입력받아, 어느 메모리층에의 액세스인지를 판정하고, 그 메모리층에 대응하는 파라미터를 이용하여, 펄스 제너레이터(8)로부터의 펄스의 높이·폭을 제어한다. 이 파라미터는, 메모리층마다의 기입 등의 특성을 파악한 다음에, 각 메모리층의 기입 특성이 균일하게 되도록 구해진 값이며, 메모리 셀에 보존되어 있다. 여기에서, 형성된 펄스는 컬럼 제어 회로(2) 및 로우 제어 회로(3)에 의해 선택된 임의의 배선에 전송하는 것이 가능하다.
또한，메모리 셀 어레이(1) 이외의 주변 회로 소자는 메모리 셀 어레이(1)의 바로 아래의 실리콘 기판에 형성 가능하며, 이것에 의해，이 반도체 기억 장치의 칩 면적은 거의, 메모리 셀 어레이(1)의 면적에 동등하게 하는 것도 가능하다.
도 2는, 메모리 셀 어레이(1)의 일부의 사시도, 도 3은, 도 2에서의 I-I'선으로 절단하여 화살표 방향에서 본 메모리 셀 1개분의 단면도이다.
복수개의 제1 배선으로서 비트선 BL0∼BL2가 평행하게 배설되고, 이와 교차하여 복수개의 제2 배선으로서 워드선 WL0∼WL2가 평행하게 배설되고, 이들 각 교차부에 양 배선 사이에 끼워지도록 메모리 셀 MC가 배치된다. 제1 및 제2 배선은, 열에 강하며, 또한 저항값이 낮은 재료가 바람직하고, 예를 들면 W, WSi, NiSi, CoSi 등을 이용할 수 있다.
메모리 셀 MC는, 도 3에 도시한 바와 같이, 가변 저항 소자 VR과 비오믹 소자 NO의 직렬 접속 회로로 이루어진다.
가변 저항 소자 VR로서는, 전압 인가에 의해, 전류, 열, 화학 에너지 등을 통하여 저항값을 변화시킬 수 있는 것으로，상하에 배리어 메탈 및 접착층으로서 기능하는 전극 EL2, EL1이 배치된다. 전극재로서는, Pt, Au, Ag, TiAlN, SrRuO, Ru, RuN, Ir, Co, Ti, TiN, TaN, LaNiO, Al, PtIrOx, PtRhOx, Rh/TaAlN 등이 이용된다. 또한，배향성을 균일하게 하도록 하는 메탈막의 삽입도 가능하다. 또한，별도로 버퍼층, 배리어 메탈층, 접착층 등을 삽입하는 것도 가능하다.
가변 저항 소자 VR은, 천이 원소로 되는 양이온을 함유하는 복합 화합물로서 양이온의 이동에 의해 저항값이 변화하는 것(ReRAM)을 이용할 수 있다.
도 4는, 이 가변 저항 소자 VR의 예를 나타내는 도면이다. 도 4에 도시한 가변 저항 소자 VR은, 전극층(9, 11) 사이에 기록층(10)을 배치하여 이루어진다. 기록층(10)은, 적어도 2종류의 양이온 원소를 갖는 복합 화합물로 구성된다. 양이온 원소 중 적어도 1종류는 전자가 불완전하게 채워진 d 궤도를 갖는 천이 원소로 하고, 또한 인접하는 양이온 원소간의 최단 거리는, 0.32㎚ 이하로 한다. 구체적으로는， 화학식 AxMyXz(A와 M은 서로 다른 원소)로 표현되고, 예를 들면 스피넬 구조(AM2O4), 일메나이트 구조(AMO3), 델라포사이트 구조(AMO2), LiMoN2 구조(AMN2), 울프라마이트 구조(AMO4), 올리빈 구조(A2MO4), 홀란다이트 구조(AxMO2), 람스데라이트 구조(AxMO2), 페로브스카이트 구조(AMO3) 등의 결정 구조를 갖는 재료에 의해 구성된다.
도 4의 예에서는, A가 Zn, M이 Mn, X가 O이다. 기록층(10) 내의 작은 흰 동그라미는 확산 이온(Zn), 큰 흰 동그라미는 음이온(O), 작은 검은 동그라미는 천이 원소 이온(Mn)을 각각 나타내고 있다. 기록층(10)의 초기 상태는 고저항 상태이지만, 전극층(9)을 고정 전위, 전극층(11) 측에 마이너스의 전압을 인가하면，기록층(10) 내의 확산 이온의 일부가 전극층(11) 측으로 이동하고, 기록층(10) 내의 확산 이온이 음이온에 대하여 상대적으로 감소한다. 전극층(11) 측으로 이동한 확산 이온은, 전극층(11)으로부터 전자를 수취하고, 메탈로서 석출하기 위해서, 메탈층(12)을 형성한다. 기록층(10)의 내부에서는, 음이온이 과잉으로 되어, 결과적으로 기록층(10) 내의 천이 원소 이온의 가수를 상승시킨다. 이것에 의해，기록층(10)은 캐리어의 주입에 의해 전자 전도성을 갖게 되어 세트 동작이 완료한다. 재생에 관해서는, 기록층(10)을 구성하는 재료가 저항 변화를 일으키지 않을 정도의 미소한 전류값을 흘리면 된다. 프로그램 상태(저저항 상태)를 초기 상태(고저항 상태)로 리세트하기 위해서는, 예를 들면 기록층(10)에 대전류를 충분한 시간 흘려 쥴 가열하고, 기록층(10)의 산화 환원 반응을 촉진하면 된다. 또한，세트시와 역방향의 전계를 인가함으로써도 리세트 동작이 가능하다.
도 5는, 도 4에 도시한 가변 저항 소자 VR을 이용한 본 실시 형태에 따른 반도체 기억 장치의 메모리 셀 어레이의 2×2의 등가 회로도이다. 도시한 바와 같이 워드선 WL과 비트선 BL의 교차부에, 액세스 소자, 예를 들면 다이오드 Di와 가변 저항 소자 VR이 직렬 접속된 저항 변화형 메모리 셀 MC가 배치되어 있다.
도 5의 회로 구성의 경우, 통상적으로，워드선 WL은 "L", 비트선 BL은 "H"로 되어 있다. 여기서 워드선 WL0을 "L"로부터 "H"로 하고, 비트선 BL0을 "H"로부터 "L"로 하면，도 5 내의 A로 나타내는 메모리 셀 MC의 다이오드 Di에는 순 바이어스가 인가되는 것으로 되기 때문에, 점선 화살표 방향에 전류가 흐르는 것으로 된다. 가변 저항 소자 VR은, 전술한 바와 같이，저저항 상태 혹은 고저항 상태에 있기 때문에，이 전류의 대소를 검지함으로써, A의 메모리 셀 MC의 데이터를 판독할 수 있다.
또한，워드선 WL0에 인가하는 펄스 전압 Vp0을 세트, 리세트에 필요한 전압까지 높여 줌으로써, A의 메모리 셀 MC의 가변 저항 소자 VR의 세트, 리세트 동작이 가능하게 된다.
도 6은, 제1 실시 형태에 따른 반도체 기억 장치의 메모리 셀 어레이의 일부를 나타내는 사시도이다. 이것은, 도 5에 도시한 복수의 메모리 셀 어레이로 이루어지는 메모리층 CA를 복수 적층하여 구성한 것이다.
여기서는, 실리콘 기판(13) 상에 4층의 메모리층 CA0∼CA3을 적층한 예를 나타내고 있다. 각 메모리층 CA의 비트선 BL은, 비아 배선(16)에 의해 공통 접속되어 기판(13) 상의 컬럼 제어 회로(15)에 접속된다. 각 메모리층 CA0∼CA3에 있는 워드선 WL은 독립적으로 각각 비아 배선(17)을 통하여, 실리콘 기판(13) 상의 로우 제어 회로(14)에 접속된다.
도 7은, 전술한 적층 구조를 갖는 반도체 기억 장치의 단면도이다. 웰(19)이 형성된 실리콘 기판(18) 상에는 주변 회로를 구성하는 트랜지스터의 불순물 확산층(20) 및 게이트 전극(21)이 형성되어 있다. 그 위에 제1 층간 절연막(22)이 퇴적되어 있다. 이 제1 층간 절연막(22)에는, 실리콘 기판(18)의 표면에 달하는 비아(23)가 적절히 형성되어 있다. 제1 층간 절연막(22) 상에는, 메모리 셀 어레이의 제1 배선인 비트선 BL을 구성하는 제1 메탈(24)이, 예를 들면 W 등의 저저항 금속으로 형성되어 있다. 이 제1 메탈(24)의 상층에, 배리어 메탈(25)이 형성되어 있다. 또한，제1 메탈(24)의 하층에 배리어 메탈을 형성하여도 된다. 이들 배리어 메탈은, Ti 및 TiN의 양쪽 또는 한쪽에 의해 형성할 수 있다. 배리어 메탈(25)의 위쪽에는, 다이오드 등의 비오믹 소자(26)가 형성되어 있다. 이 비오믹 소자(26) 상에는, 제1 전극(27), 가변 저항 소자(28) 및 제2 전극(29)이 이 순서로 형성되어 있다. 이것에 의해，배리어 메탈(25)로부터 제2 전극(29)까지가 메모리 셀 MC로서 구성되어 있다. 또한，제1 전극(24)의 하부 및 제2 전극(29)의 상부에 배리어 메탈이 삽입되어 있어도 되고, 상부 전극(29)의 하측 및 하부 전극(24)의 상측에 배리어 메탈, 접착층 등이 삽입되어 있어도 된다. 인접하는 메모리 셀 MC와 메모리 셀 MC 사이에는 제2 층간 절연막(30) 및 제3 층간 절연막(도시 생략)으로 매립되어 있다. 또한, 메모리 셀 어레이의 각 메모리 셀 MC 상에 비트선 BL과 직교하는 방향으로 연장되는 제2 배선인 워드선 WL을 구성하는 제2 메탈(31)이 형성되어 있다. 그 위에, 제4 층간 절연막(32)이 형성되어 있다. 또한 다층 구조를 실현하기 위해서, 제1 메탈(24)로부터 제4 층간 절연막(32)까지의 적층과 메모리 셀 MC 사이의 제2 층간 절연막(34), 제3 층간 절연막의 형성을, 필요한 층수분만큼 반복하면 된다.
다음으로，도 7에 도시한 본 실시 형태에 따른 반도체 기억 장치의 제조 방법에 대하여 설명한다.
실리콘 기판(18) 상에 우선 필요한 주변 회로를 구성하는 트랜지스터 등을 형성하기 위한 FEOL(Front End Of Line) 프로세스를 실행하고, 그 위에 제1 층간 절연막(22)을 퇴적시킨다. 또한，비아(23)도 여기에서 작성해 둔다.
계속해서, 제1 메탈(24) 이후의 상층부가 형성된다.
전술한 바와 같이, 제1 층간 절연막(22) 및 비아(23)가 형성되면，그 위에 메모리 셀 어레이의 제1 메탈(24)로 되는 층의 퇴적, 배리어 메탈(25)로 되는 층의 형성, 비오믹 소자(26)로 되는 층의 퇴적, 제1 전극(27)으로 되는 층의 퇴적, 가변 저항 소자(28)로 되는 층의 퇴적 및 제2 전극(29)으로 되는 층의 퇴적을 순차적으로 실행한다. 이상의 공정에 의해, 상층부의 적층체가 형성된다.
계속해서, 적층체의 상면에 TEOS 등의 하드 마스크(도시 생략)를 형성하고，이것을 마스크로 하여 제1 이방성 에칭을 행하고, 비트선 BL을 따른 홈을 형성하여 적층체의 분리를 행한다.
다음으로，이 홈에 제2 층간 절연막을 매립한다. 이 제2 층간 절연막의 재료는 절연성이 좋고, 저용량, 매립 특성이 좋은 것이 바람직하다. 계속해서 CMP 등에 의한 평탄화 처리를 행하고, 여분의 제2 층간 절연막의 제거와, 상부 전극(29)의 노출을 행한다.
다음으로，CMP 후의 평탄화부에 제2 메탈(31)로 되는 W 등의 층을 적층한다. 그 후, 이 층 상에 TEOS 등의 하드 마스크를 형성하고，제1 에칭 가공과 교차하는 방향의 L/S에서, 제2 에칭 가공을 행한다. 이것에 의해，비트선 BL과 직교하는 워드선을 따른 홈이 형성되고, 동시에 비트선 BL과 워드선 WL의 크로스 포인트에 기둥 형상으로 분리된 메모리 셀 MC가 자기 정합적으로 형성된다. 계속해서, 제3 층간 절연막(30)의 매립과 제3 층간 절연막(30)의 평탄화를 행함으로써, 크로스 포인트형의 메모리 셀 어레이가 형성 가능하게 된다.
이와 같이, 베타막의 겹쳐 쌓기로부터 서로 직교하는 L/S의 2회의 패터닝을 행함으로써, 자기 정합적으로 배선과의 어긋남이 없는 크로스 포인트의 메모리 셀부가 형성된다.
또한，이상의 적층 구조의 형성을 반복함으로써, 다층의 크로스 포인트형의 메모리 셀 어레이의 형성이 가능하다.
그러나，상기 프로세스에 의해 메모리 셀 어레이를 형성하는 과정에서, 성막, 보호막의 형성 등 많은 열이 가해지게 된다. 따라서, 메모리층 CA를 적층한 경우, 이 열 이력은, 보다 하층에 있는 메모리층 CA 및 배선층에 영향을 주게 된다.
본 실시 형태의 제어 수단은, 이와 같은 각 메모리층의 열 이력의 차이에 의한 메모리 셀 MC의 초기 상태의 저항값의 차이, 비오믹 소자의 특성, 배선의 저항 등의 차이, 또는 기입, 소거, 판독 특성의 차이를 보상하기 위해서, 펄스 제너레이터(7)를 제어하고, 기입, 소거, 판독 시에 공급하는 펄스 전압의 형성을 메모리층 CA마다 변경하는 것이다.
다음으로，이 펄스 제너레이터(7)에 의해 제어되는 펄스에 대하여 구체적인 예를 나타내면서 설명한다.
도 8은, 본 발명의 제1 실시 형태에 따른 반도체 기억 장치의 각 메모리층 CA의 기입 동작의 개략도이다.
도 8에서는, 최하층의 메모리층 CA0으로부터 최상층의 메모리층 CA3에 속하는 메모리 셀 MC의 초기 상태의 저항값을 나타내고 있지만, 하층으로 될수록 저항값이 높은 것을 알 수 있다. 이것은, 하층으로 될수록 열 이력이 많아지고, 그 영향에 의해 금속 산화막의 산화 정도가 변하여, 메모리 셀 MC의 가변 저항 재료의 저항값이 높아지기 때문이다. 그 결과, 하층으로 될수록, 프로그램 상태에의 기입 특성이 나쁘게 되고, 기입 동작에 요하는 전기 에너지는, 도 8 내의 화살표로 나타내는 바와 같이, 크게 된다.
이 기입 동작 시의 펄스 제너레이터(7) 제어에 의한 펄스 전압 Vp의 예를 도 9로부터 도 11에 도시한다.
도 9는, 각 메모리층 CA에 대하여, 동시에 서로 다른 펄스 전압 Vp를 인가할 수 없는 반도체 기억 장치의 경우의 예이며, 펄스 전압 Vp의 높이를 메모리층 CA마다 변화시킴으로써 각 메모리층 CA의 메모리 셀 MC에 공급하는 전기 에너지를 제어하는 것이다.
지금, 최상층의 메모리층 CA3에 속하는 메모리 셀로부터 최하층의 메모리층 CA0에 속하는 메모리 셀에 순서대로 데이터의 기입이 발생한 것으로 한다. 처음에, 스테이트 머신(7)은, 메모리 셀 어레이(1)로부터 각 메모리층 CA0∼CA3의 기입 시의 펄스 높이를 지정하는 파라미터를 판독하고, 내부의 레지스터에 저장하거나，또는 펄스 제너레이터(8)에 세트한다. 다음으로，스테이트 머신(7)은, 기입 어드레스로부터 기입이 발생한 층이 메모리층 CA3인 것을 인식하고, 메모리층 CA3에 따른 크기의 펄스를 생성하기 위해 파라미터에 기초하여 펄스 제너레이터(8)를 제어한다. 이것에 의해 펄스 제너레이터(8)는, 가장 에너지가 적은 펄스 전압 Vp3을 생성하여 출력한다. 이 펄스 전압 Vp3은, 프로그램 전압 Vp로서 메모리층 CA3의 선택 워드선 WL에 공급된다. 이후, 최하층의 메모리층 CA0까지, 공급하는 펄스 전압의 높이를 순차적으로 높게 함으로써, 각 메모리층의 메모리 셀 MC의 기입 특성을 균일하게 할 수 있다.
또한，도 10은, 펄스 전압의 높이가 아니라 폭을 바꿈으로써 각 메모리층 CA의 메모리 셀 MC에 공급하는 전기 에너지를 제어하는 것이다.
이와 같이 공급하는 펄스 폭을 보다 하층의 메모리층 CA로 될수록 길게 함으로써, 상층으로부터 하층에 걸쳐 악화하는 각 메모리층 CA의 기입 특성을 보완할 수 있어, 모든 메모리층 CA의 기입 특성을 균일하게 할 수 있다.
도 11은, 모든 메모리층 CA에 대하여, 동시에 서로 다른 펄스 전압을 인가한 경우의 예이다.
도 11은, 높이가 서로 다른 펄스 전압을 각 메모리층 CA의 메모리 셀 MC에 동시에 공급한다. 이 경우, 당연히, 도 9, 도 10의 경우와 비교하여, 보다 신속한 기입 동작이 가능하게 된다.
다음으로，복수회의 펄스 전압 Vp를 공급함으로써 기입 동작을 실현하는 예에 대하여 설명한다.
도 12와 같이, 초기 상태로부터 프로그램 상태에의 기입 동작을 단계적으로 실행함으로써, 가변 저항 소자 VR의 저항값 변화에 의한 급격한 전류 증가를 방지할 수 있다.
도 13은, 도 12에 도시한 기입 동작을 실현하는 펄스 제너레이터(7)의 제어에 의한 펄스 전압 Vp의 예이다.
최하층의 메모리층 CA0으로부터 최상층의 메모리층 CA3에 대하여, 높이가 서로 다른 펄스 전압을 공급하는 점에서는，도 11의 예와 마찬가지이다. 단，도 13의 예에서는, 도 11의 예와는 달리，각 메모리층 CA에 대하여, 상대적으로 낮은 펄스 전압 Vp를 공급한 후, 펄스 전압 Vp의 스텝 폭을 증대시키면서 반복하여 메모리층 CA에 공급하도록 펄스 제너레이터(7)를 제어한다.
또한，기입 동작을 신속하게 처리하고자 하는 경우에는, 스텝 폭을 크게 하면 된다.
한편，도 14와 같이 프로그램 상태에 근접할수록 공급하는 전기 에너지를 작게 하여 기입 동작을 실현시키는 것도 가능하다. 이것에 의해，프로그램 상태에 근접할수록 미소한 저항값 조정을 하게 되어, 프로그램 상태에서의 메모리 셀 MC의 저항값 분포를 좁게 할 수 있다.
도 15는, 도 14에 도시한 기입 동작을 실현하는 펄스 전압의 예이다.
도 15의 예에서는, 도 13과 마찬가지로 필요한 전기 에너지를 단계적으로 공급하지만, 펄스 전압 Vp의 스텝 폭을 감소시키면서 반복 메모리층 CA에 공급하도록 펄스 제너레이터(7)를 제어한다.
본 실시 형태에 의하면, 적층 프로세스로부터 받는 영향에 의한 배선, 비오믹 소자, 가변 저항 메모리 소자 등의 특성의 차이를, 메모리층마다 기입, 소거, 판독 펄스의 전압, 폭 등의 최적화를 행함으로써, 각 메모리층에서의 기입, 소거, 판독 특성을 일정하게 할 수 있다.
[제2 실시 형태]
제1 실시 형태에서는, 메모리층의 차이에 의한 가변 저항 소자의 특성의 차이에 대하여 고려해 왔다.
그러나，가변 저항 소자 이외에도 비오믹 소자, 전극, 배선층의 특성의 차이에 대해서도 고려할 필요가 있다.
비오믹 소자 NO는, 열 이력의 영향에 의해, 메모리층 CA마다의 불순물의 확산의 차이가 생기고, 이것에 의해 저항값, 임계값, 내압 등에 변화가 생기며, 한편，전극, 배선층에 대해서도 산화 등의 영향에 의해 저항값에 변화가 생기기 때문이다.
구체적으로 도 16을 이용하여 설명한다.
도 16은, 본 실시 형태에 따른 반도체 기억 장치의 메모리 셀 및 배선의 등가 회로도이다.
메모리 셀 MC는, 다이오드 Di와, 이 다이오드 Di의 캐소드에 직렬 접속된 가변 저항 소자 VR로 이루어진다. 다이오드 Di의 애노드에는 워드선 WL이 접속되어 있으며, 가변 저항 소자 VR의 타단에는 접지선 Vss에 접속된 비트선 BL이 접속되어 있다.
이 회로에, 워드선 WL에 일정한 전압 V를 인가한 경우, 메모리 셀 MC의 양단의 전압 Vcell은, 전압 V - (워드선 WL의 전압 강하분 Vwl+비트선 BL의 전압 강하분 Vbl)로 된다.
여기서, 메모리층마다의 워드선 WL의 전압 강하분 Vwl 및 저항의 관계를 도 17에 나타낸다. 전술한 바와 같이, 적층 프로세스에서 열의 영향을 보다 크게 받는 하층의 메모리층 CA일수록 워드선 WL이 갖는 저항값이 크며, 따라서, 전압 강하분 Vwl도 크게 되는 것을 알 수 있다. 따라서，각 메모리층에 동일한 전압 V를 공급한 경우이어도, 메모리 셀 MC의 양단의 전압 Vcell은, 하층의 워드선 WL에 접속된 메모리 셀 MC일수록 작게 된다.
이와 같이 워드선 WL의 전압 강하분 Vwl의 차이는, 결과로서 메모리 셀 MC의 양단의 전압 Vcell의 차이로 이어지고, 나아가서는, 메모리층마다의 기입, 소거, 판독 특성의 차이가 원인으로 되는 것이다.
이와 같은 메모리층마다의 특성의 차이를 보완하여, 특성을 균일하게 하기 위한 기입 펄스를 도 18에 도시한다.
도 18과 같이, 하층의 메모리층에 속하는 워드선 WL일수록, 높은 펄스를 공급함으로써, 메모리 셀 MC의 양단의 전압 Vcell을 일정 전압으로 맞추는 것이 가능하게 된다.
본 실시 형태에 의하면, 가변 저항 소자를 이용한 적층 구조를 갖는 반도체 기억 장치에서, 적층 프로세스로부터 받는 영향에 의한 배선, 비오믹 소자의 특성의 차이를, 메모리층마다 기입, 소거, 판독 펄스의 전압, 폭 등의 최적화를 행함으로써, 메모리층마다의 기입, 소거, 판독 특성을 균일하게 한 반도체 기억 장치를 제공할 수 있다.
[기타]
이상, 기입 동작에 대하여 설명하였지만, 소거 동작, 판독 동작에 대해서도 펄스 전압 Vp를 제어함으로써, 각 메모리층의 특성을 균일하게 할 수 있다.
또한，도 8로부터 도 18의 경우와는 반대로, 열 이력을 받음으로써, 결정성, 배향성 등이 향상되고, 초기 저항값이 낮아지게 되어, 하층으로 될수록 기입, 소거, 판독 특성이 향상되는 경우도 고려된다.
이 경우이어도, 메모리 셀 MC에 공급하는 전기 에너지를 상층으로 될수록 크게 공급함으로써 각 메모리층 CA의 특성을 균일하게 할 수 있다.
또한，각 메모리층의 기입, 소거, 판독 특성의 변동에 규칙성이 없도록 하는 경우이어도, 미리 각 메모리층 CA에 대응한 파라미터를 준비해 두고, 메모리층 CA마다 펄스 제너레이터(7)를 제어함으로써 각 메모리층 CA의 특성을 균일하게 할 수 있다.
또한，전술한 예에서는, 펄스 전압 Vp의 높이 및 폭 중 어느 한쪽을 제어하는 것이었지만, 각 메모리층 CA의 메모리 셀 MC에 공급하는 전기 에너지를 조정할 수 있으면 되며, 예를 들면, 펄스 전압 Vp의 높이 및 폭의 쌍방을 제어하는 것이어도, 본 발명의 효과를 얻을 수 있다.

Claims (5)

  1. 서로 평행한 복수의 제1 배선, 이들 제1 배선과 교차하도록 배치된 서로 평행한 복수의 제2 배선과 이들 제1 배선 및 제2 배선의 교차부에 접속된 복수의 메모리 셀을 구비한 셀 어레이를 각각 갖고，다층으로 배치된 복수의 메모리층과,
    상기 메모리 셀에 대한 데이터의 액세스에 필요한 펄스를 발생하고 출력하는 펄스 제너레이터와,
    상기 펄스 제너레이터로부터 출력되는 펄스가, 액세스하고자 하는 메모리 셀이 속하는 메모리층에 따른 에너지로 되도록 상기 펄스 제너레이터를 제어하는 제어 수단
    을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 제어 수단은, 액세스하는 메모리 셀의 어드레스와 상기 메모리층마다 미리 설정된 파라미터에 기초하여, 상기 펄스 제너레이터를 제어하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제2항에 있어서,
    상기 파라미터는, 어느 쪽인가의 상기 메모리 셀에 유지되어 있는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 펄스 제너레이터는, 상기 각 메모리층의 제1 또는 제2 배선에, 폭 및 높이 중 적어도 한쪽이 서로 다른 복수의 펄스를 동시에 공급하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 펄스 제너레이터는, 상기 각 메모리층의 제1 또는 제2 배선에, 메모리층마다 스텝 폭이 서로 다른 복수의 펄스를 공급하는 것을 특징으로 하는 반도체 기억 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200082859A (ko) * 2018-12-31 2020-07-08 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 프로그램 방법

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8139409B2 (en) 2010-01-29 2012-03-20 Unity Semiconductor Corporation Access signal adjustment circuits and methods for memory cells in a cross-point array
TWI433302B (zh) * 2009-03-03 2014-04-01 Macronix Int Co Ltd 積體電路自對準三度空間記憶陣列及其製作方法
JP4806046B2 (ja) * 2009-03-16 2011-11-02 株式会社東芝 半導体記憶装置
JP4846816B2 (ja) * 2009-03-19 2011-12-28 株式会社東芝 抵抗変化型メモリ
JP5426438B2 (ja) * 2009-04-30 2014-02-26 株式会社東芝 不揮発性半導体記憶装置
KR20110029402A (ko) * 2009-09-15 2011-03-23 삼성전자주식회사 비휘발성 메모리 장치, 및 그것을 포함한 메모리 시스템, 그것의 쓰기 전류 제어 방법
US8347175B2 (en) * 2009-09-28 2013-01-01 Kabushiki Kaisha Toshiba Magnetic memory
JP2011108327A (ja) * 2009-11-18 2011-06-02 Toshiba Corp 不揮発性半導体記憶装置
JP5306283B2 (ja) * 2010-05-20 2013-10-02 株式会社東芝 不揮発性記憶装置及びその駆動方法
AU2011258795B2 (en) 2010-05-28 2014-06-26 Exxonmobil Upstream Research Company Integrated adsorber head and valve design and swing adsorption methods related thereto
US8310864B2 (en) * 2010-06-15 2012-11-13 Macronix International Co., Ltd. Self-aligned bit line under word line memory array
JP5300796B2 (ja) 2010-07-13 2013-09-25 株式会社東芝 抵抗変化型メモリ
JP4903919B1 (ja) * 2010-08-19 2012-03-28 パナソニック株式会社 抵抗変化型不揮発性記憶装置
US8259485B2 (en) * 2010-08-31 2012-09-04 Hewlett-Packard Development Company, L.P. Multilayer structures having memory elements with varied resistance of switching layers
JP2012069216A (ja) * 2010-09-24 2012-04-05 Toshiba Corp 不揮発性半導体記憶装置
US8767435B1 (en) * 2010-12-03 2014-07-01 Iii Holdings 1, Llc Field programming method for magnetic memory devices
WO2012118757A1 (en) 2011-03-01 2012-09-07 Exxonmobil Upstream Research Company Apparatus and systems having a reciprocating valve head assembly and swing adsorption processes related thereto
WO2012118760A2 (en) 2011-03-01 2012-09-07 Exxonmobil Upstream Research Company Apparatus and systems having compact configuration multiple swing adsorption beds and methods related thereto
US8559231B2 (en) 2011-03-08 2013-10-15 Micron Technology, Inc. Sense operation in a stacked memory array device
JP5763004B2 (ja) 2012-03-26 2015-08-12 株式会社東芝 不揮発性半導体記憶装置
KR20130112219A (ko) * 2012-04-03 2013-10-14 에스케이하이닉스 주식회사 적층형 메모리 장치
KR20140021321A (ko) * 2012-08-10 2014-02-20 에스케이하이닉스 주식회사 라이트 드라이버 회로, 이를 이용하는 반도체 장치 및 메모리 시스템
US9224945B2 (en) 2012-08-30 2015-12-29 Micron Technology, Inc. Resistive memory devices
US9034078B2 (en) 2012-09-05 2015-05-19 Exxonmobil Upstream Research Company Apparatus and systems having an adsorbent contactor and swing adsorption processes related thereto
JP5911814B2 (ja) * 2012-09-12 2016-04-27 株式会社東芝 抵抗変化メモリ
US8971092B2 (en) * 2013-02-28 2015-03-03 Kabushiki Kaisha Toshiba Semiconductor memory device
US9147472B2 (en) * 2013-08-19 2015-09-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device having stacked memory cell layers and a control circuit controlling write or read based on parameters according to a selected memory cell layer
US9214228B1 (en) * 2013-08-22 2015-12-15 Kabushiki Kaisha Toshiba Semiconductor memory device and method of forming thereof
US9135975B2 (en) 2013-10-28 2015-09-15 Qualcomm Incorporated Write pulse width scheme in a resistive memory
US9472277B2 (en) 2013-10-29 2016-10-18 Kabushiki Kaisha Toshiba Non-volatile memory device
CN104240757B (zh) * 2014-09-01 2018-10-02 清华大学 一种阻变存储器存储单元的多值操作方法
SG10201601703UA (en) * 2016-03-04 2017-10-30 Silicon Storage Tech Inc Multi-step voltage for forming resistive random access memory (rram) cell filament
US9959928B1 (en) * 2016-12-13 2018-05-01 Macronix International Co., Ltd. Iterative method and apparatus to program a programmable resistance memory element using stabilizing pulses
JP2018195365A (ja) * 2017-05-19 2018-12-06 ソニーセミコンダクタソリューションズ株式会社 メモリ装置およびメモリ装置の制御方法
US10381075B2 (en) * 2017-12-14 2019-08-13 Micron Technology, Inc. Techniques to access a self-selecting memory device
JPWO2019159844A1 (ja) * 2018-02-14 2021-01-14 日本電気株式会社 半導体装置
KR20200106681A (ko) * 2019-03-05 2020-09-15 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR20200138477A (ko) 2019-05-29 2020-12-10 삼성전자주식회사 불휘발성 메모리 장치
WO2021223099A1 (en) * 2020-05-06 2021-11-11 Yangtze Memory Technologies Co., Ltd. Control method and controller of 3d nand flash

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6856572B2 (en) * 2000-04-28 2005-02-15 Matrix Semiconductor, Inc. Multi-headed decoder structure utilizing memory array line driver with dual purpose driver device
US6608790B2 (en) * 2001-12-03 2003-08-19 Hewlett-Packard Development Company, L.P. Write current compensation for temperature variations in memory arrays
US6625054B2 (en) * 2001-12-28 2003-09-23 Intel Corporation Method and apparatus to program a phase change memory
WO2003085675A2 (en) * 2002-04-04 2003-10-16 Kabushiki Kaisha Toshiba Phase-change memory device
US6754124B2 (en) * 2002-06-11 2004-06-22 Micron Technology, Inc. Hybrid MRAM array structure and operation
US6831856B2 (en) * 2002-09-23 2004-12-14 Ovonyx, Inc. Method of data storage using only amorphous phase of electrically programmable phase-change memory element
US6954394B2 (en) * 2002-11-27 2005-10-11 Matrix Semiconductor, Inc. Integrated circuit and method for selecting a set of memory-cell-layer-dependent or temperature-dependent operating conditions
JP4249992B2 (ja) * 2002-12-04 2009-04-08 シャープ株式会社 半導体記憶装置及びメモリセルの書き込み並びに消去方法
JP4445398B2 (ja) * 2003-04-03 2010-04-07 株式会社東芝 相変化メモリ装置
KR100618824B1 (ko) 2004-05-08 2006-08-31 삼성전자주식회사 상 변화 메모리 장치의 전류 펄스 폭을 제어하는 구동회로 및 프로그래밍 방법
JP4365737B2 (ja) * 2004-06-30 2009-11-18 シャープ株式会社 可変抵抗素子の駆動方法及び記憶装置
US7099180B1 (en) * 2005-02-15 2006-08-29 Intel Corporation Phase change memory bits reset through a series of pulses of increasing amplitude
JP4469319B2 (ja) 2005-06-17 2010-05-26 シャープ株式会社 半導体記憶装置
JP4231502B2 (ja) 2005-11-02 2009-03-04 シャープ株式会社 クロスポイント構造の半導体記憶装置
JP2007149170A (ja) 2005-11-24 2007-06-14 Matsushita Electric Ind Co Ltd 不揮発性メモリ回路及びその駆動方法
US7719874B2 (en) * 2006-07-31 2010-05-18 Sandisk 3D Llc Systems for controlled pulse operations in non-volatile memory
JP5063337B2 (ja) 2007-12-27 2012-10-31 株式会社日立製作所 半導体装置
US7859887B2 (en) * 2008-04-11 2010-12-28 Sandisk 3D Llc Multilevel nonvolatile memory device containing a carbon storage material and methods of making and using same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200082859A (ko) * 2018-12-31 2020-07-08 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 프로그램 방법

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