KR20090082425A - 박막 적층체 및 그것을 사용한 박막 자기 센서 및 그 제조방법 - Google Patents

박막 적층체 및 그것을 사용한 박막 자기 센서 및 그 제조방법 Download PDF

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Abstract

InAsSb 동작층으로서의 높은 전자 이동도와 시트 저항을 갖는 박막 도전층을 실현하도록 한 박막 적층체 및 그것을 사용한 박막 자기 센서 및 그 제조방법에 관한 것이다. 기판상에 설치된 AlxIn1-xSb 혼정층과, 그 AlxIn1-xSb층상에 직접 접하여 설치된 InAsxSb1-x(0<x≤1) 박막 도전층을 구비하고, 상기 AlxIn1-xSb 혼정층은, 상기 InAsxSb1-x 박막 도전층보다 고저항 또는 절연성 또는 p형의 전도성을 나타내는 층이고, 또한 밴드갭이 상기 InAsxSb1 -x 박막 도전층보다 크고 격자 부정합(미스매치)이 +1.3%∼-0.8%인 것을 특징으로 하는 박막 적층체를 제공한다.

Description

박막 적층체 및 그것을 사용한 박막 자기 센서 및 그 제조방법{THIN FILM LAMINATED BODY, THIN FILM MAGNETIC SENSOR USING THE THIN FILM LAMINATED BODY AND METHOD FOR MANUFACTURING THE THIN FILM LAMINATED BODY}
본 발명은 박막 적층체 및 그것을 사용한 박막 자기 센서 및 그 제조방법에 관한 것이며, 보다 상세하게는, 반도체 박막의 자기 센서 등의 반도체 디바이스에 응용되는 박막 적층체 및 그것을 사용한 박막 자기 센서 및 그 제조방법에 관한 것이다.
종래의 MBE법으로 성장한 InSb 단결정 박막은, 전자 이동도가 커 홀 소자나 자기 저항 소자의 재료로서 바람직하다. 예를 들어 두께 1.0 ㎛, 적량의 Sn을 도핑하여 반절연성의 GaAs 기판상에 제작한 InSb 박막은 저항치의 온도 의존성도 작고, 전자 이동도도 매우 큰 값을 나타내는 것이 보고되어 있어, 광범위한 온도 영역에서 작동하는 자기 저항 소자나 홀 소자 등 고감도 자기 센서의 실현이 가능한 재료이다(비특허문헌 1 참조). 또, InAs 박막도 InSb와 마찬가지로 바람직한 홀 소자 등의 자기 센서 재료이다(특허문헌 1 참조).
그러나, 장래의 홀 소자 등의 자기 센서 응용에서는, 자기 센서로서 고감도, 저소비 전력, 그리고 온도 의존성이 적은 것 등이 요구되고 있고, 박막 자기 센서 재료로는 높은 전자 이동도와 높은 시트 저항치, 온도 의존성이 적은 것 등이 요청되고 있다. 또, 이러한 장래의 자기 센서 제작에 부응하기 위해서는, 저항치나 전자 이동도의 온도 의존성이 작고 또한 높은 전자 이동도를 갖는 박막의 자기 센서 재료가 필요하다. 이와 같은 관점으로 생각하면, 두께가 매우 얇고 또한 온도 의존성이 작은 InSb 박막의 제작이 필수적이다. 그러나, 실제로 두께가 얇은 InSb 박막 단결정을 예를 들어 GaAs 기판상에 제작해 보면, 기판과 격자 정수의 큰 어긋남 때문에, InSb의 두께가 0.5 ㎛ 이하이면, 막두께 감소와 함께 급격한 전자 이동도의 저하가 보이고, 그 결과 고감도 자기 센서의 제작이 매우 어렵다. 또, 실용적인 자기 센서 제작 공정에서의 특성 열화가 현저한 등의 문제가 있다.
비특허문헌 1에 의하면, 일반적으로 InSb를 격자의 미스매치가 있는 GaAs 기판상에 에피택셜 성장시킨 경우에는, GaAs 기판과의 헤테로 계면 근방과 표면 부근에 전자 이동도가 작은 층이 존재하고, 중앙부에 전자 이동도가 큰 3층 구조를 갖는 것이 알려져 있다. 이 저전자 이동도층의 형성은, 격자의 미스매치가 원인으로 생각되고 있다. InSb 표면 부근의 저전자 이동도층의 형성은, InSb 박막의 표면도 진공과의 헤테로 계면(상대가 되는 결정 격자가 없다는 의미에서 헤테로 계면으로 간주함)으로 생각하면 진공(대기)과 InSb의 미스매치가 원인으로 형성된다고 이해할 수 있다.
미스매치의 영향이 미치는 범위(두께)는 거의 일정하다고 생각되기 때문에, GaAs 기판과의 헤테로 계면 근방과 표면 부근에 존재하는 전자 이동도가 작은 층의 두께는, InSb 전체 두께와는 무관하게 각각 일정한 두께를 갖는다.
따라서, InSb의 두께의 감소에 따른 전자 이동도의 저하는, 막두께의 감소에 따른 중앙부의 전자 이동도가 양호한(미스매치의 영향을 받지 않는) 부분의 감소가 원인이다. 따라서, 이 미스매치의 영향을 받는 부분을 최소로 함으로써, 박막화하더라도 전자 이동도의 저하를 매우 적게 할 수 있는 것이 예상된다. 즉, 동작층의 상하에 형성되는 헤테로 계면의 격자 미스매치를 없앰으로써, 헤테로 계면에 접하여 형성되는 저전자 이동도층의 두께를 저감할 수 있거나 또는 소멸할 수 있다는 가능성이 예상된다.
도 5는, InSb 양자(量子) 우물 구조에서의 격자 미스매치의 상황을 설명하기 위해, 화합물 반도체의 격자 정수(nm)와 밴드갭 에너지(eV)의 관계를 나타낸 도면이다. 이 도 5에서 알 수 있듯이, InSb에는 격자 정합하고 밴드갭이 크고 절연성인 기판 재료는 없다. 또한, InSb 등의 좁은 밴드갭 재료는, 전자 이동도는 크지만, 저항치나 전자 이동도의 온도 의존성이 크다는 본질적이고 매우 중대한 문제가 있다. 이 때문에, 자기 센서 등의 소자를 제작한 경우, 고온도와 저온도에서 큰 구동 단자간의 저항치(입력 저항치라 부른다)의 차이가 있다. 이 때문에, 실온 주변에서의 소자의 구동은 비교적 용이하지만, -20℃ 이하나 100℃ 이상의 고온까지 사용하는 최근의 응용에서는, 온도와 함께 저항치가 저하되기 때문에, 구동 전류가 온도 상승과 함께 증대하여, 과전류에 의한 파괴로부터 소자를 지킬 필요가 있고, 그 때문에 구동 조건에 큰 제한이 있어, 소자의 구동이 매우 어려워지는 역사적으로도 잘 알려져 있는 문제가 있다.
또한, 큰 전자 이동도는 동작층의 시트 저항치를 저하시킨다. 이 시트 저항 치의 저하를 억제할 목적으로 동작층의 막두께를 얇게 하면, 상술한 바와 같이, 기판 및 표면에서의 격자 미스매치에 의한 저전자 이동도층의 형성 때문에 전자 이동도가 급격히 저하된다. 이 저전자 이동도층 두께는, 동작층의 막두께를 얇게 하더라도 변화하지 않기 때문에, 필연적으로 전자 이동도가 높은 층의 두께만이 얇아지고, 전자 이동도는 막두께의 감소와 함께 저하되어, 고감도 자기 센서를 제작하기 위한 동작층의 제작은 불가능해진다.
또한, 본 발명자들의 실험에 의하면, 동작층의 두께가 단층으로 0.5 ㎛ 이하에서는, 자기 센서를 제작하는 제조 공정으로 동작층상에 형성되는 무기질의 절연성의 보호막, 예를 들어 SiO2나 Si3N4 등의 보호막을 형성하면, 공정 변동이라 불리는 보호막에 의한 동작층의 손상이 발생하는 것이 잘 알려져 있다. 이 손상은, 동작층이 InSb인 경우는, 1.0 ㎛에서는 기껏해야 10% 정도이지만, 0.5 ㎛에서는 50% 이상에 이르는 전자 이동도의 저하를 초래한다. 또한, 0.2 ㎛의 막두께에서는 70% 이상의 전자 이동도 저하를 초래한다. 이것은, 단순히 동작층의 표면이 진공이나 공기에 접촉함으로써 생기는 저전자 이동도의 층보다 더욱 심각한 문제를 발생하여, 실용적인 고감도 자기 센서의 제작을 저해하는 원인이 되고 있다.
이러한 보호막 형성시에 발생하는 동작층의 표면 손상은, 보호막과 동작층의 격자의 미스매치나 보호막과 동작층의 결정 구조의 차이에 더하여, 보호막 형성시에 날아오는 보호막을 구성하는 원자나 분자가 동작층의 표면에 운동 에너지를 갖고 충돌하기 때문에 발생하여, 매우 심각한 미해결의 문제이다. 또한, 이 손상은 소자의 신뢰성을 현저히 저하시켜, 제작한 소자의 특성의 편차도 커지고, 또한 동작층이 얇은 박막은 실용적인 고감도 자기 센서 제작에 사용할 수 없다는 매우 심각한 문제이며, 신뢰성 좋은 실용적인 자기 센서를 제작하고자 할 때 비로소 문제가 되는 어려운 과제이다.
종래, InSb계의 박막의 전자 이동도를 살려, 실용적인 고감도 자기 센서를 제작할 수 없었던 이유가 여기에 있었다.
고감도이며, 온도 의존성이 적고, 넓은 온도 범위에서 구동할 수 있고, 또한 높은 구동 안정성 등의 신뢰성이 우수한 자기 센서를 프로세스에서의 손상을 신경쓰지 않고 제작할 수 있는, 즉 높은 시트 저항치를 가지며, 전자 이동도가 높고, 또한 소자 제작 공정에서의 손상을 받지 않고, 또한 시트 저항치나 전자 이동도의 온도 의존성이 매우 작은 고감도 자기 센서 제작에 적합한 동작층을 갖는 박막 적층체가 요구되었지만, 지금까지의 기술에서는 실현되지 않았다.
특히, 두께가 0.2 ㎛ 이하인 동작층을 갖는 In이나 Sb를 포함하는 좁은 밴드갭의 박막 동작층을 갖는 고감도, 저소비 전력, 온도 의존성이 매우 적은 홀 소자 등의 박막 자기 센서는 지금까지 제작이 매우 어려워 실현되지 않았다.
특히 목표로 해야 할 것은, 홀 소자나 자기 저항 소자 등을 제작한 경우에, 소비 전력을 작게 억제하는 동시에 자계 검출 감도가 높고, 또한 자기 센서의 동작층의 상하에 형성되는 저전자 이동도층의 두께를 제로로 하거나 제로와 동등한 매우 얇은 두께로 제어하는 것이며, 동시에 In과 Sb를 포함하는 동작층의 온도 의존성을 매우 작게 하는 것이다.
본 발명은 이러한 상황을 감안하여 이루어진 것으로, 그 목적하는 바는, InAsSb계를 동작층으로 하는 박막 적층체 및 그것을 사용한 박막 자기 센서 및 그 제조방법을 제공하는 것이다.
즉, 본 발명은, 이와 같이 격자 미스매치의 영향에 의해, 동작층의 상하에 형성되는 격자 미스매치의 영향에 의한 저전자 이동도의 층을 극단적으로 저감함으로써 1 ㎛ 이하의 막두께라 하더라도, 높은 전자 이동도를 갖는 InAsSb계의 자기 센서 등의 디바이스 제작에 적합한 얇은 동작층을 갖는 박막 적층 재료를 얻는 것이다. 또한, 비특허문헌 1에 기재되어 있는 바와 같은, 기판에 접하는 계면 근방과, 표면 부근에 존재하는 동작층의 저전자 이동도층을 매우 얇게 하거나 또는 제로로함으로써 중앙부의 전자 이동도가 큰 부분을 확보하여, 전자 이동도가 큰 박막을 얻는 것이다. 또, 높은 전자 이동도와 높은 시트 저항의 박막을 동작층으로 한 자기 센서를 제작하고자 하는 것이다.
또한, 실용적인 자기 센서 제작 프로세스에서의 보호막 형성시에 손상이 생기지 않는 동작층의 보호 구조 및 온도 의존성이 작은 동작층의 실현이다.
특허문헌 1 : 일본 특허 공개 평 6-77556호 공보
비특허문헌 1 : 「Transport properties of Sn-doped InSb thin films on GaAs substrates」(Journal of Crystal Growth, Vol. 278 (2005) pp 604-609)
본 발명자들은 AlInSb 박막, 이어서 InAsSb의 단결정 박막을 GaAs 기판상에 분자선 에피택시법으로 적층하는 조건이나 각 성분 원소의 조성비, 절연성, 얻어지는 InAsSb층의 전자 수송 특성 등을 종합적으로 또한 철저하게 실험적으로 검토했다. 그 결과, Al 조성이 대략 9% 이상인 경우는, AlInSb층의 두께가 0.7 ㎛이고, 시트 저항치 10 ㏀(옴) 이상이 얻어지는 것을 알 수 있었다. 절연성을 나타내는 AlInSb와 InAsSb 도전층과의 격자 부정합이 +1.3%∼-0.6% 이하(보다 바람직하게는 ±0.5% 이내, 더욱 바람직하게는 ±0.2% 이내, 최선은 0%)이면, 높은 전자 이동도의 박막이 얻어지는 것을 발견하여 본 발명에 이르렀다.
즉, 본 발명의 박막 적층체는, 기판상에 설치된 AlxIn1 - xSb 혼정층(混晶層) (0.08≤x≤1)과, 그 AlxIn1 - xSb층상에 직접 접하여 설치된 InAsxSb1 -x(0<x≤1) 박막 도전층을 구비하고, 상기 AlxIn1-xSb 혼정층은, 상기 InAsxSb1-x 박막 도전층보다 고저항 또는 절연성 또는 p형의 전도성을 나타내는 층이고, 또한 밴드갭이 상기 InAsxSb1-x 박막 도전층보다 크고 격자 부정합이 +1.3%∼-0.8%인 것을 특징으로 한다.
또, 상기 AlxIn1-xSb 혼정층은 Al의 원자의 함유율(x)이 8%∼30%(0.08≤x≤0.3)인 것을 특징으로 한다.
또, 본 발명의 박막 적층체는, 기판상에 설치된 AlxGayIn1-x-ySb 혼정층(0<x+y≤1, x≠0)과, 그 AlxGayIn1-x-ySb 혼정층상에 직접 접하여 설치된 InAsxSb1-x(0<x≤1) 박막 도전층을 구비하고, 상기 AlxGayIn1-x-ySb 혼정층은, 상기 InAsxSb1-x 박막 도전층보다 고저항 또는 절연성 또는 p형의 전도성을 나타내는 층이고, 또한 밴드갭이 상기 InAsxSb1-x 박막 도전층보다 큰 층이며, 그 InAsxSb1-x 박막 도전층과의 격자 부정합이 +1.3%∼-0.8%인 것을 특징으로 한다.
또, 상기 AlxGayIn1-x-ySb 혼정층은, Al과 Ga의 원자의 함유율(x+y)이 8.0%∼30%(0.08≤x+y≤0.3)인 것을 특징으로 한다.
또, 상기 InAsxSb1-x 박막 도전층에는, 도너 불순물로서 Ⅵ족의 원자나 Ⅳ족의 원자인 Te, S, Se, Sn, Si, Ge 등이 적어도 한종류는 도핑되어 있는 것을 특징으로 한다.
또, 상기 AlxIn1-xSb 혼정층 또는 상기 AlxGayIn1-x-ySb 혼정층의 X선 회절의 반값폭이 50 초∼1,000 초인 것을 특징으로 한다.
또, 상기 AlxIn1-xSb 혼정층 또는 상기 AlxGayIn1-x-ySb 혼정층과 상기 InAsxSb1-x 박막 도전층과의 격자 부정합이 +1.3%∼-0.8%인 것을 특징으로 한다.
또, 상기 AlxIn1-xSb 혼정층 또는 상기 AlxGayIn1-x-ySb 혼정층과 상기 InAsxSb1-x 박막 도전층과의 격자 부정합이 ±0.2% 이하인 것을 특징으로 한다.
또, 상기 InAsxSb1-x(0<x≤1) 박막 도전층의 막두께가 100 ㎚ 이하 10 ㎚ 이상이고 전자 이동도가 30000 ㎠/Vs 이상인 것을 특징으로 한다.
또, 상기 기판이 GaAs 기판이며, 상기 AlxIn1-xSb 혼정층이 Al0.1In0.9Sb 혼정층이고, 상기 InAsxSb1-x 박막 도전층이 InAs0.09Sb0.91 박막 도전층인 것을 특징으로 한다.
또, 상기 InAsxSb1-x(0<x≤1) 박막 도전층상에 직접, 캡층으로서 AlxIn1-xSb 혼정층(0.08≤x≤1) 또는 AlxGayIn1-x-ySb 혼정층(0<x+y≤1, x≠0)이 형성되어 있고, 상기 AlxIn1-xSb 혼정층 캡층 또는 AlxGayIn1-x-ySb 혼정층 캡층은, 상기 InAsxSb1-x 박막 도전층보다 고저항 또는 절연성 또는 p형의 전도성을 나타내는 층이고, 또한 밴드갭이 상기 InAsxSb1-x 박막 도전층보다 큰 층이며, 그 InAsxSb1-x 박막 도전층과의 격자 부정합이 +1.3%∼-0.8%인 것을 특징으로 한다.
또, 상기 기판이 GaAs 기판이며, 상기 AlxIn1-xSb 혼정층이 Al0.1In0.9Sb 혼정층이고, 상기 InAsxSb1 -x 박막 도전층은 InAs0 .09Sb0 .91 박막 도전층이며, 상기 캡층의 AlxIn1 - xSb 혼정층은 Al0 .1In0 .9Sb 혼정층이고, 또한 그 Al0 .1In0 .9Sb 혼정층의 캡층상에 GaAs 보호막을 캡층으로서 구비하는 것을 특징으로 한다.
또, 기판상에 GaAs의 절연층이 형성되어 있고, 그 위에 AlInSb 혼정층이 형성되고, 다음으로 InAsSb 도전층이 형성되어 있고, 또한 그 InAsSb 도전층상에 AlInSb층이 캡층으로서 형성되고, 또한 그 AlInSb 캡층상에 절연성의 얇은 GaAs 캡층이 형성되어 있는 것을 특징으로 한다.
또, 본 발명의 박막 자기 센서는, 상술한 어느 하나에 기재된 박막 적층체의 InAsxSb1-x 박막 도전층을 동작층으로 한 것이다.
또, 상술한 어느 하나에 기재된 박막 적층체에서의 박막 도전층이, 홀 효과를 이용한 소자 또는 자기 저항 효과를 이용한 소자 중 어느 한 동작층인 것을 특징으로 한다.
또, 상기 박막 자기 센서와 그 박막 자기 센서의 센서 신호의 증폭용 Si 집적 회로 칩이 전기적으로 접속되어 하나의 패키지에 수용되어 있는 것을 특징으로 한다.
또, 본 발명의 박막 적층체의 제조방법은, 초고진공으로 유지할 수 있는 결정 성장조를 가지며, 그 결정 성장조내에 Al, In, Sb, As, Ga를 각각 독립적으로 증기압을 제어하여 가열 증발시키는 수단과, 및, 도너 불순물원으로서 Sn, Si, Te를 각각 독립적으로 증기압을 제어하여 가열 증발시키는 수단과, 기판의 결정 성장면을 대략 수평으로 유지하는 수단과, 상기 기판을 상기 결정 성장조 중에 반입, 반출하는 수단을 구비한 분자선 에피택시 장치를 사용한 박막 적층체의 제조방법에 있어서, 백그라운드의 진공도는, 1×10-10∼1×10-6 Pa(파스칼)의 상태로 유지한 상태로, 300∼500℃로 가열된 기판면에 소요 성분 원소의 증기를 조사함으로써 절연성의 AlInSb 혼정층을 기판상에 성장시키는 공정과, AlInSb 혼정층과 격자 미스매치가 +1.3%∼-0.8%인 InAsSb를 상기 AlInSb 혼정층상에 에피택셜 성장에 의해 InAsSb 박막 도전층을 제작하는 공정을 적어도 갖는 것을 특징으로 한다.
또, 상기 AlInSb 혼정층과 격자 미스매치가 +1.3%∼-0.8%인 InAsSb를 상기 AlInSb 혼정층상에 에피택셜 성장에 의해 제작하는 공정, 이어서 상기 InAsSb 혼정층과 격자 미스매치가 +1.3%∼-0.8%인 AlInSb 혼정층을 상기 InAsSb상에 적층 제작하는 공정을 적어도 갖는 것을 특징으로 한다.
또, 상기 기판이 GaAs 기판이며, 그 GaAs 기판상에 Al0.1In0.9Sb 혼정층을 0.7 ㎛ 성장시키고, 그 위에 InAs0.09Sb0.91 박막 도전층을 0.15 ㎛ 성장시키고, 이어서 Al0.1In0.9Sb 혼정층을 0.05 ㎛ 성장시킨 캡층, 그리고 0.0065 ㎛의 GaAs 캡층을 최상층의 보호막으로서 형성하는 공정을 갖는 것을 특징으로 한다.
또, 본 발명의 박막 자기 센서의 제조방법은, 초고진공으로 유지할 수 있는 결정 성장조를 가지며, 그 결정 성장조내에 Al, In, Sb, As, Ga를 각각 독립적으로 증기압을 제어하여 가열 증발시키는 수단과, 및, 도너 불순물원으로서 Sn, Si, Te를 각각 독립적으로 증기압을 제어하여 가열 증발시키는 수단과, 기판의 결정 성장면을 대략 수평으로 유지하는 수단과, 상기 기판을 상기 결정 성장조 중에 반입, 반출하는 수단을 구비한 분자선 에피택시 장치를 사용한 박막 자기 센서의 제조방법에 있어서, 백그라운드의 진공도는, 1×10-10∼1×10-6 Pa(파스칼)의 상태로 유지한 상태로, 300∼500℃로 가열된 기판면에 소요 성분 원소의 증기를 조사함으로써 절연성의 AlInSb층을 기판상에 성장시키는 공정과, AlInSb 혼정층과 격자 미스매치가 +1.3%∼-0.8%인 InAsSb를 상기 AlInSb 혼정층상에 에피택셜 성장에 의해 InAsSb 박막 도전층을 제작하는 공정과, 제작된 InAsSb 박막 도전층을 소요의 자기 센서 패턴으로 가공하는 공정과, 오믹 전극 금속을 패턴화한 InAsSb 박막 도전층에 형성함으로써, 복수개의 자기 센서 칩을 웨이퍼상에 동시에 제작하는 공정을 적어도 가지며, 이어서 다이싱 쏘우에 의해 분리하여 별개의 자기 센서 칩을 제작하는 공정을 갖는 것을 특징으로 한다.
또, 본 발명의 박막 자기 센서의 제조방법은, 초고진공으로 유지할 수 있는 결정 성장조를 가지며, 그 결정 성장조내에 Al, In, Sb, As, Ga를 각각 독립적으로 증기압을 제어하여 가열 증발시키는 수단과, 및, 도너 불순물원으로서 Sn, Si, Te를 각각 독립적으로 증기압을 제어하여 가열 증발시키는 수단과, 기판의 결정 성장면을 대략 수평으로 유지하는 수단과, 상기 기판을 상기 결정 성장조 중에 반입, 반출하는 수단을 구비한 분자선 에피택시 장치를 사용한 박막 자기 센서의 제조방법에 있어서, 백그라운드의 진공도는, 1×10-10∼1×10-6 Pa(파스칼)이 상태로 유지한 상태로, 300∼500℃로 가열된 기판면에 소요 성분 원소의 증기를 조사함으로써 절연성의 AlInSb층을 기판상에 성장시키는 공정과, AlInSb 혼정층과 격자 미스매치가 +1.3%∼-0.8%인 InAsSb를 상기 AlInSb 혼정층상에 에피택셜 성장에 의해 InAsSb 박막 도전층을 제작하는 공정과, InAsSb 박막 도전층상에, 그 InAsSb 도전층과 격자 미스매치가 +1.3%∼-0.8%인 캡층인 AlInSb 혼정층, 이어서 GaAs 절연층을 형성하는 공정과, 제작된 InAsSb 박막 도전층을 소요의 자기 센서 패턴으로 가공하는 공정과, 오믹 전극 금속을 패턴화한 InAsSb 박막 도전층에 오믹 접촉하여 형성함으로써, 복수개의 자기 센서 칩을 웨이퍼상에 동시에 제작하는 공정을 적어도 가지며, 이어서 다이싱 쏘우에 의해 분리하여 별개의 자기 센서 칩을 제작하는 공정을 갖는 것을 특징으로 한다.
본 발명에 의하면, 본 발명의 박막 적층체는, 두께가 매우 얇아도 높은 전자 이동도와 큰 시트 저항을 갖는 동작층을 얻을 수 있고, 종래 기술에서는 불가능했던 고감도이며 실용적인 InAsSb 박막 자기 센서를 제작하여 제공할 수 있다. 또, 도너 불순물을 도핑함으로써 온도 의존성이 작아져, 자기 센서 제작에서 매우 우수한 온도 안정성을 나타냈다. 이와 같은 본 발명의 효용은 헤아릴 수 없다.
도 1A는 본 발명의 InAsSb 박막 적층체를 나타내는 구성도의 단면도이다.
도 1B는 본 발명의 InAsSb 박막 적층체를 나타내는 구성도의 평면도이다.
도 2A는 AlInSb 혼정층으로 동작층인 InAsSb 박막 도전층을 상하에서 샌드위치한 구성을 갖는 박막 적층체의 구성도의 단면도이다.
도 2B는 AlInSb 혼정층으로 동작층인 InAsSb 박막 도전층을 상하에서 샌드위치한 구성을 갖는 박막 적층체의 구성도의 평면도이다.
도 2C는 기판상에 제작한 동작층인 InAsSb 박막 도전층 위에 AlInSb 혼정층을 형성한 구성을 갖는 박막 적층체의 구성도의 단면도이다.
도 2D는 AlInSb 혼정층으로 동작층인 InAsSb 박막 도전층을 상하에서 샌드위치하고, 또한 최상면에 GaAs 캡층이 형성된 구성을 갖는 박막 적층체의 구성도의 단면도이다.
도 3A는 본 발명의 박막 적층체를 사용한 자기 저항 소자의 예를 나타내는 단면도이다.
도 3B는 본 발명의 박막 적층체를 사용한 자기 저항 소자의 예를 나타내는 평면도이다.
도 4A는 AlInSb 혼정층 및 캡층의 AlInSb 혼정층으로 동작층인 InAsSb 박막 도전층을 상하에서 샌드위치한 구성의 본 발명의 박막 적층체를 사용한 홀 소자의 예를 나타내는 단면도이다.
도 4B는 AlInSb 혼정층 및 캡층의 AlInSb 혼정층으로 동작층인 InAsSb 박막 도전층을 상하에서 샌드위치한 구성의 본 발명의 박막 적층체를 사용한 홀 소자의 예를 나타내는 평면도이다.
도 5는 화합물 반도체의 격자 정수(nm)와 밴드갭 에너지(eV)의 관계를 나타낸 도면이다.
도 6은 본 발명의 박막 적층체에서, AlInSb 혼정층이 적층된 InAsSb 박막 도전층 및 InSb 박막 도전층 전자 이동도의 막두께 의존성을 나타낸 도면이다.
도 7은 InAsSb 박막 도전층과 AlInSb 혼정층과의 격자 미스매치와 전자 이동도의 관계를 나타낸 도면이다.
도 8은 본 발명의 박막 적층체인 AlInSb 혼정층상에 적층된 두께 30 ㎚의 InAsSb 동작층인 언도핑 및 Sn 도핑의 InAsSb의 전자 이동도의 온도 특성을 나타낸 도면이다.
도 9는 본 발명의 박막 적층체인 AlInSb 혼정층상에 적층된 두께 100 ㎚의 InAsSb 동작층인 언도핑 및 Sn 도핑의 InAsSb의 전자 이동도의 온도 특성을 나타낸 도면이다.
도 10은 본 발명의 박막 적층체인 AlInSb 혼정층상에 적층된 두께 30 ㎚의 InAsSb 동작층인 언도핑 및 Sn 도핑의 InAsSb의 시트 저항치의 온도 특성을 나타낸 도면이다.
도 11은 본 발명의 박막 적층체인 AlInSb 혼정층상에 적층된 두께 100 ㎚의 InAsSb 동작층인 언도핑 및 Sn 도핑의 InAsSb의 시트 저항치의 온도 특성을 나타낸 도면이다.
도 12A는 박막 적층체로 제작한 3단자의 자기 저항 소자 칩의 단면 구조를 나타내는 단면도이다.
도 12B는 박막 적층체로 제작한 3단자의 자기 저항 소자 칩의 단면 구조를 나타내는 평면도이다.
이하, 도면을 참조하여 본 발명의 실시형태에 관해 설명한다.
<실시예 1>
도 1A 및 도 1B는, 본 발명의 박막 적층체의 단면 구성을 나타낸 도면이며, 본 발명의 InAsSb 박막 적층체를 나타내는 구성도이고, 도 1A는 단면도, 도 1B는 그 평면도이다. 도면 중 부호 1은 기판, 2는 절연층인 AlxGayIn1-x-ySb 혼정층(버퍼층)(0<x+y≤1, x≠0), 3은 동작층인 InAsxSb1-x(0<x≤1) 박막 도전층이다. 도 1(b)는 최표면에, 동작층인 InAsxSb1-x(0<x≤1) 박막 도전층이 보이는 상태이다.
본 발명의 박막 적층체는, 기판(1)상에 격자 정수가 InAsxSb1-x 박막 도전층과 일치 또는 가까운 AlxGayIn1-x-ySb 혼정층(0<x+y≤1, x≠0)(2)이 형성되어 있고, 이 AlxGayIn1-x-ySb 혼정층상에 직접 접하여, InAsxSb1-x 박막 도전층(3)이 동작층으로서 형성되어 있다. 이러한 절연성의 AlxGayIn1-x-ySb 혼정층(0<x+y≤1, x≠0)(2)이 기판(1)과 동작층(3) 중간에, 동작층(3)에 접하여 형성됨으로써 격자의 미스매치는 작아지고, 그 전자 이동도 등에 대한 영향은 적어진다. 본 발명의 박막 적층체는, 이러한 구조로 자기 센서 등의 디바이스에 응용되지만, 나아가 특성이나 신뢰성의 향상을 목표로 하는 경우도 있다.
<실시예 2>
도 2A 내지 도 2D는, AlInSb 혼정층(2) 및 캡층의 AlInSb 혼정층(4)으로 동작층인 InAsSb 박막 도전층을 상하에서 샌드위치한 구성을 갖는 본 발명의 박막 적층체의 구성도이고, 도 2A는 단면도, 도 2B는 그 평면도, 도 2C에는, 기판(1)상에 직접 동작층 InAsSb층(2)을 형성하고, 캡층의 절연층인 AlInSb 혼정층(4)이 형성되어 있는 경우의 박막 적층체의 단면도, 도 2D에는, GaAs의 절연성의 보호층(5)이 형성되어 있는 경우의 단면도를 나타냈다.
도 2A 중의 부호 4는, 최표면에 나타난 AlInSb 혼정층을 나타내고 있다. 이와 같은 적층 구성을 취하는 이유는, 헤테로 계면인 InAsxSb1-x 박막 도전층의 표면에는, 기판과의 헤테로 계면과 동일하게 저전자 이동도의 층이 존재하고, 동작층의 전자 이동도를 저하시키고 있을 가능성이 있기 때문에, 이 진공과의 계면의 전자 이동도가 작은 층의 영향을 저감할 목적이나 공정에서의 동작층의 특성 열화를 방지할 목적으로, 캡층으로서 절연성의 AlInSb 혼정층(4)이 동작층에 직접 접하여 적 층되는 것도 행해지며, 이는 본 발명의 박막 적층체의 기술적 범위이다.
더욱 상세하게는, 이 캡층의 절연성인 AlInSb 혼정층(4)은 다음과 같은 목적으로 형성되며, 중요하다.
즉, 본 발명의 박막 적층체를 자기 센서의 동작층으로서 응용하는 경우, 제작한 홀 소자나 자기 저항 소자 등의 자기 센서는 표면 보호층을 신뢰성 부여나 내구성 부여의 목적으로 형성하는 경우가 있다. 이 통상 자주 행해지는 소자의 표면 보호를 위해 형성한 절연층은, Si3N4이나 SiO2 등의 무기질막인 경우나 폴리이미드나 실리콘 수지 등의 유기의 막인 경우, 또는 양자의 적층인 경우가 있다.
그러나, InAsSb층이 얇아 1.0 ㎛ 이하 또는 0.5 ㎛ 이하, 나아가 0.2 ㎛ 이하이면, 보호층과의 격자 미스매치나 보호층을 형성할 때 사용되는 플라즈마 CVD 등의 공정에서 플라즈마 입자가 InAsSb 박막면에 충돌하여, 동작층의 전자 이동도 등의 특성을 극단적으로 저하시킨다. 예를 들어, 0.5 ㎛의 두께이면 이 값은 50%까지도 도달하는 경우가 있고, 0.2 ㎛이면 70%를 초과한다. 이것보다 얇은 막두께이면 특성 열화는 더욱 크다.
이 때문에, 원하는 특성의 자기 센서를 제작할 수 없게 되는 경우가 생겨 큰 문제가 되고 있다. 이러한 것을 방지하는 의미로, Ⅲ-V족 반도체에서, InAsSb와 격자 정수가 일치하거나 가까운 값의 반도체 절연층인 AlInSb 혼정층(4)을 InAsSb층상에 캡층으로서 형성하는 것이 행해진다. 즉, 캡층의 절연층은 SiO2 등의 보호층과의 격자 미스매치나 보호층을 형성할 때의 플라즈마 충격 등의 영향을 저감할 목적 으로도 필수적으로 형성된다.
도 2C에는, 기판(1)상에 직접 동작층 InAsSb층(2)을 형성하고, 캡층의 절연층인 AlInSb 혼정층(4)이 형성되어 있는 경우의 박막 적층체의 단면도를 나타냈다. 이 경우는, 동작층의 상면에 있는 저전자 이동도층의 두께만이 저감된다. 또, 도 2D에는, GaAs의 절연성의 보호층(5)이 캡층으로서 최상면에 형성되어 있는 경우의 단면도를 나타냈다.
다음으로, 본 발명의 박막 적층체의 기판은, GaAs 단결정이 자주 사용되지만, Si 단결정 기판이나 표면을 절연 처리한 Si 단결정 기판, 표면에 절연성의 GaAs층을 형성한 Si 단결정 기판 등이 자주 사용된다.
본 발명에서는, 상술한 바와 같이, 기판(1)상에 형성된 AlInSb 혼정층(2)과 캡층인 AlInSb 혼정층(4)에 의해 InAsSb 박막 도전층(3)을 샌드위치로 한 구성으로 되어 있다. 또한, 화학적으로도 물리적으로도 안정된 절연성의 GaAs 보호층(5)이 그 위에 형성되는 경우도 있다. 자기 센서를 만드는 경우는, 이러한 적층 구조의 위에, 패시베이션의 목적으로 무기질의 절연층인 Si3N4이나 SiO2 등의 박막이나 유기질의 폴리이미드 등의 박막 또는, 박층이 필요에 따라 패시베이션층(6)으로서 형성되는 경우도 있다.
이러한, 캡층(4)이나 제2 캡층으로서 형성한 GaAs 보호층(5)은 전기적으로 불활성이므로, 자기 센서 제작 공정에서, 플라즈마 입자 등의 충돌이나 패시베이션 박막과의 격자 부정합이 생기더라도, 손상을 받더라도 자기 센서 소자의 특성에는 영향을 미치지 않게 된다. 그 결과, InAsSb의 두께가 1 μ 이하라 하더라도 본 발명의 적층체를 사용하여 자기 센서를 만드는 경우는, 공정에 의한 특성 저하는 거의 제로가 되는 효과가 있다. 즉, 본 발명의 박막 적층체는, AlInSb 혼정층(버퍼층이라고도 함; 2)의 형성으로 얻어진 높은 전자 이동도의 InAsSb 동작층은, 상술한 AlInSb나 GaAs의 화합물 반도체 보호층을 캡층으로서 동작층의 위에 형성함으로써, 자기 센서를 제작하는 공정에서 동작층의 전자 이동도 등의 특성이 거의 저하되지 않기 때문에 고감도의 자기 센서 제작이 가능하다.
본 발명의 박막 적층체는, 기본적으로는 상술한 InAsSb 동작층(3)과 버퍼층인 절연층(2) 또는 InAsSb 동작층(3)과 캡층인 절연층(4)과의 조합, 및 버퍼층인 절연층(2), 동작층(3) 및 캡층인 절연층(4)이 조합한 적층 구조가 기판상에 형성되어 있으면 된다. 표면에 형성된 GaAs층(5)과 같이, 상기 이외의 박층이 관계하여 적층되는 경우도 있다.
본 발명의 박막 적층체에 있어서, InAsxSb1-x 박막 도전층(3)과 그 하부의 AlInSb 혼정층(2)과의 격자 정합은, +1.3%∼-0.8%까지는 실용적으로는 허용되지만, 고감도의 소자를 만드는 데 있어서는 ±0.5% 이내가 바람직하다. ±0.2% 이내는 특히 바람직하다. ±0.0은 최선이다.
또, AlInSb 혼정층의 시트 저항치는 10 ㏀(옴) 이상이 필요하다. 이 혼정층의 두께로는, 특별한 제한은 없지만 자기 센서를 만들 목적이기 때문에 절연성이 중요하며, 시트 저항치에서 통상은 상한이 결정된다. 이 혼정층의 절연성을 결정하 는 x+y의 값은, 통상은 0.09 이상이다. 또, 동작층의 InAsSb와 캡층의 AlInSb 혼정층과의 격자 부정합은 +1.3%∼-0.8%이지만, +측에서는 대략 0.5% 이하가 바람직하다. 캡층의 Al 조성 x가 0.09 이상이면 절연성이 좋아 바람직하다.
<실시예 3>
도 3A 및 도 3B는, 본 발명의 박막 적층체를 사용한 자기 저항 소자의 예를 나타내는 단면도이다. 도 3A에서 부호 6은 자기 저항 소자의 외부 접속용 단자 전극이고, 동작층인 InAsSb층(3)에 오믹 접촉으로 3층의 금속 박막 전극이 형성되어 있는 예이다. 또, 부호 7은 단자 전극 사이에 삽입되고, InAsSb의 박막 동작층에 오믹 접촉하여 형성되어 있는 2층의 금속 전극이다. 이 전극(7)은 단락 전극 또는 쇼트바 전극이라고도 불리며, 단자 전극 사이에 복수 형성되어, 자기 저항 효과의 감도를 향상시키기 위해 사용된다. 도 3B는 자기 저항 소자를 상면에서 본 도면이다. 부호 8로 표시된 부위가, 자기 저항 소자의 자기를 검출하는 센서부이다.
<실시예 4>
도 4A 및 도 4B는, AlInSb 혼정층(2) 및 캡층의 AlInSb 혼정층(4)으로 동작층인 InAsSb 박막 도전층(3)을 상하에서 샌드위치한 구성을 갖는 본 발명의 박막 적층체를 사용한 홀 소자의 예를 나타내는 도면이다. 도 4A에서 부호 9는 홀 소자의 외부 접속용(통상은 3층으로 형성됨) 전극에서 동작층의 InAsSb에 오믹 접촉하고 있다. 최상면에는 절연성의 GaAs 박막의 보호층(5)이 캡층으로서 형성되어 있다. 도 4B는 홀 소자를 상면에서 본 도면이며, 부호 9(91, 92, 93, 94)는 3층의 단자 전극, 부호 5는 GaAs 절연층(보호막)을 나타내고 있다. 3(30)의 부분은 홀 소자 의 패턴을 형성하는 동작층의 InAsSb를 나타낸다. 최상부에 있는 절연성의 GaAs층(5)은 필요에 따라 형성되는 반도체 절연층이며, 형성한 절연층(보호막; 5)은 하부의 InAsSb로 이루어지는 센서부의 박막의 제작 프로세스에서의 열화를 방지할 목적으로 형성되어 있다. 절연성의 GaAs 등은 고절연성이며 밴드갭이 AlGaInSb와 동일한 정도이거나 큰 재료 등도 사용할 수 있지만, GaAs는 가장 자주 사용되는 예이다.
상술한 예에서, InAsxSb1 -x 박막 도전층(3)과 그 하부 AlInSb 혼정층인 절연층(2) 및 상부의 AlInSb 혼정층인 절연층(4)과의 격자 정합은, +1.3%∼-0.8%까지는 실용적으로는 허용되지만, 고감도의 자기 센서 소자를 만드는 데 있어서는 ±0.5% 이내가 바람직하다. ±0.2% 이내는 특히 바람직하다. ±0.0는 최선이다. 상하의 AlInSb 혼정층의 조성은 일치하지 않아도 되고 일치해도 된다.
또, InAsxSb1-x 박막 도전층의 상하에 형성되는 AlInSb 혼정층(2 및 4)의 시트 저항치는 각각 10 kΩ(옴) 이상이 필요하다. 이 층의 두께에는 특별한 제한은 없지만, 자기 센서를 만들 목적이기 때문에 절연성이 중요하며, 시트 저항치에 통상은 상한이 결정된다. 이 층의 절연성을 결정하는 x+y의 값은, 통상은 0.09 이상이다.
이하에는, 본 발명의 반도체 박막의 동작층 또는 자기 센서부가 되는 InAsxSb1-x(0<x≤1) 박막 도전층의 제작에 관해 예에 따라서 설명한다.
<박막 적층체의 시험 제작예>
예로서, AlInSb 혼정층(버퍼층), InAsSb와 격자 정수가 근접한 AlInSb 박막의 성장, 이어서 InAsSb층의 성장을 시도한 결과에 관해 설명한다. AlInSb/InAsSb/AlInSb의 3층 구조를 시험 제작하여 특성을 조사했다.
사용한 분자선 에피택시 장치는, VG제조의 V100 장치로, 한번에 12장의 2인치 기판을 장착할 수 있는 기판 홀더를 갖춘 장치이다. 백그라운드의 진공도는 1×10-8 Torr(1×10-10∼1×10-6 Pa(파스칼)) 이하이다. 성장 기판 온도는 AlInSb, InSb, GaAs층 모두 440℃로 일정하게 했다. 성장 속도는 1 ㎛/hr로 했다. AlInSb층의 Al 조성(격자 정수, AlInSb층과 InAsSb층과의 격자 미스매치)이나 AlInSb층의 결정성에 관해서는 X선 회절을 이용하여 평가했다. AlInSb층이나 InAsSb의 전기적 특성은 홀 측정을 이용하여 평가했다.
(a) AlInSb 혼정층의 성장 :
기판 온도가 440℃이고, 1 ㎛/hr의 성장 속도로, 처음에 여러가지 Al 조성의 AlInSb층 0.7 ㎛을 GaAs 기판상에 직접 MBE 성장시켰다. Al 조성을 바꿔, AlInSb의 격자 정수, 시트 저항, AlInSb의 X선 회절의 반값폭(FWHM)을 측정했다. AlInSb의 격자 정수와 FWHM의 측정에는, 4결정 분광기를 사용한 X선 회절 장치를 사용했다. Al 조성이 커짐에 따라 시트 저항은 단조롭게 증가한다. AlInSb의 절연성은 매우 양호하여, Al이 10%일 때 시트 저항치는 대략 10 ㏀(옴)이다.
또, 이 성장 조건에서는 X선 회절의 반값폭은 Al의 증가에 비례하여 커진다. X선 회절의 반값폭 FWHM은, 작은 것이 그 후의 InAsSb 박막의 결정 성장에 있어서 는 바람직하다. FWHM은 가능하다면 1,000 초 이하가 바람직하고, 500 초 이하는 매우 바람직하다.
AlInSb상에 전자 이동도가 큰 InAsSb를 성장시키기 위해서는, 격자 정수가 매우 근접한(격자 정합) 것 외에, AlInSb층의 결정성이 우수한 것이 필요하다. 결정성의 정의는 매우 어렵지만, 각종 결정 결함이 적은 것이나 표면 요철이 적은 것 등으로 생각해도 된다. 또, 표면의 평탄성도 양호한 것이 필요하다.
따라서, InAsSb를 성장시키기 위한 바람직한 AlInSb의 성장후의 표면 거칠기는 작은 것이 바람직하다. 특히 5 ㎚ 이하는 바람직하고, 1 ㎚ 이하는 더욱 바람직하다. 허용되는 허용치는 InAsSb 막두께가 작을 때일수록 엄격하고, InAsSb 막두께의 1/50 이하가 바람직하다. 이 혼정층은 Al 원자의 함유율(x)이 8% 이상(0.08≤x+y≤1)이고, 또한 결정성이 우수한 Al 원자의 함유율(x)이 30% 이하, 바람직하게는 20% 이하이며, InAsSb 도전층과의 격자 부정합이 +1.3%∼-0.6% 이하가 바람직하고, ±0.5% 이하인 것이 보다 바람직하다. ±0.2% 이하는 더욱 바람직하고, 0%는 최선이다.
(b) AlGaInSb 혼정층의 성장 :
AlxGayIn1-x-ySb 혼정층은, InAsSb 박막 도전층보다 고저항 또는 절연성 또는 p형의 전도성을 나타내는 층이어야 한다. 따라서, 밴드갭이 InAsSb보다 큰 층일 필요가 있다. 이 혼정층은, Al과 Ga 원자의 함유율(x+y=)이 8% 이상(0.08≤x+y≤1)이고, 또한 Al과 Ga 원자의 함유율(x+y=)이 30% 이하, 바람직하게는 20% 이하이고, InAsSb 도전층과의 격자 부정합이 +1.3%∼-0.6% 이하가 바람직하고, ±0.5% 이하인 것이 보다 바람직하다.
본 발명자들의 테스트에서는, 보다 바람직한 영역은 (x+y)가 8% 이상, 13%의 범위이다.
예를 들어, 3원의 AlxIn1-xSb(0<x≤1)인 경우는, Al의 조성이 10%, 즉 x=0.1이고, 두께 0.7 ㎛인 경우, 시트 저항은 대략 10 ㏀이다. 이 값은 자기 센서 제작에 대해 충분한 고저항치이다. 동작층의 InAsSb 조성을 x=0.09, 즉 9%로 하면 격자 정수는 거의 일치하여 격자 정합한다.
이하의 실험에서는, 실용상 절연층으로 간주할 수 있는 10 kΩ(옴) 정도의 시트 저항치를 얻을 수 있기 때문에 AlInSb의 두께는 0.7 ㎛, Al의 조성 X=0.1에 고정하고, 또한 동작층 InAsxSb1-x(0<x≤1)에 대해서는, As 조성을 X=0.09에 고정한 예로 설명한다.
즉, 버퍼층 및 캡층은 Al0.1In0.9Sb 혼정층, 그 중간에 샌드위치되는 동작층은 InAs0.09Sb0.91의 층인 예에 관해 설명한다. 최상부의 캡층으로서 GaAs층을 형성했다.
(c) InAsSb의 MBE 성장 :
단면 구조를 상술한 도 2D에 나타낸 바와 같이, GaAs 기판(1)상에 Al0.1In0.9Sb 혼정층(2)을 0.7 ㎛ 성장시키고, 그 위에 InAs0.09Sb0.91 박막 도전층(3)을 0.15 ㎛ 성장시키고, 이어서 Al0.1In0.9Sb 혼정층(4)을 0.05 ㎛의 캡층, 그리고 0.0065 ㎛의 GaAs 절연층을 보호층(5)인 캡층으로서 성장시켰다. AlInSb 캡층은, InAsSb의 표면의 미스매치를 저감하여 저전자 이동도층을 저감하거나 없애는 효과에 더하여, 동일한 캡층인 GaAs 보호층(5)과 함께 홀 소자 등 소자를 만들 때에는, 소자의 표면에 패시베이션층으로서 형성하는 Si3N4 절연층에 의해 생성되기 때문에 특성 저하, 소위 공정 변동을 방지하는 역할도 겸한다.
비교를 위해 예시하면, 격자의 미스매치가 14% 있는 GaAs(100) 기판상에 직접 성장시킨 두께 0.15 ㎛의 InSb 단결정 박막의 전자 이동도가 7500 ㎠/Vs였다. 다음으로 격자 미스매치를 저감한, 또는 제로로 하는 본 발명의 예를 나타낸다. 즉, GaAs 기판상에 Al0.1In0.9Sb 혼정층을 0.7 ㎛ 형성한 후, InAs0.09Sb0.91 박막 도전층을 형성한 경우는, 하부의 Al0.1In0.9Sb 혼정층과 동작층의 InAs0.09Sb0.91의 격자 미스매치가 제로이기 때문에, 전자 이동도가 38,000 ㎠/Vs라는 매우 큰 값이 얻어졌다. 이 차이는 대략 5배이다. 이 때의 InAsSb 동작층의 시트 저항치는, 170 Ω(옴)이며 홀 소자 등의 자기 센서 제작에는 충분히 큰 값이다. 격자 미스매치를 저감한 효과에 의해 큰 InAsSb 동작층의 전자 이동도가 최대가 되었다고 생각된다.
이러한, 미스매치의 해소에 의한 전자 이동도의 향상에 더하여, 소자 제작 공정에서의 공정 변동, 즉 캡층의 효과를 상술한 예에서 시험한 결과로 설명한다. 두께 0.15 ㎛의 InAs0 .09Sb0 .91 박막 도전층을 형성하고, 그 위에 캡층으로서 Al0.1In0.9Sb 혼정층을 0.05 ㎛ 형성하고, 마지막으로 0.006 ㎛의 GaAs 캡층을 보호층 으로서 형성한 상술한 본 발명의 예에서는, 표준적인 소자 제작 공정에서의 공정 변동은 5% 이하이다. 매우 유효한 공정 변동 방지 효과이다. 이미 설명했지만, 공정 변동의 비교예로서, 이 예에서 설명한 구성에서, 캡층이 없는 경우의 공정 변동은 0.15 ㎛로 동작층이 얇기 때문에, 70% 이상의 전자 이동도 저하가 소자 제작 공정에서 발생하는 것이 실험적으로도 확인되었다. 이것은, 캡층이 없으면 고감도 자기 센서의 제작을 위해, 전자 이동도가 크고, 시트 저항치가 큰 얇은 InAsSb의 동작층을 제작 이용하는 것이 불가능하다는 것을 나타내고 있다. 본 발명은 이와 같은 매우 중대한 문제를 해결했다. 특히, AlInSb의 캡층은, 동작층 표면의 격자 정합을 정확하게 유지하여 동작층의 손상을 막는다. 또, GaAs 보호층은, AlInSb의 표면층을 플라즈마의 충격이나 패시베이션으로서 형성된 무기 절연층과의 격자 미스매치의 영향 등으로부터 보호하여, 높은 전자 이동도의 동작층의 특성을 유지하는 역할을 하고 있다. 5% 이내의 공정 변동은, 동작층의 특성 열화와는 다른 사정, 즉 소자 패턴 형성의 정밀도 문제 등 전혀 다른 프로세스의 사정에 의한다.
도너 불순물 원자인 Sn을 동작층의 InAsSb에 도핑함으로써 전자 이동도나 시트 저항치의 온도 의존성이 저감할 것을 예상할 수 있다. 이 때문에, AlInSb/InAsSb/AlInSb 적층 구조의 InAsSb에 Sn의 도핑을 시도했다. 그 방법은, MBE법으로 InAsSb의 결정 성장중에 Sn 빔을 기판면에 조사하여 도핑하는 방법으로 행했다.
이들의 테스트 결과를 이하에 나타낸다. 표 1에는 몇개의 막두께로 제작한 언도핑 InAs0.09Sb0.91 박막 도전층의 특성을 나타냈다.
[표 1]
Figure 112009030879853-PCT00001
또한, 표 2에는 Sn을 도핑한 경우의 InAs0 .09Sb0 .91 박막 도전층의 특성을 나타냈다.
[표 2]
Figure 112009030879853-PCT00002
도 6은, 본 발명의 박막 적층체에서, AlInSb 혼정층으로 샌드위치된 InAsSb 박막 도전층 및 InSb 박막 도전층의 전자 이동도의 막두께 의존성을 나타낸 도면이다.
격자 정합하고 있는 절연층인 두께 0.7 ㎛의 Al0.1In0.9Sb 혼정층으로 샌드위치된 InAs0.09Sb0.91 박막 도전층의 막두께 의존성 및 Al0.1In0.9Sb 혼정층으로 샌드위치된 격자 미스매치가 0.5%인 InSb의 막두께 의존성의 예를, InSb를 직접 GaAs 기판상이 제작한 경우와 비교하여 나타냈다. 0.6 ㎛보다 작은 막두께에서는, 본 발명의 Al0.1In0.9Sb 혼정층으로 샌드위치하는 효과가 현저해져, 막두께의 감소에 따른 전자 이동도의 저하가 매우 적어진 것을 알 수 있다. InAsSb의 경우는, 20 ㎚에서 20배 이상의 전자 이동도의 향상 효과가 보이고, 전자 이동도는 500 ㎚ 이하에서도 거의 저하되지 않는다. 매우 큰 격자의 미스매치를 없앤 효과가 보인다.
이러한 결과는 본 발명에서 사용한 버퍼층(2) 및 캡층(4)인 AlInSb와 동작층의 격자 미스매치를 0.5% 이하까지 저감 및 격자 미스매치를 ±0.2% 이하 또는 제로로 한 효과이다.
도 7은, InAsSb 박막 도전층과 AlInSb 혼정층과의 격자 미스매치와 전자 이동도의 관계를 나타낸 도면이다. 여기서 격자 미스매치는, X선 회절에 의해 격자 정수를 구하여 평가했다. Al0.1In0.9Sb 혼정층의 버퍼층, 캡층에 InAsSb의 격자 정수를 근접시킴에 따라 InAsSb의 전자 이동도가 커지는 모습을 나타냈다. 이 때의 버퍼층의 Al 조성은 10%이며, 격자 정합한 점은 As 조성이 9%이고 InAs0.09Sb0.91 박막 도전층이 동작층이다.
이러한 예와 같이 본 발명의 동작층인 InAsxSb1-x 박막 도전층은, 전자 이동도가 크고 시트 저항치도 크기 때문에, 고감도의 홀 소자나 자기 저항 소자를 제작할 수 있다.
또한, 표 2에 나타낸 바와 같이, InAsSb 동작층에 Sn을 도핑하더라도 큰 전자 이동도의 저하는 보이지 않는다. 특히 0.03 ㎛(30 ㎚)의 막두께에서 전자 이동도가 34,000 ㎠/Vs를 나타내고 있어, 본 발명의 유효성을 나타내고 있다. 이러한 높은 전자 이동도는 두께 30 ㎚이라는 얇은 막두께에서는 처음이다.
또한, 도 8 및 도 9는, 각각 두께가 30 ㎚, 100 ㎚인 예에서, Sn을 도핑함으 로써 동작층인 InAs0.09Sb0.91 박막 도전층의 전자 이동도의 온도 의존성을 저감할 수 있다는 것을 나타낸 도면이다. 또, 도 10 및 도 11에는, 두께가 30 ㎚, 100 ㎚인 예에서, Sn을 도핑함으로써 동작층인 InAs0.09Sb0.91의 시트 저항치의 온도 의존성이 저감되는 것을 나타낸 도면이다. 도면 중에는, Sn을 도핑하지 않은 경우와, Sn을 온도 780℃, 793℃, 806℃에서 증발시켜 도핑한 경우에 관해 데이터를 나타냈다. Sn을 증발시킬 때의 온도가 높을수록 도핑량은 증가해 간다. 또, 대응하여 전자 밀도가 증가한다. 이 예와 같이, 본 발명의 동작층에 Sn, Si, Te, Se, S 등의 도너 원자를 도핑함으로써, 동작층의 전자 밀도가 증대하고, 시트 저항치의 온도 의존성이나 전자 이동도의 온도 의존성을 저감할 수 있다. 특히, 상술한 바와 같이 Sn을 도핑하는 것이 바람직하다. 이 효과는 도핑량을 늘림에 따라 현저해진다는 것도 알 수 있다. 이것은 온도 의존성이 작은 자기 센서를 제작할 수 있다는 것을 의미하는 실용적으로는 중요한 본 발명의 효과이다.
이상, 버퍼층(2)에 관해서는 AlInSb에 대해서만 설명했지만, 이 조성으로 한정할 필요는 없고, Ga를 첨가한 AlGaInSb의 버퍼층(2)이어도 되고, 본 발명의 기술적 범위이다. 즉, InAsSb 박막 도전층의 As 조성이 큰 경우는, 버퍼층의 Al 조성이 커지지만, 절연성을 갖는 범위에서 Ga를 첨가하여 InAsSb와의 격자 정합을 시키도록 한 버퍼층을 사용해도 된다. Ga를 첨가하는 메리트는, Al성분이 적어져, 버퍼층의 내식성 향상 등을 기대할 수 있다.
다음으로, 본 발명에서 사용되는 기판에 관해 GaAs 이외의 몇가지에 관해 설 명한다. 본 발명에서 사용되는 기판(1)은 내열성이 있고 절연성이면 된다. GaAs 단결정 기판에 한정되는 것은 아니다. 또, 절연성 또는 고저항의 AlxGayIn1-x-ySb 혼정층을 그 위에 성장시킬 수 있다면, 특별히 절연성에 꼭 구애되는 것은 아니다.
본 발명에서 기판(1)은 통상은 고온에서 안정된 물질로 이루어지며, 절연성 또는 고저항이고 표면이 평탄한 기판이 사용된다. 이 때문에, 표면이 평활한 결정면이 얻어지는 절연성의 단결정 기판이 바람직하게 사용된다. 특히 GaAs나 InP 등의 절연성 기판은 바람직하게 사용된다. 또는, 표면에 절연성 또는 고저항의 박층이 형성되어 있고, 실질적으로 절연성 또는 고저항으로 형성된 박층의 표면이 평탄한 기판과 동등하면 된다.
또, 표면에 얇은 절연층을 형성한 Si 단결정 기판은, 그 표면에 GaAs의 절연성의 화합물 반도체층을 더 얹음으로써 GaAs 기판과 결정 구조가 동일한 절연성의 평활한 표면이 얻어지므로 기판(1)으로 사용될 수 있다. 절연성이 양호한 사파이어도 마찬가지로 바람직한 기판이다.
다음으로, 기판의 표면은 평탄해야 한다. 여기서 말하는 평탄이란, 표면 요철이 5 ㎚ 이하, 보다 바람직하게는 1 ㎚ 이하이며, 최적의 경우는 기판의 표면에 기판을 구성하는 원자로 이루어지는 결정의 격자면이 1원자층의 평탄함으로 격자면에 평행하게 나열된 상태, 즉 기판은 단결정 기판이며 결정의 격자면으로 이루어지는 원자 1층 이하의 평탄성이 바람직하다. 또는, 1격자면의 간격 이하의 평탄성이 가장 바람직한 평탄성이다.
기판은 절연성 또는 고저항이라면, 단결정, 다결정, 비정질 상태 등 특별히 관계없지만, 가장 바람직한 것은 InAsSb와 동일한 결정 구조의 단결정이고, Ⅲ-V족의 화합물 반도체의 단결정이 더욱 바람직하고, GaAs나 InP, GaN 등의 절연 또는 반절연 기판은 바람직하다.
이러한 단결정 기판의 표면은 결정 격자면을 따라 형성되어 있는 것이 바람직하고, 그 위에 결정 성장이 용이하도록 결정면으로부터 어느 정도의 각도(0∼10 도 정도)를 갖고 형성되어 있어도 된다. 예를 들어, GaAs의 기판의 예에서는 (100), (111), (110) 등의 기판면에서 0 내지 10 도 정도의 범위로 기울어진 표면이 형성되는 경우가 있어 바람직하다. 기판의 표면은, 상술한 인덱스면에 관계없이 사용할 수 있다. 최근, 결정 성장이 시도되고 있는 고인덱스의 면이어도 된다. 단결정 사파이어 기판이나 Si, 유리, 석영유리 SiO2, Al2O3으로 이루어지는 알루미나 기판 등의 Ⅲ-V족의 화합물 반도체와 상이한 재질의 기판을 사용하는 경우는, 그 대로 사용해도 되지만, 보다 바람직하게는 그 표면에 Ⅲ-V족의 화합물 반도체로 이루어지는 절연층 또는 고저항층을 형성하는 것이 필요하다.
이와 같은 본 발명의 박막 적층체를 이용하면, 고감도의 홀 소자 등의 자기 센서 제작이 가능해진다. 본 발명의 박막 적층체를 이용함으로써 두께가 매우 얇은 InAsSb 박막을 동작층에 사용함으로써 고감도의 자기 센서 제작이 가능하다는 것을 이하에 예시한다.
<홀 소자 자기 센서 제작예 1>
이 두께 0.15 ㎛의 InAs0.09Sb0.91 박막 도전층을 자기 센서부로서 제작한 홀 소자의 특성에 관해 설명한다. 본 발명의 박막 적층체로 제작한 홀 소자 칩의 단면 구조는 도 4A에 나타냈다. 도 4B에서, 부호 9(91, 92, 93, 94)는 4개의 단자 전극 이며, 전극(9)은 통상 동작층(3)에 오믹 접촉하는 층과, 그 위의 중간층, 최상부의 금 등의 금속으로 이루어지는 본딩층의 3층의 적층 구조로 만들어지는 경우도 있다. 부호 3은 홀 소자의 동작층(박막 도전층)의 패턴 부분을 나타내고 있다.
제작 순서는, 두께 0.35 ㎜의 GaAs 기판(1)상에 버퍼층인 Al0.1In0.9Sb 혼정층(2)을 0.7 ㎛ 성장시키고, 그 위에 InAs0.09Sb0.91 박막 도전층(3)을 0.15 ㎛(150 ㎚) 성장시키고, 이어서 캡층인 Al0.1In0.9Sb 혼정층(4)을 0.05 ㎛, 그리고 0.0065 ㎛의 GaAs 보호층(10)을 성장시켰다. 그 특성은 표 1에 나타낸 바와 같이, 전자 이동도 38,000 ㎠/Vs, 시트 저항치 170 Ω(옴)/□이다.
홀 소자의 제작에서는, 포토리소그래피법에 의한 보호막, 캡층, 그리고 동작층인 InAsSb층의 에칭, 이어서 단자 전극부의 보호막, 캡층을 에칭 제거하고, 포토리소그래피를 이용하여, 리프트 오프법에 의해 Ti/Ni/Au 3층의 단자 전극 형성을 거쳐 제작했다. 칩 사이즈는 0.36 ㎟로, 소자의 패턴은 십자형으로 하였다. 이렇게 하여 제작한 홀 소자의 홀 전압의 크기는, 구동 전압 1 V, 자속 밀도 0.1 T에서 153 mV였다. 매우 큰 홀 전압에서 자계 감도가 큰 것을 나타내고 있다. 또, 소자의 입력 저항치는 380 Ω(옴)이었다. 자계가 없을 때의 홀 단자 사이의 전압인 오프셋 전압 Vu도 작고, 구동 전압 1 V에서 0.3 mV였다. 이와 같이 본 발명의 박막 적층체 를 사용함으로써 고감도의 자기 센서를 제작할 수 있다.
<홀 소자 자기 센서 제작예 2>
다음으로, 이 두께 0.10 ㎛의 InAs0.09Sb0.91 박막 도전층을 자기 센서부로서 제작한 홀 소자의 특성에 관해 설명한다. 그 단면 구조는 도 4A에 나타냈다.
제작 순서는, 두께 0.35 ㎜의 GaAs 기판(1)상에 버퍼층인 Al0.1In0.9Sb 혼정층(2)을 0.7 ㎛ 성장시키고, 그 위에 InAs0.09Sb0.91 박막 도전층(3)을 0.10 ㎛(100 ㎚) 성장시키고, 이어서 Al0.1In0.9Sb 혼정층(4)을 0.05 ㎛의 캡층, 그리고 0.0065 ㎛의 GaAs 보호층(10)으로서 성장시켰다. 이렇게 하여 제작한 박막 적층체의 특성은, 표 1에 나타낸 바와 같이, 전자 이동도 38,000 ㎠/Vs, 시트 저항치 300 Ω(옴)/□이다.
홀 소자의 제작에서는, 포토리소그래피법에 의한 보호막, 캡층, 그리고 동작층인 InAsSb층의 에칭, 이어서 단자 전극부의 보호막, 캡층을 에칭 제거하고, 포토리소그래피를 이용하여, 리프트 오프법에 의해 Ti/Ni/Au 3층의 단자 전극 형성을 거쳐 제작했다. 칩 사이즈는 0.36 ㎟로, 소자의 패턴은 십자형으로 하였다. 이렇게 하여 제작한 홀 소자의 홀 전압의 크기는, 구동 전압 1 V, 자속 밀도 0.1 T에서 190 mV였다. 매우 큰 홀 전압에서 자계 감도가 큰 것을 나타내고 있다. 또, 소자의 입력 저항치는 620 Ω(옴)이었다. 자계가 없을 때의 홀 단자 사이의 전압인 오프셋 전압 Vu도 작고, 구동 전압 1 V에서 0.12 mV였다. 이 소자는 매우 고감도, 고출력이다.
<홀 소자 자기 센서 제작예 3>
다음으로, 이 두께 0.03 ㎛의 InAs0.09Sb0.91 박막 도전층을 자기 센서부로서 제작한 홀 소자의 특성에 관해 설명한다. 그 단면 구조는 도 4A에 나타냈다.
제작 순서는, 두께 0.35 ㎜의 GaAs 기판(1)상에 버퍼층인 Al0.1In0.9Sb 혼정층(2)을 0.7 ㎛ 성장시키고, 그 위에 Sn을 도핑한 InAs0.09Sb0.91 박막 도전층(3)을 0.03 ㎛(30 ㎚) 성장시키고, 이어서 캡층인 Al0.1In0.9Sb 혼정층(4)을 0.05 ㎛, 그리고 0.0065 ㎛의 GaAs 보호층(10)을 성장시켰다. 그 특성은 표 2에 나타낸 바와 같이, 전자 이동도 34,000 ㎠/Vs, 시트 저항치 500 Ω(옴)/□이다.
홀 소자의 제작에서는, 포토리소그래피법에 의한 보호막, 캡층, 그리고 동작층인 InAsSb층의 에칭, 이어서 단자 전극부의 보호막, 캡층을 에칭 제거하고, 포토리소그래피를 이용하여, 리프트 오프법에 의해 Ti/Ni/Au 3층의 단자 전극 형성을 거쳐 제작했다. 칩 사이즈는 0.36 ㎟로, 소자의 패턴은 십자형으로 하였다. 이렇게 하여 제작한 홀 소자의 홀 전압의 크기는, 구동 전압 1 V, 자속 밀도 0.1 T에서 170 mV였다. 매우 큰 홀 전압에서 자계 감도가 큰 것을 나타내고 있다. 또, 소자의 입력 저항치는 980 Ω(옴)이었다. 자계가 없을 때의 홀 단자 사이의 전압인 오프셋 전압 Vu도 작고, 구동 전압 1 V에서 0.1 mV였다. 이 소자는 온도 의존성도 적고, 입력 저항치가 작기 때문에, 구동 전압 3 V에서도 구동할 수 있다. 이 때의 자기 센서 출력인 홀 전압은, 상기의 3배가 되어 510 mV의 큰 값이 얻어지며, 매우 고감도, 고출력이다.
<자기 저항 소자 자기 센서 제작예 1(MR)>
다음으로, 홀 소자 시험 제작예 1에서 사용한 박막 적층체, 즉 두께 0.15 ㎛의 InAs0.09Sb0.91 박막 도전층을 자기 센서부로서 제작한 자기 저항 소자의 제작과 그 특성에 관해 설명한다.
자기 저항 소자의 기본 구조는 도 3에 나타낸 바와 같이, 기본은 2단자의 소자이다. 그러나, 실용적으로는 3단자의 브릿지 구조로 제작되는 경우가 많기 때문에 여기서는 3단자의 자기 저항 소자를 제작한 예에 관해 설명한다.
도 12A 및 도 12B는, 본 발명의 박막 적층체로 제작한 3단자의 자기 저항 소자 칩의 단면 구조도이다. 도 12A에서, 부호 6은 3층의 외부 접속을 위한 단자 전극이다. 이 예에서는 단자 전극은 3개 있다. 부호 7(71, 72)은, 자기 저항 효과를 크게 하기 위해 형성된 쇼트바 전극이다. 2층의 적층 전극으로서 형성되어 있는 예이다. 도 12B는 본 발명의 박막 적층체로 제작한 3단자의 자기 저항 소자 칩을 위에서 본 도면이다. 파선의 단면이 도 12A에 나타나 있다. 부호 8은 자기 저항 소자의 센서 부분을 나타낸다. 부호 301의 부분은, 동작층인 InAsSb층의 쇼트바로 구획된 자계로 저항 변화를 나타내는 패턴 부분을 나타낸다. 이 소자에는, 자기 저항 변화를 추출하는 중간 전극(602) 및 단자 전극(601, 603)이 있다. 각각의 전극에는 외부 접속을 위한 단자 전극(61, 62, 63)이 접속되어 있다. 이 패턴의 자기 저항 소자는, 외부 접속을 위한 전극이 배선부(11)에서 자기 저항 소자의 단자 전극, 중간 전극에 접속되어 있다.
제작 순서는, 두께 0.35 ㎜의 GaAs 기판(1)상에 버퍼층인 Al0.1In0.9Sb 혼정층(2)을 0.7 ㎛ 성장시키고, 그 위에 InAs0.09Sb0.91 박막 도전층(3)을 0.15 ㎛(150 ㎚)성장시키고, 이어서 캡층인 Al0.1In0.9Sb 혼정층(4)을 0.05 ㎛의 캡층, 그리고 0.0065 ㎛의 GaAs 보호층(10)을 성장시켰다. 그 특성은 표 1에 나타낸 바와 같이, 전자 이동도 38,000 ㎠/Vs, 시트 저항치 170 Ω(옴)/□이다. 이 박막 적층체의 적층 구조는 도 2D에 나타나 있는 단면 구조이다.
자기 저항 소자의 제작에서는, 포토리소그래피법에 의한 보호막, 캡층, 그리고 동작층인 InAsSb층의 에칭, 이어서 단자 전극부의 보호막, 캡층을 에칭 제거하고, 포토리소그래피를 이용하여, 리프트 오프법에 의해 Ti/Ni/Au 3층 전극의 단자 전극을 형성했다. 이어서, 쇼트바 전극부의 형성을 위해, InAsSb 동작층의 표면에 있는 AlInSb 캡층(4)과 얇은 보호층(10)인 GaAs층은 에칭 제거했다. 이렇게 하여 쇼트바 전극의 Ti가 직접 InAsSb에 컨택트하는 구조로 쇼트바 전극을 형성했다. 또한, Ti/Ni 2층 구조의 쇼트바 전극을 리프트 오프법에 의해 형성했다.
이렇게 하여 제작한 3단자의 자기 저항 소자의 칩 사이즈는 3.1 ㎜×1.5 ㎜이고, 쇼트바 전극의 간격 L과 자기 저항 소자의 전류 유로의 폭 W의 비 W/L은 0.2(W/L은 자기 저항 효과를 생성하는 패턴의 형상비로 함)로 했다. 이렇게 하여 제작한 자기 저항 소자의 저항 변화는, 3단자의 자기 저항 소자로서 제작하여, 중간의 전극을 경계로 하여 나뉘는 자기 저항 소자의 저항치는 동일한 값으로 설계했기 때문에, 측정 결과는 각각 350 Ω(옴)이었다. 따라서, 자기 저항 소자의 입력 저항치는 700 Ω(옴)이었다. 자계가 없을 때의 홀 단자 사이의 전압인 오프셋 전압 Vu도 작고, 구동 전압 5 V에서 중간의 전극 전위인 2.5 V로부터의 어긋남은 1.2 mV였다. 자속 밀도 0.5 T에서는, 이 자기 저항 소자의 저항 변화는 250%를 나타내고, 이 근방에서는 미소한 자속 변화에 대응하여 직선적인 저항 변화가 생겼다. 그 감도는 매우 높아, 1 μT의 자계 변화에 대해서도 감도가 있다는 것도 알 수 있다.
<자기 저항 소자 자기 센서 제작예 2(MR)>
다음으로, 표 2에 기재된 박막 적층체, 즉 두께 0.03 ㎛의 InAs0.09Sb0.91 박막 도전층을 자기 센서부로서 제작한 자기 저항 소자의 제작과 그 특성에 관해 설명한다.
자기 저항 소자의 기본 구조는 도 3에 나타낸 바와 같이, 기본은 2단자의 소자이다. 그러나, 실용적으로는 3단자의 브릿지 구조로 제작되는 경우가 많기 때문에 여기서는 3단자의 자기 저항 소자를 제작한 예에 관해 설명한다.
도 12A 및 도 12B는, 본 발명의 박막 적층체로 제작한 3단자의 자기 저항 소자 칩의 단면 구조도이다. 도 12A에서, 부호 6은 3층의 외부 접속을 위한 단자 전극이다. 이 예에서는 단자 전극은 3개 있다. 부호 7(71, 72)은, 자기 저항 효과를 크게 하기 위해 형성된 쇼트바 전극이다. 2층의 적층 전극으로서 형성되어 있는 예이다. 도 12B는 본 발명의 박막 적층체로 제작한 3단자의 자기 저항 소자 칩을 위에서 본 도면이다. 파선의 단면이 도 12A에 나타나 있다. 부호 8은 자기 저항 소자의 센서 부분을 나타낸다. 부호 301의 부분은, 동작층인 InAsSb층의 쇼트바로 구획 된 자계로 저항 변화를 나타내는 패턴 부분을 나타낸다. 이 소자에는, 자기 저항 변화를 추출하는 중간 전극(602) 및 단자 전극(601, 603)이 있다. 각각의 전극에는 외부 접속을 위한 단자 전극(61, 62, 63)이 접속되어 있다. 이 패턴의 자기 저항 소자는, 외부 접속을 위한 전극이 배선부(11)에서 자기 저항 소자의 단자 전극, 중간 전극에 접속되어 있다.
제작 순서는, 두께 0.35 ㎜의 GaAs 기판(1)상에 버퍼층인 Al0.1In0.9Sb 혼정층(2)을 0.7 ㎛ 성장시키고, 그 위에 Sn 도핑한 InAs0.09Sb0.91 박막 도전층(3)을 0.03 ㎛(30 ㎚)성장시키고, 이어서 캡층인 Al0.1In0.9Sb 혼정층(4)을 0.05 ㎛의 캡층, 그리고 0.0065 ㎛의 GaAs 보호층(10)을 성장시켰다. 그 특성은 표 2에 나타낸 바와 같이, 전자 이동도 34,000 ㎠/Vs, 시트 저항치 500 Ω(옴)/□이다. 이 박막 적층체의 적층 구조는 도 2D에 나타나 있는 단면 구조이다.
자기 저항 소자의 제작에서는, 포토리소그래피법에 의한 보호막, 캡층, 그리고 동작층인 InAsSb층의 에칭, 이어서 단자 전극부의 보호막, 캡층을 에칭 제거하고, 포토리소그래피를 이용하여, 리프트 오프법에 의해 Ti/Ni/Au 3층 전극의 단자 전극을 형성했다. 이어서, 쇼트바 전극부의 형성을 위해, InAsSb 동작층의 표면에 있는 AlInSb 캡층(4)과 얇은 보호층(10)인 GaAs층은 에칭 제거했다. 이렇게 하여 쇼트바 전극의 Ti가 직접 InAsSb에 컨택트하는 구조로 쇼트바 전극을 형성했다. 또한, Ti/Ni 2층 구조의 쇼트바 전극을 리프트 오프법에 의해 형성했다.
이렇게 하여 제작한 3단자의 자기 저항 소자의 칩 사이즈는 3.1 ㎜×1.5 ㎜ 이고, 쇼트바 전극의 간격 L과 자기 저항 소자의 전류 유로의 폭 W의 비 W/L은 0.2(W/L은 자기 저항 효과를 생성하는 패턴의 형상비로 함)로 했다. 이렇게 하여 제작한 자기 저항 소자의 저항 변화는, 3단자의 자기 저항 소자로서 제작하여, 중간의 전극을 경계로 하여 나뉘는 자기 저항 소자의 저항치는 동일한 값으로 설계했다. 이 때문에, 중간의 전극을 경계로 하여 나뉘는 자기 저항 소자의 저항치의 측정 결과는 각각 930 Ω(옴)이었다. 따라서, 자기 저항 소자의 입력 저항치는 양자의 합계인 1860 Ω(옴)이었다. 자계가 없을 때의 홀 단자 사이의 전압인 오프셋 전압 Vu도 작고, 구동 전압 5 V에서 중간의 전극 전위인 2.5 V로부터의 어긋남은 1.0 mV였다. 자속 밀도 0.5 T에서는, 이 자기 저항 소자의 저항 변화는 230%를 나타내고, 이 근방에서는 미소한 자속 변화에 대응하여 직선적인 저항 변화가 생겼다. 자기 저항 소자 자기 센서 제작예 1과 비교하더라도, 자계에 의한 저항 변화고는 그다지 변함이 없고, 자계 검출 감도는 매우 높다. 또, 이 경우는 Sn이 도핑되어 있기 때문에, 자기 저항 효과에 의한 저항 변화율의 온도 의존성이 매우 작아졌다. 또, 자계를 가하지 않을 때의 입력 저항치의 온도 의존성도 작고, 또한 오프셋 전압의 온도 변화도 매우 작다. 그 결과, 1 μT의 자계 변화를 매우 안정적으로 검출할 수 있었다. 이것은, 저항치의 온도 변화가 자기 저항 변화에 영향을 미치지 않기 때문이며, Sn 도핑의 박막 적층체를 사용하는 큰 장점이다.
<자기 저항 소자 자기 센서 제작예 3(MR)>
다음으로, 표 2에 기재된 박막 적층체, 즉 두께 0.10 ㎛의 InAs0.09Sb0.91 박막 도전층을 자기 센서부로서 제작한 자기 저항 소자의 제작과 그 특성에 관해 설명한다.
자기 저항 소자의 기본 구조는 도 3에 나타낸 바와 같이, 기본은 2단자의 소자이다. 그러나, 실용적으로는 3단자의 브릿지 구조로 제작되는 경우가 많기 때문에 여기서는 3단자의 자기 저항 소자를 제작한 예에 관해 설명한다.
도 12A 및 도 12B는, 본 발명의 박막 적층체로 제작한 3단자의 자기 저항 소자 칩의 단면 구조도이다. 도 12A에서, 부호 6은 3층의 외부 접속을 위한 단자 전극이다. 이 예에서는 단자 전극은 3개 있다. 부호 7(71, 72)은, 자기 저항 효과를 크게 하기 위해 형성된 쇼트바 전극이다. 2층의 적층 전극으로서 형성되어 있는 예이다. 도 12B는 본 발명의 박막 적층체로 제작한 3단자의 자기 저항 소자 칩을 위에서 본 도면이다. 파선의 단면이 도 12A에 나타나 있다. 부호 8은 자기 저항 소자의 센서 부분을 나타낸다. 부호 301의 부분은, 동작층인 InAsSb층의 쇼트바로 구획된 자계로 저항 변화를 나타내는 패턴 부분을 나타낸다. 이 소자에는, 자기 저항 변화를 추출하는 중간 전극(602) 및 단자 전극(601, 603)이 있다. 각각의 전극에는 외부 접속을 위한 단자 전극(61, 62, 63)이 접속되어 있다. 이 패턴의 자기 저항 소자는, 외부 접속을 위한 전극이 배선부(11)에서 자기 저항 소자의 단자 전극, 중간 전극에 접속되어 있다.
제작 순서는, 두께 0.35 ㎜의 GaAs 기판(1)상에 버퍼층인 Al0.1In0.9Sb 혼정층(2)을 0.7 ㎛ 성장시키고, 그 위에 Sn 도핑한 InAs0.09Sb0.91 박막 도전층(3)을 0.10 ㎛(107 ㎚)성장시키고, 이어서 캡층인 Al0.1In0.9Sb 혼정층(4)을 0.05 ㎛의 캡층, 그리고 0.0065 ㎛의 GaAs 보호층(10)을 성장시켰다. 그 특성은 표 2에 나타낸 바와 같이, 전자 이동도 34,000 ㎠/Vs, 시트 저항치 180 Ω(옴)/□이다. 이 박막 적층체의 적층 구조는 도 2D에 나타나 있는 단면 구조이다.
자기 저항 소자의 제작에서는, 포토리소그래피법에 의한 보호막, 캡층, 그리고 동작층인 InAsSb층의 에칭, 이어서 단자 전극부의 보호막, 캡층을 에칭 제거하고, 포토리소그래피를 이용하여, 리프트 오프법에 의해 Ti/Ni/Au 3층 전극의 단자 전극을 형성했다. 이어서, 쇼트바 전극부의 형성을 위해, InAsSb 동작층의 표면에 있는 AlInSb 캡층(4)과 얇은 보호층(10)인 GaAs층은 에칭 제거했다. 이렇게 하여 쇼트바 전극의 Ti가 직접 InAsSb에 컨택트하는 구조로 쇼트바 전극을 형성했다. 또한, Ti/Ni 2층 구조의 쇼트바 전극을 리프트 오프법에 의해 형성했다.
이렇게 하여 제작한 3단자의 자기 저항 소자의 칩 사이즈는 3.1 ㎜×1.5 ㎜이고, 쇼트바 전극의 간격 L과 자기 저항 소자의 전류 유로의 폭 W의 비 W/L은 0.2(W/L은 자기 저항 효과를 생성하는 패턴의 형상비로 함)로 했다. 이렇게 하여 제작한 자기 저항 소자의 저항 변화는, 3단자의 자기 저항 소자로서 제작하여, 중간의 전극을 경계로 하여 나뉘는 자기 저항 소자의 저항치는 동일한 값으로 설계했다. 이 때문에, 중간의 전극을 경계로 하여 나뉘는 자기 저항 소자의 저항치의 측정 결과는 각각 370 Ω(옴)이었다. 따라서, 자기 저항 소자의 입력 저항치는 740 Ω(옴)이었다. 자계가 없을 때의 홀 단자 사이의 전압인 오프셋 전압 Vu도 작고, 구동 전압 5 V에서 중간의 전극 전위인 2.5 V로부터의 어긋남은 0.8 mV였다. 자속 밀도 0.5 T에서는, 이 자기 저항 소자의 저항 변화는 230%를 나타내고, 이 근방에서는 미소한 자속 변화에 대응하여 직선적인 저항 변화가 생겼다. 자기 저항 소자 자기 센서 제작예 1과 비교하더라도, 자계에 의한 저항 변화고는 그다지 변함이 없고, 자계 검출 감도는 매우 높다. 또, 이 경우는 Sn이 도핑되어 있기 때문에, 자기 저항 효과에 의한 저항 변화율의 온도 의존성이 매우 작아졌다. 또, 자계를 가하지 않을 때의 입력 저항치의 온도 의존성도 작고, 또한 오프셋 전압의 온도 변화도 매우 작다. 그 결과, 1 μT의 자계 변화를 매우 안정적으로 검출할 수 있었다. 이것은, 저항치의 온도 변화가 자기 저항 변화에 영향을 미치지 않기 때문이며, Sn 도핑의 박막 적층체를 사용하는 큰 장점이다.
이러한 예에 나타낸 바와 같이, 본 발명은 두께가 1 ㎛ 이하인 InAsSb 박막으로 고감도의 홀 소자나 자기 저항 소자를 제작할 수 있는 것을 나타냈다. 특히, 미약 자계의 변화를 검출할 수 있는 자기 저항 소자는, 자기 잉크의 인쇄 패턴의 검출이나 미소 피치의 철 톱니바퀴의 회전 검출에 적합한 등, 종래 박막에서는 어려웠던 영역에서도 응용 확대를 기대할 수 있다.
본 발명의 자기 저항 소자는, 2단자 소자, 3단자 소자, 4단자의 풀브릿지 소자 등을 제작할 수 있다. 모두 본 발명의 기술적 범위이다.
상술한 예에서는, 본 발명의 자기 센서의 패키지에 관해서는 언급하고 있지 않지만, 상기 본 발명의 자기 센서는 각종 패키지가 가능하며, 패키지가 되더라도 본 발명의 기술적 범위이다.
다음으로, 본 발명의 다른 실시예에 관해 설명한다.
본 발명의 홀 소자 자기 센서 제작예 1에서는 제작된 홀 소자만이 통상은 직접 수지 패키지된다. 패키지는 본 발명의 자기 센서를 사용하기 쉽게 하기 위한 수단 이며, 이와 같이 패키지되더라도 본 발명의 홀 소자나 자기 저항 소자는 본 발명의 기술적 범위이다. 다른 패키지가 행해지더라도 마찬가지이다.
또 다른 예도 있다. 홀 소자는 그 자계 검출 신호, 즉 홀 전압을 증폭 회로에 의해 증폭하여 사용된다. 이 때문에, 미리 홀 소자의 신호를 증폭하는 전자 회로를 Si의 집적 회로에 의해 제작하여 그 Si 집적 회로 칩을 홀 소자 칩과 전기적으로 와이어 접속하여, 양자를 하나의 패키지에 수용하는 것도 행해진다. 이러한 홀 소자는 다른 이름인 하이브리드 홀 IC라고 부르기도 하지만, 본질적으로는 홀 소자의 기능을 증폭 회로로 단순히 증폭하는 것으로, 본 발명의 기술적 범위이다. 즉, 자기 센서 신호의 증폭용 Si 집적 회로 칩과 전기적으로 접속되어 하나의 패키지에 수용되어 있는 것을 특징으로 한 본 발명의 InAsSb 박막 자기 센서이다. 이러한 예에서, 이와 같은 증폭 회로는 크게 나누면 2종류가 있다. 하나는 자계에 비례하는 홀 전압을 그대로 아날로그적으로 증폭하는 증폭 회로이다.
본 발명의 InAsSb 박막 자기 센서는, 이 아날로그 증폭 회로와 조합되고, 전기적으로 접속되어 하나의 패키지에 수용되는 경우가 있다. 이 경우는 증폭 회로를 통과한 홀 전압은 자계에 비례한다. 아날로그 하이브리드 홀 IC이라고 불리기도 하지만, 본 발명의 기술적 범위이다.
다른 하나는, 자계의 검출, 비검출에 대응하여, 또는 일정한 크기의 자계의 임계값이 증폭 회로내에서 설정되어 있고, 이 임계값 이상의 자계의 검출, 비검출에 대응하여, 출력 단자로부터 일정한 전압을 온-오프적으로 출력한다. 예를 들어, 출력 단자의 전압이 어스 레벨(로우 레벨)-전원 전압 레벨(하이 레벨) 사이에서 변동하는 디지털 증폭 회로이다. 이러한 디지털 증폭 회로와 조합하여, 또한 전기적으로 접속되어 InAsSb 박막 자기 센서는 하나의 패키지내에 수납되어 사용되는 경우도 있고, 디지털 하이브리드 홀 IC이라고 불리며 본 발명의 기술적 범위이다. 증폭된 홀전압은 온-오프적으로 변하는 디지털 신호 출력으로서 얻어진다.
이와 같은 본 발명의 InAsSb 박막 자기 센서는, Si의 집적 회로 칩으로 이루어지는 증폭기와 하나로 패키지되어 사용되는 것이 매우 빈번하며, 본 발명의 기술적 범위이다.
자기 센서로서 홀 소자가 이용되는 경우도 있지만, 자기 저항 소자이어도 된다. 이 경우는 자기 저항 소자 IC라고 하는 경우도 있지만 단순히 자기 저항 소자라고 하는 경우도 있다.

Claims (21)

  1. 기판상에 설치된 AlxIn1 - xSb 혼정층(0.08≤x≤1)과, 그 AlxIn1 - xSb층상에 직접 접하여 설치된 InAsxSb1 -x(0<x≤1) 박막 도전층을 구비하고,
    상기 AlxIn1-xSb 혼정층은, 상기 InAsxSb1-x 박막 도전층보다 고저항 또는 절연성 또는 p형의 전도성을 나타내는 층이고, 또한 밴드갭이 상기 InAsxSb1-x 박막 도전층보다 크고 격자 부정합(미스매치)이 +1.3%∼-0.8%인 것을 특징으로 하는 박막 적층체.
  2. 제1항에 있어서,
    상기 AlxIn1 - xSb 혼정층은 Al 원자의 함유율(x)이 8%∼30%(0.08≤x≤0.3)인 것을 특징으로 하는 박막 적층체.
  3. 기판상에 설치된 AlxGayIn1-x-ySb 혼정층(0<x+y≤1, x≠0)과, 그 AlxGayIn1-x-ySb 혼정층상에 직접 접하여 설치된 InAsxSb1-x(0<x≤1) 박막 도전층을 구비하고,
    상기 AlxGayIn1-x-ySb 혼정층은, 상기 InAsxSb1-x 박막 도전층보다 고저항 또는 절연성 또는 p형의 전도성을 나타내는 층이고, 또한 밴드갭이 상기 InAsxSb1-x 박막 도전층보다 큰 층이며, 그 InAsxSb1-x 박막 도전층과의 격자 부정합이 +1.3%∼-0.8%인 것을 특징으로 하는 박막 적층체.
  4. 제3항에 있어서,
    상기 AlxGayIn1 -x- ySb 혼정층은, Al과 Ga 원자의 함유율(x+y)이 8.0%∼30%(0.08≤x+y≤0.3)인 것을 특징으로 하는 박막 적층체.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 InAsxSb1-x 박막 도전층에는, 도너 불순물로서 Ⅵ족의 원자나 Ⅳ족의 원자인 Te, S, Se, Sn, Si, Ge 등이 적어도 한종류는 도핑되어 있는 것을 특징으로 하는 박막 적층체.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 AlxIn1-xSb 혼정층 또는 상기 AlxGayIn1-x-ySb 혼정층의 X선 회절의 반값폭이 50 초∼1,000 초인 것을 특징으로 하는 박막 적층체.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 AlxIn1-xSb 혼정층 또는 상기 AlxGayIn1-x-ySb 혼정층과 상기 InAsxSb1-x 박 막 도전층과의 격자 부정합이 +1.3%∼-0.8%인 것을 특징으로 하는 박막 적층체.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 AlxIn1-xSb 혼정층 또는 상기 AlxGayIn1-x-ySb 혼정층과 상기 InAsxSb1-x 박막 도전층과의 격자 부정합이 ±0.2% 이하인 것을 특징으로 하는 박막 적층체.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 InAsxSb1-x(0<x≤1) 박막 도전층의 막두께가 100 ㎚ 이하 10 ㎚ 이상이고 전자 이동도가 30000 ㎠/Vs 이상인 것을 특징으로 하는 박막 적층체.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 기판이 GaAs 기판이며, 상기 AlxIn1-xSb 혼정층이 Al0.1In0.9Sb 혼정층이고, 상기 InAsxSb1-x 박막 도전층이 InAs0.09Sb0.91 박막 도전층인 것을 특징으로 하는 박막 적층체.
  11. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 InAsxSb1-x(0<x≤1) 박막 도전층상에 직접, 캡층으로서 AlxIn1-xSb 혼정층(0.08≤x≤1) 또는 AlxGayIn1-x-ySb 혼정층(0<x+y≤1, x≠0)이 형성되어 있고, 상기 AlxIn1-xSb 혼정층 캡층 또는 AlxGayIn1-x-ySb 혼정층 캡층은, 상기 InAsxSb1-x 박막 도전층보다 고저항 또는 절연성 또는 p형의 전도성을 나타내는 층이고, 또한 밴드갭이 상기 InAsxSb1-x 박막 도전층보다 큰 층이며, 그 InAsxSb1-x 박막 도전층과의 격자 부정합이 +1.3%∼-0.8%인 것을 특징으로 하는 박막 적층체.
  12. 제11항에 있어서,
    상기 기판이 GaAs 기판이며, 상기 AlxIn1-xSb 혼정층이 Al0.1In0.9Sb 혼정층이고, 상기 InAsxSb1-x 박막 도전층은 InAs0.09Sb0.91 박막 도전층이고, 상기 캡층의 AlxIn1-xSb 혼정층은 Al0.1In0.9Sb 혼정층이고, 또한 그 Al0.1In0.9Sb 혼정층의 캡층상에 GaAs 보호막을 캡층으로서 구비하는 것을 특징으로 하는 박막 적층체.
  13. 제1항 내지 제12항에 있어서,
    기판상에 GaAs의 절연층이 형성되어 있고, 그 위에 AlInSb 혼정층이 형성되고, 다음으로 InAsSb 도전층이 형성되어 있고, 또한 그 InAsSb 도전층상에 AlInSb층이 캡층으로서 형성되고, 또한 그 AlInSb 캡층상에 절연성의 얇은 GaAs 캡층이 형성되어 있는 것을 특징으로 하는 박막 적층체.
  14. 제1항 내지 제13항 중 어느 한 항에 기재된 박막 적층체의 InAsxSb1-x 박막 도전층을 동작층으로 한 것을 특징으로 하는 박막 자기 센서.
  15. 제1항 내지 제13항 중 어느 한 항에 기재된 박막 적층체에서의 박막 도전층이, 홀 효과를 이용한 소자 또는 자기 저항 효과를 이용한 소자 중 어느 한 동작층인 것을 특징으로 하는 박막 자기 센서.
  16. 제14항 및 제15항에 있어서,
    상기 박막 자기 센서와 그 박막 자기 센서의 센서 신호의 증폭용 Si 집적 회로 칩이 전기적으로 접속되어 하나의 패키지에 수용되어 있는 것을 특징으로 하는 박막 자기 센서.
  17. 초고진공으로 유지할 수 있는 결정 성장조를 가지며, 그 결정 성장조내에 Al, In, Sb, As, Ga를 각각 독립적으로 증기압을 제어하여 가열 증발시키는 수단과, 도너 불순물원으로서 Sn, Si, Te를 각각 독립적으로 증기압을 제어하여 가열 증발시키는 수단과, 기판의 결정 성장면을 대략 수평으로 유지하는 수단과, 상기 기판을 상기 결정 성장조 중에 반입, 반출하는 수단을 구비한 분자선 에피택시 장치를 사용한 박막 적층체의 제조방법에 있어서,
    백그라운드의 진공도는, 1×10-10∼1×10-6 Pa(파스칼)의 상태로 유지한 상태로, 300∼500℃로 가열된 기판면에 소요 성분 원소의 증기를 조사함으로써 절연성 의 AlInSb 혼정층을 기판상에 성장시키는 공정과,
    AlInSb 혼정층과 격자 미스매치가 +1.3%∼-0.8%인 InAsSb를 상기 AlInSb 혼정층상에 에피택셜 성장에 의해 InAsSb 박막 도전층을 제작하는 공정
    을 적어도 갖는 것을 특징으로 하는 박막 적층체의 제조방법.
  18. 제17항에 있어서,
    상기 AlInSb 혼정층과 격자 미스매치가 +1.3%∼-0.8%인 InAsSb를 상기 AlInSb 혼정층상에 에피택셜 성장에 의해 제작하는 공정, 이어서 상기 InAsSb 혼정층과 격자 미스매치가 +1.3%∼-0.8%인 AlInSb 혼정층을 상기 InAsSb상에 적층 제작하는 공정을 적어도 갖는 것을 특징으로 하는 박막 적층체의 제조방법.
  19. 제17항 또는 제18항에 있어서,
    상기 기판이 GaAs 기판이며, 그 GaAs 기판상에 Al0.1In0.9Sb 혼정층을 0.7 ㎛ 성장시키고, 그 위에 InAs0 .09Sb0 .91 박막 도전층을 0.15 ㎛ 성장시키며, 이어서 Al0.1In0.9Sb 혼정층을 0.05 ㎛ 성장시킨 캡층, 그리고 0.0065 ㎛의 GaAs 캡층을 최상층의 보호막으로서 형성하는 공정을 갖는 것을 특징으로 하는 박막 적층체의 제조방법.
  20. 초고진공으로 유지할 수 있는 결정 성장조를 가지며, 그 결정 성장조내에 Al, In, Sb, As, Ga를 각각 독립적으로 증기압을 제어하여 가열 증발시키는 수단과, 도너 불순물원으로서 Sn, Si, Te를 각각 독립적으로 증기압을 제어하여 가열 증발시키는 수단과, 기판의 결정 성장면을 대략 수평으로 유지하는 수단과, 상기 기판을 상기 결정 성장조 중에 반입, 반출하는 수단을 구비한 분자선 에피택시 장치를 사용한 박막 자기 센서의 제조방법에 있어서,
    백그라운드의 진공도는, 1×10-10∼1×10-6 Pa(파스칼)의 상태로 유지한 상태로, 300∼500℃로 가열된 기판면에 소요 성분 원소의 증기를 조사함으로써 절연성의 AlInSb층을 기판상에 성장시키는 공정과,
    AlInSb 혼정층과 격자 미스매치가 +1.3%∼-0.8%인 InAsSb를 상기 AlInSb 혼정층상에 에피택셜 성장에 의해 InAsSb 박막 도전층을 제작하는 공정과,
    제작된 InAsSb 박막 도전층을 소요의 자기 센서 패턴으로 가공하는 공정과,
    오믹 전극 금속을 패턴화한 InAsSb 박막 도전층에 형성함으로써, 복수개의 자기 센서 칩을 웨이퍼상에 동시에 제작하는 공정을 적어도 가지며, 이어서 다이싱 쏘우에 의해 분리하여 별개의 자기 센서 칩을 제작하는 공정
    을 갖는 것을 특징으로 하는 박막 적층체를 사용한 박막 자기 센서의 제조방법.
  21. 초고진공으로 유지할 수 있는 결정 성장조를 가지며, 그 결정 성장조내에 Al, In, Sb, As, Ga를 각각 독립적으로 증기압을 제어하여 가열 증발시키는 수단 과, 및, 도너 불순물원으로서 Sn, Si, Te를 각각 독립적으로 증기압을 제어하여 가열 증발시키는 수단을 구비하고, 기판의 결정 성장면을 대략 수평으로 유지하는 수단과, 상기 기판을 상기 결정 성장조 중에 반입, 반출하는 수단을 구비한 분자선 에피택시 장치를 사용한 박막 자기 센서의 제조방법에 있어서,
    백그라운드의 진공도는, 1×10-10∼1×10-6 Pa(파스칼)의 상태로 유지한 상태로, 300∼500℃로 가열된 기판면에 소요의 성분 원소의 증기를 조사함으로써 절연성의 AlInSb층을 기판상에 성장시키는 공정과,
    AlInSb 혼정층과 격자 미스매치가 +1.3%∼-0.8%인 InAsSb를 상기 AlInSb 혼정층상에 에피택셜 성장에 의해 InAsSb 박막 도전층을 제작하는 공정과,
    InAsSb 박막 도전층상에, 그 InAsSb 도전층과 격자 미스매치가 +1.3%∼-0.8%인 캡층인 AlInSb 혼정층, 이어서 GaAs 절연층을 형성하는 공정과,
    제작된 InAsSb 박막 도전층을 소요의 자기 센서 패턴으로 가공하는 공정과,
    오믹 전극 금속을 패턴화한 InAsSb 박막 도전층에 오믹 접촉하여 형성함으로써, 복수개의 자기 센서 칩을 웨이퍼상에 동시에 제작하는 공정을 적어도 가지며, 이어서 다이싱 쏘우에 의해 분리하여 별개의 자기 센서 칩을 제작하는 공정
    을 갖는 것을 특징으로 하는 박막 적층체를 사용한 박막 자기 센서의 제조방법.
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