JPH0672265U

JPH0672265U - ホール素子

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Publication number: JPH0672265U
Application number: JP1184693U
Authority: JP
Inventors: 隆宇田川
Original assignee: Showa Denko KK
Current assignee: Showa Denko KK
Priority date: 1993-03-17
Filing date: 1993-03-17
Publication date: 1994-10-07
Anticipated expiration: 2008-03-17
Also published as: JP2597105Y2

Abstract

(57)【要約】【目的】電極形成時のＧａＩｎＡｓヘテロ接合感磁部
層への歪の導入を回避し、感磁部層の電子移動度の低下
を防止する。【構成】感磁部層上の入・出力電極の接触面積を感磁
部の全表面積の５％以上３０％以下とする。【効果】感磁部層の電子移動度を低下させずに高感度
のＧａＩｎＡｓホール素子を安定的に提供できる。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

III−Ｖ族化合物半導体異種接合（ヘテロ接合）を具備してなるホール素子に係わり、特に高精度の回転センサー、電流センサーや磁界測定子など高い感度特性を有するホール素子に関する。

【０００２】

【従来の技術】

磁界を検知しその強度に応じて電気信号を発生する、いわゆる磁電変換素子の一つとしてホール（Ｈａｌｌ）素子が知られている。このホール素子は磁場を印加した際に、ホール素子を構成する半導体内の電子の運動によって発生するホール（Ｈａｌｌ）電圧を被検知量とする一種の磁気センサーであり、磁気を検出媒体とする回転、位置検出センサー或は電流センサー等としての他、磁界強度測定用の測定子（プローブ;probe）などとして応用され産業界の広範囲に亘り利用されている。

【０００３】ホール素子用の半導体材料としてはシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）などの元素半導体の他、アンチモン化インジウム（ＩｎＳｂ）、ヒ化インジウム（ＩｎＡｓ）やヒ化ガリウム（ＧａＡｓ）等の元素周期律表の第 III族に属する元素と、同じく第Ｖ族に属する二つの元素を化合させてなる III−Ｖ族２元化合物半導体も使用される。しかし、従来の化合物半導体からなるホール素子を見れば、用いる半導体の物性に依ってホール素子の特性上に一長一短が存在する。例えば、ＧａＡｓから成るホール素子はＧａＡｓ半導体のバンドギャップが比較的大きい事により素子特性の温度変化は少ないものの、逆に移動度が多少低いため積感度はＩｎＳｂから成るホール素子に比較し低いという欠点がある。一方、ＩｎＳｂホール素子はＩｎＳｂ半導体のバンドギャップが低いため特性の温度変化は大きいが、高い積感度が得られる利点を有している。

【０００４】最近では、自動車エンジンの精密な回転制御等、高温環境下に於ける精密センシング技術の必要性が高まり、高いホール電圧を出力する能力を有し、且つ温度による素子特性の変化を低く抑制した新たな高性能ホール素子が要望されるに至っている。ここで、ホール電圧は半導体材料のホール（Ｈａｌｌ）係数に依存し、ホール係数が大きい程ホール電圧の出力能力は高い。また、このホール係数は半導体材料の電子移動度に比例して増加する。従って、高いホール出力電圧を得るには、即ち高感度なホール素子を得るには高い電子移動度を発現する半導体材料を使用する必要がある。

【０００５】このため、産業界からの高性能ホール素子の要望と相まって半導体材料の物性面からの検討も進み、極く最近では従来と同様の III−Ｖ族化合物半導体でも三種類の元素を混合させてなるヒ化ガリウム・インジウム（ＧａＩｎＡｓ）三元混晶とリン化インジウム（ＩｎＰ）から構成されるヘテロ接合を、ＩｎＰ単結晶基板上に具備した材料を高感度ホール素子の材料として応用する試みもなされている（奥山忍他、１９９２年秋季第５３回応用物理学会学術講演会予稿集Ｎｏ．３（１９９２年応用物理学会発行）、１６ａ−ＳＺＣ−１６、１０７８頁）。このホール素子は特性の温度変化も比較的小さく、且つまた室温における電子移動度が極めて高いために従来にない優れた積感度をもたらす。

【０００６】使用されている材料に拘らず、一般的なホール素子となすには感磁部とする半導体材料に所望の加工を施し、互いに直交してなる十字形の形状、いわゆるホールクロス（Hall cross）を形成する。このホールクロスの各端部に駆動用の電力を供給するための入力用電極、並びにホール（Ｈａｌｌ）電圧を出力するための出力用電極を形成する訳である。従来から、これらの電極は入力用、出力用の電極に拘らず同一の種類の金属材料から構成されるのが通例である。例えば、ＧａＡｓ半導体を感磁部とするＧａＡｓホール素子にあっては、通例としてｎ形の伝導を呈するＧａＡｓ材料を利用していることに対応して、金（元素記号：Ａｕ）とゲルマニウム（元素記号：Ｇｅ）とからなるＡｕ・Ｇｅ合金によって電極が構成される。また、電極の形状を見るに、入力用と出力用電極とでは若干の差異を設ける場合が有るが、いずれにしてもいわゆる「べた」電極が通例である。旧来からのホール素子の電極形状についてより鮮明に理解を促すため、図５に従来のホール素子の平面を模式的に示す。

【０００７】この様な従来からの「べた」電極が占有する接触面積を数値的に探るに、前項で述べた電極が形成される領域を含むホールクロスを形成する半導体結晶層の全表面積の概ね４０％から７０％となっているのが通例である。

【０００８】上記の如く電極用合金は、通常真空蒸着法などのプロセス手法により被着され、然る後、アロイング（alloying）と称される熱処理を施してオーミック特性を電極に付与する。Ａｕ・Ｇｅ合金の場合、このアロイングは温度にして４００〜５００℃の範囲で、時間にして数分から数十分間の条件下で行われる。極く最近になって開発されるに至った上記のホール素子に於いても事情は変わらず、オーミック性電極はＡｕ・Ｇｅ合金からなる図５に示す様な「べた」形状であり、従来のＧａＡｓホール素子の場合とほぼ同様の条件下でアロイングを施されているのが現状である。

【０００９】しかしながら、最近試作されるに至ったホール素子にあっては、このオーミック性電極の形成のためのアロイングを施すことにより、感磁部となるＧａＩｎＡｓ結晶層の電子移動度が極端に低下することが本考案者によって新たに明確となって来た。この様な電子移動度の低下はホール素子の積感度に直接影響を与え、結果的には積感度の大幅な悪化をもたらし、高感度ＧａＩｎＡｓホール素子の安定的な供給を阻害するに至っている。

【００１０】

【考案が解決しようとする課題】

本考案は係る事態を克服すべくなされたもので、入・出力電極にオーミック性を付与する際に実施されるアロイングにより生ずる感磁部結晶層の電子移動度の低下の原因を明確にし、もって高感度の III−Ｖ族化合物半導体ホール素子を安定して供給する新たな手段を提供することを課題とする。

【００１１】

【課題を解決するための手段】

本考案者は上記の点に鑑み、アロイング時に於けるＧａＩｎＡｓ感磁部結晶層の電子移動度の低下の原因を鋭意、検討した結果、この電子移動度の低下は当該感磁部層の上に載置されてなるオーミック電極の平面接触面積に強く依存することが判明した。即ち、従来の如くの「べた」電極にあっては感磁部領域との接触面積も多大となり、電子移動度が極めて大きく低下するという実験事実を基に、電子移動度の低下を防止できる電極構造として、従来の「べた」電極の如く大きな接触面積を占有する電極ではなく、感磁部上に載置される入・出力電極の占有面積を、半導体感磁部層の表面積の５％以上３０％以下の直線状もしくは曲線状の線状電極することによりを減少させ、これによりアロイングのための熱サイクルによって電極となる金属材料と感磁部となる半導体材料との熱膨張率の差に起因し、感磁部層内にする誘発され、発生する歪の量を低減し、もってＧａＩｎＡｓ感磁部結晶層の電子移動度の低下を防止するものである。

【００１２】通常、ＧａＩｎＡｓ／ＩｎＰヘテロ接合ホール素子の形成に当たっては、半絶縁性を有する高抵抗のＩｎＰ単結晶基板が使用される。実用上は比抵抗が１０⁶ Ω・ｃｍ以上のＩｎＰ単結晶を基板を用いるのが一般的であり、これらの結晶は液体封止チョクラルスキー（Liquid Encapsulated Czochralski;ＬＥＣ）法や、最近ではＶＢ（Vertical Bridgman ）法と称される垂直ブリッジマン法等により容易に製作できる。また、Ｆｅ添加ＩｎＰ単結晶中のＦｅ不純物が結晶層の電子移動度等の電気的特性に与える悪影響が懸念される場合にあっては、例えばＩｎＰ単結晶を塩酸等により溶解し、純水などで定溶とし原子吸光分光分析法や高周波誘導アルゴンプラズマ分光分析法などの湿式機器分析法、或は２次イオン質量分析法など物理機器分析法等によりＦｅ不純物の濃度を定量分析し、所望のＦｅ濃度を有する結晶を選択すれば事足りる。

【００１３】このＩｎＰ単結晶基板上に感磁部層となすｎ形Ｇａ_X Ｉｎ_1-X Ａｓ層を形成するが、通常は感磁部とするＧａＩｎＡｓ層に高い電子移動度を保持させるために、ＩｎＰ単結晶基板からのＦｅ不純物のＧａＩｎＡｓエピタキシャル成長層への拡散の抑制などを期して、先ずＩｎＰ単結晶基板上にＩｎＰをバッファ（buffer ）層として堆積するのが一般的である。このバッファ層を設けることにより結晶欠陥等のエピタキシャル成長層への伝幡を抑制するなどのの効果を生じるため、ＧａＩｎＡｓ層の電子移動度をいたずらに低下させずに、ＧａＩｎＡｓホール素子の高感度特性を保持できるなどの利点を招く。

【００１４】上記のＩｎＰバッファ層並びにＧａＩｎＡｓ層の成長方法には特に制限はなく、液相エピタキシャル成長法（Liquid Phase Epitaxial；ＬＰＥ法）、分子線エピタキシャル成長法（Molecular Beam Epitaxial；ＭＢＥ法）や有機金属熱分解気相成長法、いわゆるＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxial;ＭＯＣＶＤ法とかＯＭＶＰＥ法とも呼ばれる場合もある。）、或はまたＭＯＶＰＥとＭＢＥ双方を複合させたＭＯ・ＭＢＥ法などが適用できると考えられる。しかし、現状では蒸気圧が比較的高いリン（Ｐ）を含むＩｎＰ等の半導体薄膜の成長には、ＭＢＥ法よりも化学量論的な組成制御性の観点からもっぱらＭＯＶＰＥ法が多用されており、特にＩｎの出発原料として結合価が１価のシクロペンタジエニルインジウム（Ｃ₅ Ｈ₅ Ｉｎ）を使用するＭＯＶＰＥ法では、従来困難とされていた常圧（大気圧）下に於いても高品位のＩｎＰ並びにＧａＩｎＡｓなどを得ることができる。また、ＩｎＰ層を例えばＭＯＶＰＥ法で成長させ、Ｐを含まないＧａ_X Ｉｎ_1-X Ａｓ層はＭＢＥ法で成長させるなど、層毎に成長方法を異にしても支障は無く、唯一つの成長法で当該ヘテロ接合を形成する各層を設ける必要はなく、層毎に成長方法を異にしても良いのは勿論である。

【００１５】また、前記Ｇａ_X Ｉｎ_1-X Ａｓの混晶比ｘについては、０．３７≦ｘ≦０．５７とするのが望ましい。何故ならば、ＩｎＰに格子整合するＧａ_X Ｉｎ_1-X Ａｓの混晶比であるｘ＝０．４７から混晶比がずれるに伴い、Ｇａ_X Ｉｎ_1-X ＡｓとＩｎＰとの格子定数の差、即ち格子不整合度も顕著となり多量の結晶欠陥等を誘発し結晶性の低下を招くばかりか、電子移動度の低下等の電気的特性をも悪化させ、ホール素子の特性上、積感度の改善に多大な支障を来すからである。

【００１６】また、本考案に係わる上記Ｇａ_X Ｉｎ_1-X Ａｓ層の膜厚については特段の制限はない。但し、ホール素子の実際の製作に当たっては素子間を電気的に絶縁するためメサエッチングと称する特定領域の結晶層を除去するための工程が一般的に採用されるが、この際、素子間絶縁のためにメサエッチングにより除去すべき導電性を呈する層の膜厚、とりもなおさずエピタキシャル成長層の全体的な厚みが増すと必然的にメサエッチングに要する時間の増大を伴い、結晶方位に因るエッチング量並びにエッチング形状に顕著な差異を生じさせる。このことがしいてはホール素子の重要な特性の一つである不平衡率の増大をもたらし、素子特性の高品位化を妨げると共に良品素子収率の低下を招く。従って、本考案に記すヘテロ構造を構成するにあたっては、その構成要素であるＧａ_X Ｉｎ_1-X Ａｓ層やＩｎＰ層の合計の膜厚をおおよそ５μｍより薄く設定すると好結果が得られる。

【００１７】上述の如く、ＩｎＰ単結晶基板上に成長させたＩｎＰバッファ層及びＧａＩｎＡｓ感磁部層から構成されるエピタキシャルウエハを母体材料とし、ＧａＩｎＡｓホール素子を製作する。この製作に当たっては公知のフォトリソグラフィ技術、エッチング技術等の加工技術を駆使し、ホール素子としての機能を発揮するＧａＩｎＡｓ感磁部層並びにＩｎＰバッファ層にいわゆるメサ（ｍｅｓａ）エッチングを施し、当該素子機能領域をメサ状に加工する。このメサ加工に際し、十字形に交差する２つの半導体薄メサ層は各々、互いに直交する＜０バー１１＞並びに＜０バー１バー１＞方向に平行に設けた。ここでメサ構造を得る方法につきここで説明を加えるに、先ず当該母体材料の最表面であるＧａ_X Ｉｎ_1-X Ａｓ感磁部層の表面に一般的なフォトレジスト材を塗布し、その後、通常のフォトリソグラフィー技術により感磁部及び入力用並びに出力用電極の形成領域のみの該レジスト材を残存させ、それ以外の領域に或るレジスト材は剥離除去する。然る後、無機酸を用いてＧａＩｎＡｓ感磁部層に対しエッチングを施す。このエッチングによりフォトレジスト材が除去された領域にあるＧａＩｎＡｓ層はＧａＩｎＡｓに対しエッチング作用を有する無機酸に曝され、当該領域に在るＧａＩｎＡｓ結晶は選択的に除去され、感磁部及び電極形成領域のみがメサ状に残存することとなる。更に、深さ方向のエッチングを進行させこのＧａＩｎＡｓ感磁部層の直下に存在するＩｎＰバッファ層の部分をエッチングにより選択的に除去する。このエッチングにより電極形成部及び感磁部領域の鉛直方向の断面は、それを＜０バー１１＞と＜０バー１バー１＞の互いに直交する結晶軸の方向から見れば、＜０バー１１＞方向の断面にあっては台形状、いわゆる順メサ形状の断面となり、逆に＜０バー１バー１＞結晶軸方向にあっては逆台形状のいわゆる逆メサ状の断面を持ち合わせることとなる。電気的に見ればこのメサエッチングにより電極形成部並びに感磁部領域からなる素子機能部の絶縁性を確保できることとなる。しかし、当該メサエッチングについては成長層の全厚が５μｍを超えると上記の如く結晶軸（結晶方位）に基づくエッチング形状の差異が顕著となり、これによりホール素子の特性の一つである不平衡電圧の増加を招き、もって不平衡率の悪化をもたらす。よって、前述の様に当該ホール素子の製作に供するエピタキシャル成長層の全体の膜厚は概ね５μｍ以下に設定した方が不平衡率を増大させないという点で好都合である。

【００１８】然るメサエッチングを施した後、入力用並びに出力用電極を形成する。この形成に当たってはメサエッチイングされたウエハの表面全体に一般のフォトレジスト材を塗布する。然る後、電極を形成すべき領域を公知のフォトリソグラフィー法によりパターニング（patterning）し、入・出力電極を形成する領域に在るフォトレジスト材のみを剥離除去し、直下に存在する感磁部層のＧａＩｎＡｓ層の表層を露出させる。

【００１９】次に電極材料となす金（Ａｕ）・ゲルマニウム（Ｇｅ）合金を当該加工を施したレジスト材上に真空蒸着する。ここでは電極材料としてＡｕ・Ｇｅ合金を使用したが、電極材料としては別段これに限定されることはなく、ｎ形のＧａＩｎＡｓ結晶につきオーミック性電極が得られる材料を使用すれば良い。但し、電極は従来のいわゆる「べた」電極ではなく、接触面積が感磁部を構成する半導体層、ここではＧａＩｎＡｓ感磁部結晶層の全表面積の５％以上３０％以下の接触面積を有する線状電極とする。この線状電極の形状には制限はなく、例えば、線状の電極を組み合わせた櫛形電極でも良く、線状の電極を同心円状に配置させても良い。要は、電気的に充分な接触を保ちつつ感磁部層上に占める電極の表面積が減少する程、アロイング等の熱処理サイクルに起因するＧａＩｎＡｓ感磁部層への機械的な歪の導入を減少させられることから、電極の占有面積を極力減少させることが肝要である。線状電極の形成にあたっては真空蒸着法とフォトリソグラフィー技術及びエッチング技術を駆使することにより、小面積でも確実な接触機能を有する電極が得られる。

【００２０】上記の本考案に係わる接触面積を従来の電極に比較し減少させた電極の場合、電極の表面積が減少されているが故に入・出力電極への電気的結線に不具合いが生ずる場合がある。係る事態が予想される際にはパッド（pad ）電極と一般に称される結線専用の電極を設ければ良い。通常は、パッド電極のほぼ中央に結線を施すため、パッド電極の形状に関しては本考案に係わる外枠のみの電極ではなく、従来どおりの「べた」電極の方が望ましい。また、パッド電極を設ける位置については感磁部層上ではなく、結線時に於ける機械的な衝撃をＧａＩｎＡｓ感磁部結晶層へ与えないためにも上述のメサ加工によりその表層を露出されたＩｎＰ結晶層上に配置させるのが良い。本考案に依る電極とパッド電極との最も適すると考えられる配置は、ＧａＩｎＡｓ感磁部層上に本考案に係わる外枠のみからなる電極を載置し、前述の順メサの側面に沿って電極材料を延長させ、ＩｎＰバッファ層上に設けた「べた」状のパッド電極に電気的に連結させたものである。

【００２１】次に公知のプラズマＣＶＤ法により絶縁性を有する二酸化珪素（ＳｉＯ₂ ）を堆積させウエハ表面を被覆する。本考案では一般的なＳｉＯ₂ を絶縁被覆膜として採用したが他の絶縁性を有する膜、例えば窒化珪素（ＳｉＮ）などであっても良い。次に、上記の如く製作されたＳｉＯ₂ 絶縁膜を一般的なレジスト材で被覆する。然る後、電極部と個々の素子に分離する、いわゆるダイシング（dicing ）のために必要なダイシングラインを形成するための位置に相当する部分のレジスト材を公知のフォトリソグラフィー技術により除去し、直下のＳｉＯ₂ 絶縁膜を露出させた。更に、露出したＳｉＯ₂ 絶縁膜をフッ化水素酸（化学式ＨＦ）に浸し、当該部分のＳｉＯ₂ 絶縁膜を溶解し除去する。これにより入・出力電極の表面並びにダイシングラインの形成部にあってはＧａＩｎＡｓ層表面を露出せしめる。実際に個々の素子に分離するにあっては、ダイシングラインに相当する部分に露出しているＧａＩｎＡｓ層を適当な無機酸を利用しエッチング除去すれば良い。然る後、ＧａＩｎＡｓ層の直下にあるＩｎＰ層をこれまた無機酸により除去する。通常は、更にエッチングを進行させＩｎＰ単結晶基板の表層部の一部迄除去する。この様に図るのはダイシングに使用するスクライバー（sucriber）やブレード（brade ）などが素子の分離の際にエピタキシャル成長層やヘテロ界面に機械的な損傷を与えるのを予め低減するためである。係る加工を施した後、上記のダイシングラインに沿って公知のスクライビング（sucribing ）を施し、製作されたホール素子を個々に分離しホール素子チップ（chip）となす。

【００２２】このようにして得られたチップを移動度の測定に重点を置いた電気的特性の評価に供した。並行して、従来のホール素子、即ち旧来の「べた」電極を有するホール素子も比較のため評価した。勿論、アロイングの条件は本考案に係わる素子と従来素子とは同一である。この特性比較により、本考案に依る新たなホール素子にあっては、アロイングに処す前後に於いて電子移動度のさしたる変化は認められなかった。一方、従来のＧａＩｎＡｓホール素子にあっては、アロイングに処す以前には１０, ３００ｃｍ² ／Ｖｓの室温移動度が得られていたが、アロイング後では移動度が約８, １００ｃｍ² ／Ｖ・ｓと約２０％の低下を示した。この原因につき入・出力電極の直下にあるＧａＩｎＡｓ感磁部層の断片試料を作成し、高分解能の透過電子顕微鏡による観察から従来の「べた」電極を有するホール素子にあっては、電極の直下近傍のＧａＩｎＡｓ感磁部層に多量の歪がアロイング処理後に導入されているのが判明した。逆に本考案に依る新たなホール素子にあってはこの様な歪の導入は認められなかった。この歪に関する差異から歪の発生原因を探るに、ＧａＩｎＡｓ感磁部層上に位置する電極の占有する表面積によって明らかに電子移動度の低下率差があることから、電極材料と半導体感磁部材料との熱膨張率の差異に基づくと判断された。

【００２３】本考案者が本考案の範囲に於いて接触面積が異なる線状電極を種々形成し、電極の占有する接触面積と半導体感磁部層の電子移動度のアロイング工程前後での変化を評価した。その結果では、電極の占有する接触面積が感磁部を構成する半導体層の全表面積の３０％を越えると上記の如くの電子移動度の低下が発生し、この数値が半導体感磁部の電子移動度を維持させるための臨界的な上限値であった。一方、接触面積を減ずれば感磁部層の電子移動度の低下を回避できるが、極端に減少させると電流密度が増加して電極近傍の温度上昇を招き、電子移動度を低下させることから、入・出力電極の接地面積の下限値は半導体感磁部層の全表面積の５％とした。

【００２４】

【作用】

本考案の如く入・出力電極の接触面積を半導体感磁部層の全表面積の５％以上３０％以下に限定することにより、ＧａＩｎＡｓ感磁部層に与える機械的な歪の導入量を低減させる作用をもたらし、もって高感度のホール素子を良好な再現性をもって提供できる。

【００２５】

【実施例】

本考案を実施例を基に詳細に説明する。（実施例１）図１は本考案に係わるＧａＩｎＡｓ結晶層を感磁部とするホール素子の模式的な平面図である。また、図２は図１に示した平面模式図の破線Ａ−Ａ’の方向に沿った垂直断面の概略図である。鉄（Ｆｅ）を添加してなる比抵抗が約１０⁶ Ω ・ｃｍの面方位（１００）の半絶縁性高抵抗ＩｎＰ単結晶基板（１０１）に、第一の層として不純物（ドーパント）を故意に添加していないアンドープＩｎＰ層（１０２）を約１００ｎｍの厚さで成長させた。当該ＩｎＰ層（１０２）のキャリア濃度をホール（Ｈａｌｌ）効果法により測定した結果、約２×１０¹⁵ｃｍ^-3 であった。

【００２６】然る後、上記のＩｎＰ結晶層（１０２）上にキャリア濃度が２×１０¹⁶ｃｍ^-3 で混晶比を０．４７とした、アンドープのｎ形Ｇａ_0.47Ｉｎ_0.53Ａｓ（１０３）を２５０ｎｍの厚さに堆積した。尚、本実施例ではＧａＩｎＡｓ、ＩｎＰ結晶層の双方共に、結合価が一価のシクロペンタジエニルインジウム（化学式：Ｃ₅ Ｈ₅ Ｉｎ）をＩｎ源とする常圧（大気圧）ＭＯＶＰＥ法で成長させた。

【００２７】次に、公知のフォトリソグラフィー技術とエッチング技術を駆使し、入・出力電極を形成すべき領域並びに感磁部となす領域（１０４）をメサ（ｍｅｓａ）形状に加工した。これにより形成された電極形成領域を含む感磁部メサの天板部分の平面形状は幅が１００μｍで長さが２００μｍの長方形が四方に張出したホールクロスとなっている。

【００２８】その後、表面を再び有機レジスト材で全面に亘り被覆した。次に各々、一対をなす入力電極（１０５）と出力電極（１０６）を形成すべき領域に存在する上記レジスト材のみを公知のフォトリソグラフィ技術を利用して除去し、ＧａＩｎＡｓ層（１０３）とＩｎＰ層（１０１）の表面を露出せしめた。然る後、Ｇｅを重量で約１３％程度含むＡｕ・Ｇｅ合金を真空蒸着した。その後、Ａｕ・Ｇｅ合金表面をレジスト材で覆い、ＧａＩｎＡｓ層（１０３）上の中心部のレジスト材のみをパターンに従ってフォトリソグラフィー法によって除去した。さらに蒸着によってレジスト材上に被着した素子の製作上は不要となるＡｕ・Ｇｅ合金膜をいわゆるリフトオフ（lift-off）法で除去すると同時に、当該ウエハを有機溶剤混合液に浸してレジスト材を剥離した。ここでは電極の構成を従来の「べた」電極ではなく、幅２０μｍの線状の電極で外周を形成した図１に示す如くの外枠のみの電極としてた。ちなみに、感磁部層上に載置されてなるこの外周線状電極の部位が占有する面積はＧａＩｎＡｓ半導体感磁部層の全面積の２４％に相当した。次に、電極となる合金膜を被着させたウエハを温度４２０℃で数分間、オーミック性電極を得るために熱処理（アロイング；ａｌｌｏｙｉｎｇ）した。

【００２９】更に、パッド電極（１０７）を当該入・出力用の電極（１０５及び１０６）と電気的の連結させて各電極に設けた。該パッド電極（１０７）は、上記に如くメサエッチングにより露出せしめたＩｎＰ単結晶基板（１０１）の表層部に載置した。これはアロイング時にＧａＩｎＡｓ感磁部層に直接歪が導入されるのを防止するためである。尚、本実施例ではｎ形を呈するＧａＩｎＡｓ結晶層を用いている関係から、上記のＡｕ・Ｇｅ合金をオーミック性電極材料として利用しているが、電極とする材料はこれに限定されることはない。

【００３０】更に、上記工程を経たヘテロ接合材料の表面の入・出力電極部以外の領域をプラズマＣＶＤ法により二酸化珪素（ＳｉＯ₂ ）膜（１０８）により被覆した。次に、酸化膜（１０８）上に一般的なフォトレジスト材を塗布し、公知のフォトリソグラフィー法に依って素子を個別に分離させるための直線上の溝（１０９）（通常、ダイシングライン（ｄｉｃｉｎｇｌｉｎｅと称す。）に相当する部分のフォトレジスト材を剥離し、ＧａＩｎＡｓ結晶層（１０３）の表面を選択的に露出せしめた。然る後、ダイシングライン（１０９）に相当する露出したＧａＩｎＡｓ結晶層（１０３）の表面を無機酸によりエッチングし、素子を個別に分離するに適する深さ迄、当該ＧａＩｎＡｓ結晶層（１０３）及びＩｎＰ結晶層（１０２）を除去し、更にＩｎＰ単結晶基板（１０１）の表層部に至る迄エッチングを進行させた。

【００３１】かくの如く製作した新たなホール素子の電気的特性、特に積感度を従来のＧａＩｎＡｓホール素子のそれと比較した。その結果、本考案に依る新たな構成の電極を具備したホール素子では従来のホール素子に比較し積感度の低下は認められなかった。これは、アロイングの前後でＧａＩｎＡｓ感磁部層の電子移動度が本考案に係る電極を設けた場合に於ては低下しないことに因るものである。一方、従来の「べた」電極を備えたホール素子にあっては、アロイングによりＧａＩｎＡｓ感磁部結晶層に歪が導入されるため当該層の電子移動度の低下が生じ、もってホール素子の積感度の悪化を招いた。

【００３２】本考案の実施例では、平面が長方形の電極の内側を長方形に中ぐりした電極を設けたが、電極形状はこの長方形には限定されず、円形であっても多角形であっても良い。また、電極の中ぐり形状も長方形に限らず円形でも良い。尚、本考案は、ＧａＩｎＡｓ結晶層を感磁部とするホール素子に拘らず、他の例えばＧａＡｓ、ＩｎＡｓなどの化合物半導体ホール素子にも応用され得る。

【００３３】（実施例２）前述の実施例に於いては、外枠のみの線状外周電極から成るＧａＩｎＡｓホール素子の例を挙げたが、ここでは、線状の電極を櫛形に配置させたＧａＩｎＡｓホール素子の例を基に説明する。図３にこの櫛形形状の電極を有するＧａＩｎＡｓホール素子の平面模式図を掲げる。製作に使用したヘテロ接合材料、電極材料等は全て同一であり、電極の形状のみが異なる。感磁部上に載置されてなる幅１０μｍの線状電極の部位が占有する接触面積は、半導体感磁部層の全面積の２５％に当たる。この様な電極を設けた場合にあっても実施例１に記載の如く感磁部層の電子移動度の低下は認められなかった。

【００３４】（実施例３）更に、線状の電極の応用例としてＧａＩｎＡｓ感磁部層上に同心円状に線状の電極を配置した例を図４に示す。各同心円は電気的に導通されている。また、電気結線を容易ならしめるため、上記の実施例１、２と同様にボンデング用のパッド電極（１０７）を設けてある。用いたヘテロ材料は実施例１から３を通じて共通である。感磁部上に載置されている同心円状の線状電極の接触面積は感磁部の全表面積に対し２３％である。この様な場合もＧａＩｎＡｓ感磁部層の電子移動度の低下を回避することが出来た。

【００３５】

【考案の効果】

本考案に係わる電極を設けることにより、プロセス工程による感磁部結晶層への歪の導入を回避でき、もって高感度のホール素子の安定的な供給をもたらす。尚、本考案の実施例ではＧａＩｎＡｓ／ＩｎＰヘテロ接合ホール素子を例にして説明を加えたが、本考案の効果はこのヘテロ接合ホール素子に限らず、ＧａＡｓとＡｌＧａＡｓとの、或はまたＧａＩｎＡｓとＡｌＩｎＡｓとのヘテロ接合から成るホール素子にも適用できる。

【００３６】

【図面の簡単な説明】

【図１】本考案に係わるホール素子の概略を示す平面図
である。

【図２】図１に掲げるホール素子の直線Ａ−Ａ’の方向
に沿った垂直断面の模式図である。

【図３】本考案に係わる第２の実施態様である櫛形の電
極を設けてなるホール素子の平面の概略図である。

【図４】本考案に係わる第３の実施態様である同心円状
の電極を設けてなるホール素子の平面の概略図である。

【図５】「べた」電極を有する従来のホール素子の概略
を示す平面図である。

【符号の説明】

（１０１）ＩｎＰ単結晶基板（１０２）ＩｎＰ結晶層（１０３）ＧａＩｎＡｓ結晶層（１０４）メサ領域（１０５）入力電極（１０６）出力電極（１０７）パッド電極（１０８）酸化膜（１０９）ダイシングライン

Claims

【実用新案登録請求の範囲】

【請求項１】 III−Ｖ族化合物半導体異種接合（ヘテ
ロ接合）からなる感磁部上に駆動用電力を入力するため
の入力用電極とホール（Ｈａｌｌ）電圧を出力するため
の出力用電極とを具備してなるホール素子に於いて、該
感磁部上に載置されてなる部位の接触面積が当該半導体
感磁部結晶層の表面積の５％以上３０％以下である接触
面積を有する電極を設けて成ることを特徴とするホール
素子。