JPWO2008066118A1 - 薄膜積層体及びそれを用いた薄膜磁気センサ並びにその製造方法 - Google Patents
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Abstract
Description
図1A及び図1Bは、本発明の薄膜積層体の断面構成を示す図で、本発明のInAsSb薄膜積層体を示す構成図で、図1Aは断面図、図1Bはその上面図である。図中符号1は基板、2は絶縁層であるAlxGayIn1−x−ySb混晶層(バッファ層)(0<x+y≦1、x≠0)、3は動作層であるInAsxSb1−x(0<x≦1)薄膜導電層である。図1(b)は最表面に、動作層であるInAsxSb1−x(0<x≦1)薄膜導電層が見えている状態である。
図2A乃至図2Dは、AlInSb混晶層2、及びキャップ層のAlInSb混晶層4で上下から動作層のInAsSb薄膜導電層をサンドイッチした構成を有する本発明の薄膜積層体の構成図で、図2Aは断面図、図2Bはその上面図、図2Cには、基板1上に、直接動作層InAsSb層2を形成し、キャップ層の絶縁層であるAlInSb混晶層4が形成されている場合の薄膜積層体の断面図、図2Dには、GaAsの絶縁性の保護層5が形成されている場合の断面図を示した。
図3A及び図3Bは、本発明の薄膜積層体を使った磁気抵抗素子の例を示す断面図である。図3Aで符号6は磁気抵抗素子の外部接続用の端子電極で、動作層のInAsSb層3にオーミック接触で3層の金属薄膜電極が形成されている例である。また、符号7は端子電極間に挿入され、InAsSbの薄膜動作層にオーミック接触して形成されている2層の金属電極である。この電極7は、短絡電極、又は、ショートバー電極とも呼ばれ、端子電極間に複数形成され、磁気抵抗効果の感度を向上するために用いられる。図3Bは磁気抵抗素子を上面から見た図である。符号8で示された部位が、磁気抵抗素子の磁気を検出するセンサ部である。
図4A及び図4Bは、AlInSb混晶層2及びキャップ層のAlInSb混晶層4で上下から動作層であるInAsSb薄膜導電層3をサンドイッチした構成を有する本発明の薄膜積層体を使ったホール素子の例を示す図である。図4Aで符号9はホール素子の外部接続用の(通常は3層で形成される)電極で動作層のInAsSb にオーミック接触している。最上面には絶縁性のGaAs薄膜の保護層5がキャップ層として形成されている。図4Bはホール素子を上面から見た図であり、符号9(91,92,93,94)は、3層の端子電極、符号5はGaAs絶縁層(保護膜)示している。3(30)の部分はホール素子のパターンを形成する動作層のInAsSbを示す。最上部にある絶縁性のGaAs層5は必要に応じて形成される半導体絶縁層であって、形成した絶縁層(保護膜)5は下部のInAsSbからなるセンサ部の薄膜の製作プロセスでの劣化を防止する目的で形成されている。絶縁性のGaAsなど高絶縁性でバンドギャップがAlGaInSbと同じ程度か大きい材料なども用いることが可能であるが、GaAsは最も良く用いられる例である。
例として、AlInSb混晶層(バッファ層)、InAsSbと格子定数の近接したAlInSb薄膜の成長、次いで、InAsSb層の成長を試みた結果について述べる。AlInSb/InAsSb/AlInSbの三層構造を試作して特性を調べた。
基板温度が440℃で、1μm/hrの成長速度で、初めに、さまざまなAl組成のAlInSb層0.7μmをGaAs基板上に直接MBE成長した。Al組成を変え、AlInSbの格子定数、シート抵抗、AlInSbのX線回折の半値幅(FWHM)を測定した。AlInSbの格子定数とFWHMの測定には、4結晶モノクロメータを用いたX線回折装置を用いた。Al組成が大きくなるにつれて、シート抵抗は単調に増加する。AlInSbの絶縁性は極めてよく、Alが10%のときシート抵抗値は凡そ10kΩ(オーム)である。
AlxGayIn1−x−ySb混晶層は、InAsSb薄膜導電層より高抵抗又は絶縁性、若しくはp型の伝導性を示す層でなければならない。従って、バンドギャップがInAsSbより大きい層である必要がある。この混晶層は、AlとGaの原子の含有率(x+y=)が8%以上(0.08≦x+y≦1)で、かつ、AlとGaの原子の含有率(x+y=)が30%以下、好ましくは20%以下であり、InAsSb導電層との格子不整合が+1.3%〜−0.6%以下が好ましく、±0.5%以下である事がより好ましい。
断面構造を上述した図2Dに示したように、GaAs基板1上にAl0.1In0.9Sb混晶層2を、0.7μmを成長し、その上にInAs0.09Sb0.91薄膜導電層3を0.15μm成長し、次いで、Al0.1In0.9Sb混晶層4を0.05μmのキャップ層、さらに0.0065μmのGaAs絶縁層を保護層5であるキャップ層として成長した。AlInSbキャップ層は、InAsSbの表面のミスマッチを低減して低電子移動度層を低減又は無くす効果と更に、この同じくキャップ層であるGaAs保護層5と共にホール素子等素子を造るときには、素子の表面にパッシベーション層として形成するSi3N4絶縁層によって生じるから特性低下、いわゆる工程変動を防止する役割も兼ねる。
格子整合している絶縁層である厚さ0.7μmのAl0.1In0.9Sb混晶層でサンドイッチしたInAs0.09Sb0.91薄膜導電層の膜厚依存性、及び、Al0.1In0.9Sb混晶層でサンドイッチした格子ミスマッチが0.5%のInSbの膜厚依存性の例を、InSbを直接GaAs基板上の製作した場合と比較して示した。0.6μmより小さい膜厚では、本発明のAl0.1In0.9Sb混晶層でサンドイッチする効果が顕著になり、膜厚の減少に伴う電子移動度の低下がきわめて少なくなっていることがわかる。InAsSbの場合は、20nmで20倍以上の電子移動度の向上効果が見られ、電子移動度は500nm以下でも殆んど低下していない。極めて大きな格子のミスマッチをなくした効果が見られる。
この厚さ0.15μmのInAs0.09Sb0.91薄膜導電層を磁気センサ部として製作したホール素子の特性について説明する。本発明の薄膜積層体で製作したホール素子チップの断面構造は、図4Aに示した。図4Bで、符号9(91,92,93、94)は4個の端子電極であり、電極9は通常動作層3にオーミック接触する層と、その上の中間層、最上部の金などの金属からなるボンデング層の3層の積層構造でつくられることもある。符号3はホール素子の動作層(薄膜導電層)のパターン部分を示している。
次に、この厚さ0.10μmのInAs0.09Sb0.91薄膜導電層を磁気センサ部として製作したホール素子の特性について説明する。その断面構造は図4Aに示した。
次に、この厚さ0.03μmのInAs0.09Sb0.91薄膜導電層を磁気センサ部として製作したホール素子の特性について説明する。その断面構造は図4Aに示した。
次に、ホール素子試作例1で使った、薄膜積層体、すなわち、厚さ0.15μmのInAs0.09Sb0.91薄膜導電層を磁気センサ部として製作した磁気抵抗素子の製作とその特性について説明する。
次に、表2に記載の薄膜積層体、すなわち、厚さ0.03μmのInAs0.09Sb0.91薄膜導電層を磁気センサ部として製作した磁気抵抗素子の製作とその特性について説明する。
次に、表2に記載の薄膜積層体、すなわち、厚さ0.10μmのInAs0.09Sb0.91薄膜導電層を磁気センサ部として製作した磁気抵抗素子の製作とその特性について説明する。
本発明のホール素子磁気センサ製作例1のおいては製作されたホール素子のみが通常は直接樹脂パッケイジされる。パッケイジは本発明の磁気センサを使いやすくするための手段であり、このようにパッケイジされても本発明のホール素子や磁気抵抗素子は本発明の技術的範囲である。他のパッケイジが行われても同様である。
Claims (21)
- 基板上に設けられたAlxIn1−xSb混晶層(0.08≦x≦1)と、該AlxIn1−xSb層上に直接接して設けられたInAsxSb1−x(0<x≦1)薄膜導電層とを備え、
前記AlxIn1−xSb混晶層は、前記InAsxSb1−x薄膜導電層より高抵抗又は絶縁性、若しくはp型の伝導性を示す層で、かつ、バンドギャップが前記InAsxSb1−x薄膜導電層より大きく格子不整合(ミスマッチ)が+1.3%〜−0.8%であることを特徴とする薄膜積層体。 - 前記AlxIn1−xSb混晶層はAlの原子の含有率(x)が8%〜30%(0.08≦x≦0.3)であることを特徴とする請求項1に記載の薄膜積層体。
- 基板上に設けられたAlxGayIn1−x−ySb混晶層(0<x+y≦1、x≠0)と、該AlxGayIn1−x−ySb混晶層上に直接接して設けられたInAsxSb1−x(0<x≦1)薄膜導電層とを備え、
前記AlxGayIn1−x−ySb混晶層は、前記InAsxSb1−x薄膜導電層より高抵抗又は絶縁性、若しくはp型の伝導性を示す層で、かつ、バンドギャップが前記InAsxSb1−x薄膜導電層より大きい層であって、該InAsxSb1−x薄膜導電層との格子不整合が+1.3%〜−0.8%であることを特徴とする薄膜積層体。 - 前記AlxGayIn1−x−ySb混晶層は、AlとGaの原子の含有率(x+y)が8.0%〜30%(0.08≦x+y≦0.3)であることを特徴とする請求項3に記載の薄膜積層体。
- 前記InAsxSb1−x薄膜導電層には、ドナー不純物としてVI族の原子やIV族の原子であるTe,S、Se、Sn,Si,Ge等が少なくとも一種類はドープされていることを特徴とする請求項1乃至4のいずれかに記載の薄膜積層体。
- 前記AlxIn1−xSb混晶層又は前記AlxGayIn1−x−ySb混晶層のX線回折の半値幅が、50秒〜1,000秒であることを特徴とする請求項1乃至5のいずれかに記載の薄膜積層体。
- 前記AlxIn1−xSb混晶層又は前記AlxGayIn1−x−ySb混晶層と前記InAsxSb1−x薄膜導電層との格子不整合が、+1.3%〜−0.8%であることを特徴とする請求項1乃至6のいずれかに記載の薄膜積層体。
- 前記AlxIn1−xSb混晶層又は前記AlxGayIn1−x−ySb混晶層と前記InAsxSb1−x薄膜導電層との格子不整合が、±0.2%以下であることを特徴とする請求項1乃至7のいずれかに記載の薄膜積層体。
- 前記InAsxSb1−x(0<x≦1)薄膜導電層の膜厚が100nm以下10nm以上で電子移動度が30000cm2/Vs以上であることを特徴とする請求項1乃至8のいずれかに記載の薄膜積層体。
- 前記基板がGaAs基板であって、前記AlxIn1−xSb混晶層がAl0.1In0.9Sb混晶層であって、前記InAsxSb1−x薄膜導電層がInAs0.09Sb0.91薄膜導電層であることを特徴とする請求項1乃至9のいずれかに記載の薄膜積層体。
- 前記InAsxSb1−x(0<x≦1)薄膜導電層上に直接、キャップ層としてAlxIn1−xSb混晶層(0.08≦x≦1)、又は、AlxGayIn1−x−ySb混晶層(0<x+y≦1、x≠0)が形成されており、前記AlxIn1−xSb混晶層キャップ層又は、AlxGayIn1−x−ySb混晶層キャップ層は、前記InAsxSb1−x薄膜導電層より高抵抗又は絶縁性、若しくはp型の伝導性を示す層で、かつ、バンドギャップが前記InAsxSb1−x薄膜導電層より大きい層であって、該InAsxSb1−x薄膜導電層との格子不整合が+1.3%〜−0.8%であることを特徴とする請求項1乃至8のいずれかに記載の薄膜積層体。
- 前記基板がGaAs基板であって、前記AlxIn1−xSb混晶層がAl0.1In0.9Sb混晶層であって、前記InAsxSb1−x薄膜導電層はInAs0.09Sb0.91薄膜導電層であって、前記キャップ層のAlxIn1−xSb混晶層はAl0.1In0.9Sb混晶層であって、更に、該Al0.1In0.9Sb混晶層のキャップ層上にGaAs保護膜をキャップ層として備えることを特徴とする請求項11に記載の薄膜積層体。
- 基板上にGaAsの絶縁層が形成されており、その上に、AlInSb混晶層が形成され、次に、InAsSb導電層が形成されており、更に、該InAsSb導電層上に、AlInSb層がキャップ層として形成され、更に、該AlInSbキャップ層上に絶縁性の薄いGaAsキャプ層が形成されていることを特徴とする請求項1〜12に記載の薄膜積層体。
- 請求項1乃至13のいずれかに記載の薄膜積層体のInAsxSb1−x薄膜導電層を動作層としたことを特徴とする薄膜磁気センサ。
- 請求項1乃至13のいずれかに記載の薄膜積層体における薄膜導電層が、ホール効果を利用した素子、又は磁気抵抗効果を利用した素子のいずれかの動作層であることを特徴とする薄膜磁気センサ。
- 前記薄膜磁気センサと、該薄膜磁気センサのセンサ信号の増幅用のSi集積回路チップとが電気的に接続されて一つのパッケイジに収められていることを特徴とする請求項14及び15に記載の薄膜磁気センサ。
- 超高真空に保持できる結晶成長槽を有し、該結晶成長槽内に、Al,In,Sb,As,Gaをそれぞれ独立に蒸気圧を制御して加熱蒸発させる手段と、及び、ドナー不純物源としてSn,Si,Teをそれぞれ独立に蒸気圧を制御して加熱蒸発させる手段と、基板の結晶成長面を略水平に保持する手段と、前記基板を前記結晶成長槽中に搬入、搬出の手段とを備えた分子線エピタキシー装置を用いた薄膜積層体の製造方法おいて、
バックグラウンドの真空度は、1×10−10〜1×10−6Pa(パスカル)の状態に保持した状態で、300〜500℃に加熱された基板面に、所要の成分元素の蒸気を照射することにより絶縁性のAlInSb混晶層を基板上に成長させる工程と、
AlInSb混晶層と格子ミスマッチが+1.3%〜−0.8%のInAsSbを前記AlInSb混晶層上にエピタキシャル成長によりInAsSb薄膜導電層を製作する工程と
を少なくとも有することを特徴とする薄膜積層体の製造方法。 - 前記AlInSb混晶層と格子ミスマッチが+1.3%〜−0.8%のInAsSbを前記AlInSb混晶層上にエピタキシャル成長により製作する工程、次いで、前記InAsSb混晶層と格子ミスマッチが+1.3%〜−0.8%のAlInSb混晶層を前記InAsSb上に積層製作する工程を少なくとも有することを特徴とする請求項17に記載の薄膜積層体の製造方法。
- 前記基板がGaAs基板であって、該GaAs基板上にAl0.1In0.9Sb混晶層を0.7μm成長し、その上にInAs0.09Sb0.91薄膜導電層を0.15μm成長し、次いで、Al0.1In0.9Sb混晶層を0.05μm成長したキャップ層、さらに0.0065μmのGaAsキャップ層を最上層の保護膜として形成する工程を有することを特徴とする請求項17又は18に記載の薄膜積層体の製造方法。
- 超高真空に保持できる結晶成長槽を有し、該結晶成長槽内に、Al,In,Sb,As,Gaをそれぞれ独立に蒸気圧を制御して加熱蒸発させる手段と、及び、ドナー不純物源としてSn,Si,Teをそれぞれ独立に蒸気圧を制御して加熱蒸発させる手段と、基板の結晶成長面を略水平に保持する手段と、前記基板を前記結晶成長槽中に搬入、搬出の手段とを備えた分子線エピタキシー装置を用いた薄膜磁気センサの製造方法において、
バックグラウンドの真空度は、1×10−10〜1×10−6Pa(パスカル)の状態に保持した状態で、300〜500℃に加熱された基板面に、所要の成分元素の蒸気を照射することにより絶縁性のAlInSb層を基板上に成長させる工程と、
AlInSb混晶層と格子ミスマッチが+1.3%〜−0.8%のInAsSbを前記AlInSb混晶層上にエピタキシャル成長によりInAsSb薄膜導電層を製作する工程と、
製作されたInAsSb薄膜導電層を、所要の磁気センサパターンに加工する工程と、
オーミック電極金属をパターン化したInAsSb薄膜導電層に形成することにより、複数個の磁気センサチップをウエーハ上の同時に製作する工程を少なくとも有し、次いで、ダイシングソウにより切り離し、個別の磁気センサチップを製作する工程と
を有することを特徴とする薄膜積層体を用いた薄膜磁気センサの製造方法。 - 超高真空に保持できる結晶成長槽を有し、該結晶成長槽内に、Al,In,Sb,As,Gaをそれぞれ独立に蒸気圧を制御して加熱蒸発させる手段と、及び、ドナー不純物源としてSn,Si,Teをそれぞれ独立に蒸気圧を制御して加熱蒸発させる手段とを備え、基板の結晶成長面を略水平に保持する手段と、前記基板を前記結晶成長槽中に搬入、搬出の手段とを備えた分子線エピタキシー装置を用いた薄膜磁気センサの製造方法において、
バックグラウンドの真空度は、1×10−10〜1×10−6Pa(パスカル)の状態に保持した状態で、300〜500℃に加熱された基板面に、所要の成分元素の蒸気を照射することにより絶縁性のAlInSb層を基板上に成長させる工程と、
AlInSb混晶層と格子ミスマッチが+1.3%〜−0.8%のInAsSbを前記AlInSb混晶層上にエピタキシャル成長によりInAsSb薄膜導電層を製作する工程と、
InAsSb薄膜導電層上に、該InAsSb導電層と格子ミスマッチが+1.3%〜−0.8%のキャップ層であるAlInSb混晶層、次いで、GaAs絶縁層を形成する工程と、
製作されたInAsSb薄膜導電層を、所要の磁気センサパターンに加工する工程と、
オーミック電極金属をパターン化したInAsSb薄膜導電層にオーミック接触して形成することにより、複数個の磁気センサチップをウエーハ上に同時に製作する工程を少なくとも有し、次いで、ダイシングソウにより切り離し、個別の磁気センサチップを製作する工程と
を有することを特徴とする薄膜積層体を用いた薄膜磁気センサの製造方法。
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