CN101601148B - 薄膜积层体和使用其的薄膜磁传感器及其制造方法 - Google Patents

薄膜积层体和使用其的薄膜磁传感器及其制造方法 Download PDF

Info

Publication number
CN101601148B
CN101601148B CN2007800439801A CN200780043980A CN101601148B CN 101601148 B CN101601148 B CN 101601148B CN 2007800439801 A CN2007800439801 A CN 2007800439801A CN 200780043980 A CN200780043980 A CN 200780043980A CN 101601148 B CN101601148 B CN 101601148B
Authority
CN
China
Prior art keywords
mixed crystal
inas
conductive layer
layer
crystal layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2007800439801A
Other languages
English (en)
Other versions
CN101601148A (zh
Inventor
柴崎一郎
外贺宽崇
冈本敦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Asahi Kasei Corp
Original Assignee
Asahi Kasei Kogyo KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Asahi Kasei Kogyo KK filed Critical Asahi Kasei Kogyo KK
Publication of CN101601148A publication Critical patent/CN101601148A/zh
Application granted granted Critical
Publication of CN101601148B publication Critical patent/CN101601148B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N52/00—Hall-effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R33/00—Arrangements or instruments for measuring magnetic variables
    • G01R33/02—Measuring direction or magnitude of magnetic fields or magnetic flux
    • G01R33/06—Measuring direction or magnitude of magnetic fields or magnetic flux using galvano-magnetic devices
    • G01R33/07—Hall effect devices
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R33/00—Arrangements or instruments for measuring magnetic variables
    • G01R33/02—Measuring direction or magnitude of magnetic fields or magnetic flux
    • G01R33/06—Measuring direction or magnitude of magnetic fields or magnetic flux using galvano-magnetic devices
    • G01R33/09—Magnetoresistive devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02395—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02463—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02466—Antimonides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02546—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02549—Antimonides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N52/00—Hall-effect devices
    • H10N52/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N52/00—Hall-effect devices
    • H10N52/101—Semiconductor Hall-effect devices
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/12—All metal or with adjacent metals
    • Y10T428/12493—Composite; i.e., plural, adjacent, spatially distinct metal components [e.g., layers, joint, etc.]
    • Y10T428/12681—Ga-, In-, Tl- or Group VA metal-base component

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Hall/Mr Elements (AREA)
  • Measuring Magnetic Variables (AREA)

Abstract

涉及实现具有作为InAsSb工作层的高电子迁移率和薄板阻抗的薄膜导电层的薄膜积层体和使用其的薄膜磁传感器及其制造方法。提供一种薄膜积层体，其特征在于，具有：设置在基板上的AlxIn1-xSb混晶层和与该AlxIn1-xSb层上直接接触设置的InAsxSb1-x(0＜x≤1)薄膜导电层，上述AlxIn1-xSb混晶层是与上述InAsxSb1-x薄膜导电层相比显示高阻抗或绝缘性、或p型传导性的层，且，能带隙比上述InAsxSb1-x薄膜导电层大、晶格失配(mismatch)为+1.3％～-0.8％。

Description

薄膜积层体和使用其的薄膜磁传感器及其制造方法
技术领域
本发明涉及薄膜积层体和使用其的薄膜磁传感器及其制造方法，更详细地，涉及用于半导体薄膜的磁传感器等半导体设备的薄膜积层体和使用其的薄膜磁传感器及其制造方法。
背景技术
用以往的MBE法成长的InSb单结晶薄膜电子迁移率大、作为霍尔元件或磁阻元件的材料较适宜。例如，有报道称，厚度1.0μm、掺杂适量Sn的、在半绝缘性GaAs基板上制作的InSb薄膜，其阻抗值的温度依赖性也小，电子迁移率也显示出非常大的值，是能够实现在广泛的温度范围内工作的磁阻元件或霍尔元件等高灵敏度磁传感器的材料(参考非专利文献1)。又，InAs薄膜也和InSb薄膜一样是适宜的霍尔元件等的磁传感器材料(参考专利文献)。
但是，在将来的霍尔元件等磁传感器的应用中，作为磁传感器，要求高灵敏度、低耗电、进而，温度依赖性小等，对薄膜磁传感器材料要求高电子迁移率和高薄板阻抗值、温度依赖性小等。又，为了能够对应将来的磁传感器制作，阻抗值、电子迁移率的温度依赖性小、且具有高电子迁移率的薄膜的磁传感器材料是必要的。从这样的观点考虑的话，厚度非常薄且温度依赖性小的InSb薄膜的制作成为必须。但实际上，以厚度薄的InSb薄膜单晶为例，尝试着在GaAs基板上制作的话，由于与基板之间的大的晶格常数的偏差，InSb的厚度为0.5μm以下时，可见到膜厚减小的同时，电子迁移率急剧下降，结果，高灵敏度的磁传感器的制作非常困难。又，存在实用的磁传感器制作工程中的特性劣化显著等问题。
根据非专利文献1可知，一般，在有晶格失配的GaAs基板上外延成长InSb时，具有三层结构，在InSb薄膜与GaAs基板的异质界面附近和InSb薄膜的表面附近存在电子迁移率小的层，在中央部具有电子迁移率大的层。所述低电子迁移率层的形成是晶格失配的原因。将InSb薄膜的表面也考虑成其与真空之间的异质界面(从没有构成对象晶格的意义上可看做是异质界面)的话，在InSb表面附近的低电子迁移率层的形成则可以理解成真空(大气)和InSb的失配就是原因了。
失配的影响波及的范围(厚度)大致是一定的，因此，InSb薄膜与GaAs基板的异质界面附近和InSb薄膜的表面附近存在的电子迁移率小的层，其厚度与InSb全体的厚度没关系、分别具有一定的厚度。
因此，伴随InSb厚度减少的电子迁移率的下降，其原因是：伴随膜厚减少的中央部的电子迁移率好的(不受失配影响)部分减少。因此，可以预想：通过将受到失配影响的部分减到最小，即使薄膜化电子迁移率的下降也能够非常小。即，可以预想，通过使在工作层的上下形成的异质界面的晶格失配消失，与异质界面相连接形成的低电子迁移率层的厚度有能够降低或者能够消失的可能性。
图5是为了说明InSb量子井结构中晶格失配的状况而表示化合物半导体的晶格常数(nm)和能带隙(eV)之间关系的图。由图5可知，InSb中没有晶格整合且能带隙大、绝缘性的基板材料。进而，InSb等狭能带隙材料，虽然电子迁移率大，但是存在阻抗值或电子迁移率的温度依赖性大这样的本质的且非常重大的问题。因此，制作磁传感器等元件时，在高温和低温下有大的驱动端子间的阻抗值(称为输入阻抗)差。因此，虽然在室温周围元件的驱动比较容易，但是在-20℃以下或100℃以上的高温下使用的最近的应用中，由于阻抗与温度同时下降，温度的上升的同时，驱动电流增大，有必要保护元件避免过电流引起的破坏，因此，驱动条件受到很大限制，元件的驱动变得非常困难，这是自古就熟知的问题。
进而，大的电子迁移率可以使工作层的薄板阻抗值降低。出于抑制薄板阻抗值下降的目的，减小工作层的膜厚的话，如上所述，由于基板和表面的晶格失配引起的低电子迁移率层的形成，电子迁移率急剧下降。即使工作层的膜厚变薄，所述低电子迁移率层的厚度也不会变化，因此，必然地，只有电子迁移率高的层的厚度变薄，膜厚减少的同时，电子迁移率下降，用于制作高灵敏度磁传感器的工作层的制作变得不可能。
进而，根据发明人的试验，工作层的厚度单层为0.5μm以下的话，制作磁传感器的制造工序中形成于工作层上的无机质的绝缘性的保护膜、例如、SiO2或Si3N4等形成的话，产生被称为工序变动的保护膜引起的工作层的损害，这是人们熟知的。在工作层是InSb时，所述损害在1.0μm处是10％左右，在0.5μm处导致波及50％以上的电子迁移率的降低。进而，在0.2μm的膜厚处导致70％以上的电子迁移率降低。这是产生比单纯的工作层表面与真空或空气接触而生成低电子迁移率的层更严重的问题、造成阻碍制作实用的高灵敏度磁传感器的原因。
这样的在保护膜形成时产生的工作层的表面损害，是由于保护膜与工作层之间的晶格失配或保护膜与工作层的结晶结构的不同，加上在保护膜形成时飞来的构成保护膜的原子或分子具有动能而在工作层的表面进行冲撞而产生，这是非常严重的未解决的问题。又，所述损害使元件的信赖性显著降低，制作的元件的特性的参差不齐也变大，进而，工作层薄的薄膜不能用作为制作实用的高灵敏度磁传感器这样的非常深刻的问题，是想要制作信赖性好、实用的高灵敏度磁传感器时最先遇到的困难课题。
以往，利用InSb系薄膜的电子迁移率，不能制作实用的高灵敏度磁传感器的理由就是这个。
以下的薄膜积层体正是人们所需求的，但是以目前为止的技术还不能实现，该薄膜积层体能够在无需介意处理过程中的损害的情况下，制造高灵敏度、温度依赖性小、在广温度范围内能够驱动的、且高驱动稳定性等信赖性优异的磁传感器，即，该薄膜积层体具有高薄板阻抗、电子迁移率高、进而不受制作元件工序的损害、且、薄板阻抗值或电子迁移率的温度依赖性非常小的、适宜于高灵敏度磁传感器制作的工作层。
尤其是，具有厚度在0.2μm以下的工作层、具有含有In或Sb的窄能带隙的薄膜工作层的高灵敏度、低耗电、温度依赖性很小的霍尔元件等薄膜磁传感器到目前为止制作非常困难还没有实现。
尤其是，应该把目标放在，制作霍尔元件或磁阻元件等时，把耗电力抑制得较小，同时，使磁场检测灵敏度高进而在磁传感器的工作层上下形成的低电子迁移率层的厚度为0，或者止于与0同等的非常薄的厚度，同时，使含有In和Sb的工作层的温度依赖性非常小。
本发明鉴于这样的状况而产生，目的在于，提供以InAsSb系为工作层的薄膜积层体以及使用其的薄膜磁传感器及其制造方法。
即，本发明是，由于这样的晶格失配的影响，在工作层的上下形成的由晶格失配的影响引起的低电子迁移率的层极端地降低，由此，即使是1μm以下的膜厚，也可以得到具有适合制作磁传感器等设备的薄的工作层的薄膜积层材料，该薄的工作层为具有高电子迁移率的InAsSb系。进而，使非专利文献1中记载的、存在于与基板相接的界面附近或表面附近的工作层的低电子迁移率层非常薄，或者通过使其为0，从而确保中央部的电子迁移率大的部分，能够得到电子迁移率大的薄膜。又，想要制作以高电子迁移率和高薄板阻抗的薄膜为工作层的磁传感器。
进而，实现，实用的工作层的保护结构以及温度依赖性小的工作层，所述工作层的保护结构在磁传感器制作工序中的保护膜形成时不产生损害。
专利文献1日本专利特开平6-77556号公报
非专利文献1《transport properties of Sn-doped InSb thin films on GaAs substrates》(Journal of Crystal Growth，Vol.278(2005)pp 604～609)
发明内容
发明人对用分子线外延法将AlInSb薄膜、进而、InAsSb的单晶薄膜在GaAs基板上积层的条件、各成分元素的组成比、绝缘性、得到的InAsSb层的电子输送特性等进行了综合的且彻底的实验性研究。结果得知，Al组成大约为9％以上时，AlInSb层的厚度为0.7μm，薄板阻抗值为10kΩ(欧姆)以上。发现，只要显示绝缘性的AlInSb和InAsSb导电层的晶格失配为+1.3％～-0.6％以下(更好的是±0.5％以内，更好的是±0.2％以内，最好是0％)就能够得到高电子迁移率的薄膜，从而完成了本发明。
即，本发明的薄膜积层体，其特征在于，具有：设置在基板上的AlxIn1-xSb混晶层(0.08≤x≤1)和与该AlxIn1-xSb层上直接接触设置的InAsxSb1-x(0＜x≤1)薄膜导电层，上述AlxIn1-xSb混晶层是与上述InAsxSb1-x薄膜导电层相比显示高阻抗或绝缘性、或p型传导性的层，且，能带隙比上述InAsxSb1-x薄膜导电层大、晶格失配为+1.3％～-0.8％。
又，其特征在于，上述AlxIn1-xSb混晶层中Al原子的含率(x)是8％～30％(0.08≤x≤0.3)。
又，本发明的薄膜积层体，其特征在于，具有：设置在基板上的AlxGayIn1-x-ySb混晶层(0＜x+y≤1、x≠0)和与该AlxGayIn1-x-ySb混晶层上直接接触设置的InAsxSb1-x(0＜x≤1)薄膜导电层，上述AlxGayIn1-x-ySb混晶层是与上述InAsxSb1-x薄膜导电层相比显示高阻抗或绝缘性、或p型传导性的层，且，是能带隙比上述InAsxSb1-x薄膜导电层大的层，与该InAsxSb1-x薄膜导电层的晶格失配为+1.3％～-0.8％。
又，其特征在于，上述AlxGayIn1-x-ySb混晶层中Al和Ga原子的含率(x+y)是8.0％～30％(0.08≤x+y≤0.3)。
又，其特征在于，作为施主杂质，VI族原子或IV族原子的Te、S、Se、Sn、Si、Ge等至少一种掺杂在上述InAsxSb1-x薄膜导电层中。
又，其特征在于，上述AlxIn1-xSb混晶层或上述AlxGayIn1-x-ySb混晶层的X线衍射半幅值为50秒～1000秒。
又，其特征在于，上述AlxIn1-xSb混晶层或上述AlxGayIn1-x-ySb混晶层与上述InAsxSb1-x薄膜导电层的晶格失配为+1.3％～-0.8％。
又，其特征在于，上述AlxIn1-xSb混晶层或上述AlxGayIn1-x-ySb混晶层与上述InAsxSb1-x薄膜导电层的晶格失配为±0.2％以下。
又，其特征在于，上述InAsxSb1-x(0＜x≤1)薄膜导电层的膜厚为100nm以下、10nm以上，电子迁移率为30000cm2/Vs以上。
又，其特征在于，上述基板是GaAs基板，上述AlxIn1-xSb混晶层是Al0.1In0.9Sb混晶层，上述InAsxSb1-x薄膜导电层是InAs0.09Sb0.91薄膜导电层。
又，其特征在于，上述InAsxSb1-x(0＜x≤1)薄膜导电层上，作为盖层，直接形成有AlxIn1-xSb混晶层(0.08≤x≤1)或AlxGayIn1-x-ySb混晶层(0＜x+y≤1、x≠0)，上述AlxIn1-xSb混晶层盖层或AlxGayIn1-x-ySb混晶层盖层是与上述InAsxSb1-x薄膜导电层相比显示高阻抗或绝缘性、或者p型传导性的层，且，是能带隙比上述InAsxSb1-x薄膜导电层大的层，与该InAsxSb1-x薄膜导电层的晶格失配为+1.3％～-0.8％。
又，其特征在于，上述基板是GaAs基板，上述AlxIn1-xSb混晶层是Al0.1In0.9Sb混晶层，上述InAsxSb1-x薄膜导电层是InAs0.09Sb0.91薄膜导电层，上述盖层的AlxIn1-xSb混晶层是Al0.1In0.9Sb混晶层，进而，该Al0.1In0.9Sb混晶层的盖层上具有GaAs保护层作为盖层。
又，其特征在于，基板上形成有GaAs绝缘层，其上形成有AlInSb混晶层，然后，形成有InAsSb导电层，进而，在该InAsSb导电层上形成有AlInSb层作为盖层，然后，该AlInSb盖层上形成有绝缘性的薄GaAs盖层。
又，本发明的薄膜磁传感器，以上述任一项记载的薄膜积层体的InAsxSb1-x薄膜导电层作为工作层。
又，其特征在于，上述任一项记载的薄膜积层体中的薄膜导电层是利用霍尔效应的元件或利用磁阻效应的元件中的任何一个的工作层。
又，其特征在于，上述薄膜磁传感器与该薄膜磁传感器的传感器信号放大用Si集成电路芯片电连接收纳在一个包装物内。
又，本发明的薄膜积层体的制造方法使用分子射线外延装置，其具有：具有能够保持超高真空的结晶成长槽、在该结晶成长槽内分别独立控制蒸气压使Al、In、Sb、As、Ga加热蒸发的装置；分别独立控制蒸气压使施主杂质源Sn、Si、Te加热蒸发的装置；保持基板的结晶成长面略呈水平的装置；将上述基板搬入·搬出上述结晶成长槽中的装置，其特征在于，所述方法至少具有以下工序：
通过在保持背景的真空度为1×10-10～1×10-6Pa(帕斯卡)的状态下，在加热到300～500℃的基板面上照射所要的成分元素的蒸气，使绝缘性的AlInSb混晶层在基板上成长的工序；
与AlInSb混晶层的晶格失配为+1.3％～-0.8％的InAsSb在上述AlInSb混晶层上外延成长，由此，制作InAsSb薄膜导电层的工序。
又，其特征在于，至少具有：通过使与上述AlInSb混晶层的晶格失配为+1.3％～-0.8％的InAsSb在上述AlInSb混晶层上外延成长而制造的工序，然后，在上述InAsSb上积层与上述InAsSb混晶层的晶格失配为+1.3％～-0.8％的AlInSb混晶层而制造的工序。
又，其特征在于，所具有的工序是：上述基板是GaAs基板，Al0.1In0.9Sb混晶层在该GaAs基板上成长0.7μm，在其上，InAs0.09Sb0.91薄膜导电层成长0.15μm，接着，形成Al0.1In0.9Sb混晶层成长0.05μm的盖层，进而形成0.0065μm的GaAs盖层作为最上层的保护膜。
又，本发明的薄膜磁传感器的制造方法使用分子射线外延装置，其具有：具有能够保持超高真空的结晶成长槽、在该结晶成长槽内分别独立控制蒸气压使Al、In、Sb、As、Ga加热蒸发的装置；分别独立控制蒸气压使施主杂质源Sn、Si、Te加热蒸发的装置；保持基板的结晶成长面略呈水平的装置；将上述基板搬入·搬出上述结晶成长槽中的装置，
其特征在于，所述方法具有以下工序：通过在保持背景的真空度为1×10-10～1×10-6Pa(帕斯卡)的状态下，在加热到300～500℃的基板面上照射所要的成分元素的蒸气，使绝缘性的AlInSb层在基板上成长的工序；
与AlInSb混晶层的晶格失配为+1.3％～-0.8％的InAsSb在上述AlInSb混晶层上外延成长，由此，制作InAsSb薄膜导电层的工序；
将制作的InAsSb薄膜导电层加工成所要的磁传感器图案的工序；
通过在图案化的InAsSb薄膜导电层形成欧姆电极金属，在晶片上同时制作多个磁传感器芯片的工序；
然后，还具有用切割锯切开、制作单独的磁传感器芯片的工序。
又，本发明的薄膜磁传感器的制造方法，所述方法使用分子射线外延装置，其具有：具有能够保持超高真空的结晶成长槽、在该结晶成长槽内分别独立控制蒸气压使Al、In、Sb、As、Ga加热蒸发的装置；分别独立控制蒸气压使施主杂质源Sn、Si、Te加热蒸发的装置；保持基板的结晶成长面略呈水平的装置；将上述基板搬入·搬出上述结晶成长槽中的装置，
其特征在于，所述方法具有以下工序：
通过在保持背景的真空度为1×10-10～1×10-6Pa(帕斯卡)的状态下，在加热到300～500℃的基板面上照射所要的成分元素的蒸气，使绝缘性的AlInSb层在基板上成长的工序；
与AlInSb混晶层的晶格失配为+1.3％～-0.8％的InAsSb在上述AlInSb混晶层上外延成长，由此，制作InAsSb薄膜导电层的工序；
在InAsSb薄膜导电层上形成与该InAsSb导电层的晶格失配为+1.3％～-0.8％的盖层AlInSb混晶层，接着，形成GaAs绝缘层的工序；
将制作的InAsSb薄膜导电层加工成所要的磁传感器图案的工序；
通过将欧姆电极金属与图案化的InAsSb薄膜导电层欧姆接触地形成而在晶片上同时制作多个磁传感器芯片的工序；
然后，还具有用切割锯切开、制作单独的磁传感器芯片的工序。
根据本发明，本发明的薄膜积层体，能够得到即使厚度非常薄也具有高电子迁移率和大薄板阻抗的工作层，能够制作提供以往的技术所不能做到的高灵敏度、实用的InAsSb薄膜磁传感器。又，通过掺杂施主杂质温度依赖性变小，在磁传感器的制作中显示出非常优异的温度稳定性。这样的本发明的效用是不可估量的。
附图说明
图1A：图1A是表示本发明的InAsSb薄膜积层体的结构图的剖面图。
图1B：图1B是表示本发明的InAsSb薄膜积层体的结构图的上表面图。
图2A：图2A是具有用AlInSb混晶层从上下将工作层InAsSb薄膜导电层夹在中间的结构的薄膜积层体的结构图的剖面图。
图2B：图2B是具有用AlInSb混晶层从上下将工作层InAsSb薄膜导电层夹在中间的结构的薄膜积层体的结构图的上表面图。
图2C：图2C是具有在基板上制作的工作层InAsSb薄膜导电层上形成AlInSb混晶层的结构的薄膜积层体的结构图的剖面图。
图2D：图2D是具有以下结构的薄膜积层体的构成图的剖面图，用AlInSb混晶层从上下将工作层InAsSb薄膜导电层夹在中间，且，最上面形成有GaAs盖层。
图3A：图3A是表示使用本发明的薄膜积层体的磁阻元件的例子的剖面图。
图3B：图3B是表示使用本发明的薄膜积层体的磁阻元件的例子的上表面图。
图4A：图4A是表示使用用AlInSb混晶层和盖层AlInSb混晶层从上下将工作层InAsSb薄膜导电层夹在中间的结构的本发明的薄膜积层体的霍尔元件的例子的剖面图。
图4B：图4B是表示使用用AlInSb混晶层和盖层AlInSb混晶层从上下将工作层InAsSb薄膜导电层夹在中间的结构的本发明的薄膜积层体的霍尔元件的例子的上表面图。
图5：图5是表示化合物半导体的晶格常数(nm)和能带隙能量(eV)的关系的图。
图6：图6是表示本发明的薄膜积层体中，积层有AlInSb混晶层的InAsSb薄膜导电层和InSb薄膜导电层的电子迁移率的膜厚依赖性的图。
图7：图7是表示InAsSb薄膜导电层与AlInSb混晶层的晶格失配和电子迁移率之间的关系的图。
图8：图8是表示在本发明的薄膜积层体的AlInSb混晶层上积层的厚度30nm的InAsSb工作层，即，不掺杂以及掺杂有Sn的InAsSb的电子迁移率的温度特性的图。
图9：图9是表示在本发明的薄膜积层体的AlInSb混晶层上积层的厚度100nm的InAsSb工作层，即，不掺杂以及掺杂有Sn的InAsSb的电子迁移率的温度特性的图。
图10：图10是表示在本发明的薄膜积层体的AlInSb混晶层上积层的厚度30nm的InAsSb工作层，即，不掺杂以及掺杂有Sn的InAsSb的薄板阻抗值的温度特性的图。
图11：图11是表示在本发明的薄膜积层体的AlInSb混晶层上积层的厚度100nm的InAsSb工作层，即，不掺杂以及掺杂有Sn的InAsSb的薄板阻抗值的温度特性的图。
图12A：图12A是表示用薄膜积层体制作的3端子磁阻元件芯片的剖面结构的剖面图。
图12B：图12B是表示用薄膜积层体制作的3端子磁阻元件芯片的剖面结构的上表面图。
具体实施方式
以下，参考附图对本发明的实施方式进行说明。
<实施例1>
图1A和图1B是表示本发明的薄膜积层体的剖面结构的图。在表示本发明的InAsSb薄膜积层体的结构图中，图1A是剖面图、图1B是其上表面图。图中符号1是基板、2是绝缘层AlxGayIn1-x-ySb混晶层(缓冲层)(0＜x+y≤1、x≠0)，3是工作层InAsxSb1-x(0＜x≤1)薄膜导电层。图1(b)是在最表面可以看到工作层InAsxSb1-x(0＜x≤1)薄膜导电层的状态。
本发明的薄膜积层体，在基板1上，形成有晶格常数与InAsxSb1-x薄膜导电层一致或接近的AlxGayIn1-x-ySb混晶层(0＜x+y≤1、x≠0)2，在该AlxGayIn1-x-ySb混晶层上直接接触形成有InAsxSb1-x薄膜导电层3作为工作层。通过这样的绝缘性AlxGayIn1-x-ySb混晶层(0＜x+y≤1、x≠0)2在基板1和工作层3中间与工作层3相接形成，晶格失配变小，对电子迁移率等的影响变小。本发明的薄膜积层体通过这样的结构被应用于磁传感器等设备，但是还在追求特性或信赖性的进一步提高。
<实施例2>
图2A至图2D是具有用AlInSb混晶层2和盖层AlInSb混晶层4从上下将工作层InAsSb薄膜导电层夹在中间的结构的本发明的薄膜积层体的结构图，图2A是剖面图、图2B是其上表面图、图2C表示在基板1上，直接形成有工作层InAsSb层2、形成有作为盖层的绝缘层的AlInSb混晶层4时的薄膜积层体的剖面图，图2D表示形成有GaAs的绝缘性保护层5时的剖面图。
图2A中的符号4表示最表面上出现的AlInSb混晶层。采取这样的积层结构的理由是，在异质界面即InAsxSb1-x薄膜导电层的表面，与该导电层与基板的异质界面同样存在低电子迁移率的层，有使工作层的电子迁移率降低的可能性，因此，出于降低其与该真空的界面的电子迁移率小的层的影响的目的或防止在工序中工作层的特性劣化的目的，作为盖层的绝缘性AlInSb混晶层4与工作层直接相接而积层，这也是本发明的薄膜积层体的技术范围。
进而，更详细地，所述盖层绝缘性AlInSb混晶层4也是出于以下的目的而形成，是重要的。
即，将本发明的薄膜积层体作为磁传感器的工作层应用时，出于赋予信赖性或耐久性的目的，制作的霍尔元件或磁阻元件等磁传感器有时形成表面保护膜。这个通常都会经常进行的为了保护元件的表面而形成的绝缘层有时是Si3N4或SiO2等的无机质膜，有时是聚酰胺或聚硅氧烷树脂等有机膜，有时是两者的积层。
但是，AlInSb层薄为1.0μm库伦以下，或0.5μm以下，进而0.2μm以下时，与保护层的晶格失配或形成保护层时使用的等离子CVD的工序中，等离子颗粒冲击InAsSb薄膜面，使工作层的电子迁移率等特性极端降低。例如，在0.5μm的厚度时该值有时会达到50％，0.2μm时会超过70％。由此，在薄的膜厚中特性劣化会更大。
因此，产生不能制作希望特性的磁传感器的情况，这就成为比较大的问题。从防止这样的情况的意义上，III-V族半导体中，在InAsSb层上形成晶格常数与InAsSb一致或接近的半导体绝缘层AlInSb混晶层4作为盖层。即，盖层的绝缘层从降低与SiO2等保护层的晶格失配或形成保护层时的等离子冲击等影响这样的目的上讲也是必须形成的。
图2C是表示在基板1上形成直接工作层InAsSb层2、形成AlInSb混晶层4作为盖层的绝缘层时的薄膜积层体的剖面图。此时，只有在工作层上面的低电子迁移率层的厚度被降低。又，图2D表示GaAs绝缘性保护膜5作为盖层形成于最上面时的剖面图。
接着，本发明的薄膜积层体的基板常常使用GaAs单晶，但是，也常常使用Si单晶基板或对表面绝缘处理的Si单晶基板、在表面形成绝缘性GaAs层的Si单晶基板等。
本发明中，如上所述，通过形成于基板1上的AlInSb混晶层2和盖层AlInSb混晶层4，成为将InAsSb薄膜导电层3夹在中间的结构。进而，有时也会在其上再形成化学、物理均稳定的绝缘性GaAs保护层5。制作磁传感器时，出于钝化(パシベシヨン)的目的，有时在这样的积层结构上形成无机质绝缘层Si3N4或SiO2等薄膜或有机质的聚酰亚胺等薄膜，或，根据需要作为钝化层6而形成。
这样，由于盖层4或作为第二盖层形成的GaAs保护层5为电惰性，在磁传感器制作工序中，即使产生等离子颗粒等的冲击或与钝化薄膜的晶格失配，即使受到损害，也不会影响磁传感器元件的特性。结果，即使InAsSb的厚度为1μ以下，使用本发明的积层体制作磁传感器时，具有由于工序引起的特性下降几乎为0这样的效果。即，本发明的薄膜积层体中，上述AlInSb混晶层(也叫缓冲层)2的形成得到的高电子迁移率的InAsSb工作层，由于是在其上有上述AlInSb或GaAs的化合物半导体保护层作为盖层形成，在制作磁传感器的工序中，工作层的电子迁移率等特性几乎没有下降，因此，能够制造高灵敏度的磁传感器。
本发明的薄膜积层体基本上是上述InAsSb工作层3和缓冲层的绝缘层2，或者InAsSb工作层3和盖层的绝缘层4的组合，以及缓冲层的绝缘层2、工作层3以及盖层的绝缘层4组合这样的积层结构形成在基板上即可。也有像表面上形成的GaAs层5这样，上述以外的薄层关联积层的情况。
本发明的薄膜积层体中，InAsxSb1-x薄膜导电层3和其下部的AlInSb混晶层2的晶格失配，+1.3％～-0.8％从实用上来讲是允许的，但是从制作高灵敏度的元件这一点上，较好的是±0.5％以内，更好的是±0.2％以内，±0％以内最好。
又，AlInSb混晶层的薄板阻抗值有必要在10kΩ(欧姆)以上。该混晶层的厚度虽没有特别限制，但是由于其目的是制作磁传感器，因此绝缘性较重要，薄板阻抗值通常规定上限。决定该混晶层的绝缘性的x+y值通常为0.09以上。又，工作层InAsSb和盖层AlInSb混晶层的晶格失配为+1.3％～-0.8％，+侧约在0.5％以下较好。盖层的Al组成x为0.09以上的话绝缘性好，较为理想。
<实施例3>
图3A和图3B是表示使用本发明的薄膜积层体的磁阻元件的例子的剖面图。图3A中，符号6是磁阻元件的外部连接用的端子电极，是通过与工作层的InAsSb层3欧姆接触形成3层的金属薄膜电极的例子。又，符号7是插入端子电极间、与InAsSb的薄膜工作层欧姆接触形成的2层的金属电极。所述电极7也被称为短路电极或短路棒电极，在端子电极间形成多个，用于提高磁阻效应的灵敏度。图3B是从上面看到的磁阻元件的图。符号8表示的部位是检测磁阻元件的磁的传感器部。
<实施例4>
图4A和图4B是使用具有用AlInSb混晶层2和盖层AlInSb混晶层4从上下将工作层InAsSb薄膜导电层3夹在中间的结构的本发明的薄膜积层体的霍尔元件的例子的图。图4A中，符号9表示通过霍尔元件的外部连接用(通常形成为3层)电极与工作层InAsSb欧姆接触。绝缘性的GaAs薄膜保护层5作为盖层形成在最上面。图4B是从上面看霍尔元件的图，符号9(91、92、93、94)表示3层端子电极，符号5表示GaAs绝缘层(保护层)。3(30)的部分表示形成霍尔元件的图案的工作层的InAsSb。处于最上部的绝缘性GaAs层5是根据需要形成的半导体绝缘层，形成的绝缘层(保护膜)5是出于防止含有下部的InAsSb的传感器部的薄膜在制作工序中的劣化而形成的。绝缘性的GaAs等绝缘性高、能带隙与AlGaInSb同程度，虽然也能使用大材料等，但是GaAs是最常使用的例子。
上述例子中，InAsxSb1-x薄膜导电层3和其下部AlInSb混晶层的绝缘层2的晶格失配，以及与上部的AlInSb混晶层的绝缘层4的晶格失配，+1.3％～-0.8％从实用上来讲是允许的，但是从制作高灵敏度的元件这一点上，较好的是±0.5％以内，更好的是±0.2％以内，±0％最好。上下AlInSb混晶层的组成可以一样也可以不一样。
又，在InAsxSb1-x薄膜导电层的上下形成的AlInSb混晶层2和4的薄板阻抗分别为10kΩ(欧姆)以上是必要的。这层的厚度虽没有特别限定，但是由于其目的是制作磁传感器，因此绝缘性较重要，薄板阻抗值通常规定上限。决定该混晶层的绝缘性的x+y值通常为0.09以上。
以下，结合实施例对本发明的半导体薄膜的工作层或构成磁传感器部的InAsxSb1-x(0＜x≤1)薄膜导电层的制作进行说明。
<薄膜积层体的制作例>
作为例子，对尝试了AlInSb混晶层(缓冲层)、与InAsSb晶格常数接近的AlInSb薄膜的成长、然后尝试了InAsSb层的成长的结果进行描述。试着制作了AlInSb/InAsSb/AlInSb的三层结构，考察其特性。
使用的分子线外延装置是VG制V100装置，是具有一次能够安装12片2英寸基板的基板支架的装置。背景真空度是1×10-8Torr(1×10-10～1×10-6Pa(帕斯卡))以下。成长基板温度，AlInSb、InSb、GaAs层均是440℃，是固定的。成长速度设为1μm/hr。关于AlInSb层的Al组成(晶格常数、AlInSb层和InAsSb层的晶格失配)、AlInSb层的结晶性，用X线衍射进行评价。AlInSb层或InAsSb层的电特性用霍尔测定进行评价。
(a)AlInSb混晶层的成长
基板温度440℃，以1μm/hr的成长速度，最初，在GaAs基板上直接MBE成长了0.7μm的各种Al组成的AlInSb层。改变Al组成，测定AlInSb的晶格常数、薄板阻抗、AlInSb的X线衍射的半幅值(FWHM)。AlInSb的晶格常数与FWHM的测定采用使用了4结晶单色器的X线衍射装置。随着Al组成增大，薄板阻抗单调增加。AlInSb的绝缘性非常好，Al为10％时薄板阻抗约为10kΩ(欧姆)。
又，在这样的成长条件下，X线衍射的半幅值随Al的增加成比例地增大。X线衍射的半幅值FWHM小对于以后的InAsSb薄膜的结晶成长较好。FWHM尽可能在1，000秒以下较好，500秒以下非常好。
在AlInSb上成长电子迁移率大的InAsSb时，除了晶格常数非常接近(晶格匹配)外，AlInSb层的结晶性优异是必要的。虽然结晶性的定义非常困难，但是也可以考虑为各种结晶缺陷少或表面凹凸少等。又，表面平坦性也要好，这是必要的。
因此，为了成长InAsSb的较好的AlInSb成长后的表面粗糙度小好。尤其是，5nm以下好，1nm以下更好。允许的允许值，InAsSb膜厚越小越严格，较好的是InAsSb膜厚的1/50以下。所述混晶层中Al原子的含率(x)为8％以上(0.08≤x+y≤1)，且，结晶性优异的Al原子的含率(x)为30％以下，较好的是20％以下，与InAsSb导电层的晶格失配较好的是+1.3％～-0.6％以下，更好的是±0.5％以下，更好的是±0.2％以下，±0％最好。
(b)AlGaInSb混晶层的成长
AlxGayIn1-x-ySb混晶层与InAsSb薄膜导电层相比必须是高阻抗或绝缘性、或者显示p型传导性的层。因此，必须是能带隙比InAsSb大的层。该混晶层中，Al和Ga原子的含率(x+y＝)为8％以上(0.08≤x+y≤1)，且Al和Ga原子的含率(x+y＝)为30％以下，较好的是20％以下，与InAsSb导电层的晶格失配为+1.3％～-0.6％以下较好，更好的是±0.5％以下。
根据发明人的测试，较好的区域是，(x+y)为8％以上，13％的范围。
例如，3元的AlxIn1-xSb(0＜x≤1)时，Al的组成为10％，即，x＝0.1、厚度为0.7μm时，薄板阻抗约为10kΩ。这个值对于磁传感器的制作是充分的高阻抗值。将工作层的InAsSb组成设为x＝0.09即9％的话，晶格常数大致一致，晶格匹配。
由于在以下的试验中得到实用上视为绝缘层的10kΩ(欧姆)左右的薄板阻抗值，因此，将AlInSb的厚度固定为0.7μm、Al的组成固定为x＝0.1，进而，关于工作层InAsxSb1-x(0＜x≤1)，将As组成固定为x＝0.09，对这样的实施例进行描述。
即，对缓冲层和盖层为Al0.1In0.9Sb混晶层、夹在中间的工作层为InAs0.09Sb0.91层的实施例进行说明。形成GaAs层作为最上部的盖层。
(c)InAsSb的MBE成长
如上述图2D表示的剖面结构所示，在GaAs基板1上成长Al0.1In0.9Sb混晶层2，使其成长0.7μm，其上成长0.15μm的InAs0.09Sb0.91薄膜导电层3，接着，成长0.05μm的Al0.1In0.9Sb混晶层4作为盖层、进而成长0.0065μm的GaAs绝缘层作为保护层5即盖层。AlInSb盖层具有降低InAsSb表面的失配、降低或除去低电子迁移率层的效果，进而，和与之相同的盖层GaAs保护层5一起制作霍尔元件等元件时，由于通过在元件的表面作为钝化层形成的Si3N4绝缘层产生，因此还兼具防止特性降低、即所谓的防止工序变动的作用。
为了比较，举例的话，在晶格失配为14％的GaAs(100)基板上直接成长的厚度为0.15μm的InSb单晶薄膜的电子迁移率为7500cm2/Vs。接着，例举降低晶格失配的、或者使其为0的本发明的实施例。即，在GaAs基板上形成0.7μm的Al0.1In0.9Sb混晶层后形成InAs0.09Sb0.91薄膜导电层，此时，下部的Al0.1In0.9Sb混晶层和工作层InAs0.09Sb0.91的晶格失配为0，因此，能够获得电子迁移率为38,000cm2/Vs这样非常大的值。相差大约5倍。此时的InAsSb工作层的薄板阻抗值是170Ω(欧姆)，对于霍尔元件等磁传感器制作而言是非常大的值。我们认为，由于降低晶格失配的效果，大的InAsSb工作层的电子迁移率成为最大。
这样，除了由于消除失配引起电子迁移率提高，进而再对元件制作工序中的工序变动、即用上述实施例测试的结果对盖层的效果进行说明。形成厚度0.15μm的InAs0.09Sb0.91薄膜导电层，进而，在其上，形成0.05μm的Al0.1In0.9Sb混晶层作为盖层，最后，形成0.006μm的GaAs盖层作为保护层，在上述的这样的本发明的实施例中，标准元件制作工序中的工序变动为5％以下。这是非常有效的工序变动防止效果。虽然已经说明过，但是作为工序变动的比较例，以本发明的构成，没有盖层时的工序变动从试验中可以确认，由于0.15μm的工作层较薄，在元件制作工序中产生70％以上的电子迁移率下降。此时可以看出，没有盖层时，为了制作高灵敏度的磁传感器，而制作电子迁移率大、薄板阻抗值大的薄InAsSb工作层这是不可能的。本发明解决了这个非常重大的问题。尤其是，AlInSb盖层能够很好地维持工作层表面的晶格匹配，防止工作层的损害。又，GaAs保护层保护AlInSb表面层免受等离子的冲击或与作为钝化层形成的无机绝缘层的晶格失配的影响等，具有保持高电子迁移率的工作层的特性的作用。5％以内的工序变动是与工作层的特性劣化不同的情况，即，与元件图案的形成精度的问题等完全不同的工序所引起。
可以设想通过将施主杂质原子Sn掺杂在工作层InAsSb中从而降低电子迁移率或薄板阻抗值的温度依赖性。因此，尝试向AlInSb/InAsSb/AlInSb积层结构的InAsSb中掺杂Sn。该方法采用MBE法、在InAsSb的结晶成长中向基板上照射Sn射线(beam)从而掺杂的方法。
这些测试结果表示如下。表1表示用几个膜厚制作的无掺杂InAs0.09Sb0.91薄膜导电层的特性。
[表1]
表1：制作的无掺杂InAs0.09Sb0.91薄膜导电层的特性
  膜厚(nm)   电子迁移率cm2/Vs   薄板阻抗值/□
  30   38,000   520
  100   38,000   300
  150   38,000   170
进而，表2表示掺杂了Sn时的InAs0.09Sb0.91薄膜导电层的特性。
[表2]
表2：制作的Sn掺杂InAs0.09Sb0.91薄膜导电层的特性
  膜厚(nm)   电子迁移率cm2/Vs   薄板阻抗值/□
  30   34,000   500
  100   34,000   180
图6是表示本发明的薄膜积层体中，被AlInSb混晶层夹在中间的InAsSb薄膜导电层和InSb薄膜导电层的电子迁移率的膜厚依赖性的图。
将被晶格匹配的绝缘层-厚度0.7μm的Al0.1In0.9Sb混晶层夹在中间的InAs0.09Sb0.91薄膜导电层的膜厚依赖性以及被Al0.1In0.9Sb混晶层夹在中间的晶格失配为0.5％的InSb的膜厚依赖性的实施例，与在GaAs基板上直接制作InSb时对比表示。可知，在比0.6μm小的膜厚中，本发明的用Al0.1In0.9Sb混晶层夹持的效果显著，伴随膜厚减小的电子迁移率下降变得非常少。InAsSb的情况下，在20nm可见20倍以上的电子迁移率的提高效果，即使电子迁移率在500nm以下也几乎没有下降。可见非常大的消除晶格失配的效果。
这些结果是本发明所使用的、将缓冲层2和盖层4的AlInSb与工作层的晶格失配降低至0.5％以下、以及使晶格失配为±0.2％以下、或者使其为0而产生的效果。
图7是表示InAsSb薄膜导电层和AlInSb混晶层的晶格失配与电子迁移率之间关系的图。这里，晶格失配是通过X线衍射求得的晶格常数来评价的。显示了通过使InAsSb的晶格常数接近Al0.1In0.9Sb混晶层的缓冲层、盖层，从而InAsSb的电子迁移率变大的样子。此时，缓冲层的Al组成是10％，晶格匹配的点是Al组成为9％、InAs0.09Sb0.91薄膜导电层为工作层。
如这些实施例所示，本发明的工作层InAsxSb1-x薄膜导电层的电子迁移率大、且薄板阻抗值也大，因此，能够制作高灵敏度的霍尔元件或磁阻元件。
且，如表2所示，即使在InAsSb工作层中掺杂Sn也没有见到大的电子迁移率降低。尤其是，在0.03μm(30nm)的膜厚下，电子迁移率显示34,000cm2/Vs，显示本发明的有效性。这样的高电子迁移率在厚度为30nm这样薄的膜厚中尚属首次。
进而，图8和图9分别是厚度为30nm、100nm的例子，通过掺杂Sn能够降低工作层InAs0.09Sb0.91薄膜导电层的电子迁移率的温度依赖性的图。又，图10和图11是表示，在厚度为30nm、100nm的例子中，通过掺杂Sn，工作层InAs0.09Sb0.91的薄板阻抗值的温度依赖性被降低的图。图中表示了没有掺杂Sn时和在温度780℃、793℃、806℃使Sn蒸发掺杂时的数据。使Sn蒸发时的温度越高则掺杂量越会增加。如该例所示，通过在本发明的工作层中掺杂Sn、Si、Te、S等施主原子，工作层的电子密度增大，薄板阻抗值的温度依赖性或电子迁移率的温度依赖性能够降低。尤其会是，如上所述，掺杂Sn较好。可以看出，这个效果随着掺杂量的增加而变得显著。这意味着能够制作温度依赖性小的磁传感器，而这正是本发明的实用的、重要的效果。
以上，关于缓冲层2虽然只是围绕着AlInSb进行了说明，但是没有必要局限于这个组成，加入Ga的AlGaInSb缓冲层2也挺好，也是本发明的技术范围。即，虽然AlInSb薄膜导电层的As组成大时，缓冲层的Al组成也变大，但是也可以使用在有绝缘层的范围内加入Ga以使其与InAsSb的晶格匹配的缓冲层。加入Ga的优点在于能够期待Al的成分变少、缓冲层的耐腐蚀性提高等。
接着，关于本发明中使用的基板，对GaAs以外的一些进行说明。本发明使用的基板1只要具有耐热性是绝缘性的即可。并不一定局限于GaAs单结晶基板。又，只要是绝缘性或高阻抗的AlxGayIn1-x-ySb混晶层能够在上面成长，也不一定局限于是绝缘性的。
本发明中，基板1通常是由高温下稳定的物质构成，使用绝缘性或高阻抗、表面平坦的基板。因此，可以较好地使用能够获得表面平滑的结晶面的绝缘性单晶板，尤其是可以较好地使用GaAs或InP等绝缘性基板。又，在表面形成绝缘性或高阻抗的薄层，实质上与以绝缘性或高阻抗形成的薄层的表面平坦的基板同等即可。
又，在表面形成薄的绝缘层的Si单晶基板，通过在其表面再设置GaAs绝缘性化合物半导体层，可以得到与GaAs基板结晶结构相同的绝缘性的平滑表面，因此可以用于基板1。绝缘性好的蓝宝石也同样是理想的基板。
然后，基板的表面必须是平坦的。这里所说的平坦，是指表面凹凸在5nm以下，进而，较好的是在1nm以下，最合适的情况是在基板的表面上，由构成基板的原子所构成的结晶的晶格面为一原子层的平坦度、与晶格面平行并列的状态，即，基板是单晶基板、由结晶的晶格面构成的原子一层以下的平坦性较好。或者，一晶格面的间隔以下的平坦性是最好的平坦性。
基板，只要是绝缘性或高阻抗，则无论单晶、多晶、非晶质状态等都没有关系，但是较好的是与InAsSb同样的结晶结构的单晶，更好的是III-V族的化合物半导体的单晶，较好的是GaAs或InP、GaN等绝缘或半绝缘基板。
较好的是这些单晶基板的表面沿结晶晶格面形成，进而，为了结晶在其上容易成长较好的是与结晶面保持一定的角度(0～10度左右)形成。例如，GaAs基板的例子中，有形成以0～10度左右的范围的角度从(100)、(111)、(110)等基板面倾斜的表面的情况，这样较好。在基板的表面，不拘泥于上述指标面(インデツクス面)使用。近年来，尝试结晶成长的高指标面也较好。使用单晶蓝宝石基板或Si、玻璃、石英玻璃SiO2、含有Al2O3的氧化铝基板等与III-V族的化合物半导体不同材质的基板时，可以依原样使用，但较好的是在其表面形成含有III-V族化合物半导体的绝缘层或高阻抗层。
使用本发明的上述薄膜积层体的话，能够制作高灵敏度的霍尔元件等磁传感器。通过使用本发明的薄膜积层体，通过将厚度非常薄的InAsSb薄膜用作工作层，能够制作高灵敏度的磁传感器，以下举例说明。
<霍尔元件磁传感器制作例1>
对用厚度为0.15μm的InAs0.09Sb0.91薄膜导电层作为磁传感器部而制作的霍尔元件的特性进行说明。用本发明的薄膜积层体制作的霍尔元件芯片的剖面结构示于图4A。图4B中，符号9(91、92、93、94)是4个端子电极，电极9通常是由与工作层3欧姆接触的层、其上的中间层和最上部的含有金等金属的粘结层(ボンデイング層)的3层积层结构做成的。符号3表示霍尔元件的工作层(薄膜导电层)的图案部分。
制作顺序是在厚度0.35mm的GaAs基板1上成长0.7μm的缓冲层Al0.1In0.9Sb混晶层2，在其上成长0.15μm(150nm)的InAs0.09Sb0.91薄膜导电层3，接着，成长0.05μm盖层Al0.1In0.9Sb混晶层4)，然后再成长0.0065μm的GaAs保护层10。其特性如表1所示，电子迁移率为38,000cm2/Vs、薄板阻抗值是170Ω(欧姆)/□。
霍尔元件的制作中，使用光刻法，对保护层、盖层、进而工作层InAsSb层进行蚀刻，接着，蚀刻除去端子电极部的保护膜和盖层，利用光刻法，通过剥离(lift off)法经过Ti/Ni/Au3层端子电极的形成而制作。芯片的尺寸是0.36mm2，元件的图案做成十字形。这样制作的霍尔元件的霍尔电压的大小，在驱动电压1V、磁束密度0.1T时为153mV。显示了非常大的霍尔电压且磁场灵敏度大。又，元件的输入阻抗值是380Ω(欧姆)。没有磁场时的霍尔端子间的电压即偏压Vu也小，在驱动电压为1V的情况下为0.3mV。这样，通过使用本发明的薄膜积层体能够制作高灵敏度的磁传感器。
<霍尔元件磁传感器制作例2>
接着，对用厚度为0.10μm的InAs0.09Sb0.91薄膜导电层作为磁传感器部而制作的霍尔元件的特性进行说明。其剖面结构示于图4A。
制作顺序是在厚度0.35mm的GaAs基板1上成长0.7μm的缓冲层Al0.1In0.9Sb混晶层2，在其上成长0.10μm(100nm)的InAs0.09Sb0.91薄膜导电层3，接着，成长0.05μm盖层Al0.1In0.9Sb混晶层4，然后再成长0.0065μm的GaAs保护层10。这样制作的薄膜积层体的特性如表1所示，电子迁移率为38,000cm2/Vs、薄板阻抗值是300Ω(欧姆)/□。
霍尔元件的制作中，使用光刻法，对保护层、盖层、进而工作层InAsSb层进行蚀刻，接着，蚀刻除去端子电极部的保护膜和盖层，利用光刻法，通过剥离(lift off)法经过Ti/Ni/Au3层端子电极的形成而制作。芯片的尺寸是0.36mm2，元件的图案做成十字形。这样制作的霍尔元件的霍尔电压的大小，在驱动电压1V、磁束密度0.1T时为190mV。显示了非常大的霍尔电压且磁场灵敏度大。又，元件的输入阻抗值是620Ω(欧姆)。没有磁场时的霍尔端子间的电压即偏压Vu也小，在驱动电压为1V的情况下为0.12mV。该元件灵敏度非常高，且高输出。
<霍尔元件磁传感器制作例3>
接着，对用厚度为0.03μm的InAs0.09Sb0.91薄膜导电层作为磁传感器部而制作的霍尔元件的特性进行说明。其剖面结构示于图4A。
制作顺序是在厚度0.35mm的GaAs基板1上成长0.7μm的缓冲层Al0.1In0.9Sb混晶层2，在其上成长0.03μm(30nm)的掺杂了Sn的InAs0.09Sb0.91薄膜导电层3，接着，成长0.05μm盖层Al0.1In0.9Sb混晶层4)，然后再成长0.0065μm的GaAs保护层10。其特性如表2所示，电子迁移率为34,000cm2/Vs、薄板阻抗值是500Ω(欧姆)/□。
霍尔元件的制作中，使用光刻法，对保护层、盖层、进而工作层InAsSb层进行蚀刻，接着，蚀刻除去端子电极部的保护膜和盖层，利用光刻法，通过剥离法经过Ti/Ni/Au3层端子电极的形成而制作。芯片的尺寸是0.36mm2，元件的图案做成十字形。这样制作的霍尔元件的霍尔电压的大小，在驱动电压1V、磁束密度0.1T时为170mV。显示了非常大的霍尔电压且磁场灵敏度大。又，元件的输入阻抗值是980Ω(欧姆)。没有磁场时的霍尔端子间的电压即偏压Vu也小，在驱动电压为1V的情况下为0.1mV。该元件温度依赖性小、输入阻抗值小，因此在3V的驱动电压下就能够驱动。此时的作为磁传感器输出的霍尔电压变为上述的3倍、可以得到510mV大的值，灵敏度非常高，且高输出。
<磁阻元件磁传感器制作例1(MR)>
接着，对将在霍尔元件制作例1中的使用的薄膜积层体，即厚度0.15μm的InAs0.09Sb0.91薄膜导电层用作为磁传感器而制作的磁阻元件的制作及其特性进行说明。
磁阻元件的基本结构如图3所示，基本是2端子的元件。但是，实用中多用3端子的桥结构制作，因此这里以3端子的磁阻元件为例进行说明。
图12A和12B是用本发明的薄膜积层体制作的3端子磁阻元件芯片的剖面结构图。图12A中，符号6是3层的用于外部连接的端子电极。这个例子中有3个端子电极。符号7(71、72)是用于增大磁阻效应而形成的短路棒电极。作为2层的积层电极形成的例子。图12B是从上面看用本发明的薄膜积层体制作的3端子磁阻元件芯片的图。虚线的剖面是图12A所示的部分。符号8表示磁阻元件的传感器部分。符号301部分表示用工作层InAsSb层的短路棒区分开的磁场表示阻抗变化的图案部分。所述元件中，有取出磁阻变化的中间电极602以及端子电极601、603。在各自的电极中连接有外部连接用的端子电极61、62、63。这个图案的磁阻元件，用于外部连接的电极通过配线部11与磁阻元件的端子电极、中间电极连接。
制作顺序是，在厚度0.35mm的GaAs基板1上成长0.7μm的缓冲层Al0.1In0.9Sb混晶层2，在其上成长0.15μm(150nm)的InAs0.09Sb0.91薄膜导电层3，接着，成长0.05μm盖层Al0.1In0.9Sb混晶层4，然后再成长0.0065μm的GaAs保护层10。其特性如表1所示，电子迁移率为38,000cm2/Vs、薄板阻抗值是170Ω(欧姆)/□。该薄膜积层体的积层结构是如图2D所示的剖面结构。
磁阻元件的制作中，使用光刻法，对保护层、盖层、进而工作层InAsSb层进行蚀刻，接着，蚀刻除去端子电极部的保护膜和盖层，利用光刻法，通过剥离法进行Ti/Ni/Au3层电极的端子电极形成。接着，为了形成短路棒电极部，蚀刻除去InAsSb工作层表面的AlInSb盖层4和作为薄的保护层10的GaAs层。这样，通过短路棒电极的Ti与InAsSb直接接触的结构来形成短路棒电极。进而，通过剥离法(liftoff)形成Ti/Ni的2层结构的短路棒电极。
这样制作的3端子的磁阻元件的芯片尺寸为3.1mm×1.5mm，短路棒电极的间隔L与磁阻元件电流流路的宽度W之比W/L是0.2(W/L称为产生磁阻效应的图案的形状比)。关于这样制作的磁阻元件的阻抗变化，作为3端子磁阻元件制作的、以中间的电极为界分开的磁阻元件的阻抗值以同样的值设计，因此，测定结果分别为350Ω(欧姆)。磁阻元件的输入阻抗值是700Ω(欧姆)。没有磁场时的霍尔端子间的电压即偏压Vu也小，在驱动电压5V下从中间电极电位的2.5V的偏离为1.2mV。磁束密度0.5T时磁阻元件的阻抗变化显示250％，在这个附近，相对于微小的磁束变化产生直线的阻抗变化。可知，其灵敏度非常高，相对于1μT的磁场变化也能由灵敏度。
<磁阻元件磁传感器制作例2(MR)>
接着，对将表2记载的薄膜积层体，即厚度0.03μm的InAs0.09Sb0.91薄膜导电层用作为磁传感器而制作的磁阻元件的制作及其特性进行说明。
磁阻元件的基本结构如表3所示，基本是2端子的元件。但是，实用中多用3端子的桥结构制作，因此这里以3端子的磁阻元件为例进行说明。
图12A和图12B是用本发明的薄膜积层体制作的3端子磁阻元件芯片的剖面结构图。图12A中，符号6是3层的用于外部连接的端子电极。这个例子中有3个端子电极。符号7(71、72)是用于增大磁阻效应而形成的短路棒电极。作为2层的积层电极形成的例子。图12B是从上面看用本发明的薄膜积层体制作的3端子磁阻元件芯片的图。虚线的剖面是图12A所示的部分。符号8表示磁阻元件的传感器部分。符号301部分表示用工作层InAsSb层的短路棒区分开的磁场表示阻抗变化的图案部分。所述元件中，有取出磁阻变化的中间电极602以及端子电极601、603。在各自的电极中连接有外部连接用的端子电极61、62、63。这个图案的磁阻元件，用于外部连接的电极通过配线部11与磁阻元件的端子电极、中间电极连接。
制作顺序是，在厚度0.35mm的GaAs基板1上成长0.7μm的缓冲层Al0.1In0.9Sb混晶层2，在其上成长0.03μm(30nm)的掺杂有Sn的InAs0.09Sb0.91薄膜导电层3，接着，成长0.05μm盖层Al0.1In0.9Sb混晶层4，然后再成长0.0065μm的GaAs保护层10。其特性如表2所示，电子迁移率为34,000cm2/Vs、薄板阻抗值是500Ω(欧姆)/□。该薄膜积层体的积层结构是如图2D所示的剖面结构。
磁阻元件的制作中，使用光刻法，对保护层、盖层、进而工作层InAsSb层进行蚀刻，接着，蚀刻除去端子电极部的保护膜和盖层，利用光刻法，通过剥离法进行Ti/Ni/Au3层电极的端子电极形成。接着，为了形成短路棒电极部，蚀刻除去InAsSb工作层表面的AlInSb盖层4和作为薄的保护层10的GaAs层。这样，通过短路棒电极的Ti与InAsSb直接接触的结构来形成短路棒电极。进而，通过剥离法(liftoff)形成Ti/Ni的2层结构的短路棒电极。
这样制作的3端子电极的磁阻元件的芯片尺寸为3.1mm×1.5mm，短路棒电极的间隔L与磁阻元件电流流路的宽度W之比W/L是0.2(W/L称为产生磁阻效应的图案的形状比)。关于这样制作的磁阻元件的阻抗变化，作为3端子磁阻元件制作的、以中间的电极为界分开的磁阻元件的阻抗值以同样的值设计。因此，以中间电极为界分开的磁阻元件的阻抗值的测定结果分别为930Ω(欧姆)。因此，磁阻元件的输入阻抗值两者合计为1860Ω(欧姆)。没有磁场时的霍尔端子间的电压即偏压Vu也小，在驱动电压5V下从中间电极电位的2.5V的偏离为1.0mV。磁束密度0.5T时磁阻元件的阻抗变化显示230％，在这个附近，相对于微小的磁束变化产生直线的阻抗变化。即使与磁阻元件磁传感器制作例1相比，由磁场引起的阻抗变化高几乎没有变化，磁场检测灵敏度非常高。又，这种情况下，由于掺杂了Sn，由磁阻效应引起的阻抗变化率的温度依赖性变得非常小。又，不加磁场时的输入阻抗值的温度依赖性也小，进而，偏压的温度变化非常小。结果，能够非常稳定地检测1μT的磁场变化。这正是为了阻抗值的温度变化不影响磁阻变化而使用Sn掺杂的薄膜积层体的优点。
<磁阻元件磁传感器制作例3(MR)>
接着，对将表2记载的薄膜积层体，即厚度0.10μm的InAs0.09Sb0.91薄膜导电层用作为磁传感器而制作的磁阻元件的制作及其特性进行说明。
磁阻元件的基本结构如表3所示，基本是2端子的元件。但是，实用中多用3端子的桥结构制作，因此这里以3端子的磁阻元件为例进行说明。
图12A和图12B是用本发明的薄膜积层体制作的3端子磁阻元件芯片的剖面结构图。图12A中，符号6是3层的用于外部连接的端子电极。这个例子中有3个端子电极。符号7(71、72)是用于增大磁阻效应而形成的短路棒电极。作为2层的积层电极形成的例子。图12B是从上面看用本发明的薄膜积层体制作的3端子磁阻元件芯片的图。虚线的剖面是图12A所示的部分。符号8表示磁阻元件的传感器部分。符号301部分表示用工作层InAsSb层的短路棒区分开的磁场表示阻抗变化的图案部分。所述元件中，有取出磁阻变化的中间电极602以及端子电极601、603。在各自的电极中连接有外部连接用的端子电极61、62、63。这个图案的磁阻元件，用于外部连接的电极通过配线部11与磁阻元件的端子电极、中间电极连接。
制作顺序是，在厚度0.35mm的GaAs基板1上成长0.7μm的缓冲层Al0.1In0.9Sb混晶层2，在其上成长0.10μm(107nm)的掺杂有Sn的InAs0.09Sb0.91薄膜导电层3，接着，成长0.05μm盖层Al0.1In0.9Sb混晶层4，然后再成长0.0065μm的GaAs保护层10。其特性如表2所示，电子迁移率为34,000cm2/Vs、薄板阻抗值是180Ω(欧姆)/□。该薄膜积层体的积层结构是如图2D所示的剖面结构。
磁阻元件的制作中，使用光刻法，对保护层、盖层、进而工作层InAsSb层进行蚀刻，接着，蚀刻除去端子电极部的保护膜和盖层，利用光刻法，通过剥离法进行Ti/Ni/Au3层电极的端子电极形成。接着，为了形成短路棒电极部，蚀刻除去InAsSb工作层表面的AlInSb盖层4和作为薄的保护层10的GaAs层。这样，通过短路棒电极的Ti与InAsSb直接接触的结构来形成短路棒电极。进而，通过剥离法(liftoff)形成Ti/Ni的2层结构的短路棒电极。
这样制作的3端子的磁阻元件的芯片尺寸为3.1mm×1.5mm，短路棒电极的间隔L与磁阻元件电流流路的宽度W之比W/L是0.2(W/L称为产生磁阻效应的图案的形状比)。关于这样制作的磁阻元件的阻抗变化，作为3端子磁阻元件制作的、以中间的电极为界分开的磁阻元件的阻抗值以同样的值设计。因此，以中间电极为界分开的磁阻元件的阻抗值的测定结果分别为370Ω(欧姆)。因此，磁阻元件的输入阻抗值为740Ω(欧姆)。没有磁场时的霍尔端子间的电压即偏压Vu也小，在驱动电压5V下从中间电极电位的2.5V的偏离为0.8mV。磁束密度0.5T时磁阻元件的阻抗变化显示230％，在这个附近，相对于微小的磁束变化产生直线的阻抗变化。即使与磁阻元件磁传感器制作例1相比，由磁场引起的阻抗变化高几乎没有变化，磁场检测灵敏度非常高。又，这种情况下，由于掺杂了Sn，由磁阻效应引起的阻抗变化率的温度依赖性变得非常小。又，不加磁场时的输入阻抗值的温度依赖性也小，进而，偏压的温度变化非常小。结果，能够非常稳定地检测1μT的磁场变化。这正是为了阻抗值的温度变化不影响磁阻变化而使用Sn掺杂的薄膜积层体的优点。
如这些例子所示，本发明显示能够用厚度1μm以下的InAsSb薄膜制作高灵敏度的霍尔元件或磁阻元件。尤其是，能够检测出微弱磁场变化的磁阻元件，期待能够在面向磁墨印刷图案的检测或微小间距的铁齿轮旋转检测等以往的薄膜很难做到的领域内获得广泛的应用。
本发明的磁阻元件能够制作2端子元件、3端子元件、4端子的全桥元件等。这些都是本发明的技术范围。
在上述例子中，关于本发明的磁传感器虽然没有提及包装物，但是上述本发明的磁传感器可以使用各种包装，即使被包装也仍然属于本发明的技术范围。
接着，对本发明的其他的例子进行说明。
只有本发明的霍尔元件磁传感器制作例1中制作的霍尔元件通常直接用树脂包装。包装是为了使本发明的磁传感器使用方便而采用的手段，即使这样包装后本发明的霍尔元件或磁阻元件还是本发明的技术范围。进行其他包装也一样。
进而还有其他的例子。霍尔元件是通过放大回路对磁检测信号即霍尔电压放大而使用。因此，预先通过Si集成回路制作放大霍尔元件信号的电子回路，将所述Si集成回路芯片与霍尔元件芯片电线连接，将两者收入一个包装物中。这样的霍尔元件虽然别名也被称为混合霍尔IC，但是本质上还是通过放大回路对霍尔元件的功能单纯放大，因此还是本发明的技术范围。即，是特征在于与磁传感器信号放大用Si集成回路芯片电连接、收入一个包装物中的本发明的InAsSb薄膜磁传感器。在这个例子中，这样的放大回路大致分为2种。一种是将与磁场成比例的霍尔元件依原样模拟放大的放大回路。
本发明的InAsSb薄膜磁传感器也有与该模拟放大回路组合、电连接、收入一个包装物中的情况。这种情况下，通过放大回路的霍尔电压与磁场成比例。虽然有时被称为模拟混合霍尔IC，但也是本发明的技术范围。
另外一个是，对应于磁场的检测、非检测，或者，一定大小的磁场的阈值被设定在放大回路中，与该阈值以上的磁场检测、非检测相对应，通过输出端子开关式地输出一定的电压。例如，输出端子的电压在接地水平(ア一スレベル)(低水平)-电源电压水平(高水平)之间变动的数字放大回路。也有与这样的数字放大回路组合且电连接、InAsSb薄膜磁传感器被收入一个包装物中使用的情况，被称为数字混合霍尔IC，这也是本发明的技术范围。被放大的霍尔电压作为开关式变化的数字信号输出而被得到。
这样的本发明的InAsSb薄膜磁传感器与含有Si集成回路芯片的放大器一起装入一个包装物中使用的情况是很频繁的，这也是本发明的技术范围。
也有将霍尔元件用作为磁传感器的情况，也可以是磁阻元件。这种情况下，有时被称为磁阻元件IC，也有时只是简单地被称为磁阻元件。

Claims (18)

1.一种薄膜积层体，其特征在于，具有：设置在基板上的AlxIn1-xSb混晶层，其中0.08≤x＜0.2，和与该AlxIn1-xSb层上直接接触设置的InAsxSb1-x薄膜导电层，其中0＜x≤1，
上述AlxIn1-xSb混晶层是与上述InAsxSb1-x薄膜导电层相比显示高阻抗或绝缘性、或p型传导性的层，且，是能带隙比上述InAsxSb1-x薄膜导电层大的层，与该InAsxSb1-x薄膜导电层的晶格失配为+1.3％～-0.8％。
2.一种薄膜积层体，其特征在于，具有：设置在基板上的AlxGayIn1-x-ySb混晶层，其中0＜x+y＜0.2、x≠0，和与该AlxGayIn1-x-ySb混晶层上直接接触设置的InAsxSb1-x薄膜导电层，其中0＜x≤1，
上述AlxGayIn1-x-ySb混晶层是与上述InAsxSb1-x薄膜导电层相比显示高阻抗或绝缘性、或p型传导性的层，且，是能带隙比上述InAsxSb1-x薄膜导电层大的层，与该InAsxSb1-x薄膜导电层的晶格失配为+1.3％～-0.8％。
3.权利要求1或2中任一项记载的薄膜积层体，其特征在于，作为施主杂质，VI族原子或IV族原子的Te、S、Se、Sn、Si、Ge至少一种掺杂在上述InAsxSb1-x薄膜导电层中。
4.权利要求1或2中任一项记载的薄膜积层体，其特征在于，上述AlxIn1-xSb混晶层或上述AlxGayIn1-x-ySb混晶层的X线衍射半幅值为50秒～1000秒。
5.权利要求1或2中任一项记载的薄膜积层体，其特征在于，上述AlxIn1-xSb混晶层或上述AlxGayIn1-x-ySb混晶层与上述InAsxSb1-x薄膜导电层的晶格失配为±0.2％以下。
6.权利要求1或2中任一项记载的薄膜积层体，其特征在于，上述InAsxSb1-x薄膜导电层的膜厚为10nm-100nm，电子迁移率为30000cm2/Vs以上，其中0＜x≤1。
7.权利要求1记载的薄膜积层体，其特征在于，上述基板是GaAs基板，上述AlxIn1-xSb混晶层是Al0.1In0.9Sb混晶层，上述InAsxSb1-x薄膜导电层是InAs0.09Sb0.91薄膜导电层。
8.权利要求1或2中任一项记载的薄膜积层体，其特征在于，上述InAsxSb1-x薄膜导电层上，其中0＜x≤1，作为盖层，直接形成有AlxIn1-xSb混晶层，其中0.08≤x≤1，或AlxGayIn1-x-ySb混晶层，其中0＜x+y≤1、x≠0，上述AlxIn1-xSb混晶层盖层或AlxGayIn1-x-ySb混晶层盖层是与上述InAsxSb1-x薄膜导电层相比显示高阻抗或绝缘性、或者p型传导性的层，且，是能带隙比上述InAsxSb1-x薄膜导电层大的层，与该InAsxSb1-x薄膜导电层的晶格失配为+1.3％～-0.8％。
9.权利要求8记载的薄膜积层体，其特征在于，上述基板是GaAs基板，上述AlxIn1-xSb混晶层是Al0.1In0.9Sb混晶层，上述InAsxSb1-x薄膜导电层是InAs0.09Sb0.91薄膜导电层，上述盖层的AlxIn1-xSb混晶层是Al0.1In0.9Sb混晶层，进而，该Al0.1In0.9Sb混晶层的盖层上具有GaAs保护层作为盖层。
10.权利要求1记载的薄膜积层体，其特征在于，基板上形成有GaAs绝缘层，其上形成有AlxIn1-xSb混晶层，然后，形成有InAsxSb1-x导电层，进而，在该InAsxSb1-x导电层上形成有AlxIn1-xSb层作为盖层，然后，该AlxIn1-xSb盖层上形成有绝缘性的薄GaAs盖层。
11.一种薄膜磁传感器，其特征在于，包括权利要求1～10中任一项记载的薄膜积层体，其中所述薄膜积层体中的InAsxSb1-x薄膜导电层作为工作层。
12.一种薄膜磁传感器，其特征在于，包括权利要求1～10中任一项记载的薄膜积层体，其中所述薄膜积层体中的薄膜导电层是利用霍尔效应的元件或利用磁阻效应的元件中的任何一个的工作层。
13.权利要求11或12记载的薄膜磁传感器，其特征在于，上述薄膜磁传感器与该薄膜磁传感器的传感器信号放大用Si集成电路芯片电连接收纳在一个包装物内。
14.一种如权利要求1记载的薄膜积层体的制造方法，所述方法使用分子射线外延装置，其具有：具有能够保持超高真空的结晶成长槽、在该结晶成长槽内分别独立控制蒸气压使Al、In、Sb、As、Ga加热蒸发的装置；分别独立控制蒸气压使施主杂质源Sn、Si、Te加热蒸发的装置；保持基板的结晶成长面略呈水平的装置；将上述基板搬入、搬出上述结晶成长槽中的装置，
其特征在于，所述方法至少具有以下工序：
通过在保持背景的真空度为1×10-10～1×10-6Pa(帕斯卡)的状态下，在加热到300～500℃的基板面上照射所要的成分元素的蒸气，使绝缘性的AlxIn1-xSb混晶层在基板上成长的工序；
与AlxIn1-xSb混晶层的晶格失配为+1.3％～-0.8％的InAsxSb1-x在上述AlxIn1-xSb混晶层上外延成长，由此，制作InAsxSb1-x薄膜导电层的工序。
15.权利要求14记载的薄膜积层体的制造方法，其特征在于，至少具有：通过使与上述AlxIn1-xSb混晶层的晶格失配为+1.3％～-0.8％的InAsxSb1-x在上述AlxIn1-xSb混晶层上外延成长而制造的工序，然后，在上述InAsxSb1-x上积层与上述InAsxSb1-x混晶层的晶格失配为+1.3％～-0.8％的AlxIn1-xSb混晶层而制造的工序。
16.权利要求14或15记载的薄膜积层体的制造方法，其特征在于，所述工序是：上述基板是GaAs基板，Al0.1In0.9Sb混晶层在该GaAs基板上成长0.7μm，在其上，InAs0.09Sb0.91薄膜导电层成长0.15μm，接着，形成Al0.1In0.9Sb混晶层成长0.05μm的盖层，进而形成0.0065μm的GaAs盖层作为最上层的保护膜。
17.一种使用如权利要求1记载的薄膜积层体的薄膜磁传感器的制造方法，所述方法使用分子射线外延装置，其具有：具有能够保持超高真空的结晶成长槽、在该结晶成长槽内分别独立控制蒸气压使Al、In、Sb、As、Ga加热蒸发的装置；分别独立控制蒸气压使施主杂质源Sn、Si、Te加热蒸发的装置；保持基板的结晶成长面略呈水平的装置；将上述基板搬入、搬出上述结晶成长槽中的装置，
其特征在于，所述方法具有以下工序：通过在保持背景的真空度为1×10-10～1×10-6Pa(帕斯卡)的状态下，在加热到300～500℃的基板面上照射所要的成分元素的蒸气，使绝缘性的AlxIn1-xSb层在基板上成长的工序；
与AlxIn1-xSb混晶层的晶格失配为+1.3％～-0.8％的InAsxSb1-x在上述AlxIn1-xSb混晶层上外延成长，由此，制作InAsxSb1-x薄膜导电层的工序；
将制作的InAsxSb1-x薄膜导电层加工成所要的磁传感器图案的工序；
通过在图案化的InAsxSb1-x薄膜导电层形成欧姆电极金属，在晶片上同时制作多个磁传感器芯片的工序；
然后，还具有用切割锯切开、制作单独的磁传感器芯片的工序。
18.一种使用如权利要求1记载的薄膜积层体的薄膜磁传感器的制造方法，所述方法使用分子射线外延装置，其具有：具有能够保持超高真空的结晶成长槽、在该结晶成长槽内分别独立控制蒸气压使Al、In、Sb、As、Ga加热蒸发的装置；分别独立控制蒸气压使施主杂质源Sn、Si、Te加热蒸发的装置；保持基板的结晶成长面略呈水平的装置；将上述基板搬入、搬出上述结晶成长槽中的装置，
其特征在于，所述方法具有以下工序：
通过在保持背景的真空度为1×10-10～1×10-6Pa(帕斯卡)的状态下，在加热到300～500℃的基板面上照射所要的成分元素的蒸气，使绝缘性的AlxIn1-xSb层在基板上成长的工序；
与AlxIn1-xSb混晶层的晶格失配为+1.3％～-0.8％的InAsxSb1-x在上述AlxIn1-xSb混晶层上外延成长，由此，制作InAsxSb1-x薄膜导电层的工序；
在InAsxSb1-x薄膜导电层上形成与该InAsxSb1-x导电层的晶格失配为+1.3％～-0.8％的盖层AlxIn1-xSb混晶层，接着，形成GaAs绝缘层的工序；
将制作的InAsxSb1-x薄膜导电层加工成所要的磁传感器图案的工序；
通过将欧姆电极金属与图案化的InAsxSb1-x薄膜导电层欧姆接触地形成而在晶片上同时制作多个磁传感器芯片的工序；
然后，还具有用切割锯切开、制作单独的磁传感器芯片的工序。
CN2007800439801A 2006-11-30 2007-11-29 薄膜积层体和使用其的薄膜磁传感器及其制造方法 Expired - Fee Related CN101601148B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP324573/2006 2006-11-30
JP2006324573 2006-11-30
PCT/JP2007/073058 WO2008066118A1 (ja) 2006-11-30 2007-11-29 薄膜積層体及びそれを用いた薄膜磁気センサ並びにその製造方法

Publications (2)

Publication Number Publication Date
CN101601148A CN101601148A (zh) 2009-12-09
CN101601148B true CN101601148B (zh) 2012-03-28

Family

ID=39467906

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007800439801A Expired - Fee Related CN101601148B (zh) 2006-11-30 2007-11-29 薄膜积层体和使用其的薄膜磁传感器及其制造方法

Country Status (6)

Country Link
US (1) US8154280B2 (zh)
EP (1) EP2099083B1 (zh)
JP (1) JP5536339B2 (zh)
KR (1) KR101206210B1 (zh)
CN (1) CN101601148B (zh)
WO (1) WO2008066118A1 (zh)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8928602B1 (en) 2009-03-03 2015-01-06 MCube Inc. Methods and apparatus for object tracking on a hand-held device
US8797279B2 (en) 2010-05-25 2014-08-05 MCube Inc. Analog touchscreen methods and apparatus
US8486723B1 (en) 2010-08-19 2013-07-16 MCube Inc. Three axis magnetic sensor device and method
US8823007B2 (en) 2009-10-28 2014-09-02 MCube Inc. Integrated system on chip using multiple MEMS and CMOS devices
US8553389B1 (en) 2010-08-19 2013-10-08 MCube Inc. Anchor design and method for MEMS transducer apparatuses
US8477473B1 (en) 2010-08-19 2013-07-02 MCube Inc. Transducer structure and method for MEMS devices
US8710597B1 (en) 2010-04-21 2014-04-29 MCube Inc. Method and structure for adding mass with stress isolation to MEMS structures
US8476129B1 (en) 2010-05-24 2013-07-02 MCube Inc. Method and structure of sensors and MEMS devices using vertical mounting with interconnections
US8421082B1 (en) 2010-01-19 2013-04-16 Mcube, Inc. Integrated CMOS and MEMS with air dielectric method and system
DE102009043972A1 (de) * 2009-09-10 2011-03-17 Bucyrus Europe Gmbh Sensoreinrichtung und Verfahren zur geoelektrischen Erkundung von mineralischen Rohstofflagerstätten
US9709509B1 (en) 2009-11-13 2017-07-18 MCube Inc. System configured for integrated communication, MEMS, Processor, and applications using a foundry compatible semiconductor process
US8637943B1 (en) 2010-01-04 2014-01-28 MCube Inc. Multi-axis integrated MEMS devices with CMOS circuits and method therefor
JP5392108B2 (ja) * 2010-01-21 2014-01-22 大同特殊鋼株式会社 薄膜磁気センサ及びその製造方法
US8936959B1 (en) 2010-02-27 2015-01-20 MCube Inc. Integrated rf MEMS, control systems and methods
US8794065B1 (en) 2010-02-27 2014-08-05 MCube Inc. Integrated inertial sensing apparatus using MEMS and quartz configured on crystallographic planes
US8476084B1 (en) 2010-05-24 2013-07-02 MCube Inc. Method and structure of sensors or electronic devices using vertical mounting
US8643612B2 (en) 2010-05-25 2014-02-04 MCube Inc. Touchscreen operation threshold methods and apparatus
US8928696B1 (en) 2010-05-25 2015-01-06 MCube Inc. Methods and apparatus for operating hysteresis on a hand held device
US8869616B1 (en) 2010-06-18 2014-10-28 MCube Inc. Method and structure of an inertial sensor using tilt conversion
US8652961B1 (en) 2010-06-18 2014-02-18 MCube Inc. Methods and structure for adapting MEMS structures to form electrical interconnections for integrated circuits
US8723986B1 (en) 2010-11-04 2014-05-13 MCube Inc. Methods and apparatus for initiating image capture on a hand-held device
CN102683582A (zh) * 2011-03-11 2012-09-19 曲炳郡 一种高灵敏度磁传感芯片的制造方法
CN102185100B (zh) * 2011-04-14 2013-05-22 清华大学 一种硅基几何巨磁电阻器件及其制备方法
US8969101B1 (en) 2011-08-17 2015-03-03 MCube Inc. Three axis magnetic sensor device and method using flex cables
US9000761B2 (en) 2012-01-19 2015-04-07 Avago Technologies General Ip (Singapore) Pte. Ltd. Hall-effect sensor isolator
JP6064344B2 (ja) * 2012-03-16 2017-01-25 富士通株式会社 磁気検出装置
JP6017160B2 (ja) * 2012-03-28 2016-10-26 旭化成エレクトロニクス株式会社 ホール素子
JP6088281B2 (ja) * 2013-02-18 2017-03-01 旭化成株式会社 化合物半導体積層体及びその製造方法
CN104157069A (zh) * 2013-05-14 2014-11-19 北京嘉岳同乐极电子有限公司 高灵敏度磁传感器
CN108075035B (zh) * 2016-11-18 2021-08-20 旭化成微电子株式会社 霍尔元件
CN107196420B (zh) * 2017-07-14 2021-01-26 京东方科技集团股份有限公司 一种无线充电装置及其无线充电方法
TWI787920B (zh) * 2018-07-30 2022-12-21 日商旭化成股份有限公司 導電性膜、及使用其之導電性膜捲筒、電子紙、觸控面板及平面顯示器
CN111864056A (zh) * 2020-07-21 2020-10-30 浙江大学 一种铝掺锑化铟薄膜、磁阻传感元件及其制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5453727A (en) * 1991-07-16 1995-09-26 Asahi Kasai Kogyo Kabushiki Kaisha Semiconductor sensors and method for fabricating the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2793440B2 (ja) 1991-07-16 1998-09-03 旭化成工業株式会社 磁気センサおよびその製造方法
JP3069545B2 (ja) * 1991-07-16 2000-07-24 旭化成工業株式会社 化合物半導体を含む積層体およびその製造方法
EP1813954A1 (en) 1998-08-07 2007-08-01 Asahi Kasei Kabushiki Kaisha Magnetic sensor and production method thereof
JP2000138403A (ja) * 1998-08-28 2000-05-16 Asahi Chem Ind Co Ltd 薄膜磁気センサ―
JP2003318459A (ja) * 2002-04-23 2003-11-07 Asahi Kasei Electronics Co Ltd ホール素子及びそれを用いた携帯機器用途向け各種装置
KR100762772B1 (ko) * 2003-09-09 2007-10-02 아사히 가세이 일렉트로닉스 가부시끼가이샤 적외선 센서 ｉｃ, 적외선 센서 및 그 제조 방법
WO2005086868A2 (en) * 2004-03-10 2005-09-22 Science & Technology Corporation @ Unm Metamorphic buffer on small lattice constant substrates
JP2007073058A (ja) 2006-09-28 2007-03-22 Sumitomo Electric Ind Ltd 車両検知器

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5453727A (en) * 1991-07-16 1995-09-26 Asahi Kasai Kogyo Kabushiki Kaisha Semiconductor sensors and method for fabricating the same

Also Published As

Publication number Publication date
KR101206210B1 (ko) 2012-11-28
EP2099083A4 (en) 2012-01-25
KR20090082425A (ko) 2009-07-30
EP2099083B1 (en) 2014-09-03
US8154280B2 (en) 2012-04-10
JP5536339B2 (ja) 2014-07-02
US20100045282A1 (en) 2010-02-25
WO2008066118A9 (ja) 2009-06-25
WO2008066118A1 (ja) 2008-06-05
JPWO2008066118A1 (ja) 2010-03-11
EP2099083A1 (en) 2009-09-09
CN101601148A (zh) 2009-12-09

Similar Documents

Publication Publication Date Title
CN101601148B (zh) 薄膜积层体和使用其的薄膜磁传感器及其制造方法
KR960001197B1 (ko) 반도체 센서 및 그 제조방법
EP1124271B1 (en) Magnetic sensor and method for fabricating the same
CN101351902B (zh) InSb薄膜磁传感器及其制造方法
CN106575608A (zh) 半导体元件及其制造方法、半导体基板以及晶体层叠结构体
WO2011007555A1 (ja) 横方向を電流導通方向とする電子デバイス用エピタキシャル基板およびその製造方法
JPS62229894A (ja) 異種接合形バイポ−ラトランジスタ及びレ−ザ−のモノリシツク半導体構造
CN108431963A (zh) 半导体元件和使用该半导体元件的电气设备
JP2793440B2 (ja) 磁気センサおよびその製造方法
Kuze et al. InAs deep quantum well structures and their application to Hall elements
JP4908856B2 (ja) 半導体装置とその製造法
CN105051873B (zh) 异质结双极晶体管
JP2010050467A (ja) 半導体薄膜素子の製造方法
EP3217436B1 (en) Semiconductor device and production method therefor
JP2003060255A (ja) ホール素子及びホールｉｃ
JP3069545B2 (ja) 化合物半導体を含む積層体およびその製造方法
JP2000183424A (ja) 化合物半導体多層薄膜及び半導体装置
Lee et al. Highly sensitive Al0. 25Ga0. 75As/In0. 25Ga0. 75As/GaAs quantum-well Hall devices with Si-delta-doped GaAs layer grown by LP-MOCVD
CN106486545A (zh) 半导体单元
JP2000138403A (ja) 薄膜磁気センサ―
JP2817718B2 (ja) トンネルトランジスタおよびその製造方法
US20220375922A1 (en) Electronic device and method for manufacturing the same
JP4764311B2 (ja) 半導体磁気抵抗装置
KR102186195B1 (ko) 반도체 소자 및 이의 제조 방법
KR930000792B1 (ko) 비소화인듐(InAs) 자기저항기를 포함하는 자기저항센서 및 그 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20120328

Termination date: 20171129

CF01 Termination of patent right due to non-payment of annual fee