KR20090063126A - 반도체장치의 제조방법 - Google Patents

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가시오게산키 가부시키가이샤
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Abstract

각각이, 저유전율막 배선 적층구조부(3)를 갖고, 평면 사이즈가 다른 복수의 반도체 형성영역(22a, 22b)을 갖는 웨이퍼 가공체를 준비한다. 필요 반도체 형성영역(22a)의 다이싱 스트라이프(23)상 및 그 직선연장상에 레이저빔을 조사하여, 필요 반도체 형성영역(22a) 및 불필요 반도체 형성영역(22b)의 저유전율막 배선 적층구조부(3)의 일부 영역을 제거하여 홈(25, 26, 42, 43)을 형성하고, 불필요 반도체 형성영역(22b)내에 형성된 홈(26, 43)내 및 저유전율막 배선 적층구조부(3)상에 보호막(9)을 형성한다. 보호막(9)상에, 상층배선(11) 및 밀봉막(15)을 형성하여 반도체 웨이퍼(21)를 다이싱 스트리트(23)를 따라 절단한다.
Figure P1020080125634
반도체형성영역, 보호막, 밀봉막, 다이싱 스트리트, 홈

Description

반도체장치의 제조방법{MANUFACTURING METHOD FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체장치의 제조방법에 관한 것이다.
휴대형 전자기기 등으로 대표되는 소형의 전자기기에 탑재되는 반도체장치로서, 반도체기판과 대략 동일한 크기(평면 사이즈 ＆ 디멘션)를 갖는 CSP(Chip Size Package)가 알려져 있다. CSP 중에서도, 웨이퍼 상태에서 패키징을 완성시키고, 다이싱에 의해 개개의 반도체장치로 분리된 것은 WLP(Wafer Level Package)라고도 일컬어지고 있다.
종래의 이러한 반도체장치에는 반도체기판상에 설치된 절연막의 상면에 배선이 설치되고, 배선의 접속패드부 상면에 주상(기둥형상)전극이 설치되며, 배선을 포함하는 절연막의 상면에 밀봉막이 그 상면이 주상전극의 상면과 면일치로 되도록 설치되고, 주상전극의 상면에 땜납볼이 설치된 것이 있다(예를 들면, 일본국 특허공개공보 제2004-349461호 참조).
그런데, 상기와 같은 반도체장치에는 반도체기판과 절연막의 사이에, 층간 절연막과 배선의 적층 구조로 이루어지는 층간절연막 배선 적층구조부를 설치한 것이 있다. 이 경우, 미세화에 수반해서 층간절연막 배선 적층구조부의 배선간의 간 격이 작아지면, 해당 배선간의 용량이 커져, 해당 배선을 전달하는 신호의 지연이 증대해 버린다.
이 점을 개선하기 위해, 층간절연막의 재료로서 유전율이 층간절연막의 재료로서 일반적으로 이용되고 있는 산화실리콘의 유전율 4.2∼4.0보다 낮은 low-k재료로 불리우는 등의 저유전율 재료가 주목받고 있다. low-k재료로서는 산화실리콘(SiO2)에 탄소(C)를 도프한 SiOC나 또한 H를 포함하는 SiOCH 등을 들 수 있다. 또, 유전율을 더욱 낮게 하기 위해, 공기를 포함한 포러스(다공성)형의 저유전율막의 검토도 실행되고 있다.
그런데, 층간절연막으로서의 저유전율막과 배선의 적층구조로 이루어지는 저유전율막 배선 적층구조부를 갖는 반도체장치의 제조방법에서는 웨이퍼상태의 반도체기판상에 저유전율막과 배선을 적층해서 형성하고, 그 위에 절연막, 상층배선, 주상전극, 밀봉막 및 땜납볼을 형성하고, 그 후에, 다이싱에 의해 개개의 반도체장치로 분리하게 된다.
그러나, 저유전율막을 다이싱 브레이드로 절단하면, 저유전율막이 무르기 때문에, 저유전율막의 절단면에 다수의 절결(잘라냄), 파손이 생겨 버린다. 그래서, 웨이퍼상태의 반도체기판상에 형성된 저유전율막 중 다이싱 스트리트에 대응하는 부분을 그 위에 형성된 질화실리콘 등의 무기재료로 이루어지는 패시베이션막과 함께 비교적 빠른 단계에서 레이저빔의 조사에 의해 제거하는 검토도 실행되고 있다.
그러나, 웨이퍼상태의 반도체기판상에 형성된 저유전율막 중 다이싱 스트리트에 대응하는 부분을 그 위에 형성된 패시베이션막과 함께 비교적 빠른 단계에서 레이저빔의 조사에 의해 제거하는 바와 같은 반도체장치의 제조방법에서는 레이저빔의 조사에 의한 제거면에 있어서의 저유전율막과 패시베이션막의 사이의 밀착 강도가 낮고, 해당 제거면으로부터 결락물이 생기는 경우가 있다. 이러한 결락물은 그 후의 공정에 있어서 어떠한 지장을 초래하는 원인으로 되어 버린다.
그래서, 본 발명은 저유전율막 등의 레이저빔의 조사에 의한 제거면으로부터 결락물이 잘 생기지 않게 할 수 있는 반도체장치의 제조방법을 제공하는 것을 목적으로 한다.
이 반도체장치의 제조방법은 반도체 웨이퍼(21)의 일면상에, 각각이, 저유전율막(4)과 배선(5)이 적층된 저유전율막 배선 적층구조부(3)를 포함하고, 평면 사이즈가 다른 복수의 반도체 형성영역(22a, 22b)을 갖는 웨이퍼 가공체를 준비하는 공정과, 상기 반도체 형성영역(22a, 22b) 중, 적어도 1개의 평면 사이즈의 반도체 형성영역(22a, 22b)을 필요 반도체 형성영역(22a)으로서 선정하고, 상기 반도체 형성영역(22a, 22b) 중, 상기 필요 반도체 형성영역(22a)의 다이싱 스트리트(23)가 해당 반도체 형성영역(22a, 22b)의 영역내를 횡단하는 적어도 다른 1개의 평면 사이즈의 반도체 형성영역(22a, 22b)을 불필요 반도체 형성영역(22b)으로서 선정하 고, 상기 필요 반도체 형성영역(22a)의 다이싱 스트리트(23)를 포함하는 소정폭 영역 및 상기 소정폭 영역의 직선연장상에 레이저빔을 조사하여, 상기 필요 반도체 형성영역(22a)의 상기 소정폭 영역 및 상기 불필요 반도체 형성영역(22b)의 상기 소정폭 영역의 직선연장상에 대응하는 상기 저유전율막 배선 적층구조부(3)의 영역을 제거해서 홈(25, 26, 42, 43)을 형성하는 공정과, 적어도 상기 불필요 반도체 형성영역(22b)내에 형성된 상기 홈(26, 43)내 및 상기 저유전율막 배선 적층구조부(3)상에 보호막(9)을 형성하는 공정과, 상기 필요 반도체 형성영역(22a)내에 있어서의 상기 보호막(9)상에, 상기 저유전율막 배선 적층구조부(3)의 상기 배선(5)에 접속되는 상층배선(11)을 형성하는 공정과, 상기 필요 반도체 형성영역(22a)내에 있어서의 상기 저유전율막 배선 적층구조부(3)상 및 상기 상층배선(11)상에 밀봉막(15)을 형성하는 공정과, 적어도 상기 보호막(9) 및 상기 밀봉막(15)의 한쪽, 및 상기 반도체 웨이퍼(21)를 상기 다이싱 스트리트(23)를 따라 절단하는 공정을 포함하는 것을 특징으로 한다.
본 발명에 따르면, 저유전율막 등의 레이저빔의 조사에 의한 제거면의 적어도 일부가 보호막에 의해서 덮이므로, 제거면으로부터 결락물이 잘 생기지 않도록 할 수 있다.
<제 1 실시형태>
도 1은 본 발명의 제 1 실시형태로서의 제조방법에 의해 제조된 반도체장치 의 일예의 단면도를 나타낸다. 이 반도체장치는 실리콘기판(반도체기판)(1)을 구비하고 있다. 실리콘기판(1)의 상면에는 소정 기능의 집적회로(도시하지 않음)가 설치되고, 상면 주변부에는 2개만을 도시하지만 실제로는 다수의 알루미늄계 금속 등으로 이루어지는 접속패드(2)가 집적회로에 접속되어 설치되어 있다.
실리콘기판(1)의 상면에는 저유전율막 배선 적층구조부(3)가 설치되어 있다. 저유전율막 배선 적층구조부(3)는 복수층 예를 들면 4층의 저유전율막(4)과 동일수 층의 알루미늄계 금속 등으로 이루어지는 배선(5)이 교대로 적층된 구조로 되어 있다. 이 경우, 각 층의 배선(5)은 층간에서 서로 접속되어 있다. 최하층의 배선(5)의 일단부는 최하층의 저유전율막(4)에 설치된 개구부(6)를 통해 접속패드(2)에 접속되어 있다. 최상층의 배선(5)의 접속패드부(5a)는 최상층의 저유전율막(4)의 상면 주변부에 배치되어 있다.
저유전율막(4)의 재료로서는 Si-O결합과 Si-H결합을 갖는 폴리실록산계 재료(HSQ： Hydrogen silsesquioxane, 비유전률 3.0), Si-O결합과 Si-CH3 결합을 갖는 폴리실록산계 재료(MSQ： Methyl silsesquioxane, 비유전률 2.7∼2.9), 탄소첨가 산화실리콘(SiOC： Carbon doped silicon oxide, 비유전률 2.7∼2.9), 유기 폴리머계의 low-k재료 등을 들 수 있고, 비유전률이 3.0 이하이고 유리전이 온도가 400℃이상인 것을 이용할 수 있다.
유기 폴리머계의 low-k재료로서는 Dow Chemical사제의 「SiLK(비유전률 2.6)」, Honeywell Electronic Materials사제의 「FLARE(비유전률 2.8)」 등을 들 수 있다. 여기서, 유리전이 온도가 400℃이상이라는 것은 후술하는 제조공정에 있어서의 온도에 충분히 견딜 수 있도록 하기 위함이다. 또한, 상기 각 재료의 포러스형도 이용할 수 있다.
또, 저유전율막(4)의 재료로서는 이상 이외에, 통상의 상태에 있어서의 비유전률이 3.0보다도 크지만, 포러스형으로 하는 것에 의해, 비유전률이 3.0 이하이고 유리전이 온도가 400℃이상인 것을 이용할 수 있다. 예를 들면, 불소첨가 산화실리콘(FSG： Fluorinated Silicate Glass, 비유전률 3.5∼3.7), 붕소첨가 산화실리콘(BSG： Boron-doped Silicate Glass, 비유전률 3.5), 산화실리콘(비유전률 4.0∼4.2)이다.
최상층의 배선(5)을 포함하는 최상층의 저유전율막(4)의 상면에는 질화실리콘 등의 무기재료로 이루어지는 패시베이션막(7)이 설치되어 있다. 최상층의 배선(5)의 접속패드부(5a)에 대응하는 부분에 있어서의 패시베이션막(7)에는 개구부(8)가 설치되어 있다. 패시베이션막(7)의 상면에는 폴리이미드계 수지 등의 유기재료로 이루어지는 보호막(9)이 설치되어 있다. 패시베이션막(7)의 개구부(8)에 대응하는 부분에 있어서의 보호막(9)에는 개구부(10)가 설치되어 있다. 상기에 있어서, 패시베이션막(7)은 반드시 무기재료에 의해 형성할 필요는 없고, 저유전율막(4)과 마찬가지의 재료로 형성해도 좋다.
보호막(9)의 상면에는 상층배선(11)이 설치되어 있다. 상층배선(11)은 보호막(9)의 상면에 설치된 구리 등으로 이루어지는 하지금속층(12)과, 하지금속층(12)의 상면에 설치된 구리로 이루어지는 상부금속층(13)의 2층 구조로 되어 있다. 상 층배선(11)의 일단부는 패시베이션막(7) 및 보호막(9)의 개구부(8, 10)를 통해 최상층의 배선(5)의 접속패드부(5a)에 접속되어 있다.
상층배선(11)의 접속패드부 상면에는 구리로 이루어지는 주상전극(14)이 설치되어 있다. 상층배선(11)을 포함하는 보호막(9)의 상면에는 에폭시계 수지 등의 유기재료로 이루어지는 밀봉막(15)이 그 상면이 주상전극(14)의 상면과 면일치로 되도록 설치되어 있다. 주상전극(14)의 상면에는 땜납볼(16)이 설치되어 있다.
다음에, 이 반도체장치의 제조방법의 일예에 대해 설명한다. 이 경우, 도 2에 나타내는 바와 같이, 웨이퍼상태의 실리콘기판(이하, 반도체 웨이퍼(21)라 함)의 일부의 장방형상의 영역(22)내는 평면형상(정방형상 혹은 장방형상) 및 평면 사이즈가 다른 복수의 반도체장치 형성영역(22a, 22b) 및 그 이외의 잉여영역(22c)으로 되어 있다.
그리고, 반도체 웨이퍼(21)의 상면에 있어서 각 반도체장치 형성영역(디바이스영역)(22a, 22b)에는 각종 집적회로(도시하지 않음)가 형성되어 있다. 이것에 대해 부언하면, 이 반도체 웨이퍼(21)는 소량 생산용 혹은 시작용(試作用)의 반도체장치를 제조하기 위해, 1개의 반도체 웨이퍼(21)에 다종류의 집적회로를 형성한 것이고, 필요한 집적회로만을 반도체장치로 해서 꺼내는 것이다. 여기서, 부호 ‘22a’로 나타내는 2개의 반도체장치 형성영역은 금회 필요하게 되고, 이 반도체 웨이퍼(21)로부터 꺼내고자 하는 집적회로가 형성된 영역이며, 그 이외의 부호 ‘22b’로 나타내는 반도체장치 형성영역은 금회는 집적회로장치로서 꺼낼 필요가 없는 집적회로가 형성된 영역이다. 이 의미에서, 이후, 반도체장치 형성영역(22a)을 필요 반도체 형성영역으로 칭하고, 반도체장치 형성영역(22b)을 불필요 반도체 형성영역으로 칭하는 것으로 한다. 단, 물론, 반도체장치 형성영역(22b)의 어느 하나를 필요한 것으로 하고, 다른 반도체 형성영역(22b) 및 반도체 형성영역(22a)을 불필요한 것으로 하는 것은 가능하다.
이러한 조건하에서는 최종적으로는 부호 ‘22a’로 나타내는 2개의 필요 반도체장치 형성영역만을 개편화(個片化)해서 분리하고, 그 이외의 부호 ‘22b’로 나타내는 불필요 반도체장치 형성영역 및 잉여영역(22c)은 무시하게 된다. 그 결과, 도 3에 있어서 2점쇄선으로 나타내는 바와 같이, 직선형상의 다이싱 스트리트(23)는 2개의 필요 반도체장치 형성영역(22a)의 각 4변을 따른 직선으로 설정되고, 이 다이싱라인(23)은 불필요 반도체장치 형성영역(22b) 및 잉여영역(22c)에 대해서는 그들 영역내를 횡단하는 부분을 발생시키지만, 이것은 필요 반도체장치 형성영역(22a)을 꺼내는데 있어서 아무런 지장은 생기지 않는다.
그런데, 반도체 웨이퍼(21)의 필요 반도체장치 형성영역(22a)으로부터 도 1에 나타내는 반도체장치를 제조하는 경우에는 우선, 도 4의 (a), (b)에 나타내는 웨이퍼 가공체를 준비한다. 이 경우, 도 4의 (a)는 도 3의 ⅣA-ⅣA선을 따르는 부분에 있어서의 필요 반도체장치 형성영역(22a)의 부분의 단면도이고, 도 4의 (b)는 도 3의 ⅣB-ⅣB선을 따르는 부분에 있어서의 불필요 반도체장치 형성영역(22b)의 부분의 단면도이다.
이 준비한 것에서는 필요 반도체장치 형성영역(22a)의 부분 및 불필요 반도 체장치 형성영역(22b)의 부분의 어느 것에 있어서도, 반도체 웨이퍼(21)상에, 접속패드(2)와, 각 4층의 저유전율막(4) 및 배선(5)과, 패시베이션막(7)이 형성되고, 최상층의 배선(5)의 접속패드부(5a)의 중앙부가 패시베이션막(7)에 형성된 개구부(8)를 통해 노출되어 있다.
저유전율막(4)의 재료로서는 상기와 같은 것을 들 수 있으며, 포러스형으로 된 것을 포함하여, 비유전률이 3.0이고 유리전이 온도가 400℃이상인 것을 이용할 수 있다. 또한, 도 4의 (a), (b)에 있어서, 부호 ‘23’으로 나타내는 영역은 다이싱 스트리트에 대응하는 영역이다.
여기서, 도 3의 ⅣA-ⅣA선을 따르는 부분에 있어서의 필요 반도체장치 형성영역(22a)에서는 그 4변을 따른 영역이 다이싱 스트리트(23)에 대응하는 영역으로 되어 있다. 도 3의 ⅣB-ⅣB선을 따르는 부분에 있어서의 불필요 반도체장치 형성영역(22b)에서는 그 우변을 따른 영역만이 다이싱 스트리트(23)에 대응하는 영역으로 되어 있지만, 그 좌변측 및 상변측에서는 다이싱 스트리트(23)가 해당 불필요 반도체장치 형성영역(22b)내를 횡단하는 영역으로 되어 있다.
따라서, 도 4의 (a)에 나타내는 필요 반도체장치 형성영역(22a)의 부분에서는 접속패드(2) 및 배선(5)은 다이싱 스트리트(23)의 내측에 배치되어 있다. 한편, 도 4의 (b)에 나타내는 불필요 반도체장치 형성영역(22b)의 부분에서는 우측의 접속패드(2)는 다이싱 스트리트(23)보다도 디바이스 영역의 내측(좌측)에 배치되어 있지만, 좌측의 접속패드(2)가 다이싱 스트리트(23)보다도 외측(좌측)에 배치되고 또한 배선(5)의 일부가 다이싱 스트리트(23)와 중첩되어 있다.
그런데, 도 4의 (a), (b)에 나타내는 것을 준비하면, 다음에, 도 5의 (a)에 나타내는 바와 같이, 필요 반도체장치 형성영역(22a)의 4변을 따른 다이싱 스트리트(23)에 대응하는 영역에 있어서의 패시베이션막(7)에, 포토리도그래피법에 의해, 제 1 홈(레이저홈 형성 예비홈)(24)을 형성한다. 이 경우, 도 5의 (b)에 나타내는 바와 같이, 불필요 반도체장치 형성영역(22b)에 있어서는 패시베이션막(7)에 그러한 홈은 형성하지 않는다.
다음에, 도 6의 (a)에 나타내는 바와 같이, 필요 반도체장치 형성영역(22a)의 부분에 있어서, 레이저빔을 조사하는 레이저 가공에 의해, 패시베이션막(7)의 제 1 홈(24)(즉, 다이싱 스트리트(23))에 대응하는 영역에 있어서의 4층의 저유전율막(4)에 제 2 홈(25)을 형성한다. 이 상태에서는 다이싱 스트리트(23)상에 있어서의 반도체 웨이퍼(21)의 상면은 제 1, 제 2 홈(24, 25)을 통해 노출되어 있다. 또, 반도체 웨이퍼(21)상에 적층된 4층의 저유전율막(4) 및 패시베이션막(7)이 제 1, 제 2 홈(24, 25)에 의해 분리되는 것에 의해, 도 1에 나타내는 저유전율막 배선 적층구조부(3)가 형성된다.
또, 도 6의 (b)에 나타내는 바와 같이, 불필요 반도체장치 형성영역(22b)의 부분에 있어서, 레이저빔을 조사하는 레이저가공에 의해, 다이싱 스트리트(23)상에 있어서의 패시베이션막(7) 및 4층의 저유전율막(4)에 홈(26)을 형성한다. 이 경우, 불필요 반도체장치 형성영역(22b)에서는 배선(5)의 일부가 다이싱 스트리트(23)와 중첩되어 있기 때문에, 이 중첩된 부분에 있어서의 배선(5)은 제거된다. 또, 다이 싱 스트리트(23)상에 있어서의 반도체 웨이퍼(21)의 상면은 홈(26)을 통해 노출된다.
여기서, 레이저빔의 조사에 의해 제 2 홈(25) 및 홈(26)을 가공하는 경우, 레이저빔이 반도체 웨이퍼(21)의 상면에 조사되면 반도체 웨이퍼(21)의 상면이 용융되고, 반도체 웨이퍼(21)로부터 튀어 오르고 나서 반도체 웨이퍼(21)상에 낙하하기 때문에, 제 2 홈(25) 및 홈(26)의 저면은 오목볼록으로 된다.
그런데, 불필요 반도체장치 형성영역(22b)에 있어서는 레이저빔의 조사에 의해 다이싱 스트리트(23)상에 대응하는 패시베이션막(7), 저유전율막(4) 및 배선(5)을 제거하여 좌측의 홈(26)을 형성하고 있으므로, 이들 제거면이 노출된다. 이 경우, 저유전율막(4)과 패시베이션막(7) 및 배선(5)의 사이의 밀착 강도가 낮고, 해당 제거면으로부터 결락물이 생기는 경우가 있다. 또, 레이저빔의 조사에 의해 다이싱 스트리트(23)상에 대응하는 패시베이션막(7) 및 저유전율막(4)를 제거하여 우측의 홈(26)을 형성하고 있으므로, 해당 제거면으로부터 결락물이 생기는 경우가 있다.
한편, 필요 반도체장치 형성영역(22a)의 부분에서는 그 4변을 따른 다이싱 스트리트(23)에 있어서, 패시베이션막(7)에 포토리도그래피법에 의해 제 1 홈(24)을 형성한 후에, 레이저빔의 조사에 의해 4층의 저유전율막(4)만을 제거해서 제 2 홈(25)을 형성하고 있으므로, 4층의 저유전율막(4)의 제거면 상호간의 밀착강도가 상기의 이종재료간의 밀착강도보다 높고, 해당 제거면으로부터 결락물이 비교적 잘 생기지 않는다.
그래서, 다음에, 도 7의 (a), (b)에 나타내는 바와 같이, 스크린 인쇄법, 스핀코트법 등에 의해, 필요 반도체장치 형성영역(22a)의 패시베이션막(7)의 개구부(8)를 통해 노출된 최상층의 배선(5)의 접속패드부(5a)의 상면, 제 1, 제 2 홈(24, 25)을 통해 노출된 반도체 웨이퍼(21)의 상면 및 홈(26)을 통해 노출된 반도체 웨이퍼(21)의 상면을 포함하는 패시베이션막(7)의 상면에 폴리이미드계 수지 등의 유기재료로 이루어지는 보호막(9)을 형성한다.
다음에, 도 8의 (a)에 나타내는 바와 같이, 필요 반도체장치 형성영역(22a)의 부분에 있어서, 포토리도그래피법에 의해, 최상층의 배선(5)의 접속패드부(5a)에 대응하는 부분에 있어서의 보호막(9) 및 패시베이션막(7)에 개구부(10, 8)를 형성하고, 또한 필요 반도체장치 형성영역(22a)의 4변을 따른 다이싱 스트리트(23)상에만 있어서의 보호막(9), 패시베이션막(7) 및 4층의 저유전율막(4)에 홈(27)(별도의 홈)을 형성하고, 그 이외의 영역에 있어서의 다이싱 스트리트(23)상에는 예를 들면 도 8의 (b)에 나타내는 바와 같이, 그러한 홈은 형성하지 않는다.
따라서, 이 상태에서는 예를 들면 도 8의 (b)의 좌측에 나타내는 바와 같이, 패시베이션막(7), 저유전율막(4) 및 배선(5)의 레이저빔의 조사에 의한 제거면이 보호막(9)에 의해서 덮여 있으므로, 해당 제거면으로부터 결락물이 생기는 것을 가급적 빠른 단계에서 확실하게 방지할 수 있다. 또, 예를 들면 도 8의 (b)의 우측에 나타내는 바와 같이, 패시베이션막 및 저유전율막(4)의 레이저빔의 조사에 의한 제거면이 보호막(9)에 의해서 덮여 있으므로, 해당 제거면으로부터 결락물이 생기는 것을 가급적 빠른 단계에서 확실하게 방지할 수 있다.
한편, 도 8의 (a)에 나타내는 바와 같이, 필요 반도체장치 형성영역(22a)의 부분에서는 저유전율막(4)의 레이저빔의 조사에 의한 제거면이 홈(27)을 통해 노출되어 있지만, 상술한 바와 같이, 해당 제거면으로부터 결락물이 비교적 잘 생기지 않으므로, 이대로도 큰 지장은 없다. 또한, 도 8의 (a)에 나타내는 공정에 있어서, 개구부(8, 10)만을 형성하고, 홈(27)을 형성하지 않도록 해도 좋다. 이와 같이 한 경우에는 해당 제거면으로부터 결락물이 생기는 것을 확실하게 방지할 수 있다.
다음에, 도 9의 (a), (b)에 나타내는 바와 같이, 필요 반도체장치 형성영역(22a)의 패시베이션막(7) 및 보호막(9)의 개구부(8, 10)를 통해 노출된 최상층의 배선(5)의 접속패드부(5a)의 상면 및 홈(27)을 통해 노출된 반도체 웨이퍼(21)의 상면을 포함하는 보호막(9)의 상면 전체에 하지금속층(12)을 형성한다. 이 경우, 하지금속층(12)은 무전해도금에 의해 형성된 구리층만이어도 좋고, 또 스퍼터에 의해 형성된 구리층만이어도 좋으며, 또한 스퍼터에 의해 형성된 티탄 등의 박막층상에 스퍼터에 의해 구리층을 형성한 것이어도 좋다.
다음에, 하지금속층(12)의 상면에 도금 레지스트막(28)을 포토리도그래피 기술을 이용하여 패턴 형성한다. 이 경우, 필요 반도체장치 형성영역(22a)의 상부 금속층(13) 형성영역에 대응하는 부분에 있어서의 도금 레지스트막(28)에는 개구부(29)가 형성되어 있다. 다음에, 하지금속층(12)을 도금 전류로로 한 구리의 전해 도금을 실행하는 것에 의해, 도금 레지스트막(28)의 개구부(29)내의 하지금속층(12)의 상면에 상부금속층(13)을 형성한다. 다음에, 도금 레지스트막(28)을 박리한다.
다음에, 도 10의 (a), (b)에 나타내는 바와 같이, 상부금속층(13)을 포함하는 하지금속층(12)의 상면에 도금 레지스트막(30)을 패턴 형성한다. 이 경우, 상부금속층(13)의 접속패드부(주상전극(14) 형성영역)에 대응하는 부분에 있어서의 도금 레지스트막(30)에는 개구부(31)가 형성되어 있다. 다음에, 하지금속층(12)을 도금 전류로로 한 구리의 전해 도금을 실행하는 것에 의해, 도금 레지스트막(30)의 개구부(31)내의 상부금속층(13)의 접속패드부 상면에 높이 50∼150㎛의 주상전극(14)을 형성한다.
다음에, 도금 레지스트막(30)을 박리하고, 다음에, 상부금속층(13)을 마스크로 해서 하지금속층(12)의 불필요한 부분을 에칭해서 제거하면, 도 11의 (a)에 나타내는 바와 같이, 상부금속층(13) 아래에만 하지금속층(12)이 잔존된다. 이 상태에서는 하지금속층(12) 및 상부금속층(13)에 의해 2층 구조의 상층배선(11)이 형성되어 있다. 여기서, 도 11의 (b)에 나타내는 바와 같이, 불필요 반도체장치 형성영역(22b)에서는 불필요 영역이므로, 상층배선 및 주상전극은 형성되어 있지 않다.
다음에, 도 12의 (a), (b)에 나타내는 바와 같이, 스크린 인쇄법, 스핀코트법 등에 의해, 상층배선(11), 주상전극(14)을 포함하는 보호막(9)의 상면 및 홈(27)을 통해 노출된 반도체 웨이퍼(21)의 상면에 에폭시계 수지 등의 유기재료로 이루어지는 밀봉막(15)을 그 두께가 주상전극(14)의 높이보다 두꺼워지도록 형성한다. 따라서, 이 상태에서는 주상전극(14)의 상면은 밀봉막(15)에 의해 덮여 있다.
다음에, 밀봉막(15)의 상면측을 적절히 연삭하고, 도 13의 (a), (b)에 나타내는 바와 같이, 주상전극(14)의 상면을 노출시키고 또한 이 노출된 주상전극(14) 의 상면을 포함하는 밀봉막(15)의 상면을 평탄화한다. 이 밀봉막(15)의 상면의 평탄화시에, 밀봉막(15)과 함께 주상전극(14)의 상면부를 수 ㎛∼수십 ㎛ 연삭해도 좋다.
다음에, 도 14의 (a), (b)에 나타내는 바와 같이, 주상전극(14)의 상면에 땜납볼(16)을 형성한다. 다음에, 도 15의 (a), (b)에 나타내는 바와 같이, 밀봉막(15), 보호막(9) 및 반도체 웨이퍼(21)를 다이싱 스트리트(23)를 따라 절단한다. 그러면, 필요 반도체장치 형성영역(22a)의 부분으로부터 도 1에 나타내는 반도체장치가 얻어지고, 불필요 반도체장치 형성영역(22b)의 부분으로부터는 불필요한 반도체장치가 얻어진다.
<제 2 실시형태>
도 16은 본 발명의 제 2 실시형태로서의 제조방법에 의해 제조된 반도체장치의 일예의 단면도를 나타낸다. 이 반도체장치에 있어서, 도 1에 나타내는 반도체장치와 다른 점은 저유전율막 배선 적층구조부(3), 패시베이션막(7) 및 보호막(7)의 둘레측면(51)을 실리콘기판(1)의 둘레측면(52)으로부터 내측에 설치하고, 밀봉막(15)을 보호막(9)의 상면 및 저유전율막 배선 적층구조부(3)의 외측에 있어서의 실리콘기판(1)의 주변부 상면에 설치한 점이다.
다음에, 이 반도체장치의 제조방법의 일예에 대해 설명한다. 이 경우, 도 4의 (a), (b)에 나타내는 것을 준비한 후에, 도 17의 (a)에 나타내는 바와 같이, 필요 반도체장치 형성영역(22a)의 4변을 따른 다이싱 스트리트(23)상 및 그 양측의 영역에 있어서의 패시베이션막(7)에, 포토리도그래피법에 의해, 제 1 홈(레이저홈 형성 예비홈)(41)을 형성한다. 이 경우에도, 도 17의 (b)에 나타내는 바와 같이, 불필요 반도체장치 형성영역(22b)에 있어서는 패시베이션막(7)에 그러한 홈은 형성하지 않는다.
다음에, 도 18의 (a)에 나타내는 바와 같이, 필요 반도체장치 형성영역(22a)의 부분에 있어서, 레이저빔을 조사하는 레이저 가공에 의해, 패시베이션막(7)의 제 1 홈(41)(즉 다이싱 스트리트(23)상 및 그 양측의 영역)에 대응하는 영역에 있어서의 4층의 저유전율막(4)에 제 2 홈(42)을 형성한다. 이 상태에서는 다이싱 스트리트(23)상 및 그 양측의 영역에 있어서의 반도체 웨이퍼(21)의 상면은 제 1, 제 2 홈(41, 42)을 통해 노출되어 있다.
또, 도 18의 (b)에 나타내는 바와 같이, 불필요 반도체장치 형성영역(22b)의 부분에 있어서, 레이저빔을 조사하는 레이저 가공에 의해, 다이싱 스트리트(23) 및 그 양측의 영역에 있어서의 패시베이션막(7) 및 4층의 저유전율막(4)에 홈(43)을 형성한다. 이 경우에도, 불필요 반도체장치 형성영역(22b)에서는 배선(5)의 일부가 다이싱 스트리트(23)와 중첩되어 있기 때문에, 이 중첩된 부분에 있어서의 배선(5)은 제거된다. 또, 이 상태에서는 다이싱 스트리트(23)상 및 그 양측의 영역에 있어서의 반도체 웨이퍼(21)의 상면은 홈(43)을 통해 노출되어 있다.
다음에, 도 19의 (a), (b)에 나타내는 바와 같이, 스크린 인쇄법, 스핀코트법 등에 의해, 필요 반도체장치 형성영역(22a)의 패시베이션막(7)의 개구부(8)를 통해 노출된 최상층의 배선(5)의 접속패드부(5a)의 상면, 제 1, 제 2 홈(41, 42)을 통해 노출된 반도체 웨이퍼(21)의 상면 및 홈(43)을 통해 노출된 반도체 웨이 퍼(21)의 상면을 포함하는 패시베이션막(7)의 상면에 폴리이미드계 수지 등의 유기재료로 이루어지는 보호막(9)을 형성한다.
다음에, 도 20의 (a)에 나타내는 바와 같이, 필요 반도체장치 형성영역(22a)의 부분에 있어서, 포토리도그래피법에 의해, 최상층의 배선(5)의 접속패드부(5a)에 대응하는 부분에 있어서의 보호막(9) 및 패시베이션막(7)에 개구부(10, 8)를 형성하고 또한 필요 반도체장치 형성영역(22a)의 4변을 따른 다이싱 스트리트(23)상 및 그 양측의 영역에만 있어서의 보호막(9), 패시베이션막(7) 및 4층의 저유전율막(4)에 홈(별도의 홈)(44)을 형성한다. 홈(44)에 노출되는 보호막(9), 패시베이션막(7) 및 4층의 저유전율막(4)은 도 16의 둘레측면(51)을 구성한다. 필요 반도체장치 형성영역(22a) 이외의 영역에는 다이싱 스트리트(23) 및 그 양측의 영역상에는 예를 들면 도 20의 (b)에 나타내는 바와 같이, 홈(44)은 형성하지 않는다.
이하, 상기 제 1 실시형태에서 설명한 도 9의 (a), (b)∼도 14의 (a), (b)와 마찬가지의 공정을 경유하면, 필요 반도체장치 형성영역(22a)의 부분으로부터 도 16에 나타내는 반도체장치가 얻어지고, 불필요 반도체장치 형성영역(22b)의 부분으로부터는 불필요한 반도체장치가 얻어진다. 이 경우, 필요 반도체장치 형성영역(22a)에 있어서는 도 16에 도시되는 바와 같이, 실리콘기판(1)의 둘레측면(52)은 밀봉막(15)의 둘레측면과 면일치하고, 보호막(9), 패시베이션막(7) 및 4층의 저유전율막(4)은 실리콘기판(1)의 둘레측면(52)으로부터 내측에 위치한다. 이와 같이, 필요 반도체장치 형성영역(22a)의 부분으로부터 얻어진 반도체장치에서는 완성된 상태에 있어서, 실리콘기판(1)상의 주변부를 제외한 영역에 저유전율막 배선 적층 구조부(3)가 설치되고, 저유전율막 배선 적층구조부(3), 패시베이션막(7) 및 보호막(9)의 둘레측면(51)이 밀봉막(15)에 의해서 덮여 있으므로, 실리콘기판(1)으로부터 저유전율막 배선 적층구조부(3)가 잘 박리되지 않는 구조로 할 수 있다.
<제 3 실시형태>
도 21은 본 발명의 제 3 실시형태로서의 제조방법에 의해 제조된 반도체장치의 일예의 단면도를 나타낸다. 이 반도체장치에 있어서, 도 1에 나타내는 반도체장치와 다른 점은 실리콘기판(1)의 상면에 있어서 접속패드(2)의 외측의 주변부를 제외한 영역에 저유전율막 배선 적층구조부(3)를 마련하고, 저유전율막 배선 적층구조부(3)의 외측에 있어서의 실리콘기판(1)의 주변부 상면에, 실리콘기판(1)의 전체 범위에 걸쳐, 표면이 평탄한 보호막(9)을 마련하고, 이 보호막(9)상에 밀봉막(15)을 마련한 점이다.
다음에, 이 반도체장치의 제조방법의 일예에 대해 설명한다. 이 경우, 도 20에 나타내는 공정에 있어서, 개구부(8, 10)만을 형성하고, 홈(44)을 형성하지 않는다. 환언하면, 홈(44)내에는 도 19의 (a)에 나타나는 바와 같이, 보호막(9)을 남긴 채로 한다. 이하, 상기 제 1 실시형태의 경우와 마찬가지의 공정을 경유하면, 필요 반도체장치 형성영역(22a)의 부분으로부터 도 21에 나타내는 반도체장치가 얻어지고, 불필요 반도체장치 형성영역(22b)의 부분으로부터는 불필요한 반도체장치가 얻어진다. 그런데, 필요 반도체장치 형성영역(22a)의 부분으로부터 얻어진 도 21에 나타내는 반도체장치에서는 완성된 상태에 있어서, 실리콘기판(1)상의 주변부를 제외한 영역에 저유전율막 배선 적층구조부(3)가 설치되고, 저유전율막 배선 적층구 조부(3) 및 패시베이션막(7)의 측면이 보호막(9)에 의해서 덮여 있으므로, 실리콘기판(1)으로부터 저유전율막 배선 적층구조부(3)가 잘 박리되지 않는 구조로 할 수 있다.
<기타 실시형태>
상기 각 실시형태에서는 보호막(9)상에 상층배선(11)을 형성하고, 이 상층배선(11)의 접속패드부상에 주상전극(14)을 형성한 구조를 갖는 것이지만, 본 발명은 보호막(9)상에 접속패드부만으로 이루어지는 상층배선을 형성하고, 이 접속패드부만으로 이루어지는 상층배선상에 땜납볼(16) 등의 외부접속용 범프전극을 형성하는 구조에 적용할 수도 있다.
도 1은 본 발명의 제 1 실시형태로서의 제조방법에 의해 제조된 반도체장치의 일예의 단면도.
도 2는 시작용의 반도체 웨이퍼의 일부의 평면상태를 설명하기 위해 나타내 는 평면도.
도 3은 도 2에 나타내는 반도체 웨이퍼에 대한 다이싱 스트리트를 설명하기 위해서 나타내는 평면도.
도 4는 도 1에 나타내는 반도체장치의 제조시에, 당초 준비한 것의 단면도를 나타내고, (a)는 도 3의 ⅣA-ⅣA선을 따르는 부분에 있어서의 필요 반도체장치 형성영역의 부분의 단면도, (b)는 도 3의 ⅣB-ⅣB선을 따르는 부분에 있어서의 불필요 반도체장치 형성영역의 부분의 단면도.
도 5는 도 4에 계속되는 공정의 단면도.
도 6은 도 5에 계속되는 공정의 단면도.
도 7은 도 6에 계속되는 공정의 단면도.
도 8은 도 7에 계속되는 공정의 단면도.
도 9는 도 8에 계속되는 공정의 단면도.
도 10은 도 9에 계속되는 공정의 단면도.
도 11은 도 10에 계속되는 공정의 단면도.
도 12은 도 11에 계속되는 공정의 단면도.
도 13은 도 12에 계속되는 공정의 단면도.
도 14는도 13에 계속되는 공정의 단면도.
도 15는 도 14에 계속되는 공정의 단면도.
도 16은 본 발명의 제 2 실시형태로서의 제조방법에 의해 제조된 반도체장치의 일예의 단면도.
도 17은 도 16에 나타내는 반도체장치의 제조시에, 소정의 공정의 도 4와 마찬가지의 단면도.
도 18은 도 17에 계속되는 공정의 단면도.
도 19는 도 18에 계속되는 공정의 단면도.
도 20은 도 19에 계속되는 공정의 단면도.
도 21은 본 발명의 제 3 실시형태로서의 제조방법에 의해 제조된 반도체장치의 일예의 단면도.
[부호의 설명]
1; 실리콘 기판 2; 접속패드
3; 저유전율막 배선 적층구조부 4; 저유전율막
5; 배선 7; 패시베이션막
9; 보호막 11; 상층배선
14; 주상전극 15; 밀봉막
16; 땜납볼 21; 반도체 웨이퍼
22a; 필요 반도체장치 형성영역
22b; 불필요 반도체장치 형성영역
22c; 잉여 영역 23 다이싱 스트리트
24, 41; 제 1 홈(레이저홈 형성 예비홈) 25, 42; 제 2 홈
26, 43; 홈 27, 44; 홈(별도의 홈)

Claims (11)

  1. 반도체 웨이퍼의 일면상에, 각각이, 저유전율막과 배선이 적층된 저유전율막 배선 적층구조부를 포함하고, 평면 사이즈가 다른 복수의 반도체 형성영역을 갖는 웨이퍼 가공체를 준비하는 공정과,
    상기 반도체 형성영역 중, 적어도 1개의 평면 사이즈의 반도체 형성영역을 필요 반도체 형성영역으로서 선정하며, 상기 반도체 형성영역 중, 상기 필요 반도체 형성영역의 다이싱 스트리트가 해당 반도체 형성영역의 영역내를 횡단하는 적어도 다른 1개의 평면 사이즈의 반도체 형성영역을 불필요 반도체 형성영역으로서 선정하고, 상기 필요 반도체 형성영역의 다이싱 스트리트를 포함하는 소정폭 영역 및 상기 소정폭 영역의 직선연장상에 레이저빔을 조사하여, 상기 필요 반도체 형성영역의 상기 소정폭 영역 및 상기 불필요 반도체 형성영역의 상기 소정폭 영역의 직선연장상에 대응하는 상기 저유전율막 배선 적층구조부의 영역을 제거해서 홈을 형성하는 공정과,
    적어도 상기 불필요 반도체 형성영역내에 형성된 상기 홈내 및 상기 저유전율막 배선 적층구조부상에 보호막을 형성하는 공정과,
    상기 필요 반도체 형성영역내에 있어서의 상기 보호막상에, 상기 저유전율막 배선 적층구조부의 상기 배선에 접속되는 상층배선을 형성하는 공정과,
    상기 필요 반도체 형성영역내에 있어서의 상기 저유전율막 배선 적층구조부 상 및 상기 상층배선상에 밀봉막을 형성하는 공정과,
    적어도 상기 보호막 및 상기 밀봉막의 한쪽, 및 상기 반도체 웨이퍼를 상기 다이싱 스트리트를 따라 절단하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 홈을 형성하는 공정에 있어서의 상기 소정폭 영역은 실질적으로 다이싱 스트리트와 동일한 폭을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제 1 항에 있어서,
    상기 불필요 반도체 형성영역내에 형성된 상기 홈내 및 상기 저유전율막 배선 적층구조부상에 보호막을 형성하는 공정은 필요 반도체 형성영역내에 있어서의 상기 홈내 및 필요 반도체 형성영역내에 있어서의 상기 홈내에 상기 보호막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제 3 항에 있어서,
    상기 불필요 반도체 형성영역내에 형성된 상기 홈내 및 상기 저유전율막 배선 적층구조부상에 보호막을 형성하는 공정은 상기 불필요 반도체 형성영역내에 형성된 상기 홈내를 제거하고, 상기 필요 반도체 형성영역내에 있어서의 상기 홈내에 형성된 상기 보호막을 제거하여 별도의 홈을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제 1 항에 있어서,
    상기 필요 반도체 형성영역내에 있어서의 상기 보호막상에 상기 저유전율막 배선 적층구조부의 상기 배선에 접속되는 상층배선을 형성하는 공정은 상기 상층배선상에 주상전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제 1 항에 있어서,
    상기 홈을 형성하는 공정에 있어서의 상기 소정폭 영역은 상기 다이싱 스트리트를 포함하고 그것보다도 넓은 폭을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제 6 항에 있어서,
    상기 불필요 반도체 형성영역내에 형성된 상기 홈내 및 상기 저유전율막 배선 적층구조부상에 보호막을 형성하는 공정은 필요 반도체 형성영역내에 있어서의 상기 홈내 및 필요 반도체 형성영역내에 있어서의 상기 홈내에 상기 보호막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제 7 항에 있어서,
    상기 불필요 반도체 형성영역내에 형성된 상기 홈내 및 상기 저유전율막 배 선 적층구조부상에 보호막을 형성하는 공정은 상기 불필요 반도체 형성영역내에 형성된 상기 홈내를 제거하고, 상기 필요 반도체 형성영역내에 있어서의 상기 홈내에 형성된 상기 보호막을 제거하여 별도의 홈을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제 6 항에 있어서,
    상기 적어도 상기 보호막 및 상기 밀봉막의 한쪽, 및 상기 반도체 웨이퍼를 상기 다이싱 스트리트를 따라 절단하는 공정은 상기 밀봉막, 상기 보호막 및 상기 반도체 웨이퍼를, 상기 소정폭 영역보다도 좁은 상기 다이싱 스트리트의 폭으로 절단하는 공정인 것을 특징으로 하는 반도체장치의 제조방법.
  10. 반도체 웨이퍼의 일면상에, 각각이, 저유전율막과 배선이 적층된 저유전율막 배선 적층구조부를 포함하고, 평면 사이즈가 다른 복수의 반도체 형성영역을 갖는 웨이퍼 가공체를 준비하는 공정과,
    상기 반도체 형성영역 중, 적어도 1개의 평면 사이즈의 반도체 형성영역을 필요 반도체 형성영역으로서 선정하여, 상기 반도체 형성영역 중, 상기 필요 반도체 형성영역의 다이싱 스트리트가 해당 반도체 형성영역의 영역내를 횡단하는 적어도 다른 1개의 평면 사이즈의 반도체 형성영역을 불필요 반도체 형성영역으로서 선정하고, 상기 필요 반도체 형성영역의 다이싱 스트리트를 포함하는 그것보다도 폭이 넓은 소정폭 영역 및 상기 소정폭 영역의 직선연장상에 레이저빔을 조사하여, 상기 필요 반도체 형성영역의 상기 소정폭 영역 및 상기 불필요 반도체 형성영역의 상기 소정폭 영역의 직선연장상에 대응하는 상기 저유전율막 배선 적층구조부의 영역을 제거해서 홈을 형성하는 공정과,
    적어도 상기 불필요 반도체 형성영역내에 형성된 상기 홈내 및 상기 저유전율막 배선 적층구조부상에 보호막을 형성하는 공정과,
    상기 필요 반도체 형성영역내에 있어서의 상기 보호막상에, 상기 저유전율막배선 적층구조부의 상기 배선에 접속되는 상층배선을 형성하는 공정과,
    상기 필요 반도체 형성영역내에 있어서의 상기 저유전율막 배선 적층구조부상 및 상기 상층배선상, 및 상기 홈내에 밀봉막을 형성하는 공정과,
    상기 소정폭 영역보다 폭이 좁은 상기 다이싱 스트리트의 폭으로, 상기 밀봉막, 상기 보호막 및 상기 반도체 웨이퍼를 상기 다이싱 스트리트를 따라 절단하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 반도체 웨이퍼의 일면상에, 각각이, 저유전율막과 배선이 적층된 저유전율막 배선 적층구조부를 포함하는 소정의 평면 사이즈의 필요 반도체 형성영역 및 저유전율막과 배선이 적층된 저유전율막 배선 적층구조부를 포함하는 상기 필요 반도체 형성영역과는 다른 평면 사이즈의 불필요 반도체 형성영역을 갖는 웨이퍼 가공체를 준비하는 공정과,
    상기 필요 반도체 형성영역의 다이싱 스트리트를 포함하는 소정폭 영역 및 상기 소정폭 영역의 직선연장상에 레이저빔을 조사하여, 상기 필요 반도체 형성영 역의 상기 소정폭 영역 및 상기 불필요 반도체 형성영역의 상기 소정폭 영역의 직선 연장상에 대응하는 상기 저유전율막 배선 적층구조부의 영역을 제거해서 홈을 형성하는 공정과,
    상기 불필요 반도체 형성영역내에 형성된 상기 홈내 및 상기 저유전율막 배선 적층구조부상에 보호막을 형성하는 공정과,
    상기 필요 반도체 형성영역내에 있어서의 상기 보호막상에, 상기 저유전율막 배선 적층구조부의 상기 배선에 접속되는 주상전극을 형성하는 공정과,
    상기 필요 반도체 형성영역내에 있어서 상기 저유전율막 배선 적층구조부상에 있어서의 상기 주상전극간 및 상기 홈내에 밀봉막을 형성하는 공정과,
    상기 소정폭 영역보다 폭이 좁은 상기 다이싱 스트리트의 폭으로, 상기 밀봉막, 상기 보호막 및 상기 반도체 웨이퍼를 상기 다이싱 스트리트를 따라 절단하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
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