KR20090057932A - 반도체 장치 - Google Patents

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KR20090057932A
KR20090057932A KR1020080121844A KR20080121844A KR20090057932A KR 20090057932 A KR20090057932 A KR 20090057932A KR 1020080121844 A KR1020080121844 A KR 1020080121844A KR 20080121844 A KR20080121844 A KR 20080121844A KR 20090057932 A KR20090057932 A KR 20090057932A
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추토무 무라카와
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

굴곡 등의 외력이 가해져 응력이 생긴 경우에도 트랜지스터 등의 손상을 저감하는 반도체장치를 제공하는 것을 목적으로 한다.
가요성을 갖는 기판 위에 형성된 제 1 섬 형상의 보강막과, 제 1 섬 형상의 보강막 위에, 채널 형성영역과 불순물영역을 구비하는 반도체막과, 채널 형성영역의 위쪽에 게이트 절연막을 개재하여 형성된 제 1 도전막과, 제 1 도전막 및 게이트 절연막을 덮어 형성된 제 2 섬 형상의 보강막을 갖는다.
보강막, 응력, 가요성, 영률, 반도체 장치

Description

반도체 장치{Semiconductor Device}
본 발명은, 반도체장치에 관한 것으로, 특히 외력이 가해진 경우에도 반도체장치에 형성된 트랜지스터 등의 소자의 손상을 억제하는 반도체장치에 관한 것이다.
최근, 플라스틱 등의 가요성을 갖는 기판 위에 트랜지스터 등으로 구성되는 집적회로를 형성하는 기술이 주목 받고 있다. 가요성을 갖는 기판 위에 집적회로를 설치함으로써 형성된 반도체장치는, 반도체기판이나 유리기판 등의 기판을 사용하는 경우와 비교하여, 경량화나 비용절감 등을 달성하는 것이 가능해진다. 가요성을 갖는 반도체장치는 구부림 등이 가능해지기 때문에, 여러 가지의 분야, 장소에 전용(轉用)되고 있다.
[특허문헌 1] 특허 제4015002호
[특허문헌 2] 일본 공개특허공보 2006-232449호
[특허문헌 3] 일본 공개특허공보 2007-150179호
그러나, 가요성을 갖는 기판 위에 트랜지스터 등의 소자가 형성된 집적회로를 구비하는 반도체장치에, 굴곡 등의 외력을 가한 경우, 반도체장치에 생기는 응력에 의해서, 상기 반도체장치에 포함되는 트랜지스터 등의 소자가 손상되어, 트랜지스터 등의 소자의 특성에 영향을 미칠 우려가 있다. 또한, 반도체장치의 제조 공정시에 있어서, 트랜지스터 등의 소자에 응력이 생김으로써 상기 소자가 손상되고, 제품의 제품 수율이 저하될 우려가 있다.
본 발명은 상기 문제를 감안하여, 반도체장치에 굴곡 등의 외력이 가해진 경우에도, 트랜지스터 등의 소자의 손상을 저감하는 반도체장치를 제공하는 것을 목적으로 한다.
본 발명에 관계되는 반도체장치는, 반도체장치의 제조 공정시나 완성 후의 사용시에 있어서, 상기 반도체장치에 굴곡 등의 외력이 가해진 경우에도, 트랜지스터 등의 소자에 생기는 응력을 억제하기 위해서 보강막이 형성된다. 보강막은, 반도체장치의 두께 방향에서, 굴곡 등의 변형에 대하여 인장응력이나 압축 응력 등의 응력 변형이 발생하지 않는 중립면(연장 수축하지 않는 면)의 위치를 반도체장치에 있어서 적합한 위치로 하기 위해서 형성한다.
보강막은, 트랜지스터 등의 소자를 구성하는 반도체막의 상하방향의 영역에 형성하는 것을 특징으로 하고 있다. 보강막은 반도체막과 접하도록 형성하여도 좋 고, 절연막을 개재하여 반도체막과는 접하지 않도록 형성하여도 좋다. 이하에, 반도체장치의 구체적인 구성을 설명한다.
가요성을 갖는 기판 위에 형성된 제 1 섬 형상의 보강막과, 제 1 섬 형상의 보강막 위에, 채널 형성영역과 불순물영역을 구비하는 반도체막과, 채널 형성영역의 위쪽에 게이트 절연막을 개재하여 형성된 제 1 도전막과, 제 1 도전막 및 상기 게이트 절연막을 덮어 형성된 제 2 섬 형상의 보강막과, 제 2 섬 형상의 보강막 및 게이트 절연막을 덮어 형성된 층간 절연막과, 층간 절연막 위에, 개구부를 개재하여 불순물영역과 전기적으로 접속하도록 형성된 제 2 도전막을 갖고, 채널 형성영역의 전역이 제 1 섬 형상의 보강막과 제 2 섬 형상의 보강막의 사이에 형성되어 있는 것을 특징으로 한다.
또한, 제 1 섬 형상의 보강막 및 제 2 섬 형상의 보강막은, 반도체장치를 구성하는 반도체막의 영률보다도 높은 재료로 형성되어 있는 것을 특징으로 한다. 구체적으로는, 질화규소, 질화산화규소, 금속산화물, 금속질화물 등의 재료를 사용할 수 있다. 제 1 섬 형상의 보강막 및 제 2 섬 형상의 보강막을, 반도체막의 영률보다도 높은 재료로 형성함으로써, 반도체막의 성질을 바꾸지 않고, 반도체막의 기계적 강도를 향상시킬 수 있고, 반도체막의 손상을 저감할 수 있다.
제 1 섬 형상의 보강막의 막 두께는 50nm 이상 200nm 이하, 또한 제 2 섬 형상의 보강막의 막 두께는 100nm 이상 400nm 이하인 것을 특징으로 한다.
반도체장치를 구성하는 트랜지스터 등의 소자에 보강막을 형성함으로써, 제 조 공정시나 완성 후의 사용시에 있어서 상기 반도체장치에 굴곡 등의 외력이 가해진 경우에도, 트랜지스터 등의 소자에 생기는 응력을 억제할 수 있다. 따라서, 트랜지스터 등의 소자의 손상을 저감하여, 반도체장치의 제품 수율이나 신뢰성의 향상을 달성할 수 있다.
본 발명의 실시형태에 관해서, 도면을 사용하여 이하에 설명한다. 단지, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세를 여러가지로 변경할 수 있는 것은 당업자이면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 개시하는 실시형태의 기재내용에 한정하여 해석되는 것은 아니다. 또, 이하에 설명하는 본 발명의 구성에 있어서, 같은 것을 가리키는 부호는 다른 도면간에서 공통으로 사용하는 경우가 있다.
(실시형태 1)
본 실시형태에서는, 반도체장치의 일례에 관해서 도면을 참조하여 설명한다.
본 실시형태에서는, 굴곡 등의 외력이 가해진 경우에도, 트랜지스터 등의 소자에 생기는 응력을 억제하기 위해서 보강막을 형성한다. 본 실시형태에서는, 그 구조의 일례로서, 트랜지스터를 구성하는 반도체막의 위쪽 및 아래쪽에 반도체막의 영률보다도 영률이 높은 재료로 형성된 보강막을 형성한 경우에 관해서 설명한다.
본 실시형태에서 개시하는 반도체장치의 일례를 도 1에 도시한다. 또, 도 1에서, 도 1a는 상면도를 도시하고 있고, 도 1b는 도 1a에 있어서의 A-B간의 단면도를 도시하고 있다.
도 1b에 도시하는 반도체장치는, 반도체막(106), 게이트 절연막(107), 게이트전극으로서 기능하는 제 1 도전막(108), 반도체막(106)을 보강하기 위한 보강막(103; 제 1 섬 형상의 보강막이라고도 함), 보강막(109; 제 2 섬 형상의 보강막이라고도 함)을 적어도 구비하는 박막트랜지스터(100a, 100b)를 갖고 있다. 도 1b에 있어서, 반도체막(106)의 적어도 일부가 보강막(103)과 보강막(109)의 사이에 끼워져 형성되어 있다. 또한, 도 1a에 있어서, 보강막(109)은, 반도체막(106)을 덮도록 형성되어 있다.
절연막(110)은, 게이트 절연막(107) 및 보강막(109)을 덮도록 형성되어 있다. 또, 절연막(110) 위에 박막트랜지스터(100a, 100b)의 소스전극 또는 드레인전극으로서 기능할 수 있는 제 2 도전막(111)이 형성되어 있다. 또, 여기에서는, 박막트랜지스터(100a, 100b)는, 가요성을 갖는 기판(101) 위에 절연막(102)을 개재하여 형성된 예를 도시하고 있다.
반도체막(106)은, 채널 형성영역(106a), 소스영역 또는 드레인영역으로서 기능할 수 있는 불순물영역(106b)을 구비하고 있다. 또한, 불순물영역(106b)은, 채널 형성영역(106a)을 개재하여 사이에 두어 이격하여 형성되어 있다. 불순물영역(106b)은 절연막(110)에 형성된 개구부(124)를 개재하여, 절연막(110) 위에 형성된 제 2 도전막(111)과 전기적으로 접속되어 있다.
보강막(103)은, 박막트랜지스터(100a, 100b)를 구성하는 반도체막(106)과 절연막(104)을 개재하여 겹치도록 형성되어 있다. 또한, 상기 반도체막(106)보다 면적이 커지도록 형성되어 있다.
또한, 보강막(109)은, 제 1 도전막(108) 및 게이트 절연막(107)을 덮도록 형성되어 있다. 또한, 보강막(109)은, 반도체막(106) 전역을 덮도록 형성되어 있는 것이 바람직하다. 또한, 보강막(109)의 면적은, 보강막(103)의 면적보다도 큰 것이 바람직하다. 이와 같이, 채널 형성영역의 전역이 보강막(103)과 보강막(109)의 사이에 형성되어 있는 것이 바람직하다.
반도체장치의 제조 공정시나 완성 후의 사용시에 있어서, 상기 반도체장치에 굴곡 등의 외력이 가해짐으로써, 반도체막(106)에 응력이 생긴다. 이것은, 반도체장치의 두께 방향에서, 굴곡 등의 변형에 대하여 인장 응력이나 압축 응력 등의 변형이 발생하지 않는 중립면(연장 수축하지 않는 면)의 위치가, 반도체막에 응력이 생기는 위치에 있기 때문이다. 반도체막(106)에 응력이 생김으로써 반도체막(106)이 손상되어, 반도체장치가 파괴된다. 그래서, 반도체장치에 굴곡 등의 외력이 가해짐으로써 반도체막에 응력이 생기는 것을 억제하기 위해서, 반도체장치의 두께 방향에서의 중립면(연장 수축하지 않는 면)의 위치를, 반도체막에 응력이 생기는 것을 억제할 수 있는 위치로 한다.
보강막(103), 보강막(109)으로서 사용하는 재료는, 반도체막(106)보다도 영률이 높은 재료를 사용하는 것이 바람직하다. 구체적으로는, 질화규소, 질화산화규소, 금속산화물, 금속질화물 등의 재료를 사용할 수 있다. 또한, 보강막(103)과 보강막(109)은, 같은 재료로 형성되어 있는 것이 바람직하다. 이와 같이, 보강막(103) 및 보강막(109)을 반도체막보다도 영률이 높은 재료로 형성함으로써, 반도체막의 성질을 바꾸지 않고, 반도체막의 기계적 강도를 향상시킬 수 있고, 반도체 막의 손상을 저감할 수 있다.
보강막(103)의 막 두께는, 50nm 이상 200nm 이하, 또한 보강막(109)의 막 두께는 100nm 이상 400nm 이하인 것이 바람직하다. 또한, 보강막(103)의 막 두께보다도 보강막(109)의 막 두께가 두꺼운 것이 바람직하다. 또, 보강막(103)의 막 두께와 보강막(109)의 막 두께의 비율(보강막(103)의 막 두께/보강막(109) 막 두께)은, 1/2 이하인 것이 바람직하다. 또, 보강막(103)의 막 두께와 보강막(109)의 막 두께가 같아도 좋다.
이와 같이, 반도체막(106)을 보강막(103)과 보강막(109)의 사이에 있도록 형성함으로써, 반도체장치의 두께 방향에서, 굴곡 등의 변형에 대하여 인장 응력이나 압축 응력 등의 변형이 발생하지 않는 중립면의 위치를, 반도체막(106)에 응력이 생기는 것을 억제할 수 있는 위치로 할 수 있다. 따라서, 반도체장치에 굴곡 등의 외력이 가해진 경우에도, 반도체막(106)에 응력이 생기는 것을 억제할 수 있다. 또한, 반도체막(106)보다도 영률이 높은 재료로 형성된 보강막을 반도체막(106)의 상하 근방에 형성함으로써, 반도체막의 성질을 바꾸지 않고, 반도체장치의 기계적 강도를 향상시킬 수 있다. 따라서, 반도체막(106)의 손상을 저감할 수 있고, 박막트랜지스터(100a, 100b)의 손상이나 파괴를 저감할 수 있다.
또, 도 1b에 도시한 반도체장치는, 보강막(109)을 반도체막(106)의 단부 및 보강막(103)의 단부를 덮어 형성한 예를 도시하였지만, 본 실시형태에서 개시하는 반도체장치는 이 구성에 한정되지 않고, 보강막(109)은, 손상되기 쉬운 채널 형성영역(106a)과 겹치도록 형성하면 좋다.
예를 들면, 제 1 도전막(108)을 덮도록 채널 형성영역(106a)의 위쪽에 보강막(109)을 형성하는 구성으로 하여도 좋다(도 1c 참조). 또한, 보강막(109)의 면적은, 보강막(103)의 면적보다도 작아도 좋다. 채널 형성영역(106a)을 보강막(103) 및 보강막(109)의 사이에 두도록 형성함으로써, 반도체장치의 두께 방향에서 중립면의 위치를, 채널 형성영역(106a)에 응력이 생기는 것을 억제할 수 있는 위치로 할 수 있다. 따라서, 반도체장치에 굴곡 등의 외력이 가해진 경우에도, 채널 형성영역(106a)에 응력이 생기는 것을 억제할 수 있다. 따라서, 박막트랜지스터(100a, 100b)의 손상이나 파괴를 저감할 수 있다. 또한, 반도체막(106)보다도 영률이 높은 재료로 형성된 보강막을 반도체막(106)의 상하 근방에 형성함으로써, 반도체막의 성질을 바꾸지 않고, 반도체막의 기계적 강도를 향상시킬 수 있다. 또한, 절연막(110)에 개구부(124)를 형성할 때에 보강막(109)을 제거할 필요가 없기 때문에, 개구부(124)를 형성할 때의 에칭을 용이하게 할 수 있다.
또한, 보강막(103) 위에 보강막(114)을 적층하는 구성으로 하여도 좋다(도 2 참조). 이 경우, 보강막(114)은, 보강막(103) 및 절연막(102)을 덮도록 형성한다. 이와 같이, 보강막(114)을 형성함으로써, 반도체막(106)의 하측이 불순물이나 수분에 노출되는 것을 막을 수 있다. 또한, 반도체막(106)의 아래쪽의 기계적 강도를 향상시킬 수 있다. 또, 절연막(102)의 위에 보강막(114)을 형성하는 구조로 하여도 좋다. 또, 보강막(103) 및 보강막(114)을 적층하는 경우에는, 보강막(103)의 막 두께와 보강막(114)의 막 두께를 합쳐서 50nm 이상 200nm 이하로 하는 것이 바람직하다. 또한, 보강막(109)의 면적은, 보강막(103)의 면적보다도 큰 것이 바람 직하다.
도 1에서는, 1개의 섬 형상의 보강막(103) 위에 하나의 반도체막(106)을 형성한 예를 도시하였지만, 이것에 한정되지 않는다. 도 3에 도시하는 바와 같이, 하나의 보강막(103)에 복수의 섬 형상의 반도체막(106)을 형성한 구성으로 하여도 좋다. 하나의 보강막(103) 위에 복수의 섬 형상의 반도체막을 형성한 경우, 보강막(103)의 단부에 있어서의 단차를 저감할 수 있기 때문에, 마스크 어긋남 등에 의한 반도체막(106)의 단절을 방지할 수 있다.
복수의 섬 형상의 반도체막(106)의 각각이 구비하는 채널 형성영역의 위쪽에 게이트 절연막(107)을 개재하여 제 1 도전막이 형성되어 있다. 또한, 보강막(109)이 게이트 절연막(107) 및 제 1 도전막(108)을 덮어 형성되어 있고, 절연막(110)이 게이트 절연막(107) 및 제 1 도전막(108)을 덮어 형성되어 있다. 또한, 절연막(110)에 형성된 개구부(124)를 개재하여, 불순물영역(106b)과 절연막(110) 위에 형성된 제 2 도전막(111)이 전기적으로 접속되어 있다.
또, 본 실시형태에서는, 박막트랜지스터를 예로 들어 설명하였지만, 박막트랜지스터 대신에 유기트랜지스터를 형성하여도 좋다.
이와 같이, 반도체막의 상하 근방에 반도체막의 영률보다도 높은 재료로 형성된 보강막을 형성함으로써, 반도체장치의 두께 방향에서, 굴곡 등의 변형에 대하여 인장 응력이나 압축 응력의 변형이 발생하지 않는 중립면의 위치를, 반도체막에 응력이 생기는 것을 억제할 수 있는 위치로 할 수 있다. 요컨대, 반도체장치의 중립면의 위치를 반도체장치에 있어서 적합한 위치로 할 수 있다. 따라서, 반도체장 치의 제조 공정시나 완성 후의 사용시에 있어서, 상기 반도체장치에 굴곡 등의 외력이 가해진 경우에도, 트랜지스터 등의 소자에 생기는 응력을 억제할 수 있다. 따라서, 트랜지스터 등의 소자의 손상을 저감하여, 반도체장치의 제품 수율이나 신뢰성의 향상을 달성할 수 있다.
본 실시형태에서 개시한 반도체장치의 구성은, 다른 실시형태에서 개시하는 반도체장치의 구성과 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는, 상기 실시형태 1에서 개시한 반도체장치의 제작방법의 일례에 관해서 도면을 참조하여 설명한다. 또, 본 실시형태에서는, 박막트랜지스터 등의 소자를 지지기판 위에 형성한 후에, 상기 지지기판으로부터 소자를 박리하여 다른 기판에 전치하는 공정에 관해서 설명한다. 또, 본 명세서에 있어서, 전치란 기판에 형성된 소자를 다른 기판으로 이동하는 것을 의미한다.
우선, 기판(120)의 1표면에 박리층(121)을 형성하고, 계속하여 버퍼층으로서 기능하는 절연막(102), 보강막을 형성한다. 또, 박리층(121), 절연막(102), 보강막은, 연속하여 형성할 수도 있다. 계속해서, 보강막에 포토리소그래피법에 의해 형성한 레지스트로 이루어지는 마스크를 사용하여 선택적으로 에칭을 하여, 섬 형상의 보강막(103)을 형성한다(도 4a 참조).
기판(120)은, 유리기판, 석영기판, 금속기판이나 스테인레스기판 등을 사용할 수 있다. 이러한 기판이면, 그 면적이나 형상에 큰 제한은 없기 때문에, 기판(120)으로서, 예를 들면, 1변이 1미터 이상이고, 직사각 형상인 것을 사용하면, 생산성을 각별히 향상시킬 수 있다. 이러한 이점은, 원형의 실리콘기판을 사용하는 경우와 비교하면, 큰 우위점이다. 또, 본 공정에서는, 박리층(121)은, 기판(120)의 전체면에 형성하였지만, 필요에 따라서, 기판(120)의 전체면에 박리층을 형성한 후에, 포토리소그래피법에 의해 선택적으로 형성하여도 좋다. 또한, 기판(120)에 접하도록 박리층(121)을 형성하였지만, 필요에 따라서, 기판(120)에 접하도록 하지가 되는 절연막을 형성하고, 상기 절연막에 접하도록 박리층(121)을 형성하여도 좋다.
박리층(121)은, 금속막이나 금속막과 금속산화막의 적층 구조를 사용할 수 있다. 금속막으로서는, 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 탄탈(Ta), 니오브(Nb), 니켈(Ni), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir)으로부터 선택된 원소 또는 상기 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 이루어지는 막을, 단층 또는 적층하여 형성한다. 또한, 이들의 재료는, 스퍼터법이나 플라즈마 CVD법 등의 각종 CVD법 등을 사용하여 형성한다. 금속막과 금속산화막의 적층 구조로서는, 상술한 금속막을 형성한 후에, 산화 분위기하 또는 NO2의 분위기하에서의 플라즈마 처리, 산소 분위기하 또는 NO2 분위기하에서의 가열 처리를 함으로써, 금속막 표면에 상기 금속막의 산화물 또는 산화질화물을 형성한 경우, 텅스텐막에 플라즈마 처리를 함으로써, 텅스텐막 표면에 텅스텐산화물로 이루어지는 금속산화물을 형성할 수 있다.
절연막(102)은 버퍼층으로서 기능한다. 절연막(102)은, 후의 박리 공정에 서, 박리층(121) 및 버퍼층으로서 기능하는 절연막(102)의 계면에서의 박리가 용이해지도록, 또는 후의 박리 공정에서 반도체소자나 배선에 균열이나 데미지가 생기는 것을 막기 위해서 형성한다. 버퍼층으로서 기능하는 절연막(102)으로서는, 스퍼터링법이나 플라즈마 CVD법, 도포법, 인쇄법 등에 의해, 무기 화합물을 사용하여 단층 또는 적층으로 형성한다. 무기 화합물의 대표적인 예로서는, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x>y), 질화산화규소(SiNxOy)(x>y) 등이 있다. 버퍼층으로서 기능하는 절연막(102)의 두께는 10nm 내지 1000nm, 또 100nm 내지 700nm이 바람직하다. 여기에서는, 두께 500nm 내지 700nm의 산화질화규소막을 플라즈마 CVD법에 의해 형성한다.
이어서, 박리층(121) 위에 보강막을 스퍼터링법이나 플라즈마 CVD법, 도포법, 인쇄법 등을 사용하여 형성한다. 보강막으로서는, 질화규소, 질화산화규소, 알루미나 등의 세라믹, 금속산화물, 금속질화물을 사용하여 형성할 수 있다. 질화규소나 질화산화규소 등을 사용함으로써, 외부로부터, 나중에 형성되는 소자 형성층(134)으로 수분이나, 산소 등의 기체의 침입이나, 반도체막의 하측이 불순물에 노출되는 것을 방지할 수 있다. 또한, 탄탈(Ta), 텅스텐(W), 티탄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오브(Nb), 니켈(Ni), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir) 등의 금속의 산화물 또는 질화물을 사용하여 보강막을 형성하여도 좋다. 보강막의 막 두께는, 50nm 내지 200nm이 바람직하다. 여기에서는, 막 두께 50nm 내지 200nm의 질화규소를 플라즈마 CVD에 의해 형성한 후, 포토리소그래피법에 의 해 형성한 레지스트로 이루어지는 마스크를 사용하여 선택적으로 에칭을 하여, 섬 형상의 보강막(103)을 형성한다.
이어서, 보강막(103) 및 절연막(102)을 덮도록 절연막(104)을 형성한 후, 섬 형상의 반도체막(106)을 형성한다(도 4b 참조).
절연막(104)은, 하지층으로서 기능한다. 절연막(104)은, 버퍼층으로서 기능하는 절연막(102)과 같은 형성방법 및 재료를 적절하게 사용할 수 있다. 또, 하지층으로서 기능하는 절연막(104)을 적층 구조로 하여도 좋다. 하지층으로서 기능하는 절연막이 2층 구조인 경우, 예를 들면, 1층째로서 질화산화규소막을 형성하고, 2층째로서 산화질화규소막을 형성하면 좋다. 하지가 되는 절연막이 3층 구조인 경우, 1층째의 절연막으로서 산화규소막을 형성하고, 2층째의 절연막으로서 질화산화규소막을 형성하고, 3층째의 절연막으로서 산화질화규소막을 형성하면 좋다. 또는, 1층째의 절연막으로서 산화질화규소막을 형성하고, 2층째의 절연막으로서 질화산화규소막을 형성하고, 3층째의 절연막으로서 산화질화규소막을 형성하면 좋다. 하지가 되는 막은, 기판(120)으로부터의 불순물의 침입을 방지하는 블로킹막으로서 기능한다.
섬 형상의 반도체막(106)은, 비정질 반도체막을 형성하고, 비정질 반도체막에 대하여 결정화를 행하여 결정질 반도체막으로 한 후, 포토리소그래피법을 사용하여 레지스트로 이루어지는 마스크를 형성하고, 결정질 반도체막에 선택적으로 에칭을 행함으로써 형성된다.
비정질 반도체막은, 스퍼터법, LPCVD법, 플라즈마 CVD법 등에 의해, 25nm 내 지 200nm(바람직하게는 30nm 내지 150nm)의 두께로 형성한다.
이어서, 비정질 반도체막에 레이저광을 조사하여 결정화를 한다. 또, 레이저광의 조사와, RTA 또는 퍼니스 어닐로를 사용하는 열결정화법, 결정화를 조장하는 금속원소를 사용하는 열결정화법을 조합한 방법 등에 의해 비정질 반도체막의 결정화를 행하여도 좋다.
섬 형상의 반도체막(106)의 작성 공정의 일례를 이하에 간단히 설명한다. 우선, 플라즈마 CVD법을 사용하여, 막 두께 50 내지 60nm의 비정질 반도체막을 형성한다. 이어서, 결정화를 조장하는 금속원소인 니켈을 포함하는 용액을 비정질 반도체막 위에 유지시킨 후, 비정질 반도체막에 탈수소화의 처리(500℃, 1시간)와, 열결정화의 처리(550℃, 4시간)를 하여 결정질 반도체막을 형성한다. 그 후, 레이저광을 조사하여, 포토리소그래피법을 사용하여 레지스트로 이루어지는 마스크를 형성하고, 반도체막에 선택적으로 에칭을 행함으로써 섬 형상의 반도체막(106)을 형성한다. 또, 결정화를 조장하는 금속원소를 사용하는 열결정화를 하지 않고, 레이저광의 조사만으로 비정질 반도체막의 결정화를 행하여도 좋다.
게이트 절연막(107)은 CVD법이나 스퍼터법 등에 의해 규소의 산화물 또는 규소의 질화물을 포함하는 막을 단층 또는 적층하여 형성한다. 예를 들면, 산화규소막, 산화질화규소막, 질화산화규소막중 어느 하나를 단층으로 형성하는, 또는 산화규소막, 산화질화규소막, 질화산화규소막을 조합하여 적층하여 형성한다.
또한, 게이트 절연막(107)은, 반도체막(106)에 대하여 플라즈마 처리를 하여, 표면을 산화 또는 질화하는 것으로 형성하여도 좋다. 예를 들면, He, Ar, Kr, Xe 등의 희가스와, 산소, 산화질소(NO2), 암모니아, 질소, 수소 등의 혼합가스를 도입한 플라즈마 처리로 형성한다. 이 경우의 플라즈마의 여기는, 마이크로파의 도입에 의해 행하면, 저전자 온도로 고밀도의 플라즈마를 생성할 수 있다. 이 고밀도 플라즈마로 생성된 산소 레이디컬(OH 레이디컬을 포함하는 경우도 있음)이나 질소 레이디컬(NH 레이디컬을 포함하는 경우도 있음)에 의해서, 반도체막의 표면을 산화 또는 질화할 수 있다.
이러한 플라즈마를 사용한 처리에 의해, 1 내지 20nm, 대표적으로는 5 내지 10nm의 절연막이 반도체막 위에 형성된다. 이 경우의 반응은, 고상반응이기 때문에, 상기 절연막과 반도체막의 계면 준위 밀도는 극히 낮게 할 수 있다. 이러한, 플라즈마 처리는, 반도체막(결정성 실리콘, 또는 다결정 실리콘)을 직접 산화(또는 질화)하기 때문에, 형성되는 절연막의 두께의 격차를 극히 작게 할 수 있다. 덧붙여, 결정성 실리콘의 결정립계에서도 산화가 강해지지 않기 때문에, 대단히 바람직한 상태가 된다. 즉, 여기에서 나타내는 플라즈마 처리로 반도체막의 표면을 고상 산화함으로써, 결정립계에 있어서 산화반응을 시키지 않고, 균일성이 좋고, 계면 준위 밀도가 낮은 절연막을 형성할 수 있다.
게이트 절연막(107)은, 플라즈마 처리에 의해서 형성되는 절연막만을 사용하여도 좋고, 이것에 플라즈마나 열반응을 이용한 CVD법으로 산화실리콘, 산질화실리콘, 질화실리콘 등의 절연막을 퇴적하여, 적층시켜도 좋다. 어떻든간에, 플라즈마로 형성한 절연막을 게이트 절연막의 일부 또는 전부에 포함하여 형성되는 트랜지 스터는, 특성의 격차를 작게 할 수 있다.
또한, 반도체막에 대하여, 연속발진레이저 또는 10MHz 이상의 주파수로 발진하는 레이저광을 조사하면서 1방향에 주사하여 결정화시켜 얻어진 반도체막(106)은, 그 빔의 주사방향에 결정이 성장하는 특성이 있다. 그 주사방향을 채널 길이방향(채널 형성영역이 형성되었을 때에 캐리어가 흐르는 방향)에 맞추어 트랜지스터를 배치하고, 상기한 플라즈마로 형성한 게이트 절연막을 그 트랜지스터에 사용하는 것으로, 특성 격차가 작고, 더구나 전계 효과 이동도가 높은 박막트랜지스터(TFT)를 얻을 수 있다.
이어서, 게이트 절연막(107) 위에 게이트전극을 형성하기 위한 도전막을 형성한다. 여기에서는, 도전막(122)과 도전막(123)을 차례로 적층하여 형성한다(도 4c 참조). 도전막(122)은, 플라즈마 CVD법이나 스퍼터법에 의해 20nm 내지 100nm의 두께로 형성한다. 도전막(123)은, 플라즈마 CVD법이나 스퍼터법에 의해 100nm 내지 400nm의 두께로 형성한다. 도전막(122), 도전막(123)은, 탄탈(Ta), 텅스텐(W), 티탄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오브(Nb) 등으로부터 선택된 원소 또는 이들의 원소를 주성분으로 하는 합금 재료 또는 화합물 재료, 또는 이들의 원소와 실리콘(Si) 원소를 포함하는 합금 재료 또는 화합물 재료로 형성한다. 또는, 인 등의 불순물 원소를 도핑한 다결정규소로 대표되는 반도체 재료(예를 들면, 실리콘(Si))에 의해 형성한다. 도전막(122)과 도전막(123)의 조합의 예를 들면, 질화탄탈막과 텅스텐막, 질화텅스텐막과 텅스텐막, 질화몰리브덴막과 몰리브덴막 등을 들 수 있다. 텅스텐이나 질화탄탈은, 내열성이 높기 때 문에, 도전막(122)과 도전막(123)을 형성한 후에, 열 활성화를 목적으로 한 가열 처리를 할 수 있다. 또한, 2층 구조가 아니라, 3층 구조인 경우는, 몰리브덴막과 알루미늄막과 몰리브덴막의 적층 구조를 채용하면 좋다.
이어서, 포토리소그래피법을 사용하여 레지스트로 이루어지는 마스크를 형성하고, 도전막(122), 도전막(123)을 선택적으로 에칭함으로써, 제 1 도전막(108)을 형성한 후, 상기 제 1 도전막(108)을 마스크로 하여 반도체막(106)에 불순물 원소를 도입하여 채널 형성영역(106a)과 불순물영역(106b)을 형성한다(도 4d 참조). 제 1 도전막(108)은 박막트랜지스터에 있어서 게이트전극(게이트 배선을 포함함)으로서 기능하고, 불순물영역(106b)은, 박막트랜지스터에 있어서 소스영역 또는 드레인영역으로서 기능한다.
또한, 도입하는 불순물 원소로서는, n형의 불순물 원소 또는 p형의 불순물 원소를 사용한다. n형의 불순물 원소로서는, 인(P)이나 비소(As) 등을 사용할 수 있다. p형의 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다. 여기에서는, 불순물 원소로서, 인(P)을 사용하여, n형의 박막트랜지스터를 형성한다.
이어서, 제 1 도전막(108), 게이트 절연막(107)을 덮도록 보강막(125)을 형성한다(도 4e 참조).
보강막(125)은, 보강막(103)과 같은 형성방법 및 재료를 적절하게 사용할 수 있다. 또한, 보강막(125)의 막 두께는, 100nm 이상 400nm 이하로 형성하는 것이 바람직하다.
이어서, 포토리소그래피법을 사용하여 레지스트로 이루어지는 마스크를 형성하고, 보강막(125)에 선택적으로 에칭을 행함으로써, 보강막(109)을 형성한다(도 5a 참조). 반도체막(106)의 영률보다도 높은 재료로 형성된 보강막(109)과 보강막(103)으로 반도체막(106)을 사이에 두도록 형성함으로써, 반도체장치의 두께 방향에서, 굴곡 등의 변형에 대하여 인장 응력이나 압축 응력 등의 변형이 발생하지 않는 중립면의 위치를, 반도체막(106)에 응력이 생기는 것이 억제할 수 있는 위치로 할 수 있다. 따라서, 반도체장치에 굴곡 등의 외력이 가해진 경우에도, 반도체막(106)의 부분으로 응력이 생기는 것을 억제할 수 있다.
이어서, 게이트 절연막(107), 보강막(109)을 덮도록 층간 절연막으로서 기능하는 절연막(110)을 형성한 후, 반도체막(106)의 불순물영역(106b)에 달하는 개구부(124)를 형성하고, 반도체막(106)의 표면의 일부를 노출시킨다(도 5b 참조). 여기에서는, 게이트 절연막(107), 보강막(109) 및 절연막(110)의 일부를 에칭하여, 개구부(124)를 형성한다.
절연막(110)은, 산화규소, 질화규소, 산화질화규소, 질화산화규소 등의 산소 또는 질소를 갖는 절연막, DLC(다이아몬드라이크카본) 등의 탄소를 포함하는 막이나, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴 등의 유기 재료 또는 실록산수지 등의 실록산 재료로 이루어지는 단층 또는 적층 구조로 형성할 수 있다.
이어서, 개구부(124)를 충전하도록 제 2 도전막(111)을 선택적으로 형성하고, 상기 제 2 도전막(111)을 덮도록 절연막(112)을 형성한다(도 5c 참조).
도전막(111)은, CVD법이나 스퍼터링법 등에 의해, 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오듐(Nd), 탄소(C), 실리콘(Si)으로부터 선택된 원소, 또는 이들의 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로, 단층 또는 적층으로 형성한다. 알루미늄을 주성분으로 하는 합금 재료란, 예를 들면, 알루미늄을 주성분으로 하여 니켈을 포함하는 재료, 또는, 알루미늄을 주성분으로 하고, 니켈과, 탄소와, 규소의 한쪽 또는 양쪽을 포함하는 합금 재료에 상당한다. 도전막(111)은, 예를 들면, 배리어막과 알루미늄실리콘(Al-Si)막과 배리어막의 적층 구조, 배리어막과 알루미늄실리콘(Al-Si)막과 질화티타늄막과 배리어막의 적층 구조를 채용하면 좋다. 또, 배리어막이란, 티타늄, 티타늄의 질화물, 몰리브덴, 또는 몰리브덴의 질화물로 이루어지는 박막에 상당한다. 알루미늄이나 알루미늄실리콘은 저항값이 낮고, 저가이기 때문에, 도전막(111)을 형성하는 재료로서 적합하다. 또한, 상층과 하층의 배리어층을 형성하면, 알루미늄이나 알루미늄실리콘의 힐록(hillock)의 발생을 방지할 수 있다. 또한, 환원성이 높은 원소인 티타늄으로 이루어지는 배리어막을 형성하면, 결정질 반도체막 위에 얇은 자연산화막이 생겼다고 해도, 이 자연산화막을 환원하여, 결정질 반도체막과 양호한 콘택트를 취할 수 있다. 또, 제 1 도전막(108)과 동일한 재료로 형성하여도 좋다.
절연막(112)은, 산화규소, 질화규소, 산화질화규소, 질화산화규소 등의 산소 또는 질소를 갖는 절연막, DLC(다이아몬드라이크카본) 등의 탄소를 포함하는 막이나, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴 등의 유기 재료 또는 실록산수지 등의 실록산 재료로 이루어지는 단층 또는 적층 구조로 형성할 수 있다.
이어서, 박막트랜지스터(100a, 100b) 등을 포함하는 소자 형성층(134)을 기판(120)으로부터 박리한다. 여기에서는, 레이저광(예를 들면 UV광)을 조사함으로써 소자 형성층(134)에 개구부를 형성한 후, 소자 형성층(134)의 한쪽의 면(절연막(112)이 노출된 면)을 제 1 시트(126)에 접합하여 물리적인 힘을 사용하여 기판(120)으로부터 소자 형성층(134)을 박리한다(도 6a 참조).
또한, 기판(120)으로부터 소자 형성층(134)을 박리하기 전에, 소자 형성층(134)에 개구부를 형성하고, 에칭제를 도입하여, 박리층(121)을 제거하여도 좋다. 에칭제는, 플루오르화할로겐 또는 할로겐간 화합물을 포함하는 기체 또는 액체를 사용할 수 있다. 예를 들면, 플루오르화할로겐을 포함하는 기체로서 3플루오르화염소(ClF3)를 사용할 수 있다.
통상, 기판(120)으로부터 소자 형성층(134)을 박리할 때에, 박막트랜지스터(100a, 100b)에 응력이 생겨, 상기 박막트랜지스터(100a, 100b)가 파손될 우려가 있다. 그러나, 박막트랜지스터가 갖는 반도체막(106)에 반도체막(106)보다도 높은 영률로 형성된 보강막(103) 및 보강막(109)을 형성함으로써, 소자 형성층(134)에 굴곡 등에 의해 외력이 가해진 경우에도, 반도체막(106)에 생기는 응력을 억제할 수 있다. 따라서, 박막트랜지스터(100a, 100b)의 손상이나 파괴를 저감할 수 있다. 특히, 지지기판에 트랜지스터 등의 소자를 형성한 후에, 별도의 기판에 전치 하는 경우에는, 보강막(103 및 109)을 형성하는 것이 대단히 유효하다.
또, 박리할 때에 물이나 오존수 등의 수용액으로 박리하는 면을 적시면서 행함으로써, 박막트랜지스터(100a, 100b) 등의 소자가 정전기 등에 의해서 파괴되는 것을 방지할 수 있다.
이어서, 소자 형성층(134)의 다른쪽의 면(기판(120)으로부터 박리한 면)에, 제 2 시트(127)를 형성하고, 그 후 가열 처리와 가압 처리의 한쪽 또는 양쪽을 행하여, 소자 형성층(134)에 제 2 시트(127)를 접합한다(도 6b 참조). 제 1 시트(126), 제 2 시트(127)는, 핫멜트필름, 점착층이 형성된 플라스틱필름, 또는 종이를 사용할 수 있다. 또한, 제 1 시트(126), 제 2 시트(127)는, 내압을 향상시키기 위해서, 얇은 세라믹을 사용하여도 좋고, 탄소섬유나 유리섬유의 직물에 수지를 스며들게 한 시트, 소위 프리프래그를 사용하여도 좋다. 제 1 시트(126)와 제 2 시트(127)의 재료로서 플랙시블한 재료를 사용하면, 물품의 곡면에 접합하는 데 적합한 반도체장치를 제공할 수 있다.
또한, 제 1 시트(126), 제 2 시트(127)로서, 정전기 등을 방지하는 대전방지대책을 실시한 필름(이하, 대전방지필름이라고 함)을 사용할 수도 있다. 대전방지필름으로서는, 대전방지 가능한 재료를 수지 중에 분산시킨 필름, 및 대전방지 가능한 재료가 접합된 필름 등을 들 수 있다. 대전방지 가능한 재료가 형성된 필름은, 한 면에 대전방지 가능한 재료를 형성한 필름이어도 좋고, 양면에 대전방지 가능한 재료를 형성한 필름이어도 좋다. 또, 한 면에 대전방지 가능한 재료가 형성된 필름은, 대전방지 가능한 재료가 형성된 면을 필름의 내측이 되도록 층에 접합 하여도 좋고, 필름의 외측이 되도록 접합하여도 좋다. 또, 대전방지 가능한 재료는 필름의 전체면, 또는 일부에 형성하면 좋다. 여기에서의 대전방지 가능한 재료로서는, 금속, 인듐과 주석의 산화물(ITO), 양성 계면 활성제나 양이온성 계면 활성제나 비이온성 계면 활성제 등의 계면 활성제를 사용할 수 있다. 또한, 그 외에도 대전방지 재료로서, 측쇄에 카르복실기 및 4급암모늄염기를 갖는 가요성 공중합체 고분자를 포함하는 수지 재료 등을 사용할 수 있다. 이들의 재료를 필름에 접합하거나, 속에 넣거나, 도포함으로써 대전방지필름으로 할 수 있다. 대전방지필름으로 소자 형성층을 밀봉함으로써, 상품으로서 취급할 때에, 외부로부터의 정전기 등에 의해서 반도체소자에 악영향이 미치는 것을 억제할 수 있다.
또한, 제 2 시트(127)를 형성하는 동시 또는 형성한 후에, 제 1 시트(126)를 박리하여도 좋다. 제 1 시트(126)를 제거함으로써, 반도체장치를 더욱 얇게 형성할 수 있다. 또, 이 경우, 제 1 시트(126)로서는, 예를 들면 열을 가함으로써 점착력이 약해지는 열 박리테이프를 사용할 수 있다. 또한, 제 1 시트 및 제 2 시트를 기판이라고 부르는 경우도 있고, 제 2 시트(127)는, 도 1의 기판(101)에 상당한다.
이상의 공정에 의해, 반도체장치를 제작할 수 있다.
이와 같이, 반도체막의 상하 근방에 반도체막의 영률보다도 높은 재료로 형성된 보강막을 형성함으로써, 반도체장치의 두께 방향에서, 굴곡 등의 변형에 대하여 인장 응력이나 압축 응력의 변형이 발생하지 않는 중립면의 위치를, 반도체막에 응력이 생기는 것을 억제할 수 있는 위치로 할 수 있다. 요컨대, 반도체장치의 중 립면의 위치를 반도체장치에 있어서 적합한 위치로 할 수 있다. 따라서, 반도체장치의 제조 공정시나 완성 후의 사용시에 있어서, 상기 반도체장치에 굴곡 등의 외력이 가해진 경우에도, 트랜지스터 등의 소자에 생기는 응력을 억제할 수 있다. 따라서, 트랜지스터 등의 소자의 손상을 저감하여, 반도체장치의 제품 수율이나 신뢰성의 향상을 달성할 수 있다.
또, 본 실시형태에서는, 박막트랜지스터를 지지기판 위에 형성한 후에, 상기 지지기판으로부터 소자를 박리하여 다른 기판에 전치하는 공정을 개시하였지만, 본 실시형태에서 개시한 제작방법은 이것에 한정되지 않는다. 예를 들면, 기판(101) 위에 직접 박막트랜지스터(100a, 100b)를 형성하여도 좋다. 이 경우, 상술한 공정에서 기판(120) 대신에 기판(101)을 사용하고, 박리층(121)을 형성하지 않으면 좋다. 기판(101)으로서는, 유리기판, 석영기판, 스테인레스기판 등의 금속기판, 플라스틱기판 등을 사용할 수 있다.
또한, 본 실시형태에서 개시한 반도체장치의 제작방법은, 다른 실시형태에서 개시하는 반도체장치의 제작방법과 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는, 상기 실시형태 1 및 실시형태 2에서 개시한 반도체장치의 박막트랜지스터에 있어서, 게이트전극으로서 기능하는 제 1 도전막의 측면에 접하여 절연막을 형성하고, 상기 절연막의 아래쪽에 LDD 영역을 형성한 경우에 관해서 도면을 참조하여 설명한다.
본 실시형태에서 개시하는 반도체장치의 일례를 도 7에 도시한다. 또, 도 7 에 있어서, 도 7a는 상면도를 도시하고 있고, 도 7b는 도 7a에 있어서의 A-B간의 단면도를 도시하고 있다.
본 실시형태에서 개시하는 반도체장치는, 박막트랜지스터(100a, 100b)를 갖고 있고, 박막트랜지스터(100a, 100b)에 포함되는 게이트전극으로서 기능하는 제 1 도전막(108)의 측면에 접하여 절연막(130)이 형성되어 있다(도 7 참조). 절연막(130)은, 사이드월이라고도 불리고, 상기 절연막(130)의 아래쪽에 LDD 영역을 형성한 구조로 할 수 있다. 또, 도 7b에, 도 1에 도시한 구조에 절연막(130) 및 LDD 영역으로서 기능하는 불순물영역(106c)을 형성한 구조를 도시하고 있다.
이어서, 절연막(130)의 제작방법의 일례에 관해서 도 8을 참조하여 이하에 설명한다.
우선, 상기 실시형태 2의 도 4c까지 마찬가지로 형성한 후, 포토리소그래피법을 사용하여 레지스트로 이루어지는 마스크를 형성하고, 도전막(122), 도전막(123)을 선택적으로 에칭함으로써 제 1 도전막(108)을 형성한다. 이어서, 상기 제 1 도전막(108)을 마스크로 하여 반도체막(106)에 제 1 불순물 원소를 도입하여 채널 형성영역(106a)과 불순물영역(128)을 형성한다(도 8a 참조). 제 1 불순물 원소로서는, n형의 불순물 원소 또는 p형의 불순물 원소를 사용한다. n형의 불순물 원소로서는, 인(P)이나 비소(As) 등을 사용할 수 있다. p형의 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다. 여기에서는, 불순물 원소로서, 인(P)을 사용하고, n형의 박막트랜지스터를 형성하는 경우에 관해서 도시한다.
이어서, 제 1 도전막(108), 게이트 절연막(107)을 덮도록 절연막(129)을 형성한다(도 8b 참조). 절연막(129)은, 플라즈마 CVD법이나 스퍼터링법 등에 의해, 규소, 규소의 산화물 또는 규소의 질화물의 무기 재료를 포함하는 막이나, 유기수지 등의 유기 재료를 포함하는 막을 단층 또는 적층하여 형성한다.
이어서, 절연막(129)을, 수직방향을 주체로 한 이방성 에칭에 의해 선택적으로 에칭함으로써, 제 1 도전막(108)의 측면에 접하는 절연막(130; 사이드월)을 형성한다. 또, 절연막(130)의 형성과 동시에, 게이트 절연막(107)의 일부나 절연막(104)의 일부가 에칭되어 제거되는 경우가 있다(도 8c 참조). 게이트 절연막(107)의 일부가 제거됨으로써, 잔존하는 게이트 절연막(107)은, 제 1 도전막(108) 및 절연막(130)의 아래쪽에 형성된다.
이어서, 제 1 도전막(108) 및 절연막(130)을 마스크로 하여 반도체막(106)에 제 2 불순물 원소를 도입하여, 소스영역 또는 드레인영역으로서 기능하는 불순물영역(106b)과, LDD 영역으로서 기능하는 불순물영역(106c)을 형성한다(도 8c 참조). 제 2 불순물 원소로서는, n형의 불순물 원소 또는 p형의 불순물 원소를 사용한다. n형의 불순물 원소로서는, 인(P)이나 비소(As) 등을 사용할 수 있다. p형의 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다. 또한, 제 2 불순물 원소는 상술한 제 1 불순물 원소보다 농도를 높게 하여 도입한다. 여기에서는, 불순물 원소로서, 인(P)을 사용한다.
이어서, 반도체막(106), 제 1 도전막(108), 절연막(130)을 덮도록, 보강막(109)을 형성한다(도 8d 참조). 보강막(109)의 형성방법은, 도 4e, 도 5a와 같 이 형성한다. 그 후, 상기 실시형태 2에서 개시한 도 5b, 도 5c, 도 6에서 도시한 공정을 거쳐서, 도 7에서 개시한 반도체장치를 제조할 수 있다.
이와 같이, 반도체막(106)의 영률보다도 높은 재료로 형성된 보강막(103) 및 보강막(109)으로 반도체막(106)을 사이에 두도록 형성함으로써, 반도체장치의 두께 방향에서, 중립면의 위치를 반도체막(106)에 응력이 생기는 것을 억제할 수 있는 위치로 할 수 있다. 따라서, 반도체장치에 굴곡 등의 외력이 가해진 경우에도, 반도체막(106)에 응력이 생기는 것을 억제할 수 있다. 또한, 반도체막보다도 영률이 높은 재료로 형성된 보강막을 반도체막의 상하 근방에 형성함으로써, 반도체막의 성질을 바꾸지 않고, 반도체막의 기계적 강도를 높일 수 있다. 따라서, 트랜지스터 등의 소자의 손상을 저감하여, 반도체장치의 제품 수율이나 신뢰성의 향상을 달성할 수 있다.
도 7 및 도 8에 있어서, 섬 형상의 보강막(103) 위에 절연막(104)을 형성하고, 섬 형상의 반도체막(106)을 형성한 예를 도시하였지만, 이것에 한하지 않고, 도 9a, 9b에 도시하는 바와 같이, 보강막(103) 위에 반도체막(106)을 형성한 구조로 하여도 좋다.
도 9a는, 섬 형상의 보강막(103) 위에 섬 형상의 반도체막(106)을 형성하고 있고, 게이트 절연막(107)에 개구부를 형성하고, 상기 개구부에 있어서, 섬 형상의 보강막(103)과 섬 형상의 보강막(109)이 접하는 구조로 되어 있다. 또한 도 9b는, 섬 형상의 보강막(103) 위에 섬 형상의 반도체막(106)을 형성하고 있고, 게이트전극으로서 기능하는 제 1 도전막(108)의 측면에 접하여 절연막(130)이 형성되어 있 다. 절연막(102), 섬 형상의 보강막(103), 반도체막(106), 절연막(130) 및 제 1 도전막(108)을 덮도록 보강막(109)이 형성되어 있고, 섬 형상의 보강막(103)과 섬 형상의 보강막(109)이 접하는 구조로 되어 있다.
이와 같이, 반도체막(106)의 영률보다도 높은 재료로 형성된 보강막(103) 및 보강막(109)으로 반도체막(106)을 사이에 두도록 형성함으로써, 반도체장치의 두께 방향에서, 중립면의 위치를 반도체막(106)에 응력이 생기는 것을 억제할 수 있는 위치로 할 수 있다. 따라서, 반도체장치에 굴곡 등의 외력이 가해진 경우에도, 반도체막(106)에 응력이 생기는 것을 억제할 수 있다. 또한, 반도체막보다도 영률이 높은 재료로 형성된 보강막을 반도체막의 상하 근방에 형성함으로써, 반도체막의 성질을 바꾸지 않고, 반도체막의 기계적 강도를 높일 수 있다. 또, 보강막(103)과 보강막(109)이 접하도록 형성함으로써, 반도체막(106)이 불순물이나 수분에 노출되는 것을 막을 수 있다. 따라서, 트랜지스터 등의 소자의 손상을 저감하여, 반도체장치의 제품 수율이나 신뢰성의 향상을 달성할 수 있다.
이와 같이, 도 7 내지 도 9에 도시한 구조로 함으로써, 반도체장치의 제조 공정시나 완성 후의 사용에 있어서, 상기 반도체장치에 굴곡 등의 외력이 가해진 경우에도, 트랜지스터 등의 소자에 생기는 응력을 억제할 수 있다. 따라서, 트랜지스터 등의 소자의 손상을 저감하여, 반도체장치의 제품 수율이나 신뢰성의 향상을 달성할 수 있다.
또한, 본 실시형태에서 개시한 반도체장치의 구성 또는 그 제작방법은, 다른 실시형태에서 개시하는 반도체장치의 구성 또는 제작방법과 조합하여 실시할 수 있 다.
(실시형태 4)
본 실시형태에서는, 상기한 실시형태와 다른 반도체장치에 관해서 도면을 참조하여 설명한다. 실시형태 1 내지 실시형태 3에 있어서, 보강막(103)을 반도체막(106)의 전체면과 겹치도록 형성한 예를 개시하였지만, 본 실시형태의 반도체장치는 이 구조에 한정되지 않고, 보강막(103)과 반도체막(106)이 적어도 일부 겹친 구조이면 좋다. 그 일례에 관해서 도 10을 참조하여 설명한다. 또, 도 10에 있어서, 도 10a는 상면도를 도시하고 있고, 도 10b는 도 10a에 있어서의 A-B간의 단면도를 도시하고 있다.
도 10에 도시하는 반도체장치에 있어서, 보강막(103)은, 박막트랜지스터(100a, 100b)를 구성하는 섬 형상의 반도체막(106)의 일부와 절연막(104)을 개재하여 겹치도록 섬 형상으로 형성되어 있다. 또한, 이와 같이 형성하는 경우, 보강막(103)이 반도체막(106)의 채널 형성영역(106a)의 전체면과 겹치고, 불순물영역(106b)의 일부와 겹치도록 형성하는 것이 바람직하다. 채널 형성영역(106a)의 단부에 있어서 게이트전극으로서 기능하는 도전막(108)이 반도체막(106)을 넘어가기 때문에 단차가 생기고, 또 보강막(103)을 채널 형성영역(106a)의 일부와 겹치도록 형성하면 도전막(108)과 반도체막(106)이 쇼트될 우려가 있기 때문이다.
또한, 보강막(103)을 반도체막(106)의 일부와 겹치도록 형성하는 경우에는, 보강막(103)과 제 2 도전막(111)을 겹치도록 형성하는 것이 바람직하고, 도 10에서는, 보강막(103)의 단부와 제 2 도전막(111)의 단부가 겹치도록 형성한 예를 도시 하고 있다. 제 2 도전막(111)과 겹치도록 보강막(103), 보강막(109)을 형성함으로써, 반도체장치의 두께 방향에서, 굴곡 등의 변형에 대하여 인장 응력이나 압축 응력의 변형이 발생하지 않는 중립면의 위치를, 반도체막에 응력이 생기는 것을 억제할 수 있는 위치로 할 수 있다. 따라서, 반도체장치의 제조 공정시나 완성 후의 사용시에 있어서, 상기 반도체장치에 굴곡 등의 외력이 가해진 경우에도, 트랜지스터 등의 소자에 생기는 응력을 억제할 수 있다. 따라서, 트랜지스터 등의 소자의 손상을 저감하여, 반도체장치의 제품 수율이나 신뢰성의 향상을 달성할 수 있다.
(실시형태 5)
실시형태에서는, 상기 실시형태와 다른 반도체장치에 관해서 도면을 참조하여 설명한다. 구체적으로는, 트랜지스터 등의 소자의 보강막이 되는 막을 상기 박막트랜지스터의 위쪽에 형성한 반도체장치에 관해서 설명한다.
본 실시형태에서 개시하는 반도체장치의 일례에 관해서 도 11을 참조하여 설명한다.
도 11에 도시하는 반도체장치는, 박막트랜지스터(100a, 100b)의 위쪽에 절연막(여기에서는 절연막(110))을 개재하여 보강막(133)이 형성되어 있다. 보강막(133)은, 박막트랜지스터(100a, 100b)를 구성하는 섬 형상의 반도체막(106)과 절연막 등을 개재하여 겹치도록 섬 형상으로 형성되어 있고, 상기 반도체막(106)보다 면적이 커지도록 형성되어 있다. 물론, 보강막(133)은, 반도체막(106)의 전체면과 겹친 구조일 필요는 없고, 적어도 보강막(133)이 반도체막(106)의 일부와 겹치도록 형성하여도 좋다.
이와 같이, 반도체막(106)의 영률보다도 높은 재료로 형성된 보강막(103) 및 보강막(109)으로 반도체막(106)을 사이에 두도록 형성함으로써, 반도체장치의 두께 방향에서, 중립면의 위치를 반도체막(106)에 응력이 생기는 것을 억제할 수 있는 위치로 할 수 있다. 따라서, 반도체장치에 굴곡 등의 외력이 가해진 경우에도, 반도체막(106)에 응력이 생기는 것을 억제할 수 있다. 또한, 반도체막보다도 영률이 높은 재료로 형성된 보강막을 반도체막의 상하 근방에 형성함으로써, 반도체막의 성질을 바꾸지 않고, 반도체막의 기계적 강도를 높일 수 있다. 따라서, 트랜지스터 등의 소자의 손상을 저감하여, 반도체장치의 제품 수율이나 신뢰성의 향상을 달성할 수 있다.
또, 본 실시형태에서 개시한 반도체장치의 구성은, 다른 실시형태에서 개시하는 반도체장치의 구성과 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태에서는, 상기 실시형태에서 개시한 반도체장치의 사용형태의 일례에 관해서 설명한다. 구체적으로는, 비접촉으로 데이터의 입출력이 가능한 반도체장치의 적용예에 관해서 도면을 참조하여 이하에 설명한다. 비접촉으로 데이터의 입출력이 가능한 반도체장치는 이용 형태에 따라서는, RFID 태그, ID 태그, IC 태그, IC 태그, RF 태그, 무선 태그, 전자 태그 또는 무선칩이라고도 불린다.
본 실시형태에서 개시하는 반도체장치의 상면 구조의 일례에 관해서, 도 12a를 참조하여 설명한다. 도 12a에 도시하는 반도체장치(140)는, 메모리부나 논리부를 구성하는 복수의 박막트랜지스터 등의 소자가 형성된 집적회로(141; 소자 형성 층이라고도 함)와, 안테나로서 기능하는 도전층(142)을 포함하고 있다. 안테나로서 기능하는 도전층(142)은, 집적회로(141)에 전기적으로 접속되어 있다. 집적회로(141)에는, 상기 실시형태 1 내지 5에 관계되는 트랜지스터 등의 소자를 적용할 수 있다.
또한, 도 12b, 12c에 도 12a의 단면의 모식도를 도시한다. 안테나로서 기능하는 도전층(142)은, 메모리부 및 논리부를 구성하는 소자의 위쪽에 형성하면 좋고, 예를 들면, 상기 실시형태 3에서 개시한 구조의 위쪽에, 절연막(143)을 개재하여 안테나로서 기능하는 도전층(142)을 형성할 수 있다(도 12b 참조). 절연막(143)은, 실시형태 1에서 개시한 절연막(112)과 같은 재료로 형성할 수 있다. 그 외에도, 안테나로서 기능하는 도전층(142)을 기판(144)에 별도로 형성한 후, 상기 기판(144) 및 집적회로(141)를, 도전층(142)이 사이에 위치하도록 접합하여 형성할 수 있다(도 12c 참조). 여기에서는, 절연막(143) 위에 형성된 도전층(147)과 안테나로서 기능하는 도전층(142)이, 접착성을 갖는 수지(146) 중에 포함되는 도전체 입자(145)를 개재하여 전기적으로 접속되어 있다.
또, 본 실시형태에서는, 안테나로서 기능하는 도전층(142)을 코일형으로 형성하고, 전자유도 방식 또는 전자결합 방식을 적용하는 예를 개시하지만, 본 실시형태의 반도체장치는 이것에 한정되지 않고 마이크로파 방식을 적용하는 것도 가능하다. 마이크로파 방식의 경우는, 사용하는 전자파의 파장에 의해 안테나로서 기능하는 도전층(142)의 형상을 적절하게 정하면 좋다.
예를 들면, 반도체장치(140)에 있어서의 신호의 전송 방식으로서, 마이크로 파 방식(예를 들면, UHF대(860MHz대 내지 960MHz대), 2.45GHz대 등)을 적용하는 경우에는, 신호의 전송에 사용하는 전자파의 파장을 고려하여 안테나로서 기능하는 도전층의 길이 등의 형상을 적절하게 설정하면 좋다. 예를 들면, 안테나로서 기능하는 도전층을 선형(예를 들면, 다이폴안테나(도 13a 참조), 평탄한 형상(예를 들면, 패치안테나(도 13b 참조) 또는 리본형의 형상(도 13c, 13d 참조) 등으로 형성할 수 있다. 또한, 안테나로서 기능하는 도전층(142)의 형상은 선형에 한정되지 않고, 전자파의 파장을 고려하여 곡선형이나 사행 형상 또는 이들을 조합한 형상으로 형성하여도 좋다.
안테나로서 기능하는 도전층(142)은, CVD법, 스퍼터법, 스크린 인쇄나 그라비아 인쇄 등의 인쇄법, 액적토출법, 디스팬서법, 도금법 등을 사용하여, 도전성 재료에 의해 형성한다. 도전성 재료는, 알루미늄(Al), 티탄(Ti), 은(Ag), 구리(Cu), 금(Au), 백금(Pt), 니켈(Ni), 팔라듐(Pd), 탄탈(Ta), 몰리브덴(Mo) 등의 금속원소, 또는 상기 금속원소를 포함하는 합금 재료 또는 화합물 재료이고, 단층 구조 또는 적층 구조로 형성한다.
예를 들면, 스크린 인쇄법을 사용하여 안테나로서 기능하는 도전층(142)을 형성하는 경우에는, 입경이 수nm부터 수십㎛의 도전체입자를 유기수지에 용해 또는 분산시킨 도전성의 페이스트를 선택적으로 인쇄함으로써 형성할 수 있다. 도전체 입자(145)로서는, 은(Ag), 금(Au), 구리(Cu), 니켈(Ni), 백금(Pt), 팔라듐(Pd), 탄탈(Ta), 몰리브덴(Mo) 및 티타늄(Ti) 등의 어느 하나 이상의 금속입자나 할로겐화은의 미립자, 또는 분산성 나노입자를 사용할 수 있다. 또한, 도전성 페이스트에 포함되는 유기수지는, 금속입자의 결합제, 용매, 분산제 및 피복재로서 기능하는 유기수지로부터 선택된 하나 또는 복수를 사용할 수 있다. 대표적으로는, 에폭시수지, 실리콘수지 등의 유기수지를 들 수 있다. 또한, 도전층을 형성할 때는, 도전성의 페이스트를 압출된 후에 소성하는 것이 바람직하다. 예를 들면, 도전성의 페이스트의 재료로서, 은을 주성분으로 하는 미립자(예를 들면 입경 1nm 이상 100nm 이하의 미립자)를 사용하는 경우, 150℃ 내지 300℃의 온도범위로 소성함으로써 경화시켜 도전층을 형성할 수 있다. 또한, 땜납이나 납프리의 땜납을 주성분으로 하는 미립자를 사용하여도 좋고, 이 경우는 입경 20㎛ 이하의 미립자를 사용하는 것이 바람직하다. 땜납이나 납프리 땜납은, 저비용이라는 이점을 갖고 있다.
이와 같이, 비접촉으로 데이터의 입출력이 가능한 반도체장치에 본 발명을 적용하는 것으로, 저소비전력화를 도모할 수 있기 때문에, 특히 소형의 반도체장치에 사용하는 경우는 효과적이다.
이어서, 본 실시형태에 관계되는 반도체장치의 동작예에 관해서 설명한다.
반도체장치(80)는, 비접촉으로 데이터를 교신하는 기능을 갖고, 고주파회로(81), 전원회로(82), 리셋회로(83), 클록발생회로(84), 데이터 복조회로(85), 데이터 변조회로(86), 다른 회로의 제어를 하는 제어회로(87), 기억회로(88) 및 안테나(89)를 갖고 있다(도 14a 참조). 고주파회로(81)는 안테나(89)로부터 신호를 수신하고, 데이터 변조회로(86)로부터 수신한 신호를 안테나(89)로부터 출력하는 회로이다. 전원회로(82)는 수신신호로부터 전원전위를 생성하는 회로이다. 리셋회로(83)는 리셋신호를 생성하는 회로이다. 클록발생회로(84)는 안테나(89)로부터 입력된 수신신호를 기초로 각종 클록신호를 생성하는 회로이다. 데이터 복조회로(85)는 수신신호를 복조하여 제어회로(87)에 출력하는 회로이다. 데이터 변조회로(86)는 제어회로(87)로부터 수신한 신호를 변조하는 회로이다. 또한, 제어회로(87)로서는, 예를 들면 코드추출회로(91), 코드판정회로(92), CRC 판정회로(93) 및 출력유닛회로(94)가 형성되어 있다. 또, 코드추출회로(91)는 제어회로(87)로 보내진 명령에 포함되는 복수의 코드를 각각 추출하는 회로이고, 코드판정회로(92)는 추출된 코드와 레퍼런스에 상당하는 코드를 비교하여 명령의 내용을 판정하는 회로이고, CRC 판정회로(93)는 판정된 코드에 기초하여 송신 에러 등의 유무를 검출하는 회로이다. 도 14a에서는, 제어회로(87) 외에, 아날로그회로인 고주파회로(81), 전원회로(82)를 포함하고 있다.
이어서, 상술한 반도체장치의 동작의 일례에 관해서 설명한다. 우선, 안테나(89)에 의해 무선신호가 수신된다. 무선신호는 고주파회로(81)를 통해 전원회로(82)로 보내지고, 고전원전위(이하, VDD라고 함)가 생성된다. VDD는 반도체장치(80)가 갖는 각 회로에 공급된다. 또한, 고주파회로(81)를 통해 데이터 복조회로(85)로 보내진 신호는 복조된다(이하, 복조신호라고 함). 또, 고주파회로(81)를 통해 리셋회로(83)를 통한 신호 및 클록발생회로(84)를 통한 복조신호는 제어회로(87)로 보내진다. 제어회로(87)로 보내진 신호는, 코드추출회로(91), 코드판정회로(92) 및 CRC 판정회로(93) 등에 의해서 해석된다. 그리고, 해석된 신호에 따라서, 기억회로(88) 내에 기억되어 있는 반도체장치의 정보가 출력된다. 출력된 반도체장치의 정보는 출력유닛회로(94)를 통하여 부호화된다. 또, 부호화된 반도 체장치(80)의 정보는 데이터 변조회로(86)를 통하여, 안테나(89)에 의해 무선신호에 실려 송신된다. 또, 반도체장치(80)를 구성하는 복수의 회로에서는, 저전원전위(이하, VSS라고 함)는 공통이고, VSS는 GND로 할 수 있다.
이와 같이, 리더/라이터로부터 반도체장치(80)로 신호를 보내고, 상기 반도체장치(80)로부터 보내진 신호를 리더/라이터에서 수신함으로써, 반도체장치의 데이터를 읽어내는 것이 가능해진다.
또한, 반도체장치(80)는, 각 회로에 대한 전원전압의 공급을 전원(배터리)을 탑재하지 않고 전자파에 의해 행하는 타입으로 하여도 좋고, 전원(배터리)을 탑재하여 전자파와 전원(배터리)에 의해 각 회로에 전원전압을 공급하는 타입으로 하여도 좋다.
이어서, 비접촉으로 데이터의 입출력이 가능한 반도체장치의 사용형태의 일례에 관해서 설명한다. 표시부(3210)를 포함하는 휴대단말의 측면에는, 리더/라이터(3200)가 형성되고, 물품(3220)의 측면에는 반도체장치(3230)가 형성된다(도 14b 참조). 물품(3222)이 포함하는 반도체장치(3230)에 리더/라이터(3200)를 꽂으면, 표시부(3210)에 물품의 원재료나 원산지, 생산 공정마다의 검사 결과나 유통과정의 이력 등, 더욱 상품의 설명 등의 상품에 관한 정보가 표시된다. 또한, 상품(3260)을 벨트 컨베이어에 의해 반송할 때에 리더/라이터(3240)와, 상품(3260)에 형성된 반도체장치(3250)를 사용하여, 상기 상품(3260)을 검품할 수 있다(도 14c 참조). 반도체장치(3230), 반도체장치(3250)로서는, 상술한 반도체장치(80)를 적용할 수 있다. 이와 같이, 시스템에 본 실시형태에 관계되는 반도체장치를 활용하는 것으 로, 정보의 추출을 간단히 할 수 있고, 고기능화와 고부가가치화를 실현한다. 또한, 본 실시형태에 관계되는 반도체장치는 저소비전력화를 실현할 수 있기 때문에, 물품에 형성하는 반도체장치를 소형화하는 것이 가능하다.
또, 상술한 것 이외에도 본 실시형태에 관계되는 반도체장치의 용도는 광범위에 걸쳐, 비접촉으로 대상물의 이력 등의 정보를 명확히 하여, 생산·관리 등에 도움이 되는 상품이면 어떠한 것에나 적용할 수 있다. 본 실시형태에 관계되는 반도체장치는, 굴곡 등의 외력이 가해진 경우에도, 트랜지스터 등의 소자의 손상을 저감할 수 있기 때문에, 물품(생물을 포함함)이면 어떠한 것에나 형성하여 사용할 수 있다.
(실시형태 7)
본 실시형태에서는, 상기 실시형태의 반도체장치의 사용형태의 일례에 관해서 설명한다.
반도체장치는, 예를 들면, 지폐, 경화, 유가증권류, 무기명채권류, 증서류(운전면허증이나 주민표 등), 포장용 용기류(포장지나 병 등), 기록매체(DVD 소프트나 비디오테이프 등), 탈것류(자전거 등), 잡화품(가방이나 안경 등), 식품류, 식물류, 동물류, 인체, 의류, 생활용품류, 전자기기 등의 상품이나 하물의 꼬리표 등의 물품에 형성하는, 소위 IC 라벨, IC 태그, IC 카드로서 사용할 수 있다.
또, 본 명세서에 있어서, IC 카드란, 플라스틱제 카드에 박편화한 집적회로(예를 들면, IC칩)를 매설하여 정보를 기록할 수 있도록 한 카드이다. 데이터를 읽고 쓰기하는 방식의 차이에 의해서 「접촉식」과 「비접촉식」으로 나누어진다. 비접촉식 카드에는 안테나가 내장되어 있어, 미약한 전파를 이용하여 단말과 교신할 수 있는 것이다. 또한, IC 태그란, 물체의 식별에 이용되는 미소한 IC 칩(특히 이 용도의 IC 칩을 「IC 칩」이라고도 함)에 자신의 식별 코드 등의 정보가 기록되어 있고, 전파를 이용하여 관리 시스템과 정보를 송수신하는 능력을 갖는 것을 말한다. 수십밀리미터의 크기로, 전파나 전자파로 판독기와 교신할 수 있다. 무선통신에 의해 데이터의 교신을 하는 반도체장치에 사용하는 IC 태그의 형태는 여러가지로, 카드형식이나, 라벨류(IC 라벨이라고 함), 증서류 등이 있다.
본 실시형태에서는, 도 15를 참조하여, 상기 실시형태의 반도체장치의 응용예, 및 그들의 반도체장치를 장착한 상품의 일례에 관해서 설명한다.
도 15a는, 반도체장치의 완성품의 상태의 일례이다. 라벨대지(3001; 세퍼레이트지) 위에, 반도체장치(3002)를 내장한 복수의 IC 라벨(3003)이 형성되어 있다. IC 라벨(3003)은, 박스(3004) 내에 수납되어 있다. 또한, IC 라벨(3003) 위에는. 그 상품이나 역무에 관한 정보(상품명, 브랜드, 상표, 상표권자, 판매자, 제조자 등)가 기록되어 있고, 한편, 내장되어 있는 반도체장치에는, 그 상품(또는 상품의 종류) 고유의 ID 넘버가 부가되어 있고, 위조나, 상표권, 특허권 등의 지적재산권침해, 부정경쟁 등의 불법 행위를 용이하게 파악할 수 있다. 또한, 반도체장치 내에는, 상품의 용기나 라벨에 다 명기할 수 없는 막대한 정보, 예를 들면, 상품의 산지, 판매지, 품질, 원재료, 효능, 용도, 수량, 형상, 가격, 생산방법, 사용방법, 생산시기, 사용시기, 유통기한, 취급설명, 상품에 관한 지적재산정보 등을 입력하여 둘 수 있고, 거래자나 소비자는, 간이 판독 장치에 의해서, 그들의 정보에 액세 스할 수 있다. 또한, 생산자측에서는 용이하게 재기록, 소거 등도 가능하지만, 거래자, 소비자측에서는 재기록, 소거 등을 할 수 없는 기구로 되어 있다.
도 15b는, 반도체장치(3012)를 내장한 라벨형의 IC 태그(3011)를 도시하고 있다. IC 태그(3011)를 상품에 비치함으로써, 상품관리가 용이해진다. 예를 들면, 상품이 도난당한 경우에, 상품의 경로를 거슬러 올라감으로써, 그 범인을 신속히 파악할 수 있다. 이와 같이, IC 태그를 구비함으로써, 소위 이력추적(traceability)이 우수한 상품을 유통시킬 수 있다.
도 15c는, 반도체장치(3022)를 내포한 IC 카드(3021)의 완성품의 상태의 일례이다. 상기 IC 카드(3021)로서는, 캐시카드, 크레디트카드, 프리페이드카드(prepaid card), 전자승차권, 전자머니, 텔레폰카드, 회원카드 등의 모든 카드류가 포함된다.
또 도 15c에 도시한 IC 카드에 있어서는, 반도체장치를 구성하는 트랜지스터로서 박막트랜지스터를 사용함으로써, 도 15d에 도시하는 바와 같이 구부린 형상으로 변형시켰다고 해도 사용할 수 있다.
도 15e는, 무기명채권(3031)의 완성품의 상태를 도시하고 있다. 무기명채권(3031)에는, 반도체장치(3032)가 매립되어 있고, 그 주위는 수지에 의해서 성형되어, 반도체장치를 보호하고 있다. 여기에서, 상기 수지 중에는 충전제가 충전된 구성으로 되어 있다. 무기명채권(3031)은, IC 라벨, IC 태그, IC 카드와 같은 요령으로 작성할 수 있다. 또, 상기 무기명채권류에는, 우표, 차표, 티켓, 입장권, 상품권, 도서권, 문구권, 맥주권, 쌀상품권, 각종 기프트권, 각종 서비스권 등이 포함되지만, 물론 이들에 한정되는 것은 아니다. 또한, 지폐, 경화, 유가증권류, 무기명채권류, 증서류 등에 반도체장치(3032)를 형성함으로써, 인증기능을 형성할 수 있고, 이 인증기능을 활용하면, 위조를 방지할 수 있다.
또한, 여기에서는 도시하지 않지만, 서적, 포장용 용기류, 기록매체, 잡화품, 식품류, 의류, 생활용품류, 전자기기 등에 반도체장치를 설치함으로써, 검품 시스템 등의 시스템의 효율화를 도모할 수 있다. 또한 탈것류에 반도체장치를 설치함으로써, 위조나 도난을 방지할 수 있다. 또한, 동물 등의 생물에 매립함으로써, 개개의 생물의 식별을 용이하게 행할 수 있다. 예를 들면, 가축 등의 생물에 무선 태그를 매립함으로써, 나이나 성별 또는 종류 등을 용이하게 식별하는 것이 가능해진다.
이상과 같이, 상기 실시형태의 반도체장치는, 굴곡 등의 외력이 가해진 경우에도, 트랜지스터 등의 소자의 손상을 저감할 수 있기 때문에, 물품(생물을 포함함)이면 어떠한 것에나, 형성하여 사용할 수 있다.
(실시형태 8)
본 실시형태에서는, 상기 실시형태의 반도체장치의 사용형태의 일례에 관해서 설명한다.
상기 실시형태의 반도체장치는, 제작한 기판으로부터 박리함으로써, 가요성을 갖는 상태로 할 수 있다. 이하에, 상기 실시형태의 반도체장치를 갖는 전자기기의 구체적인 예에 관해서 도 16을 참조하여 설명한다. 전자기기란, 액정표시장치, EL표시장치, 텔레비전장치(단지 텔레비전, 텔레비전 수상기, 텔레비전 수상기 라고 도 부름) 및 휴대전화 등을 가리킨다.
도 16a는, 디스플레이(4101)이고, 지지대(4102), 표시부(4103)를 포함한다. 표시부(4103)는 가요성을 갖는 기판을 사용하여 형성되어 있고, 경량이고 박형의 디스플레이를 실현할 수 있다. 또한, 표시부(4103)를 만곡시키는 것도 가능하고, 지지대(4102)로부터 떼어 만곡한 벽을 따라 디스플레이를 장착하는 것도 가능하다. 상기 실시형태에서 개시한 반도체장치를, 표시부(4103)나 주변의 구동회로 등의 집적회로에 사용함으로써, 반도체장치의 사용형태의 하나인 가요성을 갖는 디스플레이를 제작할 수 있다. 이와 같이, 가요성을 갖는 디스플레이는, 평평한 면은 물론 만곡한 부분에도 설치하는 것이 가능해지기 때문에, 여러 가지의 용도로 사용할 수 있다.
도 16b는 권취 가능한 디스플레이(4202)이고, 표시부(4201)를 포함한다. 상기 실시형태에서 개시한 반도체장치를, 표시부(4201)나 구동회로 등의 집적회로에 사용함으로써, 반도체장치의 사용형태의 하나인, 권취가 가능하고 박형의 대형디스플레이를 제작할 수 있다. 권취 가능한 디스플레이(4202)는 가요성을 갖는 기판을 사용하여 형성되어 있기 때문에, 표시부(4202)와 함께 접거나, 권취하거나 하여 운반하는 것이 가능하다. 이 때문에, 권취 가능한 디스플레이(4202)가 대형인 경우라도 접거나, 권취하거나 하여 가방에 넣어 운반할 수 있다.
도 16c는, 시트형의 컴퓨터(4301)이고, 표시부(4302), 키보드(4303), 터치패드(4304), 외부 접속 포트(4305), 전원 플러그(4306) 등을 포함하고 있다. 상기 실시형태에서 개시한 반도체장치를, 표시부(4302)나 구동회로, 정보 처리회로 등의 집적회로에 사용함으로써, 반도체장치의 사용형태의 하나인, 박형 또는 시트형의 컴퓨터를 제작할 수 있다. 표시부(4302)는 가요성을 갖는 기판을 사용하여 형성되어 있고, 경량이고 박형의 컴퓨터를 실현할 수 있다. 또한, 시트형의 컴퓨터(4301)의 본체 부분에 수납 스페이스를 형성함으로써 표시부(4302)를 본체에 권취하여 수납하는 것이 가능하다. 또한, 키보드(4303)도 가요성을 갖도록 형성함으로써, 표시부(4302)와 마찬가지로 시트형의 컴퓨터(4301)의 수납 스페이스에 권취하여 수납할 수 있고, 운반이 편리해진다. 또한, 사용하지 않는 경우에도 접음으로써 장소를 차지하지 않고 수납하는 것이 가능해진다.
도 16d는, 20 내지 80인치의 대형의 표시부를 갖는 표시장치(4400)로, 조작부인 키보드(4402), 표시부(4401), 스피커(4403) 등을 포함한다. 또한, 표시부(4401)는 가요성을 갖는 기판을 사용하여 형성되어 있고, 키보드(4402)를 떼어 표시장치(4400)를 접거나 권취하거나 하여 운반하는 것이 가능하다. 또한, 키보드(4402)와 표시부(4401)의 접속은 무선으로 행할 수 있고, 예를 들면, 만곡한 벽에 따라 표시장치(4400)를 장착하면서 키보드(4402)로 무선에 의해서 조작할 수 있다.
도 16d에 도시하는 예에서는, 상기 실시형태에서 개시한 반도체장치를, 표시부(4401)나 표시부의 구동회로, 표시부와 키보드의 사이의 통신을 제어하는 무선통신회로 등의 집적회로에 사용하고 있다. 이것에 의해서 반도체장치의 사용형태의 하나인, 박형의 대형표시장치를 제작할 수 있다.
도 16e는 전자책(4501)으로, 표시부(4502), 조작키(4503) 등을 포함한다. 또한 모뎀이 전자책(4501)에 내장되어 있어도 좋다. 표시부(4502)는 가요성기판을 사용하여 형성되어 있고, 구부리거나 권취하거나 할 수 있다. 이 때문에, 전자책의 운반도 장소를 차지하지 않고 행할 수 있다. 또, 표시부(4502)는 문자 등의 정지화상은 물론 동화상도 표시하는 것이 가능해진다.
도 16e에 도시하는 예에서는, 상기 실시형태에서 개시한 반도체장치를, 표시부(4502)나 구동회로, 제어회로 등의 집적회로에 사용하고 있다. 이것에 의해서, 반도체장치의 사용형태의 하나인, 박형의 전자책을 제작할 수 있다.
도 16f는 IC 카드(4601)로, 표시부(4602), 접속단자(4603) 등을 포함한다. 표시부(4602)는 가요성기판을 사용하여 경량, 박형의 시트형으로 되어 있기 때문에, 카드의 표면에 붙여 형성할 수 있다. 또한, IC 카드가 비접촉으로 데이터의 수신을 할 수 있는 경우에 외부로부터 취득한 정보를 표시부(4602)에 표시하는 것이 가능해진다.
도 16f에 도시하는 예에서는, 상기 실시형태에서 개시한 반도체장치를, 표시부(4602)나 무선통신회로 등의 집적회로에 사용하고 있다. 이것에 의해서, 반도체장치의 사용형태의 하나인, 박형의 IC 카드를 제작할 수 있다.
이와 같이, 상술한 실시형태의 반도체장치를 전자기기에 사용함으로써, 구부리는 것이 가능한 전자기기를 제작할 수 있다. 전자기기에 굴곡 등의 외력이 가해진 경우라도, 전자기기의 두께 방향에서의 중립면의 위치를, 반도체막(106)에 응력이 생기는 것을 억제할 수 있는 위치로 할 수 있다. 따라서, 전자기기에 굴곡 등의 외력이 가해진 경우에도, 반도체막(106)에 응력이 생기는 것을 억제할 수 있다. 따라서, 반도체막(106)의 손상을 저감할 수 있고, 전자기기의 제품 수율이나 신뢰성을 향상시킬 수 있다.
이상과 같이, 본 발명의 적용범위는 대단히 넓고, 모든 분야의 전자기기나 정보표시수단에 사용할 수 있다.
[실시예 1]
본 실시예에서는, 실시형태 1에 관계되는 반도체장치에 굴곡 등의 외력이 가해진 경우에, 반도체막에 생기는 응력 분포를 계산에 의해 검증(시뮬레이션)하였다. 그리고, 얻어진 응력 분포로부터, 반도체막에 생기는 응력을 억제하는 것이 가능한, 제 1 보강막 및 제 2 보강막의 최적의 막 두께를 계산에 의해 검증한 결과에 관해서 이하에 도시한다.
제 1 보강막 및 제 2 보강막의 최적의 막 두께를 구하기 위해서, 제 1 보강막의 막 두께와 제 2 보강막의 막 두께의 조합을 여러가지 변경하여, 4점 굴곡시험을 모의한 유한 요소법 해석을 하여, 반도체장치에 생기는 응력 분포를 구하였다. 구한 응력 분포로부터, 반도체막(특히, 채널 형성영역)에 생기는 미제스의 상당 응력의 최대값을 구하였다. 또, 본 명세서에서 규정하는 미제스의 상당 응력이란, 일반적으로 사용되는 계산기 시뮬레이션으로부터 구해지는 각 방향의 응력을 스칼라량으로 변환함으로써 구할 수 있는 값이다.
반도체장치에 생기는 응력 분포는, 응력 해석 소프트 등, 일반적으로 사용되는 계산기 시뮬레이션에 의해 구할 수 있다. 반도체장치를 구성하는 부품으로부터 해석 모델을 작성하고, 컴퓨터의 응력 해석 소프트에, 해석 모델의 각 구성부품의 크기, 형상, 영률, 푸아송비(poisson ratio), 하중 그 밖의 파라미터를 입력하여, 굴곡에 의한 영향으로 각 부품에 어떠한 응력 분포가 발생하는지를 해석한다. 여기에서 말하는 부품이란, 절연막, 보강막, 반도체막, 게이트 절연막, 게이트전극과 같은 상기한 것 이외에도, 반도체장치를 구성하는 모든 요소를 포함한다. 본 실시예에서는, 응력 해석 소프트로서, 상품명 「ANSYS」(사이버넷 시스템사제)를 사용하여 행하였다.
도 17에, 계산에 사용한 해석 모델에 관해서 도시한다.
버퍼층으로서 기능하는 절연막(202)으로서, 산화질화실리콘(막 두께 200nm)을 가정하였다. 절연막(202) 위에 제 1 보강막(203)은, 질화실리콘(막 두께 0nm, 50nm, 100nm, 150nm, 200nm, 400nm에서 조건 방식)으로 하였다. 또한, 절연막(204)은, 산화질화실리콘(막 두께 100nm)으로 하고, 절연막(202) 및 보강막(203)을 덮도록 적층한다. 섬 형상의 반도체막(206)은 실리콘(막 두께 66nm), 게이트 절연막(207)은 산화실리콘(막 두께 20nm), 게이트전극으로서 기능하는 도전막(208)은 텅스텐(막 두께 100nm)으로 하였다. 또한, 제 2 보강막(209)은 질화실리콘(막 두께 0nm, 100nm, 150nm, 200nm, 400nm에서 조건 방식), 층간 절연막(210)은 산화질화실리콘(막 두께 1.5㎛), 소스전극 또는 드레인전극으로서 기능하는 도전막(211)은, 알루미늄(막 두께 700nm), 절연막(212)은 폴리이미드(막 두께 1.5㎛)로 하였다. 반도체장치의 외측 치수는 50㎛×3.32㎛이다. 또, 계산을 간략화하기 위해서 시트(또는 기판)를 생략하여 계산하였다.
표 1에, 계산에 사용한 부품의 영률과 포아송비를 나타낸다.
Figure 112008083416813-PAT00001
또한, 도 17의 지점(213)을 시뮬레이션 모델의 양단으로부터 8㎛의 부분에 형성하고, 화살표시(214)로 도시하는 바와 같이 시뮬레이션 모델에 대하여 하중을 0.05N 가한 4점 굴곡을 가정하였다.
도 18 및 도 19에, 해석 소프트에 의해 유한 요소법 해석을 하여, 반도체장치에 생긴 응력 분포를 도시한다. 도 18a는, 제 1 보강막 및 제 2 보강막을 형성하지 않는 경우이고, 도 18b는, 제 1 보강막 및 제 2 보강막을 형성한 경우이다. 또한, 도 19a는 제 1 보강막만을 형성한 경우이고, 도 19b는 제 2 보강막만을 형성한 경우이다. 또한, 응력 분포는 색이 짙은 개소일 수록 높은 응력값을 나타낸다.
유한 요소법에 의해 구해지는 응력은 모델의 구조에 의존하여, 여러 가지의 성질의 응력이 포함되어 있다. 그래서, 본 실시예에서는, 유한 요소법에 의한 계산 결과의 응력을 미제스의 상당 응력에 의해 평가하였다. 또한, 박막트랜지스터에 생기는 응력은, 막의 손상이 일어나기 쉽다는 것을 고려하여, 채널 형성영역(206a)에 착안하여, 채널 형성영역(206a)의 미제스의 상당 응력의 최대값에 의해 평가하였다.
표 2에, 채널 형성영역(206a)에 생기는 응력을 미제스의 상당 응력의 최대값으로 나타낸다.
Figure 112008083416813-PAT00002
도 20 및 도 21에, 유한 요소법을 사용하여 구할 수 있는 채널 형성영역의 응력 분포를 도시한다. 도 20 및 도 21은, 채널 형성영역을 확대하여 도시하고 있고, 응력 분포는 색이 짙은 개소일 수록 높은 응력값을 나타낸다. 또, 반도체막(206) 이외의 응력 분포는 나타내지 않았다.
도 20a에, 제 1 보강막(203) 및 제 2 보강막(209)을 형성하지 않는(제 1 보강막의 막 두께 0nm, 제 2 보강막의 막 두께 0nm) 경우의 채널 형성영역에 생기는 응력 분포를 도시한다. 채널 형성영역에서, 채널 형성영역의 하측 중앙에 높은 응력이 생긴 것을 알 수 있다. 이것은, 반도체장치의 중립면의 위치가 게이트전극측에 존재하는 것을 나타내고 있다. 이 때의 미제스의 상당 응력의 최대값은, 44MPa가 되었다.
도 20b에, 제 1 보강막 및 제 2 보강막을 형성하는(제 1 보강막의 막 두께 100nm, 제 2 보강막의 막 300nm) 경우의 채널 형성영역에 생기는 응력 분포를 도시한다. 제 1 보강막 및 제 2 보강막을 형성한 경우는 채널 형성영역에서, 30MPa 이상의 응력이 생기지 않은 것을 알 수 있다. 이것은, 도 20a의 경우와 비교하여 반도체장치의 중립면의 위치가 제 1 보강막(203)측으로 이동하였기 때문이다. 이 때의 미제스의 상당 응력의 최대값은, 27MPa이고, 도 20a와 비교하여 약 40% 응력을 저감할 수 있었다.
또한, 도 21a에, 제 1 보강막만을 형성한(제 1 보강막의 막 두께 100nm) 경우의 채널 형성영역에 생기는 응력 분포를 도시한다. 제 1 보강막(203)만을 형성한 경우, 반도체장치의 중립면의 위치가 도 20b의 경우보다도, 제 1 보강막(203)측으로 이동하기 때문에, 채널 형성영역의 상단부에 높은 응력이 생겼다. 이 때의 미제스의 상당 응력의 최대값은, 56MPa가 되었다.
또한, 도 21b에, 제 2 보강막만을 형성한(제 2 보강막의 막 두께 300nm) 경우의 채널 형성영역에 생기는 응력 분포를 도시한다. 제 2 보강막만을 형성한 경우, 반도체장치의 중립면의 위치가 도 20a의 경우보다도, 게이트전극측으로 이동하기 때문에, 채널 형성영역의 하측 중앙에 높은 응력이 생겼다. 이때의 미제스의 상당 응력의 최대값은, 49MPa가 되었다.
도 20a에 도시하는 제 1 보강막 및 제 2 보강막이 형성되지 않은 경우와, 도 20b에 도시하는 제 1 보강막 및 제 2 보강막이 형성되어 있는 경우에 관해서, 채널 형성영역에 생기는 응력 분포를 비교하면, 미제스의 상당 응력을 40% 저감할 수 있다. 이것은, 반도체막의 상하에 보강막을 형성함으로써, 반도체장치에 있어서의 중립면의 위치를 변화시켜, 채널 형성영역에 생기는 응력을 억제할 수 있기 때문이다.
또한, 도 21a, 21b에 도시한 바와 같이, 제 1 보강막만 또는 제 2 보강막만 형성한 경우는, 보강막이 형성되지 않은 경우보다도 채널 형성영역에 생기는 응력이 증대하는 경우가 있고, 반드시 채널 형성영역에 생기는 응력을 억제할 수 있는 것에 한하지 않는 것을 알았다.
해석 결과로부터, 제 1 보강막 및 제 2 보강막을 형성하지 않는 경우에 생기는 미제스의 상당 응력의 최대 값이 44MPa이기 때문에, 제 1 보강막의 막 두께 50nm 이상 200nm 이하, 또한 제 2 보강막의 막 두께는 100nm 이상 400nm 이하의 범위를 선정하면 좋은 것을 알았다. 또한, 제 1 보강막의 막 두께보다도 제 2 보강막의 막 두께가 두꺼운 경우에는, 미제스의 상당 응력의 최대값을 저감할 수 있는 것을 알았다. 또, 제 1 보강막의 막 두께와 제 2 보강막의 막 두께의 비율(제 1 보강막의 막 두께/제 2 보강막의 막 두께)이 1/2 이하의 경우에도, 미제스의 상당 응력의 최대값을 저감할 수 있는 것을 알았다.
이와 같이, 반도체막의 영률보다도 높은 재료로 형성된 보강막으로 반도체막을 사이에 두도록 형성함으로써, 반도체장치의 두께 방향에서 중립면의 위치를, 반도체막에 응력을 생기는 것을 억제할 수 있는 위치로 이동시킬 수 있다. 요컨대, 반도체장치의 중립면의 위치를 반도체장치에 있어서 적합한 위치로 이동시킬 수 있다. 따라서, 반도체장치에 굴곡 등의 외력이 가해진 경우에도, 반도체막에 응력이 생기는 것을 억제할 수 있다. 따라서, 트랜지스터 등의 소자의 손상을 저감하여, 반도체장치의 제품 수율이나 신뢰성의 향상을 달성할 수 있다.
도 1은 반도체장치의 일례를 도시하는 도면.
도 2는 반도체장치의 일례를 도시하는 도면.
도 3은 반도체장치의 일례를 도시하는 도면.
도 4는 반도체장치의 제작방법의 일례를 도시하는 도면.
도 5는 반도체장치의 제작방법의 일례를 도시하는 도면.
도 6은 반도체장치의 작성방법의 일례를 도시하는 도면.
도 7은 반도체장치의 일례를 도시하는 도면.
도 8은 반도체장치의 제작방법의 일례를 도시하는 도면.
도 9는 반도체장치의 일례를 도시하는 도면.
도 10은 반도체장치의 일례를 도시하는 도면.
도 11은 반도체장치의 일례를 도시하는 도면.
도 12는 반도체장치의 일례를 도시하는 도면.
도 13은 반도체장치에 적용할 수 있는 안테나를 설명하는 도면.
도 14는 반도체장치의 블록도의 일례 및 사용형태의 일례를 도시하는 도면.
도 15는 반도체장치의 사용형태의 일례를 도시하는 도면.
도 16은 반도체장치의 사용형태의 일례를 도시하는 도면.
도 17은 시뮬레이션에 사용한 모델을 설명하기 위한 도면.
도 18은 시뮬레이션에 의해 구한 반도체장치의 응력 분포도.
도 19는 시뮬레이션에 의해 구한 반도체장치의 응력 분포도.
도 20은 시뮬레이션에 의해 구한 채널 형성영역의 응력 분포도.
도 21은 시뮬레이션에 의해 구한 채널 형성영역의 응력 분포도.

Claims (25)

  1. 가요성을 갖는 기판 위의 제 1 섬 형상 막;
    상기 제 1 섬 형상 막 위의 반도체 막;
    절연막을 개재한 상기 반도체 막 위의 도전막; 및
    상기 도전막 위의 제 2 섬 형상 막을 포함하고,
    상기 반도체 막의 전역은 상기 제 1 섬 형상 막과 겹치고,
    상기 제 2 섬 형상 막은 상기 반도체 막의 상기 전역과 겹치는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 섬 형상 막 및 상기 제 2 섬 형상 막은 서로 접하는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 섬 형상 막은 상기 반도체 막 보다 더 높은 영률을 갖는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 2 섬 형상 막은 상기 제 1 섬 형상 막과 동일한 재료로 형성되는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 섬 형상 막은 질화규소, 질화산화규소, 금속산화물 또는 금속질화물을 사용하여 형성되는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 1 섬 형상 막의 두께는 50nm 내지 200nm 이고, 제 2 섬 형상 막의 두께는 100nm 내지 400nm인, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제 2 섬 형상 막의 두께는 상기 제 1 섬 형상 막의 두께보다 큰, 반도체 장치.
  8. 제 1 항에 있어서,
    상기 제 2 섬 형상 막의 두께는 상기 제 1 섬 형상 막의 두께와 같은, 반도체 장치.
  9. 제 1 항에 있어서,
    상기 제 1 섬 형상 막과 상기 제 2 섬 형상 막의 두께의 비율(제 1 섬 형상 막의 두께/제 2 섬 형상 막의 두께)은 1/2 또는 그 이하인, 반도체 장치.
  10. 게이트 전극 및 게이트 절연막을 개재한 반도체 막을 포함하는, 가요성을 갖는 기판 위의 트랜지스터;
    상기 가요성을 갖는 기판 위의 제 1 섬 형상 막; 및
    상기 가요성을 갖는 기판 위의 제 2 섬 형상 막을 포함하고,
    상기 반도체 막의 전역은 상기 제 1 섬 형상 막과 겹치고,
    상기 제 2 섬 형상 막은 상기 반도체 막의 상기 전역과 겹치는, 반도체 장치.
  11. 제 10 항에 있어서,
    상기 제 1 섬 형상 막 및 상기 제 2 섬 형상 막은 서로 접하는, 반도체 장치.
  12. 제 10 항에 있어서,
    상기 제 1 섬 형상 막은 상기 반도체 막 보다 더 높은 영률을 갖는, 반도체 장치.
  13. 제 10 항에 있어서,
    상기 제 2 섬 형상 막은 상기 제 1 섬 형상 막과 동일한 재료로 형성되는, 반도체 장치.
  14. 제 10 항에 있어서,
    상기 제 1 섬 형상 막은 질화규소, 질화산화규소, 금속산화물 또는 금속질화물을 사용하여 형성되는, 반도체 장치.
  15. 제 10 항에 있어서,
    상기 제 1 섬 형상 막의 두께는 50nm 내지 200nm 이고, 제 2 섬 형상 막의 두께는 100nm 내지 400nm인, 반도체 장치.
  16. 제 10 항에 있어서,
    상기 제 2 섬 형상 막의 두께는 상기 제 1 섬 형상 막의 두께보다 큰, 반도체 장치.
  17. 제 10 항에 있어서,
    상기 제 2 섬 형상 막의 두께는 상기 제 1 섬 형상 막의 두께와 같은, 반도체 장치.
  18. 제 10 항에 있어서,
    상기 제 1 섬 형상 막과 상기 제 2 섬 형상 막의 두께의 비율(제 1 섬 형상 막의 두께/제 2 섬 형상 막의 두께)은 1/2 또는 그 이하인, 반도체 장치.
  19. 가요성을 갖는 기판 위의 제 1 하부 섬 형상 막;
    상기 가요성을 갖는 기판 위의 제 2 하부 섬 형상 막;
    상기 제 1 하부 섬 형상 막 위의 제 1 채널 형성 영역 및 제 1 불순물 영역을 포함하는 제 1 반도체 막;
    상기 제 2 하부 섬 형상 막 위의 제 2 채널 형성 영역 및 제 2 불순물 영역을 포함하는 제 2 반도체 막;
    제 1 게이트 절연막을 개재한 상기 제 1 채널 형성 영역 위의 제 1 게이트 전극;
    제 2 게이트 절연막을 개재한 상기 제 2 채널 형성 영역 위의 제 2 게이트 전극;
    상기 제 1 게이트 전극 위의 제 1 상부 섬 형상 막;
    상기 제 2 게이트 전극 위의 제 2 상부 섬 형상 막; 및
    상기 제 1 상부 섬 형상 막 및 상기 제 2 상부 섬 형상 막 위의 층간 절연막을 포함하고,
    상기 제 1 채널 형성 영역의 전역은 상기 제 1 하부 섬 형상 막과 겹치고,
    상기 제 2 채널 형성 영역의 전역은 상기 제 2 하부 섬 형상 막과 겹치고,
    상기 제 1 상부 섬 형상 막은 상기 제 1 채널 형성 영역의 전역과 겹치고,
    상기 제 2 상부 섬 형상 막은 상기 제 2 채널 형성 영역의 전역과 겹치는, 반도체 장치.
  20. 제 19 항에 있어서,
    상기 제 1 게이트 절연막과 상기 제 2 게이트 절연막은 게이트 절연막의 연장이고,
    상기 층간 절연막은 상기 제 1 반도체 막과 상기 제 2 반도체 막 사이의 영역에서 상기 게이트 절연막과 접하는, 반도체 장치.
  21. 제 19 항에 있어서,
    상기 제 1 및 제 2 하부 섬 형상 막들과 상기 제 1 및 제 2 반도체막들 사이에 개재된 절연층을 더 포함하고,
    상기 층간 절연막은 상기 제 1 반도체 막과 상기 제 2 반도체 막 사이의 영역에서 상기 절연층과 접하는, 반도체 장치.
  22. 제 19 항에 있어서,
    상기 제 1 상부 섬 형상 막과 상기 제 2 상부 섬 형상 막은 상부 섬 형상 막의 연장이고,
    상기 상부 섬 형상 막은 상기 제 1 하부 섬 형상 막과 상기 제 2 하부 섬 형상 막과 접하는, 반도체 장치.
  23. 가요성을 갖는 기판 위의 제 1 섬 형상 막;
    상기 제 1 섬 형상 막 위의 제 1 채널 형성 영역 및 제 1 불순물 영역을 포함하는 제 1 반도체 막;
    상기 제 1 섬 형상 막 위의 제 2 채널 형성 영역 및 제 2 불순물 영역을 포함하는 제 2 반도체 막;
    게이트 절연막을 개재한 상기 제 1 채널 형성 영역 위의 제 1 게이트 전극;
    상기 게이트 절연막을 개재한 상기 제 2 채널 형성 영역 위의 제 2 게이트 전극; 및
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극 위의 제 2 섬 형상 막을 포함하고,
    상기 제 1 반도체 막의 전역 및 상기 제 2 반도체 막의 전역은 상기 제 1 섬 형상 막과 겹치고,
    상기 제 2 섬 형상 막은 상기 제 1 반도체 막의 전역 및 상기 제 2 반도체 막의 전역과 겹치는, 반도체 장치.
  24. 가요성을 갖는 기판 위의 복수의 제 1 섬 형상 막들;
    질화규소, 질화산화규소, 금속산화물 및 금속질화물로 구성된 그룹으로부터 선택되는, 상기 복수의 제 1 섬 형상 막들 위의 복수의 반도체 막들;
    복수의 게이트 전극들과 상기 복수의 반도체 막들 사이에 게이트 절연막을 개재하여 상기 복수의 반도체 막들 위의 상기 복수의 게이트 전극들;
    상기 복수의 게이트 전극들 위의 복수의 제 2 섬 형상 막들;
    상기 복수의 제 2 섬 형상 막들 위의 제 1 절연막;
    상기 복수의 반도체 막들 중 하나에 전기적으로 접속되는, 상기 제 1 절연막 위의 제 1 도전막;
    상기 제 1 도전막 위의 제 2 절연막; 및
    상기 제 2 절연막 위의 안테나를 포함하고,
    상기 복수의 반도체 막들 각각의 전체 주변은 상기 복수의 제 1 섬 형상 막들 중 하나의 주변 안에 위치되고,
    상기 복수의 반도체 막들 각각의 전체 주변은 상기 복수의 제 2 섬 형상 막들 중 하나의 주변 안에 위치되는, 반도체 장치.
  25. 가요성을 갖는 제 1 기판 위의 복수의 제 1 섬 형상 막들;
    질화규소, 질화산화규소, 금속산화물 및 금속질화물로 구성된 그룹으로부터 선택되는, 상기 복수의 제 1 섬 형상 막들 위의 복수의 반도체 막들;
    복수의 게이트 전극들과 상기 복수의 반도체 막들 사이에 게이트 절연막을 개재하여 상기 복수의 반도체 막들 위의 상기 복수의 게이트 전극들;
    상기 복수의 게이트 전극들 위의 복수의 제 2 섬 형상 막들;
    상기 복수의 제 2 섬 형상 막들 위의 제 1 절연막;
    상기 복수의 반도체 막들 중 하나에 전기적으로 접속되는, 상기 제 1 절연막 위의 제 1 도전막;
    상기 제 1 도전막 위의 제 2 절연막;
    상기 제 2 절연막 위의 제 2 도전막; 및
    상기 제 2 도전막에 전기적으로 접속되고, 상기 제 1 기판에 접합된 제 2 기판 상에 형성되는 안테나를 포함하고,
    상기 복수의 반도체 막들 각각의 전체 주변은 상기 복수의 제 1 섬 형상 막들 중 하나의 주변 안에 위치되고,
    상기 복수의 반도체 막들 각각의 전체 주변은 상기 복수의 제 2 섬 형상 막들 중 하나의 주변 안에 위치되는, 반도체 장치.
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