CN101452962A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN101452962A
CN101452962A CNA2008101838059A CN200810183805A CN101452962A CN 101452962 A CN101452962 A CN 101452962A CN A2008101838059 A CNA2008101838059 A CN A2008101838059A CN 200810183805 A CN200810183805 A CN 200810183805A CN 101452962 A CN101452962 A CN 101452962A
Authority
CN
China
Prior art keywords
film
island
semiconductor
semiconductor device
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2008101838059A
Other languages
English (en)
Other versions
CN101452962B (zh
Inventor
山崎舜平
后藤裕吾
村川努
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to CN201410196055.4A priority Critical patent/CN103985763B/zh
Publication of CN101452962A publication Critical patent/CN101452962A/zh
Application granted granted Critical
Publication of CN101452962B publication Critical patent/CN101452962B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support

Landscapes

  • Power Engineering (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Recrystallisation Techniques (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明的目的在于提供在施加诸如弯曲等的外力而产生应力的情况下也降低晶体管等的损伤的半导体装置。本发明的半导体装置包括：设置在具有挠性的衬底上的第一岛状加强膜；在第一岛状加强膜上具有沟道形成区域和杂质区域的半导体膜；在沟道形成区域的上方隔着栅极绝缘膜而设置的第一导电膜；以覆盖第一导电膜及栅极绝缘膜的方式设置的第二岛状加强膜。

Description

半导体装置
技术领域
本发明涉及半导体装置，而且特别涉及即使在施加外力的情况下也控制使设置于半导体装置的晶体管等的元件受到损伤的半导体装置。
背景技术
近年来，在塑料等具有挠性的衬底上设置由晶体管等构成的集成电路的技术已引起关注。在具有挠性的衬底上设置集成电路而形成的半导体装置与使用诸如半导体衬底或玻璃衬底等的衬底的情况相比可以实现轻量化、低成本等。因为具有挠性的半导体装置可以弯曲等，所以被应用到各种领域和地方。
[专利文献1]日本专利第4015002号
[专利文献2]日本专利申请公开2006-232449号公报
[专利文献3]日本专利申请公开2007-150179号公报
然而，当对具备将晶体管等元件设置于具有挠性的衬底上的集成电路的半导体装置施加诸如弯曲等的外力时，会有如下问题：因产生于半导体装置的应力而使包括于该半导体装置的晶体管等的元件受到损伤，而使晶体管等的元件的特性受到坏影响。另外，也会有如下问题：在半导体装置的制造工序中，因产生于晶体管等的元件的应力而使该元件受到损伤，而降低产品的成品率。
发明内容
鉴于上述问题，本发明的目的在于提供一种即使在对半导体装置施加诸如弯曲等的外力的情况下也降低晶体管等的元件的损坏的半导体装置。
在根据本发明的半导体装置中设置加强膜，以便即使在半导体装置的制造工序中或当完成之后使用此时对该半导体装置施加诸如弯曲等的外力也抑制产生于晶体管等的元件的应力。设置加强膜是因为在半导体装置的厚度方向上，使对诸如弯曲等的变形不产生拉伸应力或压缩应力等的应力弯曲的中立面(没有伸缩性的面)位于对半导体装置优选的区域。
加强膜的特点在于其设置在构成晶体管等的元件的半导体膜的上下方向上的区域中。加强膜既可以以与半导体膜接触的方式设置，又可以隔着绝缘膜且以与半导体膜不接触的方式设置。以下对半导体装置的具体结构进行说明。
本发明的半导体装置包括：设置在具有挠性的衬底上的第一岛状加强膜；在第一岛状加强膜上具有沟道形成区域和杂质区域的半导体膜；在沟道形成区域的上方隔着栅极绝缘膜而设置的第一导电膜；以覆盖第一导电膜及上述栅极绝缘膜的方式设置的第二岛状加强膜；以覆盖第二岛状加强膜及栅极绝缘膜的方式设置的层间绝缘膜；在层间绝缘膜上通过开口部与杂质区域电连接而设置的第二导电膜，其中沟道形成区域的整个区域设置在第一岛状加强膜和第二岛状加强膜之间。
另外，第一岛状加强膜及第二岛状加强膜的特点在于其由与构成半导体装置的半导体膜的杨氏模量相比高的材料形成。具体而言，可以使用氮化硅、氮氧化硅、金属氧化物、金属氮化物等的材料。通过使用与半导体膜的杨氏模量相比高的材料而形成第一岛状加强膜及第二岛状加强膜，可以不改变半导体膜的性质地提高半导体膜的机械强度且降低半导体膜的损伤。
本发明的半导体装置的特点还在于第一岛状加强膜的厚度为50nm以上且200nm以下，并且第二岛状加强膜的厚度为100nm以上且400nm以下。
通过将加强膜设置于构成半导体装置的晶体管等的元件，即使在半导体装置的制造工序中或当完成之后使用此时对该半导体装置施加诸如弯曲等的外力也可以抑制产生于晶体管等的元件的应力。从而，可以降低晶体管等的元件的损伤，并且可以实现半导体装置的成品率或可靠性的提高。
附图说明
图1A至1C为表示半导体装置的一例的图；
图2为表示半导体装置的一例的图；
图3为表示半导体装置的一例的图；
图4A至4E为表示半导体装置的制造方法的一例的图；
图5A至5C为表示半导体装置的制造方法的一例的图；
图6A及6B为表示半导体装置的制造方法的一例的图；
图7A及7B为表示半导体装置的一例的图；
图8A至8D为表示半导体装置的制造方法的一例的图；
图9A及9B为表示半导体装置的一例的图；
图10A及10B为表示半导体装置的一例的图；
图11为表示半导体装置的一例的图；
图12A至12C为表示半导体装置的一例的图；
图13A至13D为说明可以用于半导体装置的天线的图；
图14A至14C为表示半导体装置的框图的一例及使用方式的一例的图；
图15A至15E为表示半导体装置的使用方式的一例的图；
图16A至16F为表示半导体装置的使用方式的一例的图；
图17为说明用于模拟的模型的图；
图18A及18B为根据模拟求出来的半导体装置的应力分布图；
图19A及19B为根据模拟求出来的半导体装置的应力分布图；
图20A及20B为根据模拟求出来的沟道形成区域的应力分布图；
图21A及21B为根据模拟求出来的沟道形成区域的应力分布图。
具体实施方式
关于本发明的实施方式，以下使用附图说明。但是，本发明不局限于以下说明，本领域的普通技术人员容易理解，其方式和细节可以在不脱离本发明的宗旨及其范围的条件下作各种各样的变换。因此，本发明不应该被解释为仅限于以下所示的实施方式的记载内容。注意，在以下所说明的本发明的结构中，在不同附图之间会共同使用相同的附图标记来表示相同的部分。
实施方式1
在本实施方式中，参照附图对半导体装置的一例进行说明。
在本实施方式中设置加强膜，以便在施加诸如弯曲等的外力的情况下也抑制产生于晶体管等的元件的应力。在本实施方式中，作为其结构的一例，对在构成晶体管的半导体膜的上方及下方设置由其杨氏模量与半导体膜的杨氏模量相比高的材料形成的加强膜的情况进行说明。
图1A至1C表示本实施方式所示的半导体装置的一例。注意，在图1A至1C中，图1A表示俯视图，并且图1B表示图1A的沿A-B线的截面图。
图1B所示的半导体装置具有至少配备有半导体膜106、栅极绝缘膜107、用作栅电极的第一导电膜108、用于加强半导体膜106的加强膜103(也写为第一岛状加强膜)、加强膜109(也写为第二岛状加强膜)的薄膜晶体管100a、100b。在图1B中，在加强膜103和加强膜109之间夹着半导体膜106的至少一部分。另外，在图1A中，以覆盖半导体膜106的方式设置有加强膜109。
以覆盖栅极绝缘膜107以及加强膜109的方式设置有绝缘膜110。进而，在绝缘膜110上设置有可以用作薄膜晶体管100a、100b的源电极或漏电极的第二导电膜111。注意，在此表示在具有挠性的衬底101上隔着绝缘膜102设置薄膜晶体管100a、100b的例子。
半导体膜106配备有沟道形成区域106a、可以用作源区域或漏区域的杂质区域106b。另外，杂质区域106b中间夹着沟道形成区域106a且以彼此离间的状态而设置。杂质区域106b通过设置于绝缘膜110的开口部124与设置于绝缘膜110上的第二导电膜111电连接。
加强膜103隔着绝缘膜104与构成薄膜晶体管100a、100b的半导体膜106重叠而设置。另外，加强膜103的面积设定得大于该半导体膜106的面积。
加强膜109以覆盖第一导电膜108及栅极绝缘膜107的方式设置。加强膜109优选以覆盖半导体膜106的整个区域的方式设置。进而，加强膜109的面积优选大于加强膜103的面积。如上所述，沟道形成区域的整个区域优选设置在加强膜103和加强膜109之间。
通过在半导体装置的制造工序中或当完成之后使用此时对该半导体装置施加诸如弯曲等的外力，在半导体膜106中产生应力。这是因为在半导体装置的厚度方向上，对诸如弯曲等的变形不产生拉伸应力或压缩应力等的弯曲的中立面(没有伸缩性的面)在应力产生于半导体膜中的位置。通过在半导体膜106中产生应力，使半导体膜106受到损伤而破坏半导体装置。于是，为了抑制因对半导体装置施加诸如弯曲等的外力而在半导体膜中产生应力，使在半导体装置的厚度方向上的中立面(没有伸缩性的面)位于可以抑制在半导体膜中产生应力的区域。
作为用于加强膜103、加强膜109的材料，优选使用其杨氏模量比半导体膜106高的材料。具体而言，可以使用氮化硅、氮氧化硅、金属氧化物或金属氮化物等的材料。另外，加强膜103和加强膜109优选由相同材料形成。如此，通过使用其杨氏模量与半导体膜相比高的材料形成加强膜103和加强膜109，可以不改变半导体膜的性质地提高半导体膜的机械强度且降低半导体膜的损伤。
加强膜103的厚度优选为50nm以上且200nm以下，并且加强膜109的厚度优选为100nm以上且400nm以下。而且，加强膜109的厚度优选与加强膜103的厚度相比厚。进而，加强膜103的厚度和加强膜109的厚度的比率(加强膜103的厚度/加强膜109的厚度)优选为1/2以下。另外，加强膜103的厚度和加强膜109的厚度也可以相同。
如上所述，通过以在加强膜103和加强膜109之间夹着半导体膜106的方式设置半导体膜106，可以在半导体装置的厚度方向上，使对诸如弯曲等的变形不产生拉伸应力或压缩应力等的弯曲的中立面位于可以抑制在半导体膜106中产生应力的区域。因此，在对半导体装置施加诸如弯曲等的外力的情况下也可以抑制在半导体膜106中产生应力。另外，通过在半导体膜106的上下近旁设置由其杨氏模量与半导体膜106相比高的材料形成的加强膜，可以不改变半导体膜的性质地提高半导体装置的机械强度。从而，可以降低半导体膜106的损伤，而可以降低薄膜晶体管100a、100b的损伤或破坏的可能性。
注意，虽然图1B所示的半导体装置表示以覆盖半导体膜106的端部及加强膜103的端部的方式设置加强膜109的例子，但是本实施方式所示的半导体装置不局限于该结构，加强膜109与容易受到损伤的沟道形成区域106a重叠而设置即可。
例如，也可以采用在沟道形成区域106a的上方以覆盖第一导电膜108的方式设置加强膜109的结构(参照图1C)。另外，加强膜109的面积也可以小于加强膜103的面积。通过以在加强膜103及加强膜109之间夹着沟道形成区域106a的方式设置沟道形成区域106a，可以在半导体装置的厚度方向上使中立面位于可以抑制在沟道形成区域106a中产生应力的区域。因此，在对半导体装置施加诸如弯曲等的外力的情况下也可以抑制在沟道形成区域106a中产生应力。从而，可以降低薄膜晶体管100a、100b的损伤或破坏。另外，通过在半导体膜106的上下近旁设置由其杨氏模量与半导体膜106相比高的材料形成的加强膜，可以不改变半导体膜的性质地提高半导体膜的机械强度。另外，因为当在绝缘膜110中形成开口部124时不需要去掉加强膜109，所以可以容易进行当形成开口部124时的蚀刻处理。
另外，也可以采用在加强膜103上层叠加强膜114的结构(参照图2)。在此情况下，以覆盖加强膜103及绝缘膜102的方式形成加强膜114。如此，通过设置加强膜114可以防止半导体膜106的下方暴露于杂质或水分。另外，也可以提高半导体膜106的下方的机械强度。另外，也可以采用在绝缘膜102上设置加强膜114的结构。在层叠加强膜103及加强膜114的情况下，优选将加强膜103和加强膜114的总计设定为50nm以上且200nm以下。加强膜109的面积优选大于加强膜103的面积。
虽然在图1A至1C中表示在一个岛状加强膜103上设置一个半导体膜106的例子，但是不局限于此。如图3所示，也可以采用在一个加强膜103上设置多个岛状半导体膜106的结构。当在一个加强膜103上设置多个岛状半导体膜时，因为可以减少加强膜103端部中的水平差，所以可以防止掩模的不一致等所导致的半导体膜106的破裂。
在多个岛状半导体膜106分别所具有的沟道形成区域的上方隔着栅极绝缘膜107设置有第一导电膜。另外，以覆盖栅极绝缘膜107及第一导电膜108的方式设置有加强膜109，并且以覆盖栅极绝缘膜107及第一导电膜108的方式设置有绝缘膜110。通过设置于绝缘膜110中的开口部124，杂质区域106b和设置于绝缘膜110上的第二导电膜111电连接。
注意，虽然在本实施方式中以薄膜晶体管为例子进行说明，但是也可以设置有机晶体管而代替薄膜晶体管。
如上所述，通过在半导体膜的上下近旁设置由与半导体膜106的杨氏模量相比高的材料形成的加强膜，可以在半导体装置的厚度方向上，使对进行诸如弯曲等的变形不产生拉伸应力或压缩应力等的弯曲的中立面(没有伸缩性的面)位于可以抑制在半导体膜中产生应力的区域。就是说，可以使半导体装置的中立面位于对半导体装置优选的区域。因此，即使在半导体装置的制造工序中或当完成之后使用此时对该半导体装置施加诸如弯曲等的外力，也可以抑制产生于晶体管等的元件中的应力。从而，可以降低晶体管等的元件的损伤，并且可以实现半导体装置的成品率或可靠性的提高。
本实施方式所示的半导体装置的结构可以与其他实施方式所示的半导体装置的结构组合来实施。
实施方式2
在本实施方式中，参照附图对上述实施方式1所示的半导体装置的制造方法的一例进行说明。注意，在本实施方式中，对在支撑衬底上形成薄膜晶体管等的元件之后从该支撑衬底剥离元件且将其转置到其他衬底的工序进行说明。注意，在本说明书中，转置是指将形成在衬底上的元件移动到其他衬底。
首先，在衬底120的一个表面上形成剥离层121，其次形成用作缓冲层的绝缘膜102和加强膜。注意，剥离层121、绝缘膜102和加强膜也可以连续地形成。接着，使用通过光刻法形成的由抗蚀剂构成的掩模对加强膜选择性地进行蚀刻，而形成岛状加强膜103(参照图4A)。
作为衬底120，可以使用玻璃衬底、石英衬底、金属衬底、不锈钢衬底等。因为只要是这种衬底就对其面积或形状没有大的限制，所以若作为衬底120使用诸如其一边为一米以上且其形状为矩形的衬底，则可以格外地提高生产率。与使用圆形的硅衬底的情况相比，该优点具有大的优越性。另外，虽然在本工序中在衬底120的整个面上设置有剥离层121，但是也可以根据需要在衬底120的整个面上设置剥离层之后使用光刻法选择性地设置剥离层121。另外，虽然在本工序中以接触于衬底120的方式形成剥离层121，但是也可以根据需要以接触于衬底120的方式形成用作基底的绝缘膜并且以接触于该绝缘膜的方式形成剥离层121。
作为剥离层121，可以使用金属膜或金属膜及金属氧化膜的叠层结构。作为金属膜，可以采用由选自钨(W)、钼(Mo)、钛(Ti)、钽(Ta)、铌(Nb)、镍(Ni)、钴(Co)、锆(Zr)、锌(Zn)、钌(Ru)、铑(Rh)、钯(Pd)、锇(Os)、以及铱(Ir)中的元素或以上述元素为主要成分的合金材料或者化合物材料构成的膜的单层结构或叠层结构而形成。上述材料使用溅射法或诸如等离子体CVD法等的各种CVD法而形成。作为金属膜和金属氧化膜的叠层结构，在形成上述金属膜之后，进行在氧气氛中或在NO2气氛中的等离子体处理、在氧气氛中或在NO2气氛中的加热处理，以在金属膜的表面上设置该金属膜的氧化物或氧氮化物。在上述情况下，通过对钨膜进行等离子体处理，可以在钨膜的表面上形成由钨氧化物构成的金属氧化物。
绝缘膜102用作缓冲层。，设置绝缘膜102，以便在以后进行的剥离工序中容易进行剥离层121及用作缓冲层的绝缘膜102的界面中的剥离，或者以便在以后进行的剥离工序中防止在半导体元件或布线中产生龟裂或受到损坏。用作缓冲层的绝缘膜102采用溅射法、等离子体CVD法、涂布法、印刷法等且使用无机化合物以单层或叠层形成。作为无机化合物的代表例子，可以举出氧化硅(SiOx)、氮化硅(SiNx)、氧氮化硅(SiOxNy)(x>y)、氮氧化硅(SiNxOy)(x>y)等。用作缓冲层的绝缘膜102的厚度优选为10nm至1000nm、更优选为100nm至700nm。在此，使用等离子体CVD法形成厚度为500nm至700nm的氧氮化硅膜。
接着，使用溅射法、等离子体CVD法、涂布法、印刷法等在剥离层121上形成加强膜。加强膜可以使用氮化硅、氮氧化硅、矾土等的陶瓷、金属氧化物、金属氮化物而形成。通过使用氮化硅或氮氧化硅等，可以防止从外部水分或氧等气体侵入以后形成的元件形成层134，并且还可以防止半导体膜的下方暴露于杂质。另外，也可以使用钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铝(Al)、铜(Cu)、铬(Cr)、铌(Nb)、镍(Ni)、钴(Co)、锆(Zr)、锌(Zn)、钌(Ru)、铑(Rh)、钯(Pd)、锇(Os)、铱(Ir)等的金属的氧化物或氮化物而形成加强膜。加强膜的厚度优选为50nm至200nm。在此，在使用等离子体CVD法形成厚度为50nm至200nm的氮化硅之后，使用通过光刻法形成的由抗蚀剂构成的掩模选择性地进行蚀刻，而形成岛状加强膜103。
接下来，在以覆盖加强膜103及绝缘膜102的方式形成绝缘膜104之后，形成岛状半导体膜106(参照图4B)。
绝缘膜104用作基底层。作为绝缘膜104可以适当地使用与用作缓冲层的绝缘膜102相同的形成方法及材料。进而，作为用作基底层的绝缘膜104也可以采用叠层结构。在作为用作基底层的绝缘膜采用两层结构的情况下，例如，作为第一层形成氮氧化硅膜，并且作为第二层形成氧氮化硅膜即可。在作为用作基底层的绝缘膜采用三层结构的情况下，作为第一层的绝缘膜形成氧化硅膜，且作为第二层的绝缘膜形成氮氧化硅膜，并且作为第三层的绝缘膜形成氧氮化硅膜。或者，作为第一层的绝缘膜形成氧氮化硅膜，且作为第二层的绝缘膜形成氮氧化硅膜，并且作为第三层的绝缘膜形成氧氮化硅膜即可。成为基底的膜用作防止来自衬底120的杂质的侵入的阻挡膜。
形成岛状半导体膜106的步骤为如下：在形成非晶半导体膜且对非晶半导体膜进行晶化来使其变成晶态半导体膜之后，使用光刻法形成由抗蚀剂构成的掩模，并且对晶态半导体膜选择性地进行蚀刻。
使用溅射法、LPCVD法、等离子体CVD法等且以25nm至200nm(优选为30nm至150nm)的厚度形成非晶半导体膜。
接下来，对非晶半导体膜照射激光而进行晶化。注意，也可以使用组合激光的照射以及利用RTA或退火炉的热结晶法、使用促进晶化的金属元素的热结晶法的方法等进行非晶半导体膜的晶化。
以下对岛状半导体膜106的制造工序的一例简单地进行说明。首先，使用等离子体CVD法形成厚度为50nm至60nm的非晶半导体膜。接着，在非晶半导体膜上保持包含促进晶化的金属元素的镍的溶液之后，对非晶半导体膜进行脱氢处理(500℃，一个小时)和热结晶处理(550℃，四个小时)，而形成晶态半导体膜。然后，通过照射激光，使用光刻法形成由抗蚀剂构成的掩模，并且对半导体膜选择性地进行蚀刻，而形成岛状半导体膜106。注意，也可以不进行使用促进晶化的金属元素的热晶化而只照射激光来进行非晶半导体膜的晶化。
栅极绝缘膜107使用CVD法或溅射法等并且由包含硅的氧化物、硅的氮化物的膜的单层或叠层形成。例如，由氧化硅膜、氧氮化硅膜、氮氧化硅膜中的任一种的单层形成，或者组合且层叠氧化硅膜、氧氮化硅膜、氮氧化硅膜而形成。
此外，栅极绝缘膜107也可以对半导体膜106进行等离子体处理而使其表面氧化或氮化来形成。例如，使用引入诸如He、Ar、Kr、Xe等稀有气体和氧、氧化氮(NO2)、氨、氮或氢等的混合气体的等离子体处理形成栅极绝缘膜107。通过利用微波的引入进行在此情况下的等离子体的激发，可以产生低电子温度且高密度的等离子体。通过使用由该高密度等离子体产生的氧自由基(有时含有OH自由基)或氮自由基(有时含有NH自由基)，可以将半导体膜的表面氧化或氮化。
进行使用上述等离子体的处理在半导体膜上形成厚度为1nm至20nm，典型地为5nm至10nm的绝缘膜。由于此情况下的反应为固相反应，因此可以使该绝缘膜和半导体膜之间的界面态密度极低。由于上述等离子体处理将半导体膜(晶体硅或多晶硅)直接氧化(或氮化)，所以可以使所形成的绝缘膜的厚度的不均匀性变得极小。而且，由于在晶体硅的晶界中也不会进行强烈的氧化，所以成为非常优选的状态。换言之，通过进行在此所示的等离子体处理将半导体膜的表面固相氧化，可以形成均匀性良好且界面态密度低的绝缘膜，而不会在晶界中引起异常的氧化反应。
作为栅极绝缘膜107，既可以仅使用通过等离子体处理形成的绝缘膜，又可以在其上通过利用等离子体或热反应的CVD法堆积氧化硅、氧氮化硅或氮化硅等的绝缘膜来层叠。不管为上述哪一种情况，都可以降低如下晶体管的特性的不均匀性，该晶体管在其栅极绝缘膜的一部分或全部中包含利用等离子体形成的绝缘膜而形成。
通过一边对半导体膜照射连续振荡激光或以10MHz以上的频率振荡的激光一边在一个方向上进行扫描而将该半导体膜晶化，可以获得半导体膜106。该半导体膜106具有其晶体沿该激光束的扫描方向成长的特性。通过使其扫描方向与沟道长度方向(当形成沟道形成区域时载流子流动的方向)一致而配置晶体管并且将利用上述等离子体形成的栅极绝缘膜用于该晶体管，可以获得特性不均匀性小且电场效应迁移率高的薄膜晶体管(TFT)。
接着，在栅极绝缘膜107上形成用于形成栅电极的导电膜。在此，依次层叠而形成导电膜122和导电膜123(参照图4C)。导电膜122使用CVD法或溅射法且以20nm至100nm的厚度形成。导电膜123使用等离子体CVD法或溅射法且以100nm至400nm的厚度形成。导电膜122和导电膜123使用选自钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铝(Al)、铜(Cu)、铬(Cr)和铌(Nb)等中的元素、以这些元素为主要成分的合金材料或化合物材料、或者包含这些元素以及硅(Si)元素的合金材料或化合物材料形成。或者，使用以掺杂磷等杂质元素的多晶硅为代表的半导体材料(例如，硅(Si))形成。作为导电膜122和导电膜123的组合的例子，可以举出氮化钽膜和钨膜、氮化钨膜和钨膜、或者氮化钼膜和钼膜等。由于钨和氮化钽具有高耐热性，因此在形成导电膜122和导电膜123之后可以进行以热激活为目的的加热处理。此外，在不采用两层结构而采用三层结构的情况下，优选采用钼膜、铝膜和钼膜的叠层结构。
接着，通过使用光刻法形成由抗蚀剂构成的掩模，并且对导电膜122和导电膜123选择性地进行蚀刻，而形成第一导电膜108。然后以该第一导电膜108为掩模对半导体膜106引入杂质元素形成沟道形成区域106a和杂质区域106b(参照4D)。在薄膜晶体管中第一导电膜108用作栅电极(包括栅极布线)，并且在薄膜晶体管中杂质区域106b用作源区域或漏区域。
另外，作为所引入的杂质元素，使用n型的杂质元素或p型的杂质元素。作为n型的杂质元素，可以使用磷(P)、砷(As)等。作为p型的杂质元素，可以使用硼(B)、铝(Al)、镓(Ga)等。在此，作为杂质元素使用磷(P)，而形成n型的薄膜晶体管。
接下来，以覆盖第一导电膜108和栅极绝缘膜107的方式形成加强膜125(参照图4E)。
作为加强膜125，可以适当地使用与加强膜103相同的形成方法及材料。另外，加强膜125的厚度优选为100nm以上且400nm以下。
接着，使用光刻法形成由抗蚀剂构成的掩模，并且对加强膜125选择性地进行蚀刻，而形成加强膜109(参照图5A)。通过在由与半导体膜106的杨氏模量相比高的材料形成的加强膜109和加强膜103之间夹着半导体膜106而设置半导体膜106，可以在半导体装置的厚度方向上使对诸如弯曲等的变形不产生拉伸应力或压缩应力等的弯曲的中立面位于可以抑制在半导体膜106中产生应力的区域。因此，在对半导体装置施加诸如弯曲等的外力的情况下也可以抑制在半导体膜106中产生应力。
接着，在以覆盖栅极绝缘膜107、加强膜109的方式形成用作层间绝缘膜的绝缘膜110之后，形成到达半导体膜106的杂质区域106b的开口部124，而使半导体膜106的表面的一部分露出(参照图5B)。在此，对栅极绝缘膜107、加强膜109及绝缘膜110的一部分进行蚀刻形成开口部124。
绝缘膜110可以采用由如下材料构成的单层结构或叠层结构设置，该材料为：诸如氧化硅、氮化硅、氧氮化硅、氮氧化硅等的具有氧或氮的绝缘膜、DLC(类金刚石碳)等包含碳的膜、环氧、聚酰亚胺、聚酰胺、聚乙烯苯酚、苯并环丁烯、丙烯等的有机材料或者诸如硅氧烷树脂等硅氧烷材料。
接着，以对开口部124填充的方式选择性地形成第二导电膜111，并且以覆盖该第二导电膜111的方式形成绝缘膜112(参照图5C)。
导电膜111利用CVD法或溅射法等，且采用选自铝(Al)、钨(W)、钛(Ti)、钽(Ta)、钼(Mo)、镍(Ni)、铂(Pt)、铜(Cu)、金(Au)、银(Ag)、锰(Mn)、钕(Nd)、碳(C)、硅(Si)中的元素或者以这些元素为主要成分的合金材料或化合物材料的单层或叠层形成。以铝为主要成分的合金材料例如相当于以铝为主要成分且含有镍的材料或者以铝为主要成分且含有镍以及碳或硅中的一方或两方的合金材料。作为导电膜111，例如优选采用由阻挡膜、铝硅(Al-Si)膜以及阻挡膜组成的叠层结构或者由阻挡膜、铝硅(Al-Si)膜、氮化钛膜以及阻挡膜组成的叠层结构。注意，阻挡膜相当于由钛、钛的氮化物、钼或钼的氮化物构成的薄膜。因为铝或铝硅的电阻低且价格低廉，所以作为形成导电膜111的材料最合适。此外，当设置上层和下层的阻挡层时，可以防止铝或铝硅的小丘的产生。此外，当形成由还原性高的元素的钛构成的阻挡膜时，即使在晶态半导体膜上形成有较薄的自然氧化膜，也可以使该自然氧化膜还原，而与晶态半导体膜良好地接触。注意，也可以使用与第一导电膜108相同材料设置。
绝缘膜112可以采用由如下材料构成的单层结构或叠层结构而设置，该材料为：诸如氧化硅、氮化硅、氧氮化硅、氮氧化硅等具有氧或氮的绝缘膜、DLC(类金刚石碳)等包含碳的膜、环氧、聚酰亚胺、聚酰胺、聚乙烯苯酚、苯并环丁烯、丙烯等的有机材料或者诸如硅氧烷树脂等硅氧烷材料。
接着，从衬底120剥离包括薄膜晶体管100a、100b等的元件形成层134。在此，在照射激光(例如UV光)将开口部形成于元件形成层134中之后，将元件形成层134的一方的面(绝缘膜112露出的面)贴合到第一薄片126并且利用物理力从衬底120剥离元件形成层134(参照图6A)。
此外，也可以在从衬底120剥离元件形成层134之前，将开口部设置于元件形成层134中并且引入蚀刻剂而去掉剥离层121。作为蚀刻剂，可以使用含有氟化卤素或卤素间化合物的气体或液体。例如，作为含有氟化卤素的气体可以使用三氟化氯(ClF3)。
一般，当从衬底120剥离元件形成层134时，在薄膜晶体管100a、100b中产生应力，而有可能使该薄膜晶体管100a、100b受到破坏。但是，通过将由与半导体膜106相比杨氏模量高的材料形成的加强膜103及加强膜109设置于半导体膜106，在对元件形成层134施加诸如弯曲等的外力的情况下也可以抑制产生于半导体膜106的应力。从而，可以降低薄膜晶体管100a、100b的损伤或破坏。尤其当在支撑衬底上形成晶体管等的元件之后将其转置到别的衬底时，设置加强膜103、109非常有效。
注意，通过当进行剥离时使用水或臭氧水等水溶液濡湿要剥离的面，可以防止静电等破坏薄膜晶体管100a、100b等的元件。
接下来，在元件形成层134的另一方的面(从衬底120剥离的面)上设置第二薄片127，然后进行加热处理和加压处理中的一方或者两方，而将第二薄片127贴合到元件形成层134(参照图6B)。作为第一薄片126、第二薄片127可以使用热熔薄膜、形成有粘合层的塑料薄膜或纸。或者，作为第一薄片126、第二薄片127，为了提高耐压性也可以使用薄的陶瓷、所谓预浸料，就是说使树脂渗入到碳纤维或玻璃纤维的织物的薄片。通过作为第一薄片126、第二薄片127的材料使用具有柔性的材料，可以提供适用于贴合到物品的曲面的半导体装置。
作为第一薄片126、第二薄片127也可以使用进行了防止静电等的抗静电处理的薄膜(以下写为抗静电薄膜)。作为抗静电薄膜，可以举出在树脂中分散抗静电材料的薄膜以及贴合有抗静电材料的薄膜等。设置有抗静电材料的薄膜既可以为在单面上设置有抗静电材料的薄膜，又可以为双面上设置有抗静电材料的薄膜。再者，至于在单面上设置有抗静电材料的薄膜，既可以以使设置有抗静电材料的面位于薄膜的内侧的方式贴合到层上，又可以以使设置有抗静电材料的面位于薄膜的外侧的方式贴合到层上。注意，该抗静电材料设置于薄膜的整个面或一部分上即可。在此，作为抗静电材料，可以使用金属、铟和锡的氧化物(ITO)、诸如两性表面活性剂、阳离子表面活性剂、非离子表面活性剂等的表面活性剂。此外，作为其他抗静电材料，还可以使用包含具有羧基和季铵碱作为侧链的交联共聚物高分子的树脂材料等。通过将这些材料贴上、揉入或涂敷到薄膜可以形成抗静电薄膜。通过使用抗静电薄膜密封元件形成层，当作为商品使用时，可以抑制来自外部的静电等给半导体元件负面影响。
另外，也可以在设置第二薄片127的同时或之后剥离第一薄片126。通过去掉第一薄片126可以将半导体装置形成得更薄。注意，在此情况下，作为第一薄片126例如可以使用通过加热来粘合力变弱的热剥离胶带。第一薄片及第二薄片有时称为衬底，并且第二薄片127相当于图1A至1C的衬底101。
经过上述工序，可以制造半导体装置。
如此，通过在半导体膜的上下近旁设置由与半导体膜的杨氏模量相比高的材料形成的加强膜，可以在半导体装置的厚度方向上，使对诸如弯曲等的变形不产生拉伸应力或压缩应力的弯曲的中立面(没有伸缩性的面)位于可以抑制在半导体膜中产生应力的区域。就是说，可以使半导体装置的中立面位于对半导体装置优选的区域。因此，即使在半导体装置的制造工序中或当完成之后使用此时对该半导体装置施加诸如弯曲等的外力，也可以抑制产生于晶体管等的元件中的应力。从而，可以降低晶体管等的元件的损伤，并且可以实现半导体装置的成品率或可靠性的提高。
注意，虽然在本实施方式中表示在支撑衬底上形成薄膜晶体管之后从该支撑衬底剥离元件且将其转置到其他衬底的工序，但是本实施方法所示的制造方法不局限于此。例如，也可以在衬底101上直接设置薄膜晶体管100a、100b。在此情况下，在上述工序中使用衬底101代替衬底120，而不设置剥离层121即可。作为衬底101，可以使用玻璃衬底、石英衬底、不锈钢衬底等的金属衬底或塑料衬底等。
注意，本实施方式所示的半导体装置的制造方法可以与其他实施方式所示的半导体装置的制造方法组合来实施。
实施方式3
在本实施方式中，参照附图对如下情况进行说明：在上述实施方式1及实施方式2所示的半导体装置的薄膜晶体管中，以接触于用作栅电极的第一导电膜的侧面的方式形成绝缘膜，并且在该绝缘膜的下方形成LDD区域。
图7A及7B表示本实施方式所示的半导体装置的一例。注意，图7A表示俯视图，并且图7B表示图7A的A-B之间的截面图。
本实施方式所示的半导体装置具有薄膜晶体管100a、100b，并且以与包括于薄膜晶体管100a、100b的用作栅电极的第一导电膜108的侧面接触的方式设置有绝缘膜130(参照图7A及7B)。绝缘膜130也称为侧壁，并且也可以采用在该绝缘膜130的下方设置LDD区域的结构。图7B表示在图1A至1C所示的结构中设置绝缘膜130及用作LDD区域的杂质区域106c的结构。
接着，以下参照图8A至8D对绝缘膜130的制造方法的一例进行说明。
首先，在到上述实施方式2的图4C为止使用相同的方法形成之后，使用光刻法形成由抗蚀剂构成的掩模，并且对导电膜122、导电膜123选择性地进行蚀刻形成第一导电膜108。其次，以该第一导电膜108为掩模将第一杂质元素引入到半导体膜106，而形成沟道形成区域106a和杂质区域128(参照图8A)。作为第一杂质元素，使用n型的杂质元素或p型的杂质元素。作为n型的杂质元素，可以使用磷(P)或砷(As)等。作为p型的杂质元素，可以使用硼(B)、铝(Al)或镓(Ga)等。在此，表示作为杂质元素使用磷(P)，且形成n型的薄膜晶体管的情况。
接下来，以覆盖第一导电膜108、栅极绝缘膜107的方式形成绝缘膜129(参照图8B)。绝缘膜129使用等离子体CVD法或溅射法等且采用包含硅、硅的氧化物或硅的氮化物的无机材料的膜或者包含有机树脂等的有机材料的膜的单层或叠层而形成。
接着，使用以垂直方向为主体的各向异性蚀刻对绝缘膜129选择性地进行蚀刻，而形成与第一导电膜108的侧面接触的绝缘膜130(侧壁)。注意，有时与绝缘膜130的形成同时，对栅极绝缘膜107的一部分或绝缘膜104的一部分进行蚀刻而去掉此(参照图8C)。通过去掉栅极绝缘膜107的一部分，残留的栅极绝缘膜107形成于第一导电膜108及绝缘膜130的下方。
接下来，以第一导电膜108及绝缘膜130为掩模对半导体膜106引入第二杂质元素，而形成用作源区域或漏区域的杂质区域106b和用作LDD区域的杂质区域106c(参照图8C)。作为第二杂质元素，使用n型的杂质元素或p型的杂质元素。作为n型的杂质元素，可以使用磷(P)或砷(As)等。作为p型的杂质元素，可以使用硼(B)、铝(Al)或镓(Ga)等。注意，将第二杂质元素的浓度设定得比上述第一杂质元素高且引入。在此，作为杂质元素使用磷(P)。
接着，以覆盖半导体膜106、第一导电膜108及绝缘膜130的方式形成加强膜109(参照图8D)。加强膜109的形成方法与图4E、图5A相同。然后，经过上述实施方式2所示并且图5B、5C、图6A及图6B所示的工序，可以制造图7A、7B所示的半导体装置。
如上所述，通过由其杨氏模量与半导体膜106的杨氏模量相比高的材料形成的加强膜103和加强膜109之间夹着半导体膜106而设置半导体膜106，可以在半导体装置的厚度方向上，使中立面位于可以抑制在半导体膜106中产生应力的区域。因此，在对半导体装置施加诸如弯曲等的外力的情况下也可以抑制在半导体膜106中产生应力。另外，通过在半导体膜的上下近旁设置由其杨氏模量与半导体膜106的杨氏模量相比高的材料形成的加强膜，可以不改变半导体膜的性质地提高半导体膜的机械强度。从而，可以降低晶体管等的元件的损伤，并且可以实现半导体装置的成品率或可靠性的提高。
虽然在图7A、7B及图8A至8D中表示在岛状加强膜103上形成绝缘膜104而设置岛状半导体膜106的例子，但是不局限于此。如图9A、9B所示那样，也可以采用在加强膜103上设置半导体膜106的结构。
在图9A中，在岛状加强膜103上设置有岛状半导体膜106，将开口部设置于栅极绝缘膜107中，并且采用在该开口部中接触岛状加强膜103和岛状加强膜109的结构。另外，在图9B中，在岛状加强膜103上设置有岛状半导体膜106，并且以与用作栅电极的第一导电膜108的侧面接触的方式设置有绝缘膜130。以覆盖绝缘膜102、岛状加强膜103、半导体膜106、绝缘膜130及第一导电膜108的方式设置有加强膜109，并且采用接触岛状加强膜103和岛状加强膜109的结构。
如上所述，通过由其杨氏模量与半导体膜106的杨氏模量相比高的材料形成的加强膜103和加强膜109之间夹着半导体膜106而设置半导体膜106，可以在半导体装置的厚度方向上，使中立面位于可以抑制在半导体膜106中产生应力的区域。因此，在对半导体装置施加诸如弯曲等的外力的情况下也可以抑制在半导体膜106中产生应力。另外，通过在半导体膜的上下近旁设置由其杨氏模量与半导体膜的杨氏模量相比高的材料形成的加强膜，可以不改变半导体膜的性质地提高半导体膜的机械强度。进而，通过以彼此接触的方式设置加强膜103及加强膜109，可以防止使半导体膜106暴露于杂质或水分。从而，可以降低晶体管等的元件的损伤，并且可以实现半导体装置的成品率或可靠性的提高。
如此，通过采用图7A至图9B所示的结构，即使在半导体装置的制造工序中或当完成之后使用此时对该半导体装置施加诸如弯曲等的外力，也可以抑制产生于晶体管等的元件中的应力。从而，可以降低晶体管等的元件的损伤，并且可以实现半导体装置的成品率或可靠性的提高。
注意，本实施方式所示的半导体装置的结构或其制造方法可以与其他实施方式所示的半导体装置的结构或制造方法组合而实施。
实施方式4
在本实施方式中，参照附图对与上述实施方式不同的半导体装置进行说明。虽然在实施方式1至实施方式3中表示以使加强膜103与半导体膜106的整个面重叠的方式设置加强膜103的例子，但是本实施方式的半导体装置不局限于此，只要是重叠加强膜103和半导体膜106的至少一部分的结构即可。参照图10A及10B对其一例进行说明。注意，图10A表示俯视图，并且图10B表示图10A的A-B之间的截面图。
在图10A及10B所示的半导体装置中，加强膜103隔着绝缘膜104且以与构成薄膜晶体管100a、100b的岛状半导体膜106的一部分重叠的方式设置为岛状。在如此设置加强膜103的情况下，优选与半导体膜106的沟道形成区域106a的整个面重叠且与杂质区域106b的一部分重叠的方式设置加强膜103。因为在沟道形成区域106a的端部中用作栅电极的导电膜108越过半导体膜106所以产生水平差，因此，如果以与沟道形成区域106a的一部分重叠的方式设置加强膜103，则导电膜108和半导体膜106有可能短路。
另外，在以与半导体膜106的一部分重叠的方式设置加强膜103的情况下，优选以重叠的方式设置加强膜103和第二导电膜111。图10A及10B表示以重叠的方式设置加强膜103的端部和第二导电膜111的端部的例子。通过以与第二导电膜111重叠的方式设置加强膜103、加强膜109，可以在半导体装置的厚度方向上，使对诸如弯曲等的变形不产生拉伸应力或压缩应力等的弯曲的中立面位于可以抑制在半导体膜中产生应力的区域。因此，即使在半导体装置的制造工序中或当完成之后使用此时对该半导体装置施加诸如弯曲等的外力，也可以抑制产生于晶体管等的元件中的应力。从而，可以降低晶体管等的元件的损伤，并且可以实现半导体装置的成品率或可靠性的提高。
实施方式5
在本实施方式中，参照附图对与上述实施方式不同的半导体装置进行说明。具体而言，对在该薄膜晶体管的上方设置成为晶体管等的元件的加强膜的膜的半导体装置进行说明。
参照图11对本实施方式所示的半导体装置的一例进行说明。
在图11所示的半导体装置中，在薄膜晶体管100a、100b的上方隔着绝缘膜(在此为绝缘膜110)设置有加强膜133。加强膜133以隔着绝缘膜等与构成薄膜晶体管100a、100b的岛状半导体膜106重叠的方式设置为岛状，并且加强膜133的面积大于该半导体膜106的面积。当然，作为加强膜133不一定需要采用与半导体膜106的整个面重叠的结构，也可以采用至少与半导体膜106的一部分重叠的结构。
如上所述，通过以由其杨氏模量与半导体膜106的杨氏模量相比高的材料形成的加强膜103和加强膜109之间夹着半导体膜106的方式设置半导体膜106，可以在半导体的厚度方向上，使中立面位于可以抑制在半导体膜中产生应力的区域。因此，在对半导体装置施加诸如弯曲等的外力的情况下也可以抑制在半导体膜106中产生应力。另外，通过在半导体膜的上下近旁设置由其杨氏模量与半导体膜的杨氏模量相比高的材料形成的加强膜，可以不改变半导体膜的性质地提高半导体膜的机械强度。从而，可以降低晶体管等的元件的损伤，并且可以实现半导体装置的成品率或可靠性的提高。
注意，本实施方式所示的半导体装置的结构可以与其他实施方式所示的半导体装置的结构组合而实施。
实施方式6
在本实施方式中，对上述实施方式所示的半导体装置的使用方式的一个例子进行说明。具体而言，以下参照附图对能够无接触地输入/输出数据的半导体装置的适用例子进行说明。根据使用方式，能够无接触地输入/输出数据的半导体装置也称为RFID标签、ID标签、IC标签、IC芯片、RF标签、无线标签、电子标签或无线芯片。
参照图12A对本实施方式所示的半导体装置的俯视结构的一例进行说明。图12A所示的半导体装置140包括设置有构成存储器部或逻辑部的多个薄膜晶体管等元件的集成电路141(也写为元件形成层)和用作天线的导电层142。用作天线的导电层142电连接到集成电路141。作为集成电路141，可以使用根据上述实施方式1至5的晶体管等的元件。
另外，图12B和12C表示图12A的截面的模式图。用作天线的导电层142设置在构成存储器部及逻辑部的元件的上方即可。例如，可以在上述实施方式3所示的结构的上方中间夹着绝缘膜143设置用作天线的导电层142(参照图12B)。绝缘膜143可以由与实施方式1所示的绝缘膜112相同材料形成。另外，在将用作天线的导电层142另行设置于衬底144上之后，可以中间夹着导电层142贴合该衬底144和集成电路144而设置(参照图12C)。这里，设置在绝缘膜143上的导电层147和用作天线的导电层142隔着包含在具有粘结性的树脂146中的导电粒子145彼此电连接。
注意，虽然在本实施方式中表示将用作天线的导电层142设置为线圈状并且使用电磁感应方式或电磁耦合方式的例子，但是本实施方式的半导体装置不局限于此，也可以使用微波方式。在采用微波方式的情况下，根据所使用的电磁波的波长适当地决定用作天线的导电层142的形状即可。
例如，在作为半导体装置140的信号传输方式使用微波方式(例如，UHF带(860MHz带至960MHz带)、2.45GHz带等)的情况下，考虑到用于传输信号的电磁波的波长适当地设定用作天线的导电层的长度等的形状即可。例如，可以将用作天线的导电层形成为线状(例如，偶极天线(参照图13A))、平坦的形状(例如，平板天线(参照图13B))或者蝴蝶型的形状(参照图13C及13D)等。另外，用作天线的导电层142的形状不局限于线状，还可以考虑到电磁波的波长来以曲线状、蜿蜒形状或者组合这些而成的形状而设置。
用作天线的导电层142利用CVD法、溅射法、丝网印刷或凹版印刷等印刷法、液滴喷射法、分配器法、镀敷法等且使用导电材料形成。作为导电材料使用铝(Al)、钛(Ti)、银(Ag)、铜(Cu)、金(Au)、铂(Pt)、镍(Ni)、钯(Pd)、钽(Ta)、钼(Mo)等金属元素或包含该金属元素的合金材料或者化合物材料，并且采用单层结构或者叠层结构来形成导电层142。
例如，在使用丝网印刷法形成用作天线的导电层142的情况下，可以通过选择性地印刷将其粒径为几nm至几十μm的导电粒子溶解或分散在有机树脂中的导电膏来设置。作为导电粒子145，可以使用银(Ag)、金(Au)、铜(Cu)、镍(Ni)、铂(Pt)、钯(Pd)、钽(Ta)、钼(Mo)以及钛(Ti)等中的任一种以上的金属粒子、卤化银的微粒子或者分散纳米粒子。另外，作为包含在导电膏中的有机树脂，可以使用选自金属粒子的粘合剂、溶剂、分散剂以及用作覆盖材料的有机树脂中的一种或多种。典型地可以举出环氧树脂、硅树脂等有机树脂。此外，当形成导电层时，优选在挤出导电膏之后进行焙烧。例如，在作为导电膏的材料使用以银为主要成分的微粒子(例如其粒径为1nm以上且100nm以下的微粒子)的情况下，可以通过在150℃至300℃的温度范围内进行焙烧来使它固化而形成导电层。另外，也可以使用以焊料或无铅焊料为主要成分的微粒子，在此情况下，优选使用粒径为20μm以下的微粒子。焊料或无铅焊料具有诸如低成本等的优点。
如此，因为通过将本发明用于能够无接触地输入/输出数据的半导体装置，可以实现低耗电量化，所以尤其在将本发明用于小型半导体装置的情况下有效。
接着，对根据本实施方式的半导体装置的工作例子进行说明。
半导体装置80具有无接触地进行数据通讯的功能，并且包括高频电路81、电源电路82、复位电路83、时钟产生电路84、数据解调电路85、数据调制电路86、控制其它电路的控制电路87、存储电路88、以及天线89(参照图14A)。高频电路81为接收来自天线89的信号并且将从数据调制电路86接收的信号从天线89输出的电路。电源电路82为根据接收信号生成电源电位的电路。复位电路83为生成复位信号的电路。时钟产生电路84为基于从天线89输入的接收信号生成各种时钟信号的电路。数据解调电路85为解调接收信号且将该信号输出到控制电路87的电路。数据调制电路86为调制从控制电路87接收的信号的电路。另外，作为控制电路87，例如设置有代码提取电路91、代码判定电路92、CRC判定电路93、以及输出单元电路94。此外，代码提取电路91为分别提取传送到控制电路87的指令所包括的多个代码的电路。代码判定电路92为对被提取的代码与相当于参考值的代码进行比较而判定指令内容的电路。CRC判定电路93为基于被判定的代码检测出是否存在发送错误等的电路。在图14A中，除了控制电路87以外，还包括模拟电路的高频电路81、电源电路82。
接着，对上述半导体装置的工作的一例进行说明。首先，天线89接收无线信号。无线信号经由高频电路81被传送到电源电路82，并且产生高电源电位(以下，写为VDD)。VDD被供应给半导体装置80所具有的各电路。另外，经由高频电路81被传送到数据解调电路85的信号被解调(以下，写为解调信号)。而且，经由高频电路81并且经过复位电路83的信号以及经过时钟产生电路84的解调信号被传送到控制电路87。代码提取电路91、代码判定电路92、以及CRC判定电路93等分析被传送到控制电路87的信号。然后，根据被分析的信号输出存储在存储电路88内的半导体装置的信息。被输出的半导体装置的信息经过输出单元电路94而被编码化。再者，被编码化的半导体装置80的信息经过数据调制电路86且从天线89作为无线信号发送。另外，在构成半导体装置80的多种电路中低电源电位(以下，称为VSS)为通用的，并且可以以VSS为GND。
这样，通过将信号从读取/写入器传送到半导体装置80并且将从该半导体装置80传送来的信号由读取/写入器接收，可以读出半导体装置的数据。
另外，半导体装置80既可以为不安装有电源(电池)而利用电磁波将电源电压供应给各电路的类型，又可以为安装有电源(电池)并且利用电磁波和电源(电池)将电源电压供应给各电路的类型。
接着，对能够无接触地输入/输出数据的半导体装置的使用方式的一例进行说明。在包括显示部3210的便携式终端的侧面设置读取/写入器3200，并且在货物3220的侧面设置半导体装置3230(参照图14B)。当将读取/写入器3200接近货物3220所包括的半导体装置3230时，在显示部3210上显示有关商品的信息诸如货物的原材料、原产地、各生产工序的检查结果、流通过程的历史、以及商品说明等。另外，在将商品3260使用传送带搬运时，可以利用读取/写入器3240和设置在商品3260上的半导体装置3250，来对该商品3260进行检查(参照图14C)。作为半导体装置3230、半导体装置3250，可以使用上述半导体装置80。这样，通过将根据本实施方式的半导体装置用于系统，可以容易获得信息并且实现高功能化和高附加价值化。此外，因为根据本实施方式的半导体装置可以实现低耗电量化，所以可以实现设置于货物的半导体装置的小型化。
另外，除了上述以外根据本实施方式的半导体装置的用途很广泛，还可以用于任何东西，只要是无接触地明确对象物的历史等信息而有利于生产、管理等的商品。因为根据本实施方式的半导体装置在施加诸如弯曲等的外力的情况下也可以降低晶体管等的元件的损伤，所以可以将其设置于所有物品(包括生物)而使用。
实施方式7
在本实施方式中，对上述实施方式的半导体装置的使用方式的一例进行说明。半导体装置可以用作例如设置在纸币、硬币、有价证券类、无记名债券类、证书类(驾驶执照、居民证等)、包装容器类(包装纸、瓶等)、记录媒体(DVD软件、录像磁带等)、交通工具类(自行车等)、个人用品(包、眼镜等)、食品类、植物类、动物类、人体、衣物、生活用品类、以及电子设备等的商品或行李的行李签等的物品中的所谓IC签条、IC标签、IC卡。
注意，在本说明书中，IC卡是指将被薄片化的集成电路(例如，IC芯片)嵌入而设置到塑料卡中来可以记录信息的卡。根据读写数据的方式可以分类为“接触式”和“无接触式”。在无接触式卡中安装有天线，并且可以利用微弱电波与终端通讯。此外，IC标签是指在用于识别物体的微小IC芯片(尤其将该用途的IC芯片称为“ID芯片”)中记录有本身的识别代码等的信息，并且具有通过电波与管理系统发送/接收信息的能力的标签。以几十mm的尺寸且利用电磁波可以与读取器通讯。用于无线通讯进行数据的互相通讯的半导体装置的IC标签的形态具有各种各样的方式，诸如卡方式、签条类(称为IC签条)、证书类等。
在本实施方式中，参照图15A至15E对上述实施方式的半导体装置的应用例以及带有这些半导体装置的商品的一例进行说明。
图15A表示半导体装置的制成品的状态的一例。在签条衬纸3001(剥离纸)上形成有内部装有半导体装置3002的多个IC签条3003。IC签条3003收纳在箱子3004内。此外，在IC签条3003上表示与其商品或服务有关的信息(商品名称、品牌、商标、商标所有者、销售者、以及制造者等)，并且安装有的半导体装置带有对其商品(或商品种类)唯一的ID号码，从而可以容易知道诸如伪造、商标权及专利权信息等的知识产权侵犯、不公平竞争等不法行为。此外，在半导体装置内可以输入有诸如产地、销售地、质量、原材料、功效、用途、数量、形状、价格、生产方法、使用方法、生产时期、使用时期、保质期限、使用说明、以及与商品有关的知识产权等不能写完在商品的容器或签条上的许多信息，并且办理人和消费者可以使用简单的读取器来存取这些信息。此外，虽然生产者可以容易重写或删除信息等，但是办理人或消费者不能重写或删除信息等。
图15B表示内部装有半导体装置3012的签条形状的IC标签3011。通过将IC标签3011安装到商品中，商品管理变得很容易。例如，在商品被盗窃的情况下，通过追踪商品的路径，可以迅速查清犯人。如此，通过具备IC标签，可以使具有优良所谓跟踪能力的商品流通。
图15C表示安装有半导体装置3022的IC卡3021的制成品的状态的一例。上述IC卡3021包括提款卡、信用卡、预付卡、电子车票、电子货币、电话卡、以及会员卡等所有的卡类。
注意，至于图15C所示的IC卡，通过将薄膜晶体管用作构成半导体装置的晶体管，即使如图15D所示那样改变成弯曲形状也可以使用。
图15E表示无记名债券3031的制成品的状态。无记名债券3031嵌入有半导体装置3032，并且其周围由树脂成形而保护半导体装置。在此，该树脂中填充有填料。无记名债券3031可以使用与IC签条、IC标签以及IC卡相同工序制造。注意，虽然上述无记名债券之类包括邮票、车票、票、入场券、商品券、书券、文具券、啤酒券、米券、各种赠券、以及各种服务券等，但是，当然不局限于这些。此外，通过将半导体装置3032设置在纸币、硬币、有价证券类、无记名债券类、证书等，可以提供认证功能，并且有效地利用该认证功能可以防止伪造。
另外，虽然在此不图示，但是通过将半导体装置设置到书籍、包装容器类、记录介质、个人用品、食品类、衣物、生活用品类、电子设备等，可以实现检查系统等的系统的效率化。另外，通过将半导体装置设置到交通工具类，可以防止对其的伪造或偷窃。另外，通过将半导体装置嵌入到动物等生物中，可以容易识别各个生物。例如，通过在家畜等生物中嵌入无线标签，可以容易识别出生年、性别或种类等。
如上所述，因为上述实施方式的半导体装置在施加诸如弯曲等的外力的情况下也可以降低诸如晶体管等的元件的损坏，所以可以将其设置于所有物品(包括生物)而使用。
实施方式8
在本实施方式中，对上述实施方式的半导体装置的使用方式的一例进行说明。上述实施方式的半导体装置从所制造的衬底剥离而可以成为具有挠性的状态。以下参照图16A至16F对具有上述实施方式的半导体装置的电子设备的具体例子进行说明。电子设备是指液晶显示装置、EL显示装置、电视装置(也称为电视机、电视接收机和薄型电视接收机)、移动电话等。
图16A表示显示器4101，它包括支撑台4102、显示部4103。显示部4103使用具有挠性的衬底形成，从而可以实现分量轻且薄型的显示器。另外，可以使显示部4103弯曲，还可以从支撑台卸下且沿弯曲的墙安装显示器。将上述实施方式所示的半导体装置用于显示部4103或其周围的驱动电路等的集成电路，可以制造半导体装置的使用方式之一的具有挠性的显示器。如此，可以将具有挠性的显示器设置于平坦的面以及弯曲的部分，所以可以用于各种用途。
图16B表示可卷曲的显示器4202，它包括显示部4201。将上述实施方式所示的半导体装置用于显示部4201或驱动电路等的集成电路，可以制造半导体装置的使用方式之一的可以卷曲且薄型的大型显示器。由于可卷曲的显示器4202使用具有可挠性的衬底形成，所以可以与显示部4202一起折叠或卷曲而携带其。因此，即使可卷曲的显示器4202为大型也可以以折叠或卷曲等的方式将其放入在包里携带。
图16C表示薄片型计算机4301，它包括显示部4302、键盘4303、触控板4304、外部连接端口4305、电源插头4306等。将上述实施方式所示的半导体装置用于显示部4302、驱动电路或信息处理电路等的集成电路，可以制造半导体装置的使用方式之一的薄型或薄片型计算机。由于显示器4302使用具有挠性的衬底形成，所以可以实现分量轻且薄型的计算机。另外，在通过薄片型计算机4301的主体部分设置收纳空间可以将显示部4302卷曲到主体来收纳。此外，通过将键盘4303设置为具有挠性，可以与显示部4302同样将其卷曲到薄片型计算机4301的收纳空间来收纳，而携带其变得方便。另外，在不使用此的情况下也通过折叠来可以以不太占地方的方式收纳。
图16D表示具有20英寸至80英寸的大型显示部的显示装置4400，它包括操作部的键盘4402、显示部4401、扬声器4403等。由于显示部4401使用具有挠性的衬底形成，所以可以卸下键盘4402并且折叠或卷曲显示装置4400而携带其。另外，可以以无线方式进行键盘4402和显示部4401之间的连接，例如，可以沿弯曲的墙安装显示装置4400并且使用键盘4402以无线方式操作显示装置4400。
在图16D所示的例子中，将上述实施方式所示的半导体装置用于显示部4401、显示部的驱动电路或控制显示部和键盘之间的通讯的无线通讯电路等的集成电路。由此，可以制造半导体装置的使用方式之一的薄型的大型显示装置。
图16E表示电子书4501，它包括显示部4502、操作键4503等。此外也可以将调制解调器安装到电子书4501。另外，由于显示部4502使用挠性衬底形成，所以可以折弯或卷曲显示部4502。因此，当携带其时也不太占地方。另外，显示部4502可以显示诸如文字等的静态图像以及动态图像。
在图16E所示的例子中，将上述实施方式所示的半导体装置用于显示部4502、驱动电路或控制电路等的集成电路。由此，可以制造半导体装置的使用方式之一的薄型电子书。
图16F表示IC卡4601，它包括显示部4602、连接端子4603等。由于利用挠性衬底将显示部4602制造为分量轻且薄型的薄片状，因此可以将其贴合到卡表面上而形成。当IC卡可以在无接触地接收数据的情况下，在显示部4602上显示从外部获得的信息。
在图16F所示的例子中，将上述实施方式所示的半导体装置用于显示部4602或无线通讯电路等的集成电路。由此，可以制造半导体装置的使用方式之一的薄型IC卡。
如上所述，通过将上述实施方式的半导体装置用于电子设备，可以制造可以将其弯曲的电子设备。在对电子设备施加诸如弯曲等的外力的情况下也可以使在电子设备的厚度方向上的中立面位于可以抑制在半导体膜106中产生应力的区域。因此，在对电子设备施加弯曲等的外力的情况下，也可以抑制在半导体膜106中产生的应力。从而，可以降低半导体膜106的损伤，并且可以实现电子设备的成品率或可靠性的提高。
如上所述，本发明的应用范围非常广泛，而可以将其用于所有领域的电子设备或信息显示单元。
实施例1
在本实施例中，进行计算来证验(模拟)在对根据实施方式1的半导体装置施加诸如弯曲等的外力的情况下产生于半导体膜的应力分布。并且，以下表示根据所得到的应力分布进行计算来证验可以抑制产生于半导体膜的应力的第一加强膜及第二加强膜的最合适的厚度的结果。
为了求第一加强膜及第二加强膜的最合适的厚度，对第一加强膜的厚度和第二加强膜的厚度的组合作各种各样的变换，并且进行模拟四点弯曲试验的有限元法分析(analysis by a finite elementmethod)求产生于半导体装置的应力分布。根据求出来的应力分布求产生于半导体膜(尤其为沟道形成区域)的米塞斯等效应力的最大值。注意，在本说明书中所规定的米塞斯等效应力是指通过将根据一般使用的计算机模拟求出来的各方向的应力转换为标量来可求出来的值。
利用诸如应力分析软件等的一般使用的计算机模拟可以求出产生于半导体装置的应力分布。根据构成半导体装置的零部件制造分析模型，并且对计算机的应力分析软件输入分析模型的各零部件的尺寸、形状、杨氏模量、泊松比、负荷等的参量而分析将其弯曲等的影响使什么样的应力分布产生于各个零部件。在此所述的零部件除了绝缘膜、加强膜、半导体膜、栅极绝缘膜、栅电极等的上述的零部件以外还包括构成半导体装置的所有要素。在本实施例中，作为应力分析软件使用商品名称为“ANSYS”(CYBERNET SYSTEMS CO.，LTD.制造)的软件。
图17表示用于计算的分析模型。
作为用作缓冲层的绝缘膜202，假定氧氮化硅(厚度为200nm)。将绝缘膜202上的第一加强膜203设定为氮化硅(厚度分别设定为0nm、50nm、100nm、150nm、200nm、400nm的条件)。另外，将绝缘膜204设定为氧氮化硅(厚度100nm)，并且以覆盖绝缘膜202及加强膜203的方式层叠此。将岛状半导体膜206设定为硅(厚度为66nm)，将栅极绝缘膜207设定为氧化硅(厚度为20nm)，并且将用作栅电极的导电膜208设定为钨(厚度为100nm)。另外，将第二加强膜209设定为氮化硅(厚度分别设定为0nm、100nm、150nm、200nm、400nm的条件)，将层间绝缘膜210设定为氧氮化硅(厚度为1.5μm)，将用作源电极或漏电极的导电膜211设定为铝(厚度为700nm)，并且将绝缘膜212设定为聚酰亚胺(厚度为1.5μm)。半导体装置的外部尺寸为50μm×3.32μm。注意，为了将计算简化，省略薄片(或衬底)而进行计算。
表1表示用于计算的零部件的杨氏模量和泊松比。
[表1]
 
材料 杨氏模量[MPa] 泊松比
硅 1.70E+05 0.3
氧氮化硅 6.82E+04 0.25
氮氧化硅 1.96E+05 0.25
氧化硅 4.50E+04 0.25
铝 7.00E+04 0.33
钨 5.34E+05 0.22
聚酰亚胺 6.19E+03 0.25
另外，假定如下四点弯曲：将图17的支点213设置在离模拟模型的两端有8μm的地点，并且如箭头214所示对模拟模型施加0.05N的负荷。
图18A至19B表示使用分析软件进行有限元法分析来产生于半导体装置的应力分布。图18A表示不设置第一加强膜及第二加强膜的情况，并且图18B表示设置第一加强膜及第二加强膜的情况。另外，图19A表示只设置第一加强膜的情况，并且图19B表示只设置第二加强膜的情况。注意，至于应力分布，颜色越浓的部分表示越高的应力值。
根据有限元法求出来的应力依赖于模型的结构，并且其包括各种性质的应力。于是，在本实施例中，使用米塞斯等效应力评价根据有限元法的计算结果的应力。另外，对产生于薄膜晶体管的应力使用沟道形成区域206a的米塞斯等效应力的最大值进行评价，其中考虑膜中的损伤的可能性而注目沟道形成区域206a的应力。
在表2中，使用米塞斯等效应力的最大值表示产生于沟道形成区域206a的应力。
[表2]
Figure A200810183805D00371
图20A至21B表示使用有限元法求出来的沟道形成区域的应力分布。在图20A至21B中，扩大沟道形成区域而表示此，并且至于应力分布颜色越浓的部分表示越高的应力值。注意，在此没表示除了半导体膜206以外的应力分布。
图20A表示在不设置第一加强膜203及第二加强膜209(第一加强膜的厚度为0nm，并且第二加强膜的厚度为0nm)的情况下产生于沟道形成区域的应力分布。可以确认到在沟道形成区域的下方的中央部中产生高应力。这表示半导体装置的中立面的位置存在于栅电极一侧。此时的米塞斯等效应力的最大值为44MPa。
图20B表示在设置第一加强膜及第二加强膜(第一加强膜的厚度为100nm，并且第二加强膜的厚度为300nm)的情况下产生于沟道形成区域的应力分布。可以确认到在设置第一加强膜及第二加强膜的情况下在沟道形成区域中不产生30MPa以上的应力。这是因为与图20A的情况相比半导体装置的中立面的位置移动到第一加强膜203一侧。此时的米塞斯等效应力的最大值为27MPa，而与图20A相比可以降低大约40％的应力。
图21A表示在只设置第一加强膜(第一加强膜的厚度为100nm)的情况下产生于沟道形成区域的应力分布。因为在只设置第一加强膜203的情况下，半导体装置的中立面的位置移动到与图20B的情况相比更近于第一加强膜203一侧，所以在沟道形成区域的上端部中产生高应力。此时的米塞斯等效应力的最大值为56MPa。
图21B表示在只设置第二加强膜(第二加强膜的厚度为300nm)的情况下产生于沟道形成区域的应力分布。因为在只设置第二加强膜的情况下，半导体装置的中立面的位置移动到与图20A的情况相比近于栅电极一侧，所以在沟道形成区域的下方的中央部中产生高应力。此时的塞斯等效应力的最大值为49MPa。
当对于图20A所示的不设置有第一加强膜及第二加强膜的情况和图20B所示的设置有第一加强膜及第二加强膜的情况，比较产生于沟道形成区域的应力分布时，可以降低40％的米塞斯等效应力。这是因为通过在半导体膜的上下设置加强膜，可以使半导体装置中的中立面的位置起变化，而抑制产生于沟道形成区域的应力。
另外，确认到如下事实，即如图21A及21B所示，在只设置第一加强膜或第二加强膜的情况下，与不设置有加强膜的情况相比，产生于沟道形成区域的应力有时增大，而不一定可以抑制产生于沟道形成区域的应力。
根据分析结果确认到如下事实，即因为在不设置第一加强膜及第二加强膜的情况下产生的塞斯等效应力的最大值为44MPa，所以将第一加强膜的厚度设定为50nm以上且200nm以下的范围内，并且将第二加强膜的厚度设定为100nm以上且400nm以下的范围内即可。另外，也确认到在第二加强膜的厚度比第一加强膜的厚度厚的情况下，可以降低米塞斯等效应力的最大值。进而，也确认到在第一加强膜的厚度和第二加强膜的厚度的比率(第一加强膜的厚度/第二加强膜的厚度)为1/2以下的情况下也可以降低米塞斯等效应力的最大值。
如上所述，通过中间夹着半导体膜设置由其杨氏模量与半导体膜的杨氏模量相比高的材料形成的加强膜，可以在半导体装置的厚度方向上使中立面位于可以抑制在半导体膜中产生应力的区域。就是说，可以使半导体装置的中立面位于对半导体装置优选的区域。因此，在对半导体装置施加诸如弯曲等的外力的情况下也可以抑制在半导体膜中产生应力。从而，可以降低晶体管等的元件的损伤，并且可以实现半导体装置的成品率或可靠性的提高。
本申请基于2007年12月3日在日本专利局受理的日本专利申请序列号2007-312163而制作，所述申请内容包括在本说明书中。

Claims (25)

1.一种半导体装置，包括：
具有挠性的衬底上的第一岛状膜；
所述第一岛状膜上的半导体膜；
所述半导体膜上的导电膜，其中间夹着绝缘膜；以及
所述导电膜上的第二岛状膜，
其中，所述半导体膜的整个区域与所述第一岛状膜重叠，
并且，所述第二岛状膜与所述半导体膜的整个区域重叠。
2.根据权利要求1所述的半导体装置，其中所述第一岛状膜和所述第二岛状膜彼此接触。
3.根据权利要求1所述的半导体装置，其中所述第一岛状膜的杨氏模量与所述半导体膜相比高。
4.根据权利要求1所述的半导体装置，其中所述第二岛状膜使用与所述第一岛状膜相同材料而形成。
5.根据权利要求1所述的半导体装置，其中所述第一岛状膜由氮化硅、氮氧化硅、金属氧化物或金属氮化物形成。
6.根据权利要求1所述的半导体装置，其中所述第一岛状膜的厚度为50nm以上且200nm以下，并且所述第二岛状膜的厚度为以上且100nm至400nm以下。
7.根据权利要求1所述的半导体装置，其中所述第二岛状膜的厚度比所述第一岛状膜的厚度厚。
8.根据权利要求1所述的半导体装置，其中所述第二岛状膜的厚度与所述第一岛状膜的厚度相同。
9.根据权利要求1所述的半导体装置，其中第一岛状膜的厚度和所述第二岛状膜的厚度的比率(所述第一岛状膜的厚度/所述第二岛状膜的厚度)为1/2以下。
10.一种半导体装置，包括：
具有挠性的衬底上的晶体管，该晶体管包括栅电极和半导体膜，其中间夹着栅极绝缘膜；
所述具有挠性的衬底上的第一岛状膜；以及
所述具有挠性的衬底上的第二岛状膜，
其中，所述半导体膜的整个区域与所述第一岛状膜重叠，
并且，所述第二岛状膜与所述半导体膜的整个区域重叠。
11.根据权利要求10所述的半导体装置，其中所述第一岛状膜和所述第二岛状膜彼此接触。
12.根据权利要求10所述的半导体装置，其中所述第一岛状膜的杨氏模量与所述半导体膜相比高。
13.根据权利要求10所述的半导体装置，其中所述第二岛状膜使用与所述第一岛状膜相同材料而形成。
14.根据权利要求10所述的半导体装置，其中所述第一岛状膜由氮化硅、氮氧化硅、金属氧化物或金属氮化物形成。
15.根据权利要求10所述的半导体装置，其中所述第一岛状膜的厚度为50nm以上且200nm以下，并且所述第二岛状膜的厚度为100nm以上且400nm以下。
16.根据权利要求10所述的半导体装置，其中所述第二岛状膜的厚度比所述第一岛状膜的厚度厚。
17.根据权利要求10所述的半导体装置，其中所述第二岛状膜的厚度与所述第一岛状膜的厚度相同。
18.根据权利要求10所述的半导体装置，其中所述第一岛状膜的厚度和所述第二岛状膜的厚度的比率(所述第一岛状膜的厚度/所述第二岛状膜的厚度)为1/2以下。
19.一种半导体装置，包括：
具有挠性的衬底上的第一下层岛状膜；
所述具有挠性的衬底上的第二下层岛状膜；
所述第一下层岛状膜上的包括第一沟道形成区域和第一杂质区域的第一半导体膜；
所述第二下层岛状膜上的包括第二沟道形成区域和第二杂质区域的第二半导体膜；
在所述第一沟道形成区域上隔着第一栅极绝缘膜而设置的第一栅电极；
在所述第二沟道形成区域上隔着第二栅极绝缘膜而设置的第二栅电极；
所述第一栅电极上的第一上层岛状膜；
所述第二栅电极上的第二上层岛状膜；以及
所述第一上层岛状膜和所述第二上层岛状膜上的层间绝缘膜，
其中，所述第一沟道形成区域的整个区域与所述第一下层岛状膜重叠，
并且，所述第二沟道形成区域的整个区域与所述第二下层岛状膜重叠，
并且，所述第一上层岛状膜与所述第一沟道形成区域的整个区域重叠，
并且，所述第二上层岛状膜与所述第二沟道形成区域的整个区域重叠。
20.根据权利要求19所述的半导体装置，
其中，所述第一栅极绝缘膜和所述第二栅极绝缘膜为连续的栅极绝缘膜；
并且，所述层间绝缘膜在所述第一半导体膜和所述第二半导体膜之间的区域中与所述栅极绝缘膜接触。
21.根据权利要求19所述的半导体装置，还包括：
在所述第一和第二下层岛状膜以及所述第一和第二半导体膜之间夹有的绝缘层，
其中，所述层间绝缘膜在所述第一半导体膜和所述第二半导体膜之间的区域中与所述绝缘层接触。
22.根据权利要求19所述的半导体装置，其中所述第一上层岛状膜和所述第二上层岛状膜为连续的上层岛状膜，
并且，所述上层岛状膜与所述第一下层岛状膜及所述第二下层岛状膜接触。
23.一种半导体装置，包括：
具有挠性的衬底上的第一岛状膜；
所述第一岛状膜上的包括第一沟道形成区域和第一杂质区域的第一半导体膜；
所述第一岛状膜上的包括第二沟道形成区域和第二杂质区域的第二半导体膜；
所述第一沟道形成区域上的第一栅电极，其中间夹着栅极绝缘膜；
所述第二沟道形成区域上的第二栅电极，其中间夹着所述栅极绝缘膜；以及
所述第一栅电极和所述第二栅电极上的第二岛状膜，
其中，所述第一半导体膜的整个区域及所述第二半导体膜的整个区域与所述第一岛状膜重叠，
并且，所述第二岛状膜与所述第一半导体膜的整个区域及所述第二半导体膜的整个区域重叠。
24.一种半导体装置，包括：
具有挠性的衬底上的多个第一岛状膜；
所述多个第一岛状膜上的多个半导体膜，该多个半导体膜为选自由氮化硅、氮氧化硅、金属氧化物及金属氮化物组成的组中的；
所述多个半导体膜上的多个栅电极，在所述多个栅电极和所述多个半导体膜之间夹有栅极绝缘膜；
所述多个栅电极上的多个第二岛状膜；
所述多个第二岛状膜上的第一绝缘膜；
所述第一绝缘膜上的第一导电膜，该第一导电膜与所述多个半导体膜中的一个电连接；
所述第一导电膜上的第二绝缘膜；以及
所述第二绝缘膜上的天线，
其中，所述多个半导体膜的每一个的整个周围在所述多个第一岛状膜的一个的周围内，
并且，所述多个半导体膜的每一个的整个周围在所述多个第二岛状膜的一个的周围内。
25.一种半导体装置，包括：
具有挠性的第一衬底上的多个第一岛状膜；
所述多个第一岛状膜上的多个半导体膜，该多个半导体膜为选自由氮化硅、氮氧化硅、金属氧化物及金属氮化物组成的组中的；
所述多个半导体膜上的多个栅电极，在所述多个栅电极和所述多个半导体膜之间夹有栅极绝缘膜；
所述多个栅电极上的多个第二岛状膜；
所述多个第二岛状膜上的第一绝缘膜；
所述第一绝缘膜上的第一导电膜，该第一导电膜与所述多个半导体膜中的一个电连接；
所述第一导电膜上的第二绝缘膜；
所述第二绝缘膜上的第二导电膜；以及
形成在贴合到所述第一衬底的第二衬底上的天线，该天线与所述第二导电膜电连接，
其中，所述多个半导体膜的每一个的整个周围在所述多个第一岛状膜的一个的周围内，
并且，所述多个半导体膜的每一个的整个周围在所述多个第二岛状膜的一个的周围内。
CN200810183805.9A 2007-12-03 2008-12-02 半导体装置 Expired - Fee Related CN101452962B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410196055.4A CN103985763B (zh) 2007-12-03 2008-12-02 半导体装置和显示装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2007312163 2007-12-03
JP2007312163 2007-12-03
JP2007-312163 2007-12-03

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN201410196055.4A Division CN103985763B (zh) 2007-12-03 2008-12-02 半导体装置和显示装置

Publications (2)

Publication Number Publication Date
CN101452962A true CN101452962A (zh) 2009-06-10
CN101452962B CN101452962B (zh) 2014-06-18

Family

ID=40427859

Family Applications (2)

Application Number Title Priority Date Filing Date
CN200810183805.9A Expired - Fee Related CN101452962B (zh) 2007-12-03 2008-12-02 半导体装置
CN201410196055.4A Expired - Fee Related CN103985763B (zh) 2007-12-03 2008-12-02 半导体装置和显示装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201410196055.4A Expired - Fee Related CN103985763B (zh) 2007-12-03 2008-12-02 半导体装置和显示装置

Country Status (6)

Country Link
US (2) US8047442B2 (zh)
EP (1) EP2071627B1 (zh)
JP (9) JP5514429B2 (zh)
KR (2) KR101720512B1 (zh)
CN (2) CN101452962B (zh)
TW (1) TWI459542B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107578704A (zh) * 2016-07-05 2018-01-12 三星显示有限公司 可卷曲显示装置及包括可卷曲显示装置的电子装置

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8325047B2 (en) * 2009-04-08 2012-12-04 Sabic Innovative Plastics Ip B.V. Encapsulated RFID tags and methods of making same
KR101465192B1 (ko) * 2010-04-09 2014-11-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI657580B (zh) * 2011-01-26 2019-04-21 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
US8946066B2 (en) 2011-05-11 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US8679905B2 (en) * 2011-06-08 2014-03-25 Cbrite Inc. Metal oxide TFT with improved source/drain contacts
US9431545B2 (en) * 2011-09-23 2016-08-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6022880B2 (ja) * 2011-10-07 2016-11-09 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
US8637864B2 (en) 2011-10-13 2014-01-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP6026839B2 (ja) 2011-10-13 2016-11-16 株式会社半導体エネルギー研究所 半導体装置
US9018629B2 (en) 2011-10-13 2015-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP5912394B2 (ja) 2011-10-13 2016-04-27 株式会社半導体エネルギー研究所 半導体装置
KR20140060776A (ko) * 2012-11-12 2014-05-21 삼성디스플레이 주식회사 플렉서블 표시 장치 및 그 제조 방법
JP2014138179A (ja) * 2013-01-18 2014-07-28 Nippon Hoso Kyokai <Nhk> 薄膜トランジスタアレイ基板及び表示装置
US9577107B2 (en) 2013-03-19 2017-02-21 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and method for forming oxide semiconductor film
WO2014189493A1 (en) 2013-05-21 2014-11-27 Halliburton Energy Services, Inc. Thermal securing set screws
JP6345023B2 (ja) * 2013-08-07 2018-06-20 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
CN108963105B (zh) 2014-03-06 2020-11-24 株式会社半导体能源研究所 发光装置
JP6197946B2 (ja) * 2014-03-28 2017-09-20 株式会社村田製作所 アンテナ装置および通信機器
JP6468686B2 (ja) 2014-04-25 2019-02-13 株式会社半導体エネルギー研究所 入出力装置
JP2016081051A (ja) 2014-10-10 2016-05-16 株式会社半導体エネルギー研究所 機能パネル、装置、情報処理装置
KR102367251B1 (ko) * 2015-02-02 2022-02-25 삼성디스플레이 주식회사 표시 장치
US9772268B2 (en) * 2015-03-30 2017-09-26 International Business Machines Corporation Predicting semiconductor package warpage
KR20230093078A (ko) 2015-07-23 2023-06-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치, 모듈, 및 전자 기기
CN107134496B (zh) 2016-02-29 2019-05-31 昆山工研院新型平板显示技术中心有限公司 薄膜晶体管及其制造方法、显示面板及显示装置
JP7086582B2 (ja) * 2017-12-11 2022-06-20 株式会社ジャパンディスプレイ 表示装置
CN110299369B (zh) * 2019-07-03 2021-11-16 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030214006A1 (en) * 2002-05-15 2003-11-20 Osamu Nakamura Semiconductor device and manufacturing method thereof
US20060289868A1 (en) * 2005-06-28 2006-12-28 Jeong Jae K Flat panel display and method for driving the same

Family Cites Families (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5812353A (ja) * 1981-07-15 1983-01-24 Matsushita Electric Ind Co Ltd 半導体装置
JPS63162007A (ja) 1986-12-26 1988-07-05 Osaka Pref Gov 浄水処理に於ける薬注制御方法
JPH0415002A (ja) 1990-05-07 1992-01-20 Matsushita Electric Ind Co Ltd 毛髪乾燥機
KR100294026B1 (ko) 1993-06-24 2001-09-17 야마자끼 순페이 전기광학장치
US6867432B1 (en) * 1994-06-09 2005-03-15 Semiconductor Energy Lab Semiconductor device having SiOxNy gate insulating film
JP4143144B2 (ja) * 1997-06-20 2008-09-03 シャープ株式会社 薄膜トランジスタの製造方法
JP2001060693A (ja) * 2000-01-01 2001-03-06 Semiconductor Energy Lab Co Ltd アクティブマトリクス型表示装置
JP2001326178A (ja) * 2000-03-08 2001-11-22 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2002094078A (ja) * 2000-06-28 2002-03-29 Semiconductor Energy Lab Co Ltd 半導体装置
GB0108309D0 (en) * 2001-04-03 2001-05-23 Koninkl Philips Electronics Nv Matrix array devices with flexible substrates
JP4302357B2 (ja) * 2001-04-06 2009-07-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW594947B (en) 2001-10-30 2004-06-21 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
JP2003152086A (ja) * 2001-11-15 2003-05-23 Semiconductor Energy Lab Co Ltd 半導体装置
JP3881248B2 (ja) * 2002-01-17 2007-02-14 株式会社日立製作所 液晶表示装置および画像表示装置
JP4230159B2 (ja) * 2002-03-26 2009-02-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4526773B2 (ja) * 2002-03-26 2010-08-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2004047975A (ja) * 2002-05-17 2004-02-12 Semiconductor Energy Lab Co Ltd 積層体の転写方法及び半導体装置の作製方法
JP4052631B2 (ja) * 2002-05-17 2008-02-27 株式会社東芝 アクティブマトリクス型表示装置
EP1363319B1 (en) 2002-05-17 2009-01-07 Semiconductor Energy Laboratory Co., Ltd. Method of transferring an object and method of manufacturing a semiconductor device
US7605023B2 (en) * 2002-08-29 2009-10-20 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for a semiconductor device and heat treatment method therefor
JP2004151546A (ja) * 2002-10-31 2004-05-27 Sharp Corp アクティブマトリクス基板および表示装置
KR100528326B1 (ko) * 2002-12-31 2005-11-15 삼성전자주식회사 가요성 기판 상에 보호캡을 구비하는 박막 반도체 소자 및 이를 이용하는 전자장치 및 그 제조방법
TWI276017B (en) * 2003-04-23 2007-03-11 Kuo-Ping Yang Automatic and interactive system for computer teaching aid
JP4102246B2 (ja) * 2003-04-28 2008-06-18 株式会社東芝 半導体装置及びその製造方法
JP2004109988A (ja) * 2003-08-29 2004-04-08 Seiko Epson Corp 電気光学装置及び電子機器
JP3923458B2 (ja) * 2003-09-10 2007-05-30 株式会社半導体エネルギー研究所 半導体装置
US7768405B2 (en) * 2003-12-12 2010-08-03 Semiconductor Energy Laboratory Co., Ltd Semiconductor device and manufacturing method thereof
JP2005259865A (ja) * 2004-03-10 2005-09-22 Seiko Epson Corp 半導体装置、半導体装置の製造方法、電気光学装置
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP4963163B2 (ja) * 2004-06-16 2012-06-27 株式会社半導体エネルギー研究所 レーザ処理装置及び半導体装置の作製方法
JP4942959B2 (ja) * 2004-07-30 2012-05-30 株式会社半導体エネルギー研究所 レーザ照射装置およびレーザ照射方法
KR101102261B1 (ko) * 2004-09-15 2012-01-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US7843010B2 (en) * 2004-09-30 2010-11-30 Sharp Kabushiki Kaisha Crystalline semiconductor film and method for manufacturing the same
JP5072210B2 (ja) * 2004-10-05 2012-11-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2006232449A (ja) 2005-02-23 2006-09-07 Tanaka Shikan Kk Ｉｃタグ付き紙管
JP5046529B2 (ja) * 2005-02-25 2012-10-10 株式会社半導体エネルギー研究所 半導体装置
US7619288B2 (en) * 2005-05-27 2009-11-17 Sharp Kabushiki Kaisha Thin film transistor substrate, liquid crystal display device provided with such thin film transistor substrate and method for manufacturing thin film transistor substrate
US7576359B2 (en) * 2005-08-12 2009-08-18 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
EP1770610A3 (en) * 2005-09-29 2010-12-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5027470B2 (ja) * 2005-09-29 2012-09-19 株式会社半導体エネルギー研究所 記憶装置
JP2007123377A (ja) * 2005-10-26 2007-05-17 Matsushita Electric Ind Co Ltd 有機半導体素子モジュール
JP5151025B2 (ja) 2005-11-30 2013-02-27 パナソニック株式会社 フレキシブル回路基板
JP5243046B2 (ja) * 2006-01-25 2013-07-24 シャープ株式会社 半導体装置の製造方法、及び、半導体装置
JP5145672B2 (ja) * 2006-02-27 2013-02-20 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2007258691A (ja) 2006-02-21 2007-10-04 Semiconductor Energy Lab Co Ltd レーザ照射装置、レーザ照射方法、及び半導体装置の作製方法
JP5132169B2 (ja) * 2006-03-31 2013-01-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2007288078A (ja) * 2006-04-20 2007-11-01 Seiko Epson Corp フレキシブル電子デバイス及びその製造方法
JP2007312163A (ja) 2006-05-19 2007-11-29 Aruze Corp オーディオ用増幅装置
JP3958349B2 (ja) 2006-12-05 2007-08-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4918391B2 (ja) * 2007-04-16 2012-04-18 オンセミコンダクター・トレーディング・リミテッド 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030214006A1 (en) * 2002-05-15 2003-11-20 Osamu Nakamura Semiconductor device and manufacturing method thereof
US20060289868A1 (en) * 2005-06-28 2006-12-28 Jeong Jae K Flat panel display and method for driving the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107578704A (zh) * 2016-07-05 2018-01-12 三星显示有限公司 可卷曲显示装置及包括可卷曲显示装置的电子装置

Also Published As

Publication number Publication date
JP2015201663A (ja) 2015-11-12
JP2020074478A (ja) 2020-05-14
JP2017147462A (ja) 2017-08-24
JP7250882B2 (ja) 2023-04-03
US8272575B2 (en) 2012-09-25
JP5514429B2 (ja) 2014-06-04
JP5770402B2 (ja) 2015-08-26
TW200943540A (en) 2009-10-16
CN103985763A (zh) 2014-08-13
TWI459542B (zh) 2014-11-01
EP2071627B1 (en) 2014-06-11
CN101452962B (zh) 2014-06-18
KR101720512B1 (ko) 2017-03-28
JP2015111744A (ja) 2015-06-18
US20090140053A1 (en) 2009-06-04
CN103985763B (zh) 2018-02-06
JP2022009486A (ja) 2022-01-14
JP2023073320A (ja) 2023-05-25
JP7471488B2 (ja) 2024-04-19
KR101693543B1 (ko) 2017-01-06
EP2071627A3 (en) 2012-11-28
JP6379250B2 (ja) 2018-08-22
KR20090057932A (ko) 2009-06-08
JP2018195843A (ja) 2018-12-06
JP2014075594A (ja) 2014-04-24
EP2071627A2 (en) 2009-06-17
JP6968214B2 (ja) 2021-11-17
US8047442B2 (en) 2011-11-01
JP6657333B2 (ja) 2020-03-04
KR20160023740A (ko) 2016-03-03
US20120037993A1 (en) 2012-02-16
JP2009158936A (ja) 2009-07-16
JP5719910B2 (ja) 2015-05-20

Similar Documents

Publication Publication Date Title
CN101452962B (zh) 半导体装置
JP5918837B2 (ja) 半導体装置
JP5046529B2 (ja) 半導体装置
JP2005268774A (ja) 半導体装置の製造方法、ｉｃカード、ｉｃタグ、ｒｆｉｄ、トランスポンダ、紙幣、有価証券、パスポート、電子機器、バッグ及び衣類
US8232556B2 (en) Semiconductor device
JP5350616B2 (ja) 半導体装置
JP2005252232A (ja) 有価証券並びにチップ搭載物、及びそれらの作製方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20140618

Termination date: 20211202