KR20090045067A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20090045067A
KR20090045067A KR1020080106889A KR20080106889A KR20090045067A KR 20090045067 A KR20090045067 A KR 20090045067A KR 1020080106889 A KR1020080106889 A KR 1020080106889A KR 20080106889 A KR20080106889 A KR 20080106889A KR 20090045067 A KR20090045067 A KR 20090045067A
Authority
KR
South Korea
Prior art keywords
gate
electrode
source
substrate
drain
Prior art date
Application number
KR1020080106889A
Other languages
English (en)
Other versions
KR101037542B1 (ko
Inventor
가즈따까 다까기
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20090045067A publication Critical patent/KR20090045067A/ko
Application granted granted Critical
Publication of KR101037542B1 publication Critical patent/KR101037542B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0891—Source or drain regions of field-effect devices of field-effect transistors with Schottky gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
    • H01L29/8124—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate with multiple gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

소스 전극으로부터 게이트 전극 간의 소스ㆍ게이트간 활성 영역의 채널 저항이 저감되어, 고주파 특성을 갖는다. 기판 영역(10, 12, 18)과, 기판 영역(10, 12, 18)의 제1 표면에 배치된 게이트 전극(24), 소스 전극(20) 및 드레인 전극(22)과, 게이트 전극(24)과 소스 전극(20) 사이에 배치된 게이트ㆍ소스간 활성 영역(30)과, 게이트 전극(24)과 드레인 전극(22) 사이에 배치된 게이트ㆍ드레인간 활성 영역(32)과, 게이트 전극(24)과 소스 전극(20) 및 드레인 전극(22)의 하부의 기판 영역(10, 12, 18) 상에 배치된 활성 영역과, 활성 영역, 게이트ㆍ소스간 활성 영역(30) 및 게이트ㆍ드레인간 활성 영역(32)에 인접하여 배치된 비활성 영역(14)을 구비하고, 게이트ㆍ소스간 활성 영역(30)의 폭 WA1이, 게이트ㆍ드레인간 활성 영역(32)의 폭 WA2보다도 넓은 반도체 장치이다.
기판 영역, 게이트 전극, 소스 전극, 드레인 전극, 비활성 영역

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 고주파대에서 사용하는 반도체 장치에 관한 것으로, 특히 GaN 등 포화 전자 속도에 도달하는 전계가 높은 반도체 재료를 이용하여, 채널 저항을 저감한 플래너 구조의 반도체 장치에 관한 것이다.
고주파대에서 사용하는 반도체 장치, 예를 들면 마이크로파 전력 증폭 장치는, 전계 효과형 트랜지스터 등의 능동 소자 및 저항이나 컨덴서 등의 수동 소자, 고주파 신호를 전송하는 마이크로스트립 선로 등의 회로 소자로 구성된다.
이들 회로 소자는, 예를 들면 반절연성 기판 상에 형성되어 있다. 반절연성 기판의 이면에는 접지용 전극이 형성되어 있다. 그리고, 회로 소자를 접지하는 경우, 예를 들면 반절연성 기판을 관통하는 비아홀(VIA: 관통 구멍)을 통하여, 반절연성 기판 상에 형성한 회로 소자와 반절연성 기판의 이면에 형성한 접지용 전극이 전기적으로 접속된다(예를 들면, 특허 문헌 1 및 특허 문헌 2 참조).
반절연성 반도체 기판 상에 선택적으로 형성한 복수개의 활성 영역을 구비하는 반도체 장치에 대해서는, 이미 개시되어 있다(예를 들면, 특허 문헌 3 참조).
활성층 영역을 게이트 전극 핑거와 수직인 방향으로 형성된 소자 분리 영역 에 의해 분할함으로써, 열 확산 경로를 넓혀서, 열 저항을 저감하는 반도체 장치에 대해서는, 이미 개시되어 있다(예를 들면, 특허 문헌 4 참조).
적어도 1개의 유닛 셀을 제1 활성 영역과 제2 활성 영역으로 분할하는 열 스페이서를 구비하고, 열 확산을 위해 선택적으로 형성된 제1 활성 영역과 제2 활성 영역이 오프셋되어 배치되는 고주파 대전력 반도체 장치에 대해서는, 이미 개시되어 있다(예를 들면, 특허 문헌 5 참조).
도 1은, 종래예에 따른 반도체 장치로서, 도 1의 (a)는 모식적 단면 구조도, 도 1의 (b)는 모식적 평면 패턴 구성도를 도시한다.
종래예에 따른 반도체 장치는, 예를 들면 도 1에 도시한 바와 같이, 기판(10)과, 기판(10) 상에 배치된 GaN 에피택셜 성장층(12)과, GaN 에피택셜 성장층(12) 상에 배치된 AlGaN층(18)과, AlGaN층(18) 상에 배치된 소스 전극(20) 및 드레인 전극(22)과, AlGaN층(18) 상의 리세스부에 배치된 게이트 전극(24)과, AlGaN층(18)과 GaN 에피택셜 성장층(12)의 일부분에 형성된 비활성 영역(소자 분리 영역)(14)을 구비한다. GaN 에피택셜 성장층(12) 상의 AlGaN층(18)과의 계면에는, 2차원 전자 가스(2DEG: Two Dimensional Electron Gas)층(16)이 형성되어 있다. 도 1에 도시한 반도체 장치는 HEMT(High Electron Mobility Transistor)에 상당하고 있다.
종래예에 따른 반도체 장치에서는, 도 1에 도시한 바와 같이, 소스 전극(20)과 게이트 전극(24) 사이의 채널 저항인 소스 저항 RS의 저항값을 저감하기 위해, 소스 전극(20) 바로 아래의 AlGaN층(18)을 두껍게 설정하여 저감화하고 있다. 한편, 게이트 전극(24)에 인가하는 게이트 전압의 제어성을 향상시키기 위해, 게이트 전극(24) 바로 아래의 AlGaN층(18)을 얇게 설정하고 있다.
소스 저항 RS를 저감화함으로써, 드레인 전류 ID-드레인ㆍ소스 전압 VDS 특성에서, 온 저항을 저감화하여, 드레인 전류 ID의 상승 특성을 개선할 수 있다.
종래예에 따른 반도체 장치에서는, 도 1에 도시한 바와 같이, 소스 전극(20)과 게이트 전극(24) 사이의 게이트ㆍ소스간 활성 영역(30)(AA1)의 폭 WA1과, 게이트 전극(24)과 드레인 전극(22) 사이의 게이트ㆍ드레인간 활성 영역(32)(AA2)의 폭 WA2가 동등하다.
도 2는, 종래예에 따른 반도체 장치의 모식적 평면 패턴 구성으로서, 도 2의 (a)는 단위 소자의 모식적 평면 패턴 구성도, 도 2의 (b)는 단위 소자의 채널 폭을 확장한 반도체 장치의 모식적 평면 패턴 구성도, 도 2의 (c)는 도 2의 (b)의 반도체 장치를 드레인 전극을 중심으로 소스/드레인 방향으로 절첩한 반도체 장치의 모식적 평면 패턴 구성도를 도시한다.
종래예에 따른 반도체 장치에서는, 도 1과 마찬가지로, 확장된 디바이스 구조에서도, 도 2의 (a) 내지 (c)에 도시한 바와 같이, 소스 전극(20)과 게이트 전극(24) 사이의 게이트ㆍ소스간 활성 영역(30)(AA1)의 폭과, 게이트 전극(24)과 드레인 전극(22) 사이의 게이트ㆍ드레인간 활성 영역(32)(AA2)의 폭이 동등하다.
또한, 도 3은, 종래예에 따른 반도체 장치의 모식적 평면 패턴 구성으로서, 도 3의 (a)는, 도 3의 (b)의 A 부분의 확대도, 도 3의 (b)는 전체적인 모식적 평면 패턴 구성도를 도시한다.
종래예에 따른 반도체 장치의 전체적인 모식적 평면 패턴 구성은, 도 3에 도시한 바와 같이, 기판(100)과, 기판(100)의 제1 표면에 배치되고, 각각 복수의 핑거를 갖는 게이트 전극(24), 소스 전극(20) 및 드레인 전극(22)과, 기판(100)의 제1 표면에 배치되고, 게이트 전극(24), 소스 전극(20) 및 드레인 전극(22)마다 복수의 핑거를 각각 묶어서 형성한 게이트 단자 전극(240), 소스 단자 전극(200) 및 드레인 단자 전극(220)과, 게이트 전극(24)과 소스 전극(20) 사이에 배치된 게이트ㆍ소스간 활성 영역(30)과, 게이트 전극(24)과 드레인 전극(22) 사이에 배치된 게이트ㆍ드레인간 활성 영역(32)과, 소스 단자 전극(200)에 접속된 비아홀(260)을 구비하고, 게이트ㆍ소스간 활성 영역(30)의 폭이, 게이트ㆍ드레인간 활성 영역(32)의 폭과 동등하다.
도 3의 구성예에서, 각 부의 치수는, 예를 들면 셀 폭 W1은 약 120㎛, W2는 약 80㎛, 셀 길이 W3은 약 100㎛, W4는 약 120㎛이며, 게이트 폭 WG는 전체로서 100㎛×6개×4셀=2.4㎜ 정도이다.
도 3의 예에서는, 소스 단자 전극(200)에서, 기판(100)의 이면으로부터 비아홀(260)이 형성되고, 기판(100)의 이면에는 접지 도체가 형성되어 있다. 그리고, 회로 소자를 접지하는 경우, 기판(100)을 관통하는 비아홀(260)을 통하여, 기 판(100) 상에 형성한 회로 소자와 기판(100)의 이면에 형성한 접지 도체가 전기적으로 접속된다.
또한, 게이트 단자 전극(240)은, 본딩 와이어 등으로 주변의 회로소자에 접속되고, 또한 드레인 단자 전극(220)도, 본딩 와이어 등으로 주변의 회로소자에 접속된다.
종래의 반도체 장치에서는, 소스 전극(20)과 게이트 전극(24) 사이의 게이트ㆍ소스간 활성 영역(30)의 전계는, 게이트 전극(24)과 드레인 전극(22) 사이의 게이트ㆍ드레인간 활성 영역(32)의 전계보다도 낮기 때문에, 소스 전극(20)과 게이트 전극(24) 사이의 게이트ㆍ소스간 활성 영역(30)에서의 전자 속도가 낮다. 전자 속도가 낮기 때문에, 채널 저항의 증가, 그 결과로서 고주파 특성을 열화시키고 있었다.
[특허 문헌 1] 일본 특허 공개 평2-288409호 공보
[특허 문헌 2] 일본 특허 공개 제2001-28425호 공보
[특허 문헌 3] 일본 특허 공개 소57-160148호 공보(제2-3 페이지, 도 5)
[특허 문헌 4] 일본 특허 공개 평8-213409호 공보(제3 페이지, 도 1)
[특허 문헌 5] 미국 특허 제7,135,747호 명세서(제6 페이지, 도 2)
본 발명의 목적은, 채널 저항의 증가를 억제한 반도체 장치를 제공하는 데에 있다.
본 발명의 목적은, 소스 전극과 게이트 전극 간의 게이트ㆍ소스간 활성 영역의 채널 저항이 저감되고, 그 결과로서 고주파 특성을 갖는 반도체 장치를 제공하는 데에 있다.
또한, 본 발명의 목적은, 게이트ㆍ소스간 활성 영역 및/또는 게이트ㆍ드레인간 활성 영역의 폭의 불연속을 저감함으로써 전계 집중을 완화하는 반도체 장치를 제공하는 데에 있다.
상기 목적을 달성하기 위한 본 발명의 일 양태에 따르면, 기판과, 상기 기판의 제1 표면에 배치된 게이트 전극, 소스 전극 및 드레인 전극과, 상기 게이트 전극과 상기 소스 전극 간에 배치된 게이트ㆍ소스간 활성 영역과, 상기 게이트 전극과 상기 드레인 전극 간에 배치된 게이트ㆍ드레인간 활성 영역과, 상기 게이트 전극과 상기 소스 전극 및 상기 드레인 전극의 하부의 상기 기판 상에 배치된 활성 영역과, 상기 활성 영역, 상기 게이트ㆍ소스간 활성 영역 및 상기 게이트ㆍ드레인간 활성 영역에 인접하여 배치된 비활성 영역을 구비하고, 상기 게이트ㆍ소스간 활성 영역의 폭이, 상기 게이트ㆍ드레인간 활성 영역의 폭보다도 넓은 반도체 장치가 제공된다.
본 발명의 다른 양태에 따르면, 기판과, 상기 기판의 제1 표면에 배치되고, 각각 복수의 핑거를 갖는 게이트 전극, 소스 전극 및 드레인 전극과, 상기 기판의 제1 표면에 배치되고, 상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극마다 복수의 핑거를 각각 묶어서 형성한 게이트 단자 전극, 소스 단자 전극 및 드레인 단자 전극과, 상기 게이트 전극과 상기 소스 전극 간에 배치된 게이트ㆍ소스간 활성 영역과, 상기 게이트 전극과 상기 드레인 전극 간에 배치된 게이트ㆍ드레인간 활성 영역과, 상기 게이트 전극과 상기 소스 전극 및 상기 드레인 전극의 하부의 상기 기판 상에 배치된 활성 영역과, 상기 활성 영역, 상기 게이트ㆍ소스간 활성 영역 및 상기 게이트ㆍ드레인간 활성 영역에 인접하여 배치된 비활성 영역과, 상기 소스 단자 전극에 접속된 비아홀을 구비하고, 상기 게이트ㆍ소스간 활성 영역의 폭이, 상기 게이트ㆍ드레인간 활성 영역의 폭보다도 넓은 반도체 장치가 제공된다.
상기 기판 영역은, GaN/GaAlN으로 이루어지는 헤테로 접합 에피택셜층을 구비하는 것을 특징으로 한다.
상기 기판 영역은, GaN 에피택셜층을 구비하고, 상기 소스 전극 및 상기 드레인 전극의 하부의 상기 기판 영역 상에 배치된 활성 영역은, 각각 소스 확산 영역 및 드레인 확산 영역으로 이루어지는 것을 특징으로 한다.
상기 기판 영역은, SiC 기판, GaN 기판, SiC 기판 상에 GaN 에피택셜층을 형성한 기판, Si 기판 상에 GaN 에피택셜층을 형성한 기판, SiC 기판 상에 GaN/GaAlN으로 이루어지는 헤테로 접합 에피택셜층을 형성한 기판, 사파이어 기판 상에 GaN 에피택셜층을 형성한 기판, 사파이어 기판 또는 다이아몬드 기판을 갖는 것을 특징으로 한다.
본 발명에 의하면, 채널 저항의 증가를 억제한 반도체 장치를 제공할 수 있다.
또한, 본 발명에 의하면, 소스 전극으로부터 게이트 전극 간의 소스ㆍ게이트간 활성 영역의 채널 저항이 저감되고, 그 결과로서 고주파 특성을 갖는 반도체 장치를 제공할 수 있다.
또한, 본 발명에 의하면, 소스ㆍ게이트간 활성 영역 및/또는 드레인ㆍ게이트간 활성 영역의 폭의 불연속을 저감함으로써 전계 집중을 완화하는 반도체 장치를 제공할 수 있다.
다음으로, 도면을 참조하여, 본 발명의 실시 형태를 설명한다. 이하의 도면의 기재에서, 동일 또는 유사한 부분에는 동일 또는 유사한 부호를 붙이고 있다. 단, 도면은 모식적인 것이며, 현실의 것과는 상이한 것에 유의해야 한다. 또한, 도면 상호간에서도 서로의 치수의 관계나 비율이 상이한 부분이 포함되어 있는 것은 물론이다.
또한，이하에 나타내는 실시 형태는, 본 발명의 기술적 사상을 구체화하기 위한 장치나 방법을 예시하는 것으로서, 본 발명의 기술적 사상은, 각 구성 부품의 배치 등을 하기의 것에 특정하는 것은 아니다. 본 발명의 기술적 사상은, 특허 청구의 범위에서, 다양한 변경을 가할 수 있다.
[제1 실시 형태]
<전자 속도의 전계 의존성>
GaN에서의 전자의 유효 질량은, 0.19m0과 GaAs의 3배 정도의 크기이므로, 저 전계 이동도는, GaAs의 경우에 비하여 작다. 여기서, m0은, 전자의 정지 질량(Electron rest mass)을 나타낸다. 불순물 산란이 없는 HEMT 구조에서도, 저전계 이동도는, 실온에서는 1000∼1500㎠/Vㆍs 정도이다. 그러나, 고전계가 인가된 실제 동작 상태에서의 HEMT의 속도 성능을 결정하는 것은, 전자 이동도보다도 전자 속도가 지배적이다.
GaN에서의 전기 전도 특성의 일례로서, GaN에서의 전자 속도의 전계 의존성의 계산 결과를 Si, GaAs와 대비하여, 도 4에 도시한다(J.D.Albrecht et al., J.Appl. Phys.83, 4777(1988)). 도 4에 도시한 바와 같이, 피크 속도는 실온에서 2.8×107㎠/Vㆍs이며, GaAs의 약 1.5배이다. 한편, 피크 속도가 얻어지는 전계(피크 전계)는, GaN에서는 180㎸/㎝이며, GaAs의 수 ㎸/㎝에 비하면 훨씬 크다. 이것은, 전도대의 「곡(Valley)과 유효 질량이 무거운 세터라이트 곡(Valley)의 에너지 갭이 GaN에서는 2.0eV으로 GaAs의 0.33eV에 비하여 크기 때문이다. 따라서, GaN에서는, 피크 속도는 높지만, 피크 전계도 높다. 또한, 도 4에서는 Si, SiC의 경우의 전자 속도와 전계의 관계도 나타내어져 있다.
본 발명의 제1 실시 형태에 따른 반도체 장치에서는, 특히 GaN 등 포화 전자 속도에 도달하는 전계가 높은 반도체 재료를 이용하여, 채널 저항을 저감하기 위해, 게이트ㆍ소스간 활성 영역(30)의 폭을 게이트ㆍ드레인간 활성 영역(32)의 폭보다도 넓게 설정하고 있다.
본 발명의 제1 실시 형태에 따른 반도체 장치에서는, 소스 전극(20)과 게이 트 전극(24) 사이의 게이트ㆍ소스간 활성 영역(30)의 채널 저항이 저감되고, 그 결과로서 고주파 특성을 갖는다.
또한, 본 발명의 제1 실시 형태에 따른 반도체 장치에서는, 게이트ㆍ소스간 활성 영역(30) 및/또는 게이트ㆍ드레인간 활성 영역(32)의 폭의 불연속을 저감함으로써 전계 집중을 완화한다.
<소자 구조>
도 5는, 본 발명의 제1 실시 형태에 따른 반도체 장치로서, 도 5의 (a)는 모식적 단면 구조도, 도 5의 (b)는 모식적 평면 패턴 구성도를 도시한다.
본 발명의 제1 실시 형태에 따른 반도체 장치는, 도 5의 (a) 및 도 5의 (b)에 도시한 바와 같이, 기판 영역(10, 12, 18)과, 기판 영역(10, 12, 18)의 제1 표면에 배치된 게이트 전극(24), 소스 전극(20) 및 드레인 전극(22)과, 게이트 전극(24)과 소스 전극(20) 사이에 배치된 게이트ㆍ소스간 활성 영역(30)과, 게이트 전극(24)과 드레인 전극(22) 사이에 배치된 게이트ㆍ드레인간 활성 영역(32)과, 게이트 전극(24)과 소스 전극(20) 및 드레인 전극(22)의 하부의 기판 영역(10, 12, 18) 상에 배치된 활성 영역(도시 생략)과, 활성 영역, 게이트ㆍ소스간 활성 영역(30) 및 게이트ㆍ드레인간 활성 영역(32)에 인접하여 배치된 비활성 영역(소자 분리 영역)(14)을 구비하고, 게이트ㆍ소스간 활성 영역(30)의 폭 WA1이, 게이트ㆍ드레인간 활성 영역(32)의 폭 WA2보다도 넓다.
더 구체적으로, 본 발명의 제1 실시 형태에 따른 반도체 장치는, 도 5의 (a) 및 도 5의 (b)에 도시한 바와 같이, 기판(10)과, 기판(10) 상에 배치된 GaN 에피택셜 성장층(12)과, GaN 에피택셜 성장층(12) 상에 배치된 AlGaN층(18)과, AlGaN층(18) 상에 배치된 소스 전극(20), 게이트 전극(24) 및 드레인 전극(22)과, AlGaN층(18)과 GaN 에피택셜 성장층(12)의 일부분에 형성된 비활성 영역(소자 분리 영역)(14)을 구비하고, 게이트ㆍ소스간 활성 영역(30)의 폭 WA1이, 게이트ㆍ드레인간 활성 영역(32)의 폭 WA2보다도 넓다.
GaN 에피택셜 성장층(12) 상의 AlGaN층(18)과의 계면에는, 2DEG층(16)이 형성되어 있다. 도 5에 도시한 반도체 장치에서는, HEMT가 구성되어 있다.
본 발명의 제1 실시 형태에 따른 반도체 장치는, 도 5의 (a) 및 도 5의 (b)에 도시한 바와 같이, 소스 전극(20)과 게이트 전극(24) 사이의 채널 저항인 소스 저항 RS의 저항값을 저감하기 위해, 소스 전극(20)과 게이트 전극(24) 사이의 게이트ㆍ소스간 활성 영역(30)(AA1)의 폭 WA1을, 게이트 전극(24)과 드레인 전극(22) 사이의 게이트ㆍ드레인간 활성 영역(32)(AA2)의 폭 WA2에 비해 넓게 설정하고 있다.
결과적으로, 본 발명의 제1 실시 형태에 따른 반도체 장치는, 상호 컨덕턴스 gm이 상승하여, 우수한 고주파 특성이 얻어진다.
또한, 본 발명의 제1 실시 형태에 따른 반도체 장치에서는, 소스 저항 RS를 저감화함으로써, 드레인 전류 ID-드레인ㆍ소스 전압 VDS 특성에서, 온 저항을 저감화하여, 드레인 전류 ID의 상승 특성을 개선할 수 있다.
따라서, 본 발명의 제1 실시 형태에 따른 반도체 장치에서는, 고전압이면서 고전류의 고주파 반도체 장치를 얻을 수 있다.
또한, 본 발명의 제1 실시 형태에 따른 반도체 장치에서는, 평면 패턴 구성예로서, 이하의 평면 패턴 구성예 1 내지 7을 적용할 수 있다.
<평면 패턴 구성예 1>
도 7은, 본 발명의 제1 실시 형태에 따른 반도체 장치에서, 구성예 1의 모식적 평면 패턴도를 도시하고, 도 5의 (b)에 대응한 모식적 평면 패턴도를 도시한다. 도 7의 예에서는, 게이트ㆍ드레인간 활성 영역(32)의 폭 WA2는, 게이트ㆍ소스간 활성 영역(30)의 폭 WA1보다도 좁고, 또한 게이트 전극(24)으로부터 드레인 전극(22)을 향하여 일정 폭을 갖는 것을 특징으로 한다. 도 7의 예에서는, 소스 영역의 폭 WS는 게이트ㆍ소스간 활성 영역(30)의 폭 WA1과 동등하다. 한편, 드레인 영역의 폭 WD는 게이트ㆍ드레인간 활성 영역(32)의 폭 WA2로 규정된다.
<평면 패턴 구성예 2>
도 8은, 본 발명의 제1 실시 형태에 따른 반도체 장치에서, 구성예 2의 모식적 평면 패턴도를 도시한다. 도 8의 예에서는, 게이트ㆍ소스간 활성 영역(30)의 폭이, 소스 전극(20)으로부터 게이트 전극(24)을 향하여 직선적으로 좁아지는 테이퍼 형상(테이퍼각 θ)을 갖는 것을 특징으로 한다. 또한, 도 8의 예에서는, 게이트ㆍ드레인간 활성 영역(32)의 폭 WA2는, 게이트ㆍ소스간 활성 영역(30)의 폭 WA1보 다도 좁고, 또한 게이트 전극(24)으로부터 드레인 전극(22)을 향하여 일정 폭을 갖는 것을 특징으로 한다.
<평면 패턴 구성예 3>
도 9는, 본 발명의 제1 실시 형태에 따른 반도체 장치에서, 구성예 3의 모식적 평면 패턴도를 도시한다. 도 9의 예에서는, 게이트ㆍ소스간 활성 영역(30)의 폭이, 소스 전극(20)으로부터 게이트 전극(24)을 향하여 곡선적으로 좁아지는 테이퍼 형상(도 8의 테이퍼각 θ보다도 작은 테이퍼각)을 갖는 것을 특징으로 한다. 또한, 도 9의 예에서는, 게이트ㆍ드레인간 활성 영역(32)의 폭 WA2는 게이트ㆍ소스간 활성 영역(30)의 폭 WA1보다도 좁고, 또한 게이트 전극(24)으로부터 드레인 전극(22)을 향하여 일정 폭을 갖는 것을 특징으로 한다.
<평면 패턴 구성예 4>
도 10은, 본 발명의 제1 실시 형태에 따른 반도체 장치에서, 구성예 4의 모식적 평면 패턴도를 도시한다. 도 10의 예에서는, 게이트ㆍ소스간 활성 영역(30)의 폭이, 소스 전극(20)으로부터 게이트 전극(24)을 향하여 직선적으로 좁아지는 테이퍼 형상(테이퍼각 θ)을 갖는 것을 특징으로 한다. 또한, 도 8의 예에서는, 게이트ㆍ드레인간 활성 영역(32)의 폭 WA2는, 게이트ㆍ소스간 활성 영역(30)의 폭 WA1보다도 좁고, 또한 게이트 전극(24)으로부터 드레인 전극(22)을 향하여 일정 폭을 갖는 것을 특징으로 한다.
도 10의 예에서는, 도 8의 예에 비해, 테이퍼각 θ가 크다. 그 때문에, 게 이트 전극(24) 끝의 게이트ㆍ소스간 활성 영역(30)의 폭 WA1 쪽이, 일정 폭의 게이트ㆍ드레인간 활성 영역(32)의 폭 WA2보다도 크다.
<평면 패턴 구성예 5>
도 11은, 본 발명의 제1 실시 형태에 따른 반도체 장치에서, 구성예 5의 모식적 평면 패턴도를 도시한다. 도 11의 예에서는, 게이트ㆍ소스간 활성 영역(30)의 폭 WA1이, 소스 전극(20)으로부터 게이트 전극(24)을 향하여 단계적으로 좁아지는 테이퍼 형상(테이퍼각 θ)을 갖는 것을 특징으로 한다. 또한, 게이트ㆍ드레인간 활성 영역(32)의 폭 WA2는 게이트 전극(24)으로부터 드레인 전극(22)을 향하여 직선적으로 좁아지는 테이퍼 형상(테이퍼각 α)을 갖는 것을 특징으로 한다.
<평면 패턴 구성예 6>
도 12는, 본 발명의 제1 실시 형태에 따른 반도체 장치에서, 구성예 6의 모식적 평면 패턴도를 도시한다. 도 12의 예에서는, 게이트ㆍ소스간 활성 영역(30)의 폭 WA1이, 소스 전극(20)으로부터 게이트 전극(24)을 향하여 곡선적으로 좁아지는 테이퍼 형상을 갖는 것을 특징으로 한다. 또한, 도 12의 예에서는, 게이트ㆍ드레인간 활성 영역(32)의 폭 WA2는, 게이트 전극(24)으로부터 드레인 전극(22)을 향하여 곡선적으로 좁아지는 테이퍼 형상을 갖는 것을 특징으로 한다.
<평면 패턴 구성예 7>
도 13은, 본 발명의 제1 실시 형태에 따른 반도체 장치에서, 구성예 7의 모 식적 평면 패턴도를 도시한다. 도 13의 예에서는, 게이트ㆍ소스간 활성 영역(30)의 폭 WA1이, 소스 전극(20)으로부터 게이트 전극(24)을 향하여 곡선적으로 좁아지는 테이퍼 형상을 갖는 것을 특징으로 한다. 또한, 도 13의 예에서는, 게이트ㆍ드레인간 활성 영역(32)의 폭 WA2는 게이트ㆍ소스간 활성 영역(30)의 폭 WA1보다도 좁고, 또한 게이트 전극(24)으로부터 드레인 전극(22)을 향하여 일정 폭을 갖는 것을 특징으로 한다.
도 13의 예에서는, 도 9의 예에 비교하여, 게이트 전극(24) 끝의 게이트ㆍ소스간 활성 영역(30)의 폭 WA1 쪽이, 일정 폭의 게이트ㆍ드레인간 활성 영역(32)의 폭 WA2보다도 크다.
본 발명의 제1 실시 형태에 따른 반도체 장치에 의하면, 채널 저항의 증가를 억제한 반도체 장치를 제공할 수 있다.
또한, 본 발명의 제1 실시 형태에 따른 반도체 장치에 의하면, 소스 전극으로부터 게이트 전극 간의 소스ㆍ게이트간 활성 영역의 채널 저항이 저감되고, 그 결과로서 고주파 특성을 갖는 반도체 장치를 제공할 수 있다.
(평면 패턴 구성예 8)
도 14는, 본 발명의 제1 실시 형태에 따른 반도체 장치에서, 구성예 8의 모식적 평면 패턴도를 도시한다. 도 14의 예에서는, 게이트ㆍ소스간 활성 영역(30)의 폭 WA1이, 소스 전극(20)으로부터 게이트 전극(24)을 향하여 계단 형상으로 좁아 지는 형상을 갖는 것을 특징으로 한다.
도 14의 예에서는, 도 13과 마찬가지로, 게이트 전극(24) 끝의 게이트ㆍ소스간 활성 영역(30)의 폭 WA1 쪽이, 일정 폭의 게이트ㆍ드레인간 활성 영역(32)의 폭 WA2보다도 크다.
본 발명의 제1 실시 형태에 따른 반도체 장치에 의하면, 채널 저항의 증가를 억제한 반도체 장치를 제공할 수 있다.
또한, 본 발명의 제1 실시 형태에 따른 반도체 장치에 의하면, 소스 전극으로부터 게이트 전극 간의 소스ㆍ게이트간 활성 영역의 채널 저항이 저감되고, 그 결과로서 고주파 특성을 갖는 반도체 장치를 제공할 수 있다.
또한, 본 발명의 제1 실시 형태에 따른 반도체 장치에 의하면, 소스ㆍ게이트간 활성 영역 및/또는 드레인ㆍ게이트간 활성 영역의 폭의 불연속을 저감함으로써 전계 집중을 완화하는 반도체 장치를 제공할 수 있다.
[제2 실시 형태]
<소자 구조>
도 6은, 본 발명의 제2 실시 형태에 따른 반도체 장치로서, 도 6의 (a)는 모식적 단면 구조도, 도 6의 (b)는 모식적 평면 패턴 구성도를 도시한다.
본 발명의 제2 실시 형태에 따른 반도체 장치는, 도 6의 (a) 및 도 6의 (b)에 도시한 바와 같이, 기판 영역(10, 12)과, 기판 영역(10, 12)의 제1 표면에 배치된 소스 영역(26) 및 드레인 영역(28)과, 기판 영역(10, 12)의 제1 표면에 배치된 게이트 전극(24)과, 소스 영역(26) 상에 배치된 소스 전극(20), 드레인 영역(28) 상에 배치된 드레인 전극(22)과, 게이트 전극(24)과 소스 전극(20) 사이에 배치된 게이트ㆍ소스간 활성 영역(30)과, 게이트 전극(24)과 드레인 전극(22) 사이에 배치된 게이트ㆍ드레인간 활성 영역(32)과, 게이트 전극(24)과 소스 전극(20) 및 드레인 전극(22)의 하부의 기판 영역(10, 12) 상에 배치된 활성 영역(도시 생략)과, 활성 영역, 게이트ㆍ소스간 활성 영역(30) 및 게이트ㆍ드레인간 활성 영역(32)에 인접하여 배치된 비활성 영역(소자 분리 영역)(14)을 구비하고, 게이트ㆍ소스간 활성 영역(30)의 폭 WA1이, 게이트ㆍ드레인간 활성 영역(32)의 폭 WA2보다도 넓다.
더 구체적으로, 본 발명의 제2 실시 형태에 따른 반도체 장치는, 도 6의 (a) 및 도 6의 (b)에 도시한 바와 같이, 기판(10)과, 기판(10) 상에 배치된 GaN 에피택셜 성장층(12)과, GaN 에피택셜 성장층(12) 상에 배치된 소스 영역(26) 및 드레인 영역(28)과, 소스 영역(26) 상에 배치된 소스 전극(20), GaN 에피택셜 성장층(12) 상에 배치된 게이트 전극(24) 및 드레인 영역(28) 상에 배치된 드레인 전극(22)과, GaN 에피택셜 성장층(12)의 일부분에 형성된 비활성 영역(소자 분리 영역)(14)을 구비한다. GaN 에피택셜 성장층(12)과 게이트 전극(24)의 계면에는, 쇼트키 컨택트(Schottky Contact)가 형성되어 있다. 도 5에 도시한 반도체 장치에서는, 금속-반도체 전계 효과 트랜지스터(MESFET: Metal Semiconductor Field Effect Transistor)가 구성되어 있다.
본 발명의 제2 실시 형태에 따른 반도체 장치는, 도 6의 (a) 및 도 6의 (b) 에 도시한 바와 같이, 소스 전극(20)과 게이트 전극(24) 사이의 채널 저항인 소스 저항 RS의 저항값을 저감하기 위해, 소스 전극(20)과 게이트 전극(24) 사이의 게이트ㆍ소스간 활성 영역(30)(AA1)의 폭 WA1을, 게이트 전극(24)과 드레인 전극(22) 사이의 게이트ㆍ드레인간 활성 영역(32)(AA2)의 폭 WA2에 비해 넓게 설정하고 있다. 소스 저항 RS를 저감화함으로써, 게이트 전극(24)과 소스 전극(20) 사이에 인가하는 전압을 상대적으로 낮은 전압으로, 피크 전계에 도달시켜 전자 속도를 피크 속도에 도달시킬 수 있다.
결과적으로, 본 발명의 제2 실시 형태에 따른 반도체 장치는, 상호 컨덕턴스 gm이 상승하여, 우수한 고주파 특성이 얻어진다.
또한, 본 발명의 제2 실시 형태에 따른 반도체 장치에서는, 소스 저항 RS를 저감화함으로써, 드레인 전류 ID-드레인ㆍ소스 전압 VDS 특성에서, 온 저항을 저감화하여, 드레인 전류 ID의 상승 특성을 개선할 수 있다.
따라서, 본 발명의 제2 실시 형태에 따른 반도체 장치에서는, 고전압이면서 고전류의 고주파 반도체 장치를 얻을 수 있다.
또한, 본 발명의 제2 실시 형태에 따른 반도체 장치에서도, 평면 패턴 구성예로서, 제1 실시 형태에서 설명한 평면 패턴 구성예 1 내지 7을 적용할 수 있다.
본 발명의 제2 실시 형태에 따른 반도체 장치에 의하면, 채널 저항의 증가를 억제한 반도체 장치를 제공할 수 있다.
또한, 본 발명의 제2 실시 형태에 따른 반도체 장치에 의하면, 소스 전극으로부터 게이트 전극 간의 소스ㆍ게이트간 활성 영역의 채널 저항이 저감되고, 그 결과로서 고주파 특성을 갖는 반도체 장치를 제공할 수 있다.
또한, 본 발명의 제2 실시 형태에 따른 반도체 장치에 의하면, 소스ㆍ게이트간 활성 영역 및/또는 드레인ㆍ게이트간 활성 영역의 폭의 불연속을 저감함으로써 전계 집중을 완화하는 반도체 장치를 제공할 수 있다.
[제3 실시 형태]
도 15는, 본 발명의 제3 실시 형태에 따른 반도체 장치로서, 도 15의 (a)는 단위 소자를 m개 병렬로 배치하여 채널 폭을 확장함과 함께, 드레인 전극(22)을 중심으로 소스 전극(20) 및 게이트 전극(24)의 배치를 절첩한 반도체 장치의 모식적 평면 패턴 구성도, 도 15의 (b)는 단위 소자의 확대된 모식적 평면 패턴 구성도를 도시한다.
본 발명의 제3 실시 형태에 따른 반도체 장치에서도, 기본적인 소자 구조는 제1 실시 형태에 따른 반도체 장치인 HEMT, 또는 제2 실시 형태에 따른 반도체 장치인 MESFET을 적용할 수 있다.
도 15의 (b)에 도시된 단위 소자의 확대된 모식적 평면 패턴 구성은, 도 5의 (b) 또는 도 7의 모식적 평면 패턴 구성과 마찬가지이다.
<평면 패턴 구조의 배치예>
도 15의 (a)에서는, 게이트ㆍ드레인간 비활성 영역의 폭 WN도 도시되어 있 다. 도 15의 (a)에서, 드레인 영역의 폭 WD는 게이트ㆍ드레인간 활성 영역(AA2)(32)의 폭 WA2와 동등하다. 또한，WN=2×WD의 관계가 성립하고 있다. 또한, 소스 영역의 폭 WS=WN+WD의 관계가 성립하고 있다. 따라서, 폭 WS=WN+WD=2×WD+WD=3×WD가 성립한다.
본 발명의 제3 실시 형태에 따른 반도체 장치에 의하면, 단위 소자를 m개 병렬로 배치하여 채널 폭을 확장함과 함께, 드레인 전극(22)을 중심으로 소스 전극(20) 및 게이트 전극(24)의 배치를 절첩한 평면 패턴으로 함으로써, 멀티 채널 구조의 반도체 장치를 얻을 수 있다.
본 발명의 제3 실시 형태에 따른 반도체 장치에 의하면, 단위 소자의 전류 용량의 2×m배의 전류 용량을 얻을 수 있다.
본 발명의 제3 실시 형태에 따른 반도체 장치에 의하면, 채널 저항의 증가를 억제한 멀티 채널 구조의 반도체 장치를 제공할 수 있다.
또한, 본 발명의 제3 실시 형태에 따른 반도체 장치에 의하면, 소스 전극으로부터 게이트 전극 간의 소스ㆍ게이트간 활성 영역의 채널 저항이 저감되고, 그 결과로서 고주파 특성을 갖는 멀티 채널 구조의 반도체 장치를 제공할 수 있다.
[제4 실시 형태]
도 16은, 본 발명의 제4 실시 형태에 따른 반도체 장치로서, 도 16의 (a)는 단위 소자를 m개 병렬로 배치하여 채널 폭을 확장함과 함께, 드레인 전극(22)을 중심으로 소스 전극(20) 및 게이트 전극(24)의 배치를 절첩한 반도체 장치의 모식적 평면 패턴 구성도, 도 16의 (b)는 단위 소자의 확대된 모식적 평면 패턴 구성도를 도시한다.
본 발명의 제4 실시 형태에 따른 반도체 장치에서도, 기본적인 소자 구조는 제1 실시 형태에 따른 반도체 장치인 HEMT, 또는 제2 실시 형태에 따른 반도체 장치인 MESFET을 적용할 수 있다.
도 16의 (b)에 도시된 단위 소자의 확대된 모식적 평면 패턴 구성은, 제1 실시 형태에 따른 반도체 장치의 평면 패턴 구성예 2(도 8)와 마찬가지이다.
<평면 패턴 구조의 배치예>
도 16의 (a)에서는, 게이트ㆍ드레인간 비활성 영역의 폭 WN도 도시되어 있다. 도 16의 (a)에서, 드레인 영역의 폭 WD는, 게이트ㆍ드레인간 활성 영역(AA2)(32)의 폭 WA2와 동등하다. 또한，WN=2×WD의 관계가 성립하고 있다. 또한, 소스 영역의 폭 WS=WN+WD의 관계가 성립하고 있다. 따라서, 폭 WS=WN+WD=2×WD+WD=3×WD가 성립한다.
본 발명의 제4 실시 형태에 따른 반도체 장치에 의하면, 단위 소자를 m개 병렬로 배치하여 채널 폭을 확장함과 함께, 드레인 전극(22)을 중심으로 소스 전극(20) 및 게이트 전극(24)의 배치를 절첩한 평면 패턴으로 함으로써, 멀티 채널 구조의 반도체 장치를 얻을 수 있다.
본 발명의 제4 실시 형태에 따른 반도체 장치에 의하면, 단위 소자의 전류 용량의 2×m배의 전류 용량을 얻을 수 있다.
본 발명의 제4 실시 형태에 따른 반도체 장치에 의하면, 채널 저항의 증가를 억제한 멀티 채널 구조의 반도체 장치를 제공할 수 있다.
또한, 본 발명의 제4 실시 형태에 따른 반도체 장치에 의하면, 소스 전극으로부터 게이트 전극 간의 소스ㆍ게이트간 활성 영역의 채널 저항이 저감되고, 그 결과로서 고주파 특성을 갖는 멀티 채널 구조의 반도체 장치를 제공할 수 있다.
또한, 본 발명의 제4 실시 형태에 따른 반도체 장치에 의하면, 소스ㆍ게이트간 활성 영역 및/또는 드레인ㆍ게이트간 활성 영역의 폭의 불연속을 저감함으로써 전계 집중을 완화하는 멀티 채널 구조의 반도체 장치를 제공할 수 있다.
[제5 실시 형태]
도 17은, 본 발명의 제5 실시 형태에 따른 반도체 장치로서, 도 17의 (a)는 단위 소자를 m개 병렬로 배치하여 채널 폭을 확장함과 함께, 드레인 전극(22)을 중심으로 소스 전극(20) 및 게이트 전극(24)의 배치를 절첩한 반도체 장치의 모식적 평면 패턴 구성도, 도 17의 (b)는 단위 소자의 확대된 모식적 평면 패턴 구성도를 도시한다.
본 발명의 제5 실시 형태에 따른 반도체 장치에서도, 기본적인 소자 구조는 제1 실시 형태에 따른 반도체 장치인 HEMT, 또는 제2 실시 형태에 따른 반도체 장치인 MESFET을 적용할 수 있다.
도 17의 (b)에 도시된 단위 소자의 확대된 모식적 평면 패턴 구성은, 제1 실시 형태에 따른 반도체 장치의 평면 패턴 구성예 3(도 9)과 마찬가지이다.
<평면 패턴 구조의 배치예>
도 17의 (a)에서는, 게이트ㆍ드레인간 비활성 영역의 폭 WN도 도시되어 있다. 도 17의 (a)에서, 드레인 영역의 폭 WD는 게이트ㆍ드레인간 활성 영역(AA2)(32)의 폭 WA2와 동등하다. 또한，WN=2×WD의 관계가 성립하고 있다. 또한, 소스 영역의 폭 WS=WN+WD의 관계가 성립하고 있다. 따라서, 폭 WS=WN+WD=2×WD+WD=3×WD가 성립한다.
본 발명의 제5 실시 형태에 따른 반도체 장치에 의하면, 단위 소자를 m개 병렬로 배치하여 채널 폭을 확장함과 함께, 드레인 전극(22)을 중심으로 소스 전극(20) 및 게이트 전극(24)의 배치를 절첩한 평면 패턴으로 함으로써, 멀티 채널 구조의 반도체 장치를 얻을 수 있다.
또한, 도 18은, 본 발명의 제5 실시 형태에 따른 반도체 장치의 모식적 평면 패턴 구성으로서, 도 18의 (a)는, 도 18의 (b)의 A 부분의 확대도, 도 18의 (b)는 전체적인 모식적 평면 패턴 구성도를 도시한다.
본 발명의 제5 실시 형태에 따른 반도체 장치의 전체적인 모식적 평면 패턴 구성은, 도 18에 도시한 바와 같이 기판(100)과, 기판(100)의 제1 표면에 배치되고, 각각 복수의 핑거를 갖는 게이트 전극(24), 소스 전극(20) 및 드레인 전극(22)과, 기판(100)의 제1 표면에 배치되고, 게이트 전극(24), 소스 전극(20) 및 드레인 전극(22)마다 복수의 핑거를 각각 묶어서 형성한 게이트 단자 전극(240), 소스 단 자 전극(200) 및 드레인 단자 전극(220)과, 게이트 전극(24)과 소스 전극(20) 사이에 배치된 게이트ㆍ소스간 활성 영역(30)과, 게이트 전극(24)과 드레인 전극(22) 사이에 배치된 게이트ㆍ드레인간 활성 영역(32)과, 소스 단자 전극(200)에 접속된 비아홀(260)을 구비하고, 게이트ㆍ소스간 활성 영역(30)의 폭이, 게이트ㆍ드레인간 활성 영역(32)의 폭보다도 넓다.
도 18의 구성예에서, 각 부의 치수는, 예를 들면 셀 폭 W1은 약 120㎛, W2는 약 80㎛, 셀 길이 W3은 약 100㎛, W4는 약 120㎛이며, 게이트 폭 WG는 전체로서 100㎛×6개×4셀=2.4㎜ 정도이다.
도 18의 예에서는, 소스 단자 전극(200)에서, 기판(100)의 이면으로부터 비아홀(260)이 형성되고, 기판(100)의 이면에는 접지 도체가 형성되어 있다. 그리고, 회로 소자를 접지하는 경우, 기판(100)을 관통하는 비아홀(260)을 통하여, 기판(100) 상에 형성한 회로 소자와 기판(100)의 이면에 형성한 접지 도체가 전기적으로 접속된다.
또한, 게이트 단자 전극(240)은 본딩 와이어 등으로 주변의 회로소자에 접속되고, 또한 드레인 단자 전극(220)도, 본딩 와이어 등으로 주변의 회로소자에 접속된다.
본 발명의 제5 실시 형태에 따른 반도체 장치에 의하면, 단위 소자의 전류 용량의 2×m배의 전류 용량을 얻을 수 있다.
본 발명의 제5 실시 형태에 따른 반도체 장치에 의하면, 채널 저항의 증가를 억제한 멀티 채널 구조의 반도체 장치를 제공할 수 있다.
또한, 본 발명의 제5 실시 형태에 따른 반도체 장치에 의하면, 소스 전극으로부터 게이트 전극 간의 소스ㆍ게이트간 활성 영역의 채널 저항이 저감되고, 그 결과로서 고주파 특성을 갖는 멀티 채널 구조의 반도체 장치를 제공할 수 있다.
또한, 본 발명의 제5 실시 형태에 따른 반도체 장치에 의하면, 소스ㆍ게이트간 활성 영역 및/또는 드레인ㆍ게이트간 활성 영역의 폭의 불연속을 저감함으로써 전계 집중을 완화하는 멀티 채널 구조의 반도체 장치를 제공할 수 있다.
[그 밖의 실시 형태]
상기한 바와 같이, 본 발명은 제1 내지 제5 실시 형태에 의해 기재하였지만, 이 개시의 일부를 이루는 논술 및 도면은 본 발명을 한정하는 것이라고 이해해서는 안된다. 이 개시로부터 당업자에게는 다양한 대체 실시 형태, 실시예 및 운용 기술이 명백하게 될 것이다.
또한, 전력 증폭용 반도체 소자는 MESFET, HEMT에 한하지 않고, LDMOS(Lateral Doped Metal-0xide-Semiconductor) FET나 HBT(Hetero-junction Bipolar Transistor) 등 다른 증폭 소자에도 적용할 수 있는 것은 물론이다.
또한, 제3 내지 제4 실시 형태와 마찬가지로, 제1 실시 형태에 따른 반도체 장치의 평면 패턴 구성예 4 내지 구성예 7(도 10 내지 도 13)에 나타내어진 단위 소자를 기본 단위로 하고, 멀티 채널 구조의 반도체 장치를 제공할 수 있는 것도 명백하다.
또한, 제3 내지 제4 실시 형태에 따른 반도체 장치도 제5 실시 형태(도 18의 (b))와 마찬가지로, 전체적인 모식적 평면 패턴 구성으로서 실현할 수 있는 것도 명백하다.
제1 실시 형태에 따른 반도체 장치의 평면 패턴 구성예 4 내지 구성예 8(도 10 내지 도 14)에 나타내어진 단위 소자를 기본 단위로 하고, 멀티 채널 구조의 반도체 장치를 제5 실시 형태(도 18의 (b))와 마찬가지로, 전체적인 모식적 평면 패턴 구성으로서 실현할 수 있는 것도 명백하다.
또한, 기판 영역은 SiC 기판, GaN 기판, SiC 기판 상에 GaN 에피택셜층을 형성한 기판, Si 기판 상에 GaN 에피택셜층을 형성한 기판, SiC 기판 상에 GaN/GaAlN으로 이루어지는 헤테로 접합 에피택셜층을 형성한 기판, 사파이어 기판 상에 GaN 에피택셜층을 형성한 기판, 사파이어 기판 또는 다이아몬드 기판을 구비하고 있어도 된다.
이와 같이, 본 발명은 여기서는 기재되어 있지 않은 다양한 실시 형태 등을 포함하는 것은 물론이다. 따라서, 본 발명의 기술적 범위는 상기의 설명으로부터 타당한 특허 청구 범위에 따른 발명 특정 사항에 의해서만 정해지는 것이다.
본 발명의 실시 형태에 따른 반도체 장치는, SiC 기판이나 GaN 웨이퍼 기판을 갖는 반도체 장치에 적용되고, 내부 정합형 전력 증폭 소자, 전력 MMIC(Monolithic Microwave Integrated Circuit), 마이크로파 전력 증폭기, 밀리파 전력 증폭기 등의 폭넓은 적용 분야를 갖는다.
도 1은 종래예에 따른 반도체 장치로서，(a)는 모식적 단면 구조도, (b)는 모식적 평면 패턴 구성도.
도 2는 종래예에 따른 반도체 장치의 모식적 평면 패턴 구성으로서, (a)는 단위 소자의 모식적 평면 패턴 구성도, (b)는 단위 소자의 채널 폭을 확장한 반도체 장치의 모식적 평면 패턴 구성도, (c)는 (b)의 반도체 장치를 드레인 전극을 중심으로 소스/드레인 방향으로 절첩한 반도체 장치의 모식적 평면 패턴 구성도.
도 3은 종래예에 따른 반도체 장치의 모식적 평면 패턴 구성으로서, (a)는 (b)의 A 부분의 확대도, (b)는 전체적인 모식적 평면 패턴 구성도.
도 4는 GaN에서의 전기 전도 특성의 일례로서, 전자 속도의 전계 의존성을 설명하는 특성도.
도 5는 본 발명의 제1 실시 형태에 따른 반도체 장치로서，(a)는 모식적 단면 구조도, (b)는 모식적 평면 패턴 구성도.
도 6은 본 발명의 제2 실시 형태에 따른 반도체 장치로서，(a)는 모식적 단면 구조도, (b)는 모식적 평면 패턴 구성도.
도 7은 본 발명의 제1 및 제2 실시 형태에 따른 반도체 장치에서, 구성예 1의 모식적 평면 패턴도.
도 8은 본 발명의 제1 및 제2 실시 형태에 따른 반도체 장치에서, 구성예 2의 모식적 평면 패턴도.
도 9는 본 발명의 제1 및 제2 실시 형태에 따른 반도체 장치에서, 구성예 3 의 모식적 평면 패턴도.
도 10은 본 발명의 제1 및 제2 실시 형태에 따른 반도체 장치에서, 구성예 4의 모식적 평면 패턴도.
도 11은 본 발명의 제1 및 제2 실시 형태에 따른 반도체 장치에서, 구성예 5의 모식적 평면 패턴도.
도 12는 본 발명의 제1 및 제2 실시 형태에 따른 반도체 장치에서, 구성예 6의 모식적 평면 패턴도.
도 13은 본 발명의 제1 및 제2 실시 형태에 따른 반도체 장치에서, 구성예 7의 모식적 평면 패턴도.
도 14는 본 발명의 제1 및 제2 실시 형태에 따른 반도체 장치에서, 구성예 8의 모식적 평면 패턴도.
도 15는 본 발명의 제3 실시 형태에 따른 반도체 장치로서，(a)는 채널 폭을 확장함과 함께, 드레인 전극을 중심으로 소스 전극 방향으로 절첩한 반도체 장치의 모식적 평면 패턴 구성도, (b)는 단위 소자의 확대된 모식적 평면 패턴 구성도.
도 16은 본 발명의 제4 실시 형태에 따른 반도체 장치로서，(a)는 채널 폭을 확장함과 함께, 드레인 전극을 중심으로 소스 전극 방향으로 절첩한 반도체 장치의 모식적 평면 패턴 구성도, (b)는 단위 소자의 확대된 모식적 평면 패턴 구성도.
도 17은 본 발명의 제5 실시 형태에 따른 반도체 장치로서，(a)는 채널 폭을 확장함과 함께, 드레인 전극을 중심으로 소스 전극 방향으로 절첩한 반도체 장치의 모식적 평면 패턴 구성도, (b)는 단위 소자의 확대된 모식적 평면 패턴 구성도.
도 18은 본 발명의 제5 실시 형태에 따른 반도체 장치의 전체적인 모식적 평면 패턴 구성으로서, (a)는 (b)의 A 부분의 확대도, (b)는 전체적인 모식적 평면 패턴 구성도.
<도면의 주요 부분에 대한 부호의 설명>
10, 100: 기판(반도체 기판, 반절연성 기판)
12: GaN 에피택셜 성장층
14: 비활성 영역(소자 분리 영역)
16: 2차원 전자 가스(2DEG)층
18: AlGaN층
20: 소스 전극
22: 드레인 전극
24: 게이트 전극
26: 소스 영역
28: 드레인 영역
30: 게이트ㆍ소스간 활성 영역(AA1)
32: 게이트ㆍ드레인간 활성 영역(AA2)
200: 소스 단자 전극
220: 드레인 단자 전극
240: 게이트 단자 전극
260: 비아홀
α, θ: 테이퍼각
WS: 소스 영역의 폭
WD: 드레인 영역의 폭
WN: 게이트ㆍ드레인간 비활성 영역의 폭
WA1: 게이트ㆍ소스간 활성 영역의 폭
WA2: 게이트ㆍ드레인간 활성 영역의 폭
RS: 소스 저항

Claims (24)

  1. 기판 영역과,
    상기 기판 영역의 제1 표면에 배치된 게이트 전극, 소스 전극 및 드레인 전극과,
    상기 게이트 전극과 상기 소스 전극 간에 배치된 게이트ㆍ소스간 활성 영역과,
    상기 게이트 전극과 상기 드레인 전극 간에 배치된 게이트ㆍ드레인간 활성 영역과,
    상기 게이트 전극과 상기 소스 전극 및 상기 드레인 전극의 하부의 상기 기판 상에 배치된 활성 영역과,
    상기 활성 영역, 상기 게이트ㆍ소스간 활성 영역 및 상기 게이트ㆍ드레인간 활성 영역에 인접하여 배치된 비활성 영역
    을 구비하고,
    상기 게이트ㆍ소스간 활성 영역의 폭이, 상기 게이트ㆍ드레인간 활성 영역의 폭보다도 넓은 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 게이트ㆍ소스간 활성 영역의 폭이, 상기 소스 전극으로부터 상기 게이트 전극을 향하여 직선적으로 좁아지는 테이퍼 형상을 갖는 것을 특징으로 하는 반 도체 장치.
  3. 제1항에 있어서,
    상기 게이트ㆍ소스간 활성 영역의 폭이, 상기 소스 전극으로부터 상기 게이트 전극을 향하여 단계적으로 좁아지는 테이퍼 형상을 갖는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 게이트ㆍ소스간 활성 영역의 폭이, 상기 소스 전극으로부터 상기 게이트 전극을 향하여 곡선적으로 좁아지는 테이퍼 형상을 갖는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 게이트ㆍ드레인간 활성 영역의 폭은, 상기 게이트 전극으로부터 상기 드레인 전극을 향하여 일정 폭을 갖는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 게이트ㆍ드레인간 활성 영역의 폭은, 상기 게이트 전극으로부터 상기 드레인 전극을 향하여 직선적으로 좁아지는 테이퍼 형상을 갖는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 게이트ㆍ소스간 활성 영역의 폭이, 상기 소스 전극으로부터 상기 게이트 전극을 향하여 단계적으로 좁아지는 테이퍼 형상을 갖는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 게이트ㆍ드레인간 활성 영역의 폭은, 상기 게이트 전극으로부터 상기 드레인 전극을 향하여 곡선적으로 좁아지는 테이퍼 형상을 갖는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서,
    상기 드레인 전극을 중심으로 상기 게이트 전극 및 상기 소스 전극을 절첩한 평면 패턴 형상을 구비하는 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서,
    상기 기판 영역은, GaN/GaAlN으로 이루어지는 헤테로 접합 에피택셜층을 구비하는 것을 특징으로 하는 반도체 장치.
  11. 제1항에 있어서,
    상기 기판 영역은, GaN 에피택셜층을 구비하고,
    상기 소스 전극 및 상기 드레인 전극의 하부의 상기 기판 영역 상에 배치된 활성 영역은, 각각 소스 확산 영역 및 드레인 확산 영역으로 이루어지는 것을 특징으로 하는 반도체 장치.
  12. 제1항에 있어서,
    상기 기판 영역은, SiC 기판, GaN 기판, SiC 기판 상에 GaN 에피택셜층을 형성한 기판, Si 기판 상에 GaN 에피택셜층을 형성한 기판, SiC 기판 상에 GaN/GaAlN으로 이루어지는 헤테로 접합 에피택셜층을 형성한 기판, 사파이어 기판 상에 GaN 에피택셜층을 형성한 기판, 사파이어 기판 또는 다이아몬드 기판을 갖는 것을 특징으로 하는 반도체 장치.
  13. 기판 영역과,
    상기 기판 영역의 제1 표면에 배치되고, 각각 복수의 핑거를 갖는 게이트 전극, 소스 전극 및 드레인 전극과,
    상기 기판 영역의 제1 표면에 배치되고, 상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극마다 복수의 핑거를 각각 묶어서 형성한 게이트 단자 전극, 소스 단자 전극 및 드레인 단자 전극과,
    상기 게이트 전극과 상기 소스 전극 간에 배치된 게이트ㆍ소스간 활성 영역과,
    상기 게이트 전극과 상기 드레인 전극 간에 배치된 게이트ㆍ드레인간 활성 영역과,
    상기 게이트 전극과 상기 소스 전극 및 상기 드레인 전극의 하부의 상기 기판 상에 배치된 활성 영역과,
    상기 활성 영역, 상기 게이트ㆍ소스간 활성 영역 및 상기 게이트ㆍ드레인간 활성 영역에 인접하여 배치된 비활성 영역과,
    상기 소스 단자 전극에 접속된 비아홀
    을 구비하고,
    상기 게이트ㆍ소스간 활성 영역의 폭이, 상기 게이트ㆍ드레인간 활성 영역의 폭보다도 넓은 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서,
    상기 게이트ㆍ소스간 활성 영역의 폭이, 상기 소스 전극으로부터 상기 게이트 전극을 향하여 직선적으로 좁아지는 테이퍼 형상을 갖는 것을 특징으로 하는 반도체 장치.
  15. 제13항에 있어서,
    상기 게이트ㆍ소스간 활성 영역의 폭이, 상기 소스 전극으로부터 상기 게이트 전극을 향하여 단계적으로 좁아지는 테이퍼 형상을 갖는 것을 특징으로 하는 반도체 장치.
  16. 제13항에 있어서,
    상기 게이트ㆍ소스간 활성 영역의 폭이, 상기 소스 전극으로부터 상기 게이트 전극을 향하여 곡선적으로 좁아지는 테이퍼 형상을 갖는 것을 특징으로 하는 반도체 장치.
  17. 제13항에 있어서,
    상기 게이트ㆍ드레인간 활성 영역의 폭은, 상기 게이트 전극으로부터 상기 드레인 전극을 향하여 일정 폭을 갖는 것을 특징으로 하는 반도체 장치.
  18. 제13항에 있어서,
    상기 게이트ㆍ드레인간 활성 영역의 폭은, 상기 게이트 전극으로부터 상기 드레인 전극을 향하여 직선적으로 좁아지는 테이퍼 형상을 갖는 것을 특징으로 하는 반도체 장치.
  19. 제13항에 있어서,
    상기 게이트ㆍ소스간 활성 영역의 폭이, 상기 소스 전극으로부터 상기 게이트 전극을 향하여 단계적으로 좁아지는 테이퍼 형상을 갖는 것을 특징으로 하는 반도체 장치.
  20. 제13항에 있어서,
    상기 게이트ㆍ드레인간 활성 영역의 폭은, 상기 게이트 전극으로부터 상기 드레인 전극을 향하여 곡선적으로 좁아지는 테이퍼 형상을 갖는 것을 특징으로 하는 반도체 장치.
  21. 제13항에 있어서,
    상기 드레인 전극을 중심으로 상기 게이트 전극 및 상기 소스 전극을 절첩한 평면 패턴 형상을 구비하는 것을 특징으로 하는 반도체 장치.
  22. 제13항에 있어서,
    상기 기판 영역은, GaN/GaAlN으로 이루어지는 헤테로 접합 에피택셜층을 구비하는 것을 특징으로 하는 반도체 장치.
  23. 제13항에 있어서,
    상기 기판 영역은, GaN 에피택셜층을 구비하고,
    상기 소스 전극 및 상기 드레인 전극의 하부의 상기 기판 영역 상에 배치된 활성 영역은, 각각 소스 확산 영역 및 드레인 확산 영역으로 이루어지는 것을 특징으로 하는 반도체 장치.
  24. 제13항에 있어서,
    상기 기판 영역은, SiC 기판, GaN 기판, SiC 기판 상에 GaN 에피택셜층을 형성한 기판, Si 기판 상에 GaN 에피택셜층을 형성한 기판, SiC 기판 상에 GaN/GaAlN으로 이루어지는 헤테로 접합 에피택셜층을 형성한 기판, 사파이어 기판 상에 GaN 에피택셜층을 형성한 기판, 사파이어 기판 또는 다이아몬드 기판을 갖는 것을 특징으로 하는 반도체 장치.
KR1020080106889A 2007-10-31 2008-10-30 반도체 장치 KR101037542B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2007-282942 2007-10-31
JP2007282942A JP2009111217A (ja) 2007-10-31 2007-10-31 半導体装置

Publications (2)

Publication Number Publication Date
KR20090045067A true KR20090045067A (ko) 2009-05-07
KR101037542B1 KR101037542B1 (ko) 2011-05-26

Family

ID=40289375

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080106889A KR101037542B1 (ko) 2007-10-31 2008-10-30 반도체 장치

Country Status (5)

Country Link
US (1) US8546852B2 (ko)
EP (1) EP2056351B1 (ko)
JP (1) JP2009111217A (ko)
KR (1) KR101037542B1 (ko)
TW (1) TWI416724B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200074895A (ko) * 2018-12-17 2020-06-25 나노마테리얼 레버러토리 코., 엘티디. 파워 트랜지스터의 제조 방법 및 그 제조 방법에 따라 제조되는 파워 트랜지스터

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2954589B1 (fr) * 2009-12-23 2012-12-28 Thales Sa Transistor a haute mobilite electronique.
JP5751404B2 (ja) * 2010-08-23 2015-07-22 サンケン電気株式会社 半導体装置
JP5960961B2 (ja) * 2010-11-16 2016-08-02 キヤノン株式会社 固体撮像素子及び撮像システム
JP5751074B2 (ja) * 2011-08-01 2015-07-22 富士通株式会社 半導体装置及び半導体装置の製造方法
JP5562921B2 (ja) * 2011-10-21 2014-07-30 株式会社東芝 半導体装置
US9379231B2 (en) * 2012-02-17 2016-06-28 Infineon Technologies Americas Corp. Transistor having increased breakdown voltage
US9070755B2 (en) 2012-02-17 2015-06-30 International Rectifier Corporation Transistor having elevated drain finger termination
KR101946009B1 (ko) 2012-10-11 2019-02-08 삼성전자주식회사 고전자이동도 트랜지스터 및 그 구동방법
KR102065113B1 (ko) 2013-05-01 2020-01-10 삼성전자주식회사 고전자이동도 트랜지스터 및 그 제조 방법
CN105990353B (zh) * 2015-01-28 2019-01-11 旺宏电子股份有限公司 存储器结构及其制造方法
US10199470B2 (en) * 2016-11-08 2019-02-05 Raytheon Company Field effect transistor having staggered field effect transistor cells
DE102020112069B4 (de) * 2020-02-27 2022-03-03 Taiwan Semiconductor Manufacturing Co. Ltd. Source-leckstromunterdrückung durch source-umgebende gate-struktur und verfahren zur herstellung der gate-struktur
US11637177B2 (en) * 2020-04-13 2023-04-25 Innoscience (Zhuhai) Technology Co., Ltd. III-nitride semiconductor device with non-active regions to shape 2DEG layer
US20230197846A1 (en) * 2021-12-17 2023-06-22 Infineon Technologies Austria Ag Power semiconductor device and methods of producing a power semiconductor device

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4940484A (ko) * 1972-08-03 1974-04-16
US4313124A (en) * 1979-05-18 1982-01-26 Canon Kabushiki Kaisha Liquid jet recording process and liquid jet recording head
US4313126A (en) * 1979-05-21 1982-01-26 Raytheon Company Field effect transistor
JPS57160148A (en) 1981-03-30 1982-10-02 Toshiba Corp Microwave integrated circuit device
JPS63175481A (ja) * 1987-01-16 1988-07-19 Hitachi Ltd 半導体装置
JPH07118619B2 (ja) 1989-04-27 1995-12-18 三菱電機株式会社 抵抗帰還型増幅器
JPH08203923A (ja) * 1995-01-23 1996-08-09 Oki Electric Ind Co Ltd 半導体素子及びその製造方法
JPH08213409A (ja) 1995-02-06 1996-08-20 Nec Corp 半導体装置
JPH10189618A (ja) 1996-12-24 1998-07-21 Mitsubishi Electric Corp 電界効果トランジスタおよびその製造方法
FR2787645B1 (fr) 1998-12-18 2001-03-09 Valeo Equip Electr Moteur Machine electrique tournante a aimants permanents et a reluctance possedant des capacites de defluxage ameliorees
JP2001028425A (ja) 1999-07-15 2001-01-30 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP3971062B2 (ja) * 1999-07-29 2007-09-05 株式会社東芝 高耐圧半導体装置
US6774434B2 (en) * 2001-11-16 2004-08-10 Koninklijke Philips Electronics N.V. Field effect device having a drift region and field shaping region used as capacitor dielectric
KR100997699B1 (ko) * 2002-03-05 2010-12-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터
DE10301939B4 (de) 2003-01-20 2018-02-01 Infineon Technologies Ag Feldeffekttransistor
US8174048B2 (en) 2004-01-23 2012-05-08 International Rectifier Corporation III-nitride current control device and method of manufacture
US7135747B2 (en) * 2004-02-25 2006-11-14 Cree, Inc. Semiconductor devices having thermal spacers
JP4579116B2 (ja) * 2004-09-24 2010-11-10 インターナショナル レクティフィアー コーポレイション パワー半導体デバイス
WO2007041710A2 (en) * 2005-10-04 2007-04-12 Nitronex Corporation Gallium nitride material transistors and methods for wideband applications
JP4768399B2 (ja) * 2005-10-31 2011-09-07 株式会社東芝 半導体装置
JP5200323B2 (ja) * 2005-12-22 2013-06-05 三菱電機株式会社 高周波半導体装置
JP2007243018A (ja) * 2006-03-10 2007-09-20 Toshiba Corp 半導体装置のセル配置方法
JP5052807B2 (ja) * 2006-03-29 2012-10-17 古河電気工業株式会社 半導体装置及び電力変換装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200074895A (ko) * 2018-12-17 2020-06-25 나노마테리얼 레버러토리 코., 엘티디. 파워 트랜지스터의 제조 방법 및 그 제조 방법에 따라 제조되는 파워 트랜지스터

Also Published As

Publication number Publication date
TWI416724B (zh) 2013-11-21
US20090108298A1 (en) 2009-04-30
KR101037542B1 (ko) 2011-05-26
EP2056351A3 (en) 2009-06-24
TW200933887A (en) 2009-08-01
US8546852B2 (en) 2013-10-01
JP2009111217A (ja) 2009-05-21
EP2056351B1 (en) 2018-09-26
EP2056351A2 (en) 2009-05-06

Similar Documents

Publication Publication Date Title
KR101037542B1 (ko) 반도체 장치
KR101059301B1 (ko) 반도체 장치
JP5357427B2 (ja) トランジスタ用の非対称レイアウト構造及びその製作方法
CN101894863B (zh) 场效应晶体管
US9711616B2 (en) Dual-channel field effect transistor device having increased amplifier linearity
US20070114568A1 (en) Semiconductor device and circuit having multiple voltage controlled capacitors
US11749726B2 (en) Field effect transistor with source-connected field plate
JP2013182992A (ja) 半導体装置
JP2010034282A (ja) 電界効果型トランジスタ
US8345434B2 (en) High frequency circuit having multi-chip module structure
US20220376105A1 (en) Field effect transistor with selective channel layer doping
US20240194750A1 (en) Layout techniques and optimization for power transistors
JP2004039657A (ja) 半導体装置
KR20230088915A (ko) 적어도 부분적으로 함몰된 필드 플레이트를 갖는 전계 효과 트랜지스터
JP2010245351A (ja) 半導体装置
EP1788634B1 (en) Field effect transistor and method for manufactoring the same
JPH11283994A (ja) マルチフィンガー型電界効果トランジスタ
JP2010245350A (ja) 半導体装置
JP5443769B2 (ja) 半導体装置
JP2010182829A (ja) 半導体装置
KR20240005063A (ko) 소스 접속된 필드 플레이트를 갖는 전계 효과 트랜지스터
WO2021183514A1 (en) Increasing transistor gain using metamaterial electrodes
CN118281062A (zh) 一种半导体器件
JP2013182994A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140421

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150417

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170420

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180417

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190417

Year of fee payment: 9