KR20090037605A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 본 발명에 따른 기판 상에 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴이 형성된 기판 상에 제1 산화막, 제2 산화막, 제1 실리콘 질화막 및 제2 실리콘 질화막을 순차적으로 형성하는 단계와, 제1 식각공정을 수행하여, 상기 게이트 패턴의 측벽에만 상기 제1 실리콘 질화막 및 제2 실리콘 질화막이 잔존하도록 하는 단계와, 상기 제1 및 제2 실리콘 질화막을 이용한 이온주입공정을 수행하여, 소스/드레인영역을 형성하는 단계와, 상기 제1 및 제2 실리콘 질화막을 제거하는 단계와, 상기 제1 및 제2 실리콘 질화막이 제거된 기판 전면에 제3 실리콘 질화막을 형성하는 단계와, 제2 식각공정을 수행하여, 상기 게이트 패턴의 측벽에만 상기 제3 실리콘 질화막과 제2 산화막이 잔존하도록 하는 단계를 포함한다.
스페이서

Description

반도체 소자의 제조방법{Method for manufacturing in Semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것이다.
일반적으로, 반도체 소자는 이온주입공정을 수행하여 소스 영역 및 드레인영역을 형성하는 데, 상기 이온주입 공정은 게이트 전극 패턴 및 게이트 전극 패턴의 측벽에 형성된 스페이서를 이온주입 마스크로 사용한다.
이때, 상기 스페이서는 770Å ~ 1500Å 정도의 두께를 가지게 되는 데, 이는 플로팅 게이트전극에 물리적인 스트레스를 유발하게 되고, 이로 인해 플로팅 게이트전극은 트랩(trap)을 형성하여 베이크(bake)로 인한 열화시 챠지 게인(Charge gain) 및 로스(loss)를 발생시키게 되어 소자의 신뢰성을 저하시키는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여, 본 발명은 소자의 신뢰성을 증가시킬 수 있도록 하는 반도체 소자의 제조방법을 제공함에 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 기판 상에 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴이 형성된 기판 상에 제1 산화막, 제2 산화막, 제1 실리콘 질화막 및 제2 실리콘 질화막을 순차적으로 형성하는 단계와, 제1 식각공정을 수행하여, 상기 게이트 패턴의 측벽에만 상기 제1 실리콘 질화막 및 제2 실리콘 질화막이 잔존하도록 하는 단계와, 상기 제1 및 제2 실리콘 질화막을 이용한 이온주입공정을 수행하여, 소스/드레인영역을 형성하는 단계와, 상기 제1 및 제2 실리콘 질화막을 제거하는 단계와, 상기 제1 및 제2 실리콘 질화막이 제거된 기판 전면에 제3 실리콘 질화막을 형성하는 단계와, 제2 식각공정을 수행하여, 상기 게이트 패턴의 측벽에만 상기 제3 실리콘 질화막과 제2 산화막이 잔존하도록 하는 단계를 포함한다.
상기 제1 실리콘 산화막 및 제2 실리콘 산화막은 각각 280~ 320Å 두께로 형성하고, 상기 제1 산화막은 60~ 100Å 두께로 형성된 HTO막이고, 상기 제2 산화막은 200~ 400Å 두께로 형성된 TEOS막이다.
상기 제1 산화막은 상기 게이트 패턴 상에만 형성되고, 상기 제1 및 제2 식각공정은 등방성 식각공정이고, 상기 제3 실리콘 질화막은 60~ 80Å 두께로 형성하고, 상기 제3 산화막은 300~ 500Å 두께로 형성된 TEOS막이다.
본 발명에 따른 반도체 소자의 스페이서 형성방법은 제1 및 제2 실리콘 질화막을 280~ 320Å정도 두께로 두 번에 걸쳐 증착함으로써, 기존의 770~1500Å정도 두께를 한번에 증착하는 것에 비해, 게이트 패턴에 가해지는 물리적인 스트레스를 줄일 수 있게 되고, 게이트 패턴의 트랩 형성을 방지하게 되는 효과가 있다.
이하, 첨부된 도면 및 실시 예를 통해 본 발명의 실시 예를 구체적으로 살펴보면 다음과 같다.
도 1 내지 도 5는 본 발명에 따른 반도체 소자의 제조방법을 도시한 공정순서도이다.
도 1에 도시된 바와 같이, 소자분리막(미도시)가 형성된 반도체 기판(10) 상에 산화막, 제1 폴리 실리콘막, 게이트간 절연막, 제2 폴리실리콘막을 형성한 후 패터닝하여, 터널산화막(12) 및 플로팅 게이트전극(14), ONO막(16), 콘트롤 게이트전극(18)이 적층된 게이트 패턴을 형성한다.
이어, 상기 기판의 게이트 패턴 상에 60~ 100Å정도 두께의 HTO막인 제1 산화막(20)을 형성하고, 상기 제1 산화막(20) 및 게이트 패턴이 형성된 기판 전면에 200~ 400Å정도 두께의 TEOS막인 제2 산화막(22), 280~ 320Å정도 두께의 제1 실리콘 질화막(24), 280~ 320Å정도 두께의 제2 실리콘 질화막(26)을 순차적으로 형성한다.
도 2에 도시된 바와 같이, 상기 제2 실리콘 질화막(26)이 형성된 기판 전면에 등방성 식각공정을 수행하여, 게이트 패턴의 측벽에만 제1 및 제2 실리콘 질화막(24, 26)이 남도록 한다.
도 3에 도시된 바와 같이, 상기 게이트 패턴의 측벽에만 잔존한 제1 및 제2 실리콘 질화막(24, 26)을 이온주입 마스크로 이온주입공정을 수행하여 소스/드레인영역(28)을 형성한다.
이때, 상기 제1 및 제2 실리콘 질화막(24, 26)은 이온주입공정시 마스크로 작용하는 스페이서로써, 이는 280~ 320Å정도 두께로 두 번에 걸쳐 증착하므로, 기존의 770~1500Å정도 두께를 한번에 증착하는 것에 비해, 게이트 패턴에 가해지는 물리적인 스트레스를 줄일 수 있게 되고, 게이트 패턴에 트랩의 형성을 방지하게 된다.
이어, 도 4에 도시된 바와 같이, 상기 이온주입공정이 완료된 후, 상기 게이트 패턴의 측벽에만 잔존한 제1 및 제2 실리콘 질화막(24, 26)을 제거한다. 이어, 상기 제1 및 제2 실리콘 질화막(24, 26)이 제거된 반도체 기판(10) 전면에 60~ 80Å정도 두께의 제3 실리콘 질화막(30)과, 300~ 500Å정도 두께의 TEOS막인 제3 산화막(32)을 순차적으로 형성한다.
이때, 이후 수행될 실리사이드 공정시 실리사이드공정 후 실리사이드막으로 형성되지 않은 금속막을 제거하게 되는 데, 이 제거공정시 상기 제3 실리콘 질화막(30)은 제2 산화막(22)의 언더컷(undercut) 및 로스(loss)를 방지하기 위해 형성된다.
다음으로, 도 5에 도시된 바와 같이, 상기 제3 산화막(32)을 모두 제거하고, 상기 제3 산화막(32)이 제거된 기판 전면에 등방성 식각공정을 수행하여, 게이트 패턴의 측벽에 제2 산화막(22) 및 제3 실리콘 질화막(30)이 남도록 한다.
도면에는 도시되지 않았지만, 실리사이드공정을 수행하여, 게이트 패턴 상 및 소스/드레인 영역 상에 실리사이드막을 형성한다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
도 1 내지 도 5는 본 발명에 따른 반도체 소자의 스페이서 형성방법을 도시한 공정순서도이다.

Claims (6)

  1. 기판 상에 게이트 패턴을 형성하는 단계와,
    상기 게이트 패턴이 형성된 기판 상에 제1 산화막, 제2 산화막, 제1 실리콘 질화막 및 제2 실리콘 질화막을 순차적으로 형성하는 단계와,
    제1 식각공정을 수행하여, 상기 게이트 패턴의 측벽에만 상기 제1 실리콘 질화막 및 제2 실리콘 질화막이 잔존하도록 하는 단계와,
    상기 제1 및 제2 실리콘 질화막을 이용한 이온주입공정을 수행하여, 소스/드레인영역을 형성하는 단계와,
    상기 제1 및 제2 실리콘 질화막을 제거하는 단계와,
    상기 제1 및 제2 실리콘 질화막이 제거된 기판 전면에 제3 실리콘 질화막을 형성하는 단계와,
    제2 식각공정을 수행하여, 상기 게이트 패턴의 측벽에만 상기 제3 실리콘 질화막과 제2 산화막이 잔존하도록 하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제1 항에 있어서, 상기 제1 실리콘 산화막 및 제2 실리콘 산화막은
    각각 280~ 320Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1 항에 있어서,
    상기 제1 산화막은 60~ 100Å 두께로 형성된 HTO막이고, 상기 제2 산화막은 200~ 400Å 두께로 형성된 TEOS막인 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제1 항에 있어서, 상기 제1 산화막은 상기 게이트 패턴 상에만 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제1 항에 있어서, 상기 제1 및 제2 식각공정은
    등방성 식각공정인 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제1 항에 있어서, 상기 제3 실리콘 질화막은 60~ 80Å 두께로 형성하고, 상기 제3 산화막은 300~ 500Å 두께로 형성된 TEOS막인 것을 특징으로 하는 반도체 소자의 제조방법.
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