KR20080088789A - 향상된 성능을 갖는 플래시 메모리 장치 - Google Patents

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KR20080088789A
KR20080088789A KR1020070031524A KR20070031524A KR20080088789A KR 20080088789 A KR20080088789 A KR 20080088789A KR 1020070031524 A KR1020070031524 A KR 1020070031524A KR 20070031524 A KR20070031524 A KR 20070031524A KR 20080088789 A KR20080088789 A KR 20080088789A
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Abstract

여기에는 복수의 메모리 블록들을 포함하는 플래시 메모리 장치의 소거 방법이 제공되며, 소거 방법은 적어도 하나의 메모리 블록을 소거하고, 상기 적어도 하나의 메모리 블록 및 나머지 메모리 블록들 각각에 속하는 스트링들의 접합들에 충전된 전하들을 방전시키는 것을 포함한다.

Description

향상된 성능을 갖는 플래시 메모리 장치{FLASH MEMORY DEVICE WITH IMPROVED PERFORMANCE}
도 1은 관련 기술에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 2는 도 1에 도시된 점선 A-A'을 따라 절단된 단면을 보여주는 도면이다.
도 3은 관련 기술에 따른 소거 동작을 설명하기 위한 도면이다.
도 4는 관련 기술에 따른 소프트 프로그램 현상을 설명하기 위한 도면이다.
도 5는 본 발명에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 6은 도 5에 도시된 CSL 구동 회로를 개략적으로 보여주는 회로도이다.
도 7은 본 발명의 예시적인 실시예에 따른 도 5에 도시된 행 디코더 회로를 개략적으로 보여주는 블록도이다.
도 8은 본 발명의 플래시 메모리 장치에 따른 소거 방법을 설명하기 위한 흐름도이다.
도 9는 본 발명의 플래시 메모리 장치에 따른 소거 동작시 바이어스 조건을 보여주는 도면이다.
도 10 내지 도 12는 본 발명의 예시적인 실시예들에 따른 소거 방전 구간의 바이어스 조건들을 보여주는 도면들이다.
도 13은 본 발명에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
* 도면의 주요 부분에 대한 부호 설명 *
1000 : 플래시 메모리 장치 1100 : 메모리 셀 어레이
1200 : 제어 로직 1300 : 행 디코더 회로
1400 : 워드 라인 전압 발생 회로
1500 : 감지 증폭기 및 기입 드라이버 회로
1600 : 열 디코더 회로 1700 : 벌크 바이어스 회로
1800 : 구동 전압 발생 회로 1900 : CSL 구동 회로
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 플래시 메모리 장치에 관한 것이다.
반도체 메모리는, 일반적으로, 위성에서 소비자 전자 기술까지의 범위에 속하는 마이크로프로세서를 기반으로 한 응용 및 컴퓨터과 같은 디지털 로직 설계의 가장 필수적인 마이크로 전자 소자이다. 그러므로, 높은 집적도 및 빠른 속도를 위한 축소 (scaling)를 통해 얻어지는 프로세스 향상 및 기술 개발을 포함한 반도체 메모리의 제조 기술의 진보는 다른 디지털 로직 계열의 성능 기준을 확립하는 데 도움이 된다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불 휘발성 반도체 메모리 장치로 나뉘어진다. 휘발성 반도체 메모리 장치에 있어서, 로직 정보는 스태틱 랜덤 액세스 메모리의 경우 쌍안정 플립-플롭의 로직 상태를 설정함으로써 또는 다이나믹 랜덤 액세스 메모리의 경우 커패시터의 충전을 통해 저장된다. 휘발성 반도체 메모리 장치의 경우, 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단될 때 데이터는 소실된다.
MROM, PROM, EPROM, 플래시 메모리 등과 같은 불 휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 불 휘발성 메모리 데이터 저장 상태는 사용되는 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 불 휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 그리고 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 프로그램 및 마이크로코드의 저장을 위해서 사용된다. 단일 칩에서 휘발성 및 불 휘발성 메모리 저장 모드들의 조합이 빠르고 재프로그램 가능한 불 휘발성 메모리를 요구하는 시스템에서 불 휘발성 RAM (nvRAM)과 같은 장치들에서 또한 사용 가능하다. 게다가, 응용 지향 업무를 위한 성능을 최적화시키기 위해 몇몇 추가적인 로직 회로를 포함하는 특정 메모리 구조가 개발되어 오고 있다.
불 휘발성 반도체 메모리 장치에 있어서, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 새롭게 하기가 용이하지 않다. 이에 반해 플래시 메모리는 전기적으로 소거 및 쓰기가 가능 하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다.
본 발명의 목적은 향상된 성능을 갖는 플래시 메모리 장치 및 그것의 소거 방법을 제공하는 것이다.
본 발명의 예시적인 실시예들은 복수의 메모리 블록들을 포함하는 플래시 메모리 장치의 소거 방법을 제공하며, 이 소거 방법은 적어도 하나의 메모리 블록을 소거하고, 상기 적어도 하나의 메모리 블록 및 나머지 메모리 블록들 각각에 속하는 스트링들의 접합들에 충전된 전하들을 방전시키는 것을 포함한다.
예시적인 실시예에 있어서, 상기 메모리 블록들은 포켓 P-웰 내에 공통으로 형성되며, 워드 라인들, 스트링 선택 라인, 그리고 접지 선택 라인을 각각 포함한다.
예시적인 실시예에 있어서, 상기 충전된 전하들을 방전시키는 것은 상기 워드 라인들을 소거 방지 전압으로 그리고 상기 접지 선택 라인을 전원 전압으로 구동하고, 상기 각 메모리 블록의 공통 소오스 라인에 연결된 스위치 트랜지스터를 상기 전원 전압보다 낮은 전압으로 구동하는 것을 포함한다.
예시적인 실시예에 있어서, 상기 충전된 전하들을 방전시키는 것은 상기 워드 라인들을 소거 방지 전압으로 그리고 상기 접지 선택 라인을 전원 전압보다 낮은 전압으로 구동하고, 상기 각 메모리 블록의 공통 소오스 라인에 연결된 스위치 트랜지스터를 상기 전원 전압으로 구동하는 것을 포함한다.
예시적인 실시예에 있어서, 상기 충전된 전하들을 방전시키는 것은 상기 메모리 블록들을 통해 배열된 비트 라인들에 연결된 감지 증폭기 및 기입 드라이버 회로를 통해 방전되도록 상기 워드 라인들을 소거 방지 전압으로 그리고 상기 스트링 선택 라인을 전원 전압보다 낮은 전압으로 구동하는 것을 포함한다.
예시적인 실시예에 있어서, 상기 소거 방지 전압은 상기 전원 전압보다 높다.
본 발명의 다른 예시적인 실시예들은 포켓 P-웰 내에 공통으로 형성되며, 워드 라인들, 스트링 선택 라인, 그리고 접지 선택 라인을 각각 구비한 메모리 블록들을 포함하는 플래시 메모리 장치의 소거 방법을 제공하며, 소거 방법은 적어도 하나의 메모리 블록을 소거하고, 상기 적어도 하나의 메모리 블록에 속하는 스트링들의 접합들에 충전된 전하들을 방전시키는 것을 포함한다.
예시적인 실시예에 있어서, 상기 충전된 전하들을 방전시키는 것은 상기 워드 라인들을 소거 방지 전압으로 그리고 상기 접지 선택 라인을 전원 전압으로 구동하고, 상기 소거된 메모리 블록의 공통 소오스 라인에 연결된 스위치 트랜지스터를 상기 전원 전압보다 낮은 전압으로 구동하는 것을 포함한다.
예시적인 실시예에 있어서, 상기 충전된 전하들을 방전시키는 것은 상기 워드 라인들을 소거 방지 전압으로 그리고 상기 접지 선택 라인을 전원 전압보다 낮은 전압으로 구동하고, 상기 소거된 메모리 블록의 공통 소오스 라인에 연결된 스위치 트랜지스터를 상기 전원 전압으로 구동하는 것을 포함한다.
본 발명의 또 다른 예시적인 실시예들은 메모리 블록들과; 상기 메모리 블록들을 선택하도록 구성된 행 디코더 회로와; 상기 메모리 블록들에 연결된 공통 소오스 라인을 구동하도록 구성된 구동 회로와; 그리고 선택된 메모리 블록이 소거된 후, 상기 메모리 블록들 각각에 속하는 스트링들의 접합들에 충전된 전하들이 방전되도록 행 디코더 회로 및 구동 회로를 제어하는 제어 로직을 포함하는 플래시 메모리 장치를 제공한다.
예시적인 실시예에 있어서, 상기 메모리 블록들은 포켓 P-웰 영역을 공유하도록 형성된다.
예시적인 실시예에 있어서, 상기 메모리 블록들 각각에 속하는 스트링들의 접합들에 충전된 전하들은 상기 상기 선택된 메모리 블록의 소거 실행 구간 다음의 소거 방전 구간 동안 방전된다.
예시적인 실시예에 있어서, 상기 제어 로직은 상기 소거 실행 구간이 종료될 때 상기 소거 방전 구간을 알리는 플래그 신호를 발생한다.
예시적인 실시예에 있어서, 상기 소거 방전 구간 동안, 상기 행 디코더 회로는 상기 플래그 신호에 응답하여 상기 각 메모리 블록의 워드 라인들을 소거 방전 전압으로 그리고 상기 각 메모리 블록의 접지 선택 라인을 전원 전압보다 낮은 전압으로 구동한다.
예시적인 실시예에 있어서, 상기 소거 방전 전압은 상기 전원 전압보다 높다.
예시적인 실시예에 있어서, 상기 소거 방전 구간 동안, 상기 구동 회로는 상 기 플래그 신호에 응답하여 읽기 동작시 방전되는 전류의 양과 동일하게 방전되도록 상기 공통 소오스 라인을 구동한다.
예시적인 실시예에 있어서, 상기 소거 방전 구간 동안, 상기 행 디코더 회로는 상기 플래그 신호에 응답하여 상기 각 메모리 블록의 워드 라인들을 소거 방전 전압으로 그리고 상기 각 메모리 블록의 접지 선택 라인을 전원 전압으로 구동한다.
예시적인 실시예에 있어서, 상기 소거 방전 구간 동안, 상기 구동 회로는 상기 플래그 신호에 응답하여 읽기 동작시 방전되는 전류의 양보다 적게 방전되도록 상기 공통 소오스 라인을 구동한다.
본 발명의 또 다른 예시적인 실시예들은 메모리 블록들과; 상기 메모리 블록들을 선택하도록 구성된 행 디코더 회로와; 상기 메모리 블록들 중 선택된 메모리 블록으로부터 데이터를 읽도록 구성된 감지 증폭기 및 기입 드라이버 회로와; 그리고 선택된 메모리 블록이 소거된 후, 상기 메모리 블록들 각각에 속하는 스트링들의 접합들에 충전된 전하들이 방전되도록 행 디코더 회로 및 감지 증폭기 및 기입 드라이버 회로를 제어하는 제어 로직을 포함하는 플래시 메모리 장치를 제공한다.
예시적인 실시예에 있어서, 상기 메모리 블록들은 포켓 P-웰 영역을 공유하도록 형성된다.
예시적인 실시예에 있어서, 상기 메모리 블록들 각각에 속하는 스트링들의 접합들에 충전된 전하들은 상기 상기 선택된 메모리 블록의 소거 실행 구간 다음의 소거 방전 구간 동안 방전된다.
예시적인 실시예에 있어서, 상기 제어 로직은 상기 소거 실행 구간이 종료될 때 상기 소거 방전 구간을 알리는 플래그 신호를 발생한다.
예시적인 실시예에 있어서, 상기 소거 방전 구간 동안, 상기 행 디코더 회로는 상기 플래그 신호에 응답하여 상기 각 메모리 블록의 워드 라인들을 소거 방전 전압으로 그리고 상기 각 메모리 블록의 스트링 선택 라인을 전원 전압보다 낮은 전압으로 구동한다.
예시적인 실시예에 있어서, 상기 소거 방전 전압은 상기 전원 전압보다 높다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.
참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 1은 관련 기술에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도 이다.
도 1을 참조하면, 플래시 메모리 장치(100)는 1-비트 또는/그리고 복수-비트 데이터 정보를 저장하는 메모리 셀 어레이(110)를 포함할 것이다. 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK0∼BLKm-1)로 구성되며, 메모리 블록들(BLK0∼BLKm-1) 각각은 복수의 스트링들(또는, 낸드 스트링들) (111)로 구성될 것이다. 각 메모리 블록(BLK0∼BLKm-1)에 있어서, 동일한 열에 속하는 스트링들(111)은 대응하는 비트 라인에 전기적으로 연결될 것이다. 각 스트링(111)은 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 그리고 메모리 셀들(MC0∼MCi-1)로 구성될 것이다. 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 그리고 메모리 셀들(MC0∼MCi-1)에는 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 그리고 워드 라인들(WL0∼WLi-1)이 각각 연결되어 있다. 행 디코더 회로(120)는 메모리 블록들(BLK0∼BLKm-1) 중 하나를 선택하고, 선택된 메모리 블록의 신호 라인들(WL0∼WLi-1)을 제어할 것이다. 감지 증폭기 및 기입 드라이버 회로(130)는 비트 라인들(BL0∼BLn-1)에 연결되며, 동작 모드에 따라 감지 증폭기로서 또는 기입 드라이버로서 동작할 것이다. 벌크 바이어스 회로(140)는 메모리 블록들(BLK0∼BLKm-1)이 형성되는 벌크(예를 들면, 포켓 P-웰)에 공급될 벌크 전압(VBULK)을 생성하도록 구성될 것이다.
도 2는 도 1에 도시된 점선 A-A'을 따라 절단된 단면을 보여주는 도면이다. 도 2에는 하나의 메모리 블록에 속하는 하나의 스트링의 단면이 도시되어 있다. 도 2에 도시된 바와 같이, 벌크(예를 들면, 포켓 P-웰)에는 N+ 접합들이 형성되어 있다. N+ 접합들 각각은 인접한 트랜지스터들에 의해서 공유되도록 형성될 것이다. 다시 말해서, 워드 라인(WL0)에 연결된 트랜지스터의 소오스와 워드 라인(WL1)에 연결된 트랜지스터의 드레인은 하나의 N+ 접합을 공유할 것이다.
관련 기술에 따른 플래시 메모리 장치의 소거 동작이 수행된 후 다음과 같은 문제점이 생길 수 있다.
선택된 메모리 블록을 소거하기 위해서는, 도 3에 도시된 바와 같이, 선택된 메모리 블록의 워드 라인들(WL0∼WLi-1)에 음의/양의 전압(V1)이 인가된 상태에서 벌크에는 양의 전압(V2>V1)이 인가될 것이다. 이러한 바이어스 조건에 의하면, 플로팅 게이트의 전하들이 벌크로 방전될 것이다. 이와 동시에, N+ 접합들의 전위는 벌크 전압(VBULK)의 공급시 높아질 것이다. 다시 말해서, 벌크 전압(VBULK)이 벌크에 인가될 때 N+ 접합들의 전위는 접합과 벌크 사이의 커플링을 통해 높아질 것이다. 이는 N+ 접합들에 전하들이 충전됨을 의미하다. 소거 동작이 완료된 후, 워드 라인들 및 벌크에 인가된 전압들(V1, V2)은 0V로 방전될 것이다. 이때, 도 3에 도시된 바와 같이, N+ 접합들에 충전된 전하들 중 일부는 벌크로 방전되는 반면에, 나머지 전하들은 N+ 접합들에 남아있을 것이다. N+ 접합들에 남아있는 전하들은 이후 읽기 동작이 수행될 때 비트 라인을 통해 방전될 것이다. N+ 접합들에 남아있는 전하들이 방전될 때, 도 4에 도시된 바와 같이, 핫 캐리어가 발생할 것이다. 그렇게 발생된 핫 캐리어는 플로팅 게이트로 주입될 수 있다. 즉, 그러한 핫 캐리어로 인해 소 프트 프로그램이 유발될 것이다. 메모리 블록들이 벌크(예를 들면, 포켓 P-웰)에 공통으로 형성되기 때문에, 이러한 현상은 선택된/소거된 메모리 블록 뿐만 아니라 비선택된/소거되지 않은 메모리 블록들에서도 일어날 것이다.
도 5는 본 발명에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 5를 참조하면, 본 발명에 따른 플래시 메모리 장치(1000)는 1-비트 또는/그리고 복수-비트 데이터를 저장하는 메모리 셀 어레이(1100)를 포함할 것이다. 메모리 셀 어레이(1100)는 도 1에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다. 제어 로직(1200)은 플래시 메모리 장치(1000)의 전반적인 동작을 제어하도록 구성될 것이다. 본 발명에 따른 제어 로직(1200)은 소거 동작이 실행된 후 플래그 신호(FLAG_AE)를 발생하도록 구성될 것이다. 플래그 신호(FLAG_AE)는 소거 동작의 실행이 종료되었음을 나타낼 것이다. 플래그 신호(FLAG_AE)는 일정 시간 동안 활성화될 것이다. 행 디코더 회로(1300)는 제어 로직(1200)에 의해서 제어되며, 메모리 블록들 중 적어도 하나를 선택하도록 구성될 것이다. 선택된 메모리 블록의 신호 라인들(예를 들면, 워드 라인들 및 선택 라인들)은 동작 모드에 따라 결정된 전압들(예를 들면, 프로그램 전압, 소거 전압, 패스 전압, 읽기 전압 등)로 행 디코더 회로(1300)에 의해서 구동될 것이다. 워드 라인 전압 발생 회로(1400)는 제어 로직(1200)에 의해서 제어되며, 동작 모드에 따라 선택된 메모리 블록의 신호 라인들(예를 들면, 워드 라인들 및 선택 라인들)로 공급될 전압들(예를 들면, 프로그램 전압, 소거 전압, 패스 전압, 읽기 전압 등)을 생성하도록 구성될 것이다. 감지 증폭기 및 기입 드라이버 회로(1500)는 제어 로직(1200)에 의해서 제어되며, 동작 모드에 따라 감지 증폭기로서 또는 기입 드라이버로서 동작할 것이다. 감지 증폭기 및 기입 드라이버 회로(1500)는 비트 라인들 각각 또는 비트 라인 쌍들 각각에 연결된 페이지 버퍼들로 구성될 것이다. 열 디코더 회로(1600)는 제어 로직(1200)에 의해서 제어되며, 데이터 입출력 경로를 제공하도록 구성될 것이다.
벌크 바이어스 회로(1700)는 제어 로직(1200)에 의해서 제어되며, 동작 모드에 따라 결정된 벌크 전압(VBULK)을 발생하도록 구성될 것이다. 구동 전압 발생 회로(1800)는 플래그 신호(FLAG_AE)에 응답하여 구동 전압(VDRV)을 발생하도록 구성될 것이다. 본 발명에 있어서, 구동 전압(VDRV)은 동작 모드에 따라 상이한 전압 레벨을 가지며, 이는 이후 상세히 설명될 것이다. CSL 구동 회로(1900)는 구동 전압에 따라 공통 소오스 라인(CSL)을 구동하도록 구성될 것이다. 도 5에는 하나의 공통 소오스 라인(CSL)이 도시되어 있다. 하지만, 메모리 블록들의 그룹들에 각각 연결되도록 공통 소오스 라인(CSL)이 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
본 발명의 플래시 메모리 장치(1000)는 소거 동작 모드시 소거 동작이 실행된 후 모든 메모리 블록들에 속하는 스트링들 각각의 접합들에 충전된 전하들을 방전하도록 구성될 것이다. 접합들에 충전된 전하들을 방전시키는 방식은 다양하게 구현될 수 있으며, 이는 이후 상세히 설명될 것이다. 따라서, 소거 동작이 실행된 후 모든 메모리 블록들에 속하는 스트링들 각각의 접합들에 충전된 전하들을 방전시킴으로써 핫 캐리어로 인한 소프트 프로그램 현상을 방지하는 것이 가능하다.
도 6은 도 5에 도시된 CSL 구동 회로를 개략적으로 보여주는 회로도이다.
도 6을 참조하면, CSL 구동 회로(1900)는 공통 소오스 라인(CSL)과 접지 사이에 연결된 NMOS 트랜지스터(1901)로 구성될 것이다. NMOS 트랜지스터(1901)는 도 5의 구동 전압 발생 회로(1800)로부터 생성된 구동 전압(VDRV)에 의해서 제어될 것이다. 구동 전압(VDRV)은 동작 모드에 따라 다르게 결정될 것이다. 예를 들면, 소거 동작 모드의 방전 구간 동안 CSL 구동 회로(1900)에 인가되는 구동 전압(VDRV)은 읽기 동작 동안 CSL 구동 회로(1900)에 인가되는 구동 전압(VDRV)보다 낮게 설정될 것이다. 이는 소거 동작 모드의 방전 구간 동안 NMOS 트랜지스터(1901)를 통해 흐르는 전류의 양을 제한하기 위한 것이다.
도 7은 본 발명의 예시적인 실시예에 따른 도 5에 도시된 행 디코더 회로를 개략적으로 보여주는 블록도이다. 도 7에 도시된 행 디코더 회로는 하나의 메모리 블록에 대응하는 것으로, 나머지 메모리 블록들에 각각 대응하는 회로들이 행 디코더 회로에 제공될 것이다.
도 7을 참조하면, 행 디코더 회로(1300)는 제 1 디코딩 및 구동 블록(1310), 제 2 디코딩 및 구동 블록(1320), 그리고 스위치 블록(1330)을 포함할 것이다. 제 1 디코딩 및 구동 블록(1310)은 블록 어드레스(BA)에 응답하여 동작하며, 동작 모드에 따라 결정된 전압으로 블록 워드 라인(BLKWL)을 구동할 것이다. 제 2 디코딩 및 구동 블록(1320)은 페이지 어드레스(PA)에 응답하여 워드 라인 전압 발생 회로(1400)로부터의 전압들로 선택 라인들(S0∼Si-1)을 구동하도록 구성될 것이다. 제 2 디코딩 및 구동 블록(1320)은 신호 라인(GS)을 구동하는 제 1 구동기(1321), 선택 라인들(S0∼Si-1)을 구동하는 제 2 구동기(1322), 그리고 신호 라인(GS)을 구동하는 제 3 구동기(1323)로 구성될 것이다. 스위치 블록(1330)은 블록 워드 라인(BLKWL)에 의해서 제어되는 스위치 트랜지스터들(ST, WT0∼WLi-1, GT)로 구성될 것이다. 스위치 트랜지스터들(ST, WT0∼WLi-1, GT)은 고전압 트랜지스터로 구성될 것이다. 스위치 블록(1330)은 블록 워드 라인(BLKWL)의 활성화에 응답하여 제 2 디코딩 및 구동 블록(1320)의 출력들(SS, S0∼Si-1, GS)을 대응하는 라인들(SSL, WL0∼WLi-1, GSL)로 각각 전달할 것이다. 제 2 디코딩 및 구동 블록(1320)은 소거 방전 구간을 나타내는 플래그 신호(FLAG_AE)가 활성화될 때 페이지 어드레스(PA)에 관계없이 선택 라인들(S0∼Si-1)을 워드 라인 전압 발생 회로(1400)로부터의 소거 방전 전압(예를 들면, 4V)으로 구동할 것이다. 소거 방전 전압은 벌크에 벌크 전압(VBULK)이 인가될 때 유도되는 N+ 접합의 전압에 따라 결정될 것이다. 이때, 제 2 디코딩 및 구동 블록(1320)의 제 3 구동기(1323)는 신호 라인(GS)을 전원 전압으로 또는 전원 전압보다 낮은 전압으로 구동하도록 구성될 것이다. 제 1 디코딩 및 구동 블록(1310)은 소거 방전 구간을 나타내는 플래그 신호(FLAG_AE)가 활성화될 때 블록 어드레스(BA)에 관계없이 블록 워드 라인(BLKWL)을 활성화시킬 것이다. 이때, 활성화된 블록 워드 라인(BLKWL)의 전압은 선택 라인들(S0∼Si-1)의 전압들이 전압 강하 없이 대응하는 워드 라인들(WL0∼WLi-1)로 전달되도록 결정될 것이다. 예를 들면, 블록 워드 라인(BLKWL)의 전압은 소거 방전 전압보다 스위치 트랜지스터의 문턱 전압만큼 높게 결정될 것이다.
이상의 설명으로부터 알 수 있듯이, 소거 방전 구간을 알리는 플래그 신호(FLAG_AE)가 활성화될 때, 각 메모리 블록의 워드 라인들(WL0∼WLi-1)은 동시에 소거 방전 전압(예를 들면, 4V)으로 구동될 것이다.
도 8은 본 발명의 플래시 메모리 장치에 따른 소거 방법을 설명하기 위한 흐름도이다. 도 9는 본 발명의 플래시 메모리 장치에 따른 소거 동작시 바이어스 조건을 보여주는 도면이다. 도 10 내지 도 12는 본 발명의 예시적인 실시예들에 따른 소거 방전 구간의 바이어스 조건들을 보여주는 도면들이다. 이하, 본 발명의 플래시 메모리 장치에 따른 소거 방법이 참조 도면들에 의거하여 상세히 설명될 것이다.
2100 블록에서, 선택된 메모리 블록이 소정 구간 (이하, 소거 실행 구간이라 칭함) 동안 소거될 것이다. 좀 더 구체적으로 설명하면 다음과 같다.
소거 실행 구간 동안, 도 9에 도시된 바와 같이, 선택된 메모리 블록의 워드 라인들(WL0∼WLi-1)에는 행 디코더 회로(1300)를 통해 워드 라인 전압 발생 회로(1400)로부터의 소거 전압(V1)이 인가되고, 벌크에는 벌크 바이어스 회로(1700)로부터의 벌크 전압(VBULK)(V2)이 인가될 것이다. 여기서, V1 전압은 V2 전압보다 낮다. 예를 들면, V1 전압은 -7V이고, V2 전압은 10V일 것이다. 또는, V1 전압은 0V 이고, V2 전압은 20V일 것이다. 이러한 바이어스 조건에 따르면, 메모리 셀들에 저장된 전하들이 벌크로 방전될 것이다. 앞서 언급된 바와 같이, 소거 바이어스 조건에 의하면, 벌크 전압(VBULK)이 벌크에 인가될 때 N+ 접합들의 전위는 접합과 벌크 사이의 커플링을 통해 높아질 것이다. 이는 N+ 접합들에 전하들이 충전됨을 의미한다.
소거 실행 구간 이후 벌크 및 워드 라인들에 가해진 전압들(V1, V2)이 방전될 것이다. 이때, 도 3에 도시된 바와 같이, N+ 접합들에 충전된 전하들 중 일부는 벌크로 방전되는 반면에, 나머지 전하들은 N+ 접합들에 남아있을 것이다. 이러한 경우, 앞서 언급된 바와 같이, 소프트 프로그램이 유발될 수 있다.
계속해서 도 8을 참조하면, 2200 블록에서, 모든 메모리 블록들에 속하는 스트링들의 접합들에 충전된 전하들이 소정 시간(이후, "소거 방전 구간"이라 칭함)방전될 것이다. 좀 더 구체적으로 설명하면 다음과 같다.
소거 방전 구간 동안, 도 10에 도시된 바와 같이, 각 메모리 블록에 속하는 워드 라인들(WL0∼WLi-1)에는 워드 라인 전압 발생 회로(1400)로부터의 소거 방전 전압(예를 들면, 4V)이 행 디코더 회로(1300)를 통해 인가되고, 접지 선택 라인(GSL)에는 행 디코더 회로(1300)를 통해 전원 전압이 인가되며, CSL 구동 회로(1900)의 NMOS 트랜지스터(1901)에는 구동 전압 발생 회로(1800)로부터의 구동 전압(VDRV)이 인가될 것이다. 이때, 스트링 선택 라인(SSL)에는 0V의 전압이 인가될 것이다. 이러한 바이어스 조건에 따르면, 도 9에서 점선으로 도시된 바와 같이, 접 합들에 충전된 전하들은 NMOS 트랜지스터(1901)를 통해 방전될 것이다. 구동 전압(VDET)은 핫 캐리어가 발생되지 않도록 또는 NMOS 트랜지스터(1901)를 통해 상대적으로 느리게 전류가 방전하도록 결정될 것이다. 예를 들면, 소거 방전 구간의 구동 전압(VDET)은 읽기 동작의 구동 전압(VDET)보다 낮게 결정될 것이다. 앞서 언급된 바와 같이, 이러한 방전 동작은 벌크에 형성된 모든 메모리 블록들에 대해서 동시에 행해질 것이다.
본 발명의 플래시 메모리 장치(1000)는 소거 동작 모드시 소거 동작이 실행된 후 모든 메모리 블록들에 속하는 스트링들 각각의 접합들에 충전된 전하들을 방전하도록 구성될 것이다. 따라서, 소거 동작이 실행된 후 모든 메모리 블록들에 속하는 스트링들 각각의 접합들에 충전된 전하들을 방전시킴으로써 핫 캐리어로 인한 소프트 프로그램 현상을 방지하는 것이 가능하다.
핫 캐리어의 생성을 방지하기 위해 방전 전류의 흐름을 제어하는 방식은 다양하게 구현될 수 있을 것이다. 예를 들면, 도 11에 도시된 바와 같이, 소거 방전 구간 동안 접지 선택 라인(GSL)에 인가되는 전압을 제어함으로써 방전 전류의 양을 제어하는 것이 가능하다. 접지 선택 라인(GSL)에 인가되는 전압(Va)은 전원 전압보다 낮을 것이다. 또는, 도 12에 도시된 바와 같이, 소거 방전 구간 동안 스트링 선택 라인(SSL)에 인가되는 전압을 제어함으로써 감지 증폭기 및 기입 드라이버 회로(1500)를 통해 방전된 전류의 양을 제어하는 것이 가능하다. 스트링 선택 라인(SSL)에 인가되는 전압(Va)은 전원 전압보다 낮을 것이다.
본 발명에 있어서, 소거 방전 동작이 모든 메모리 블록들에 대해서 수행되었지만, 소거된 메모리 블록에 대해서만 소거 방전 동작이 수행될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 불 휘발성 메모리 장치이다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 보다 널리 사용된다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다. 본 발명에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템이 도 13에 개략적으로 도시되어 있다. 본 발명에 따른 컴퓨팅 시스템은 버스(2001)에 전기적으로 연결된 마이크로프로세서(2100), 사용자 인터페이스(2200), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(2300), 메모리 컨트롤러(2400), 그리고 플래시 메모리 장치(2500)를 포함한다. 플래시 메모리 장치(2500)는 도 5에 도시된 것과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 장치(2500)에는 마이크로프로세서(2100)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 컨트롤러(2400)를 통해 저장될 것이다. 본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(2300)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적 인 지식을 습득한 자들에게 자명하다. 플래시 메모리 장치와 메모리 컨트롤러가 메모리 시스템으로서 메모리 카드 형태로 구성될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 소거 동작이 실행된 후 모든 메모리 블록들에 속하는 스트링들 각각의 접합들에 충전된 전하들을 방전시킴으로써 핫 캐리어로 인한 소프트 프로그램 현상을 방지하는 것이 가능하다.

Claims (26)

  1. 복수의 메모리 블록들을 포함하는 플래시 메모리 장치의 소거 방법에 있어서:
    적어도 하나의 메모리 블록을 소거하고,
    상기 적어도 하나의 메모리 블록 및 나머지 메모리 블록들 각각에 속하는 스트링들의 접합들에 충전된 전하들을 방전시키는 것을 포함하는 것을 특징으로 하는 소거 방법.
  2. 제 1 항에 있어서,
    상기 메모리 블록들은 포켓 P-웰 내에 공통으로 형성되며, 워드 라인들, 스트링 선택 라인, 그리고 접지 선택 라인을 각각 포함하는 것을 특징으로 하는 소거 방법.
  3. 제 2 항에 있어서,
    상기 충전된 전하들을 방전시키는 것은
    상기 워드 라인들을 소거 방지 전압으로 그리고 상기 접지 선택 라인을 전원 전압으로 구동하고,
    상기 각 메모리 블록의 공통 소오스 라인에 연결된 스위치 트랜지스터를 상기 전원 전압보다 낮은 전압으로 구동하는 것을 포함하는 것을 특징으로 하는 소거 방법.
  4. 제 2 항에 있어서,
    상기 충전된 전하들을 방전시키는 것은
    상기 워드 라인들을 소거 방지 전압으로 그리고 상기 접지 선택 라인을 전원 전압보다 낮은 전압으로 구동하고,
    상기 각 메모리 블록의 공통 소오스 라인에 연결된 스위치 트랜지스터를 상기 전원 전압으로 구동하는 것을 포함하는 것을 특징으로 하는 소거 방법.
  5. 제 2 항에 있어서,
    상기 충전된 전하들을 방전시키는 것은
    상기 메모리 블록들을 통해 배열된 비트 라인들에 연결된 감지 증폭기 및 기입 드라이버 회로를 통해 방전되도록 상기 워드 라인들을 소거 방지 전압으로 그리고 상기 스트링 선택 라인을 전원 전압보다 낮은 전압으로 구동하는 것을 포함하는 것을 특징으로 하는 소거 방법.
  6. 제 3 항 내지 제 6 항 중 어느 하나에 있어서,
    상기 소거 방지 전압은 상기 전원 전압보다 높은 것을 특징으로 하는 소거 방법.
  7. 포켓 P-웰 내에 공통으로 형성되며, 워드 라인들, 스트링 선택 라인, 그리고 접지 선택 라인을 각각 구비한 메모리 블록들을 포함하는 플래시 메모리 장치의 소거 방법에 있어서:
    적어도 하나의 메모리 블록을 소거하고,
    상기 적어도 하나의 메모리 블록에 속하는 스트링들의 접합들에 충전된 전하들을 방전시키는 것을 특징으로 하는 소거 방법.
  8. 제 7 항에 있어서,
    상기 충전된 전하들을 방전시키는 것은
    상기 워드 라인들을 소거 방지 전압으로 그리고 상기 접지 선택 라인을 전원 전압으로 구동하고,
    상기 소거된 메모리 블록의 공통 소오스 라인에 연결된 스위치 트랜지스터를 상기 전원 전압보다 낮은 전압으로 구동하는 것을 포함하는 것을 특징으로 하는 소거 방법.
  9. 제 7 항에 있어서,
    상기 충전된 전하들을 방전시키는 것은
    상기 워드 라인들을 소거 방지 전압으로 그리고 상기 접지 선택 라인을 전원 전압보다 낮은 전압으로 구동하고,
    상기 소거된 메모리 블록의 공통 소오스 라인에 연결된 스위치 트랜지스터를 상기 전원 전압으로 구동하는 것을 포함하는 것을 특징으로 하는 소거 방법
  10. 메모리 블록들과;
    상기 메모리 블록들을 선택하도록 구성된 행 디코더 회로와;
    상기 메모리 블록들에 연결된 공통 소오스 라인을 구동하도록 구성된 구동 회로와; 그리고
    선택된 메모리 블록이 소거된 후, 상기 메모리 블록들 각각에 속하는 스트링들의 접합들에 충전된 전하들이 방전되도록 행 디코더 회로 및 구동 회로를 제어하는 제어 로직을 포함하는 플래시 메모리 장치.
  11. 제 10 항에 있어서,
    상기 메모리 블록들은 포켓 P-웰 영역을 공유하도록 형성되는 플래시 메모리 장치.
  12. 제 10 항에 있어서,
    상기 메모리 블록들 각각에 속하는 스트링들의 접합들에 충전된 전하들은 상기 상기 선택된 메모리 블록의 소거 실행 구간 다음의 소거 방전 구간 동안 방전되는 플래시 메모리 장치.
  13. 제 12 항에 있어서,
    상기 제어 로직은 상기 소거 실행 구간이 종료될 때 상기 소거 방전 구간을 알리는 플래그 신호를 발생하는 플래시 메모리 장치.
  14. 제 13 항에 있어서,
    상기 소거 방전 구간 동안, 상기 행 디코더 회로는 상기 플래그 신호에 응답하여 상기 각 메모리 블록의 워드 라인들을 소거 방전 전압으로 그리고 상기 각 메모리 블록의 접지 선택 라인을 전원 전압보다 낮은 전압으로 구동하는 플래시 메모리 장치.
  15. 제 14 항에 있어서,
    상기 소거 방전 전압은 상기 전원 전압보다 높은 플래시 메모리 장치.
  16. 제 14 항에 있어서,
    상기 소거 방전 구간 동안, 상기 구동 회로는 상기 플래그 신호에 응답하여 읽기 동작시 방전되는 전류의 양과 동일하게 방전되도록 상기 공통 소오스 라인을 구동하는 플래시 메모리 장치.
  17. 제 13 항에 있어서,
    상기 소거 방전 구간 동안, 상기 행 디코더 회로는 상기 플래그 신호에 응답하여 상기 각 메모리 블록의 워드 라인들을 소거 방전 전압으로 그리고 상기 각 메 모리 블록의 접지 선택 라인을 전원 전압으로 구동하는 플래시 메모리 장치.
  18. 제 17 항에 있어서,
    상기 소거 방전 구간 동안, 상기 구동 회로는 상기 플래그 신호에 응답하여 읽기 동작시 방전되는 전류의 양보다 적게 방전되도록 상기 공통 소오스 라인을 구동하는 플래시 메모리 장치.
  19. 메모리 블록들과;
    상기 메모리 블록들을 선택하도록 구성된 행 디코더 회로와;
    상기 메모리 블록들 중 선택된 메모리 블록으로부터 데이터를 읽도록 구성된 감지 증폭기 및 기입 드라이버 회로와; 그리고
    선택된 메모리 블록이 소거된 후, 상기 메모리 블록들 각각에 속하는 스트링들의 접합들에 충전된 전하들이 방전되도록 행 디코더 회로 및 감지 증폭기 및 기입 드라이버 회로를 제어하는 제어 로직을 포함하는 플래시 메모리 장치.
  20. 제 19 항에 있어서,
    상기 메모리 블록들은 포켓 P-웰 영역을 공유하도록 형성되는 플래시 메모리 장치.
  21. 제 19 항에 있어서,
    상기 메모리 블록들 각각에 속하는 스트링들의 접합들에 충전된 전하들은 상기 상기 선택된 메모리 블록의 소거 실행 구간 다음의 소거 방전 구간 동안 방전되는 플래시 메모리 장치.
  22. 제 21 항에 있어서,
    상기 제어 로직은 상기 소거 실행 구간이 종료될 때 상기 소거 방전 구간을 알리는 플래그 신호를 발생하는 플래시 메모리 장치.
  23. 제 22 항에 있어서,
    상기 소거 방전 구간 동안, 상기 행 디코더 회로는 상기 플래그 신호에 응답하여 상기 각 메모리 블록의 워드 라인들을 소거 방전 전압으로 그리고 상기 각 메모리 블록의 스트링 선택 라인을 전원 전압보다 낮은 전압으로 구동하는 플래시 메모리 장치.
  24. 제 23 항에 있어서,
    상기 소거 방전 전압은 상기 전원 전압보다 높은 플래시 메모리 장치.
  25. 플래시 메모리 장치와; 그리고
    상기 플래시 메모리 장치를 제어하도록 구성된 컨트롤러를 포함하며, 상기 플래시 메모리 장치는 청구항 1에 기재된 소거 방법으로 소거되는 메모리 카드.
  26. 플래시 메모리 장치와; 그리고
    상기 플래시 메모리 장치를 제어하도록 구성된 컨트롤러를 포함하며, 상기 플래시 메모리 장치는 청구항 10에 기재된 것을 특징으로 하는 메모리 카드.
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