KR20080001261A - 플래시 메모리 소자 - Google Patents

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김병국
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주식회사 하이닉스반도체
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Abstract

본 발명은 플래시 메모리 소자에 관한 것으로, 감지 노드를 프리차지하는 프리차지부를 NMOS 트랜지스터로 구현하고, NMOS 트랜지스터를 독출 전압을 이용하여 구동함으로써, 프리차지부의 면적을 감소시키고 감지 노드의 프리차지 타임을 감소시키며 래치업 현상을 방지하는 플래시 메모리 소자를 개시한다.
플래시, 프리차지, 감지 노드, 래치업

Description

플래시 메모리 소자{Flash memory device}
도 1은 일반적인 플래시 메모리 소자의 블럭도이다.
도 2는 도 1의 프리차지부의 상세 회로도이다.
도 3은 프리차지부의 PMOS 트랜지스터의 단면도이다.
도 4는 본 발명의 일실시 예에 따른 플래시 메모리 소자의 블럭도이다.
도 5는 도 사의 스위칭부와 프리차지부의 상세 회로도이다.
도 6은 도 4의 프리차지부의 PMOS 트랜지스터의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
10, 110 : 메모리 셀 어레이 11, 120 : 비트라인 선택부
12, 130 : 프리차지부 13, 140 : 레지스터
150 : 독출 전압 생성기 160 : 스위칭부
170 : 로우 디코더
본 발명은 플래시 메모리 소자에 관한 것으로, 특히 감지 노드의 프리차지 시간을 감소시킨 플래시 메모리 소자에 관한 것이다.
최근에는 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프레시(refresh) 기능이 필요 없는 반도체 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 데이터를 저장할 수 있는 대용량 메모리 소자(memory device)의 개발을 위해서 메모리 소자의 고집적화 기술에 대한 연구가 활발히 진행되고 있다. 여기서, 프로그램이란 데이터를 메모리 셀에 기입(write)하는 동작을 가리키며, 소거란 메모리 셀에 기입된 데이터를 지우는 동작을 가리킨다.
메모리 소자의 고집적화를 위해 복수개의 메모리 셀(memory cell)들이 직렬로 접속(즉, 인접한 셀 끼리 드레인 또는 소오스를 서로 공유하는 구조)되어 한 개의 스트링(string)을 구성하는 NAND형 플래시 메모리 소자(NAND-type flash memory device)가 개발되었다. NAND형 플래시 메모리 소자는 NOR형 플래시 메모리 소자(NOR-type flash memory device)와 달리 순차적으로 정보를 독출(read)하는 메모리 소자이다. 이러한 NAND형 플래시 메모리 소자의 프로그램 및 소거는 F-N 터널링(tunneling) 방식을 이용하여 플로팅 게이트(floating gate)에 전자를 주입하거나 방출하면서 메모리 셀의 문턱 전압(threshold voltage)을 제어함으로써 이루어진다.
NAND형 플래시 메모리 소자는 짧은 시간 내에 대용량의 정보를 저장하기 위하여 페이지 버퍼(page buffer)가 사용된다.
도 1을 참조하면, 플래시 메모리 소자는 다수의 메모리 셀을 갖는 셀 어레 이(10)과 비트라인 선택부(11), 프리차지부(12), 및 레지스터(13)를 포함한다.
플래시 메모리 소자는 프로그램 동작시 레지스터(13)에 프리차지부(12)에 의해 프리차지된 감지 노드(SO)를 통해 레지스터(13)에 임시 저장된 프로그램 데이터를 비트라인(BLe 또는 BLo)에 전송하고, 독출 동작시 메모리 셀 어레이(10)로부터 전송된 데이터를 프리차지부(12)에 의해 프리차지된 감지 노드(SO)를 통해 레지스터(13)에 저장한다. 이외의 카피백 동작, 검증 동작등의 플래시 메모리 소자의 여러 동작 중에 감지 노드(SO)는 프리차지부(12)에 의해 프리차지된다.
도 2는 도 1의 프리차지부(12)의 상세 회로도이다.
도 2를 참조하면, 프리차지부(12)는 PMOS 트랜지스터(PM1)로 구성된다. 이는 NMOS 트랜지스터의 단점인 문턱 전압 드랍(Drop)을 없앰으로써, 감지 노드(SO)를 전원 전압(VCC) 레벨로 프리차지하기 위함이다.
도 3은 도 2의 PMOS 트랜지스터(PM1)의 단면도이다.
도 3을 참조하면, PMOS 트랜지스터(PM1)는 반도체 기판의 N-Well 상에 형성되며, 인접한 P-Well 상에 형성된 NMOS 트랜지스터(N1)와의 래치업(Latch up) 현상을 감소시키기 위하여 N-Well과 P-Well 사이에는 필드 산화막(FOX; 21)가 형성된다. 이로 인하여 PMOS 트랜지스터의 사이즈는 NMOS 트랜지스터에 비해 증가하게 된다.
또한, PMOS 트랜지스터는 NMOS 트랜지스터에 비해 프리차지 타임이 길며, 이로 인하여 플래시 메모리 소자의 동작 속도가 저하된다.
본 발명이 이루고자 하는 기술적 과제는 감지 노드를 프리차지하는 프리차지부를 NMOS 트랜지스터로 구현하고, NMOS 트랜지스터를 독출 전압을 이용하여 구동함으로써, 프리차지부의 면적을 감소시키고 감지 노드의 프리차지 타임을 감소시키며 래치업 현상을 방지하는 플래시 메모리 소자를 제공하는 데 있다.
본 발명에 따른 플래시 메모리 소자는 플래시 메모리 소자의 동작시 독출 전압을 생성하는 독출 전압 생성기와, 제어 신호에 응답하여 상기 독출 전압을 스위칭하여 프리차지 신호를 출력하는 스위칭부, 및 상기 프리차지 신호에 응답하여 메모리 셀 어레이와 레지스터 사이에 연결된 감지 노드를 프리차지하는 프리차지부를 포함하며, 상기 감지 노드는 상기 메모리 셀 어레이에 프로그램 데이터를 전송하거나 상기 메모리 셀 어레이로부터 전송된 독출 데이터를 레지스터로 전송한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 4는 본 발명의 일실시 예에 따른 플래시 메모리 소자의 블럭도이다.
도 4를 참조하면, 메모리 셀 어레이(110), 비트라인 선택부(120), 프리차지 부(130), 레지스터(140), 독출 전압 생성기(150), 스위칭부(160), 및 로우 디코더를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 셀 들을 포함하며, 프로그램 데이터를 프로그램하거나 프로그램된 데이터를 독출하여 출력할 수 있다.
비트라인 선택부(120)는 독출 동작시 메모리 셀 어레이(110)로부터 독출된 독출 데이터를 감지 노드(SO)로 전송하거나, 프로그램 동작시 감지 노드(SO)에 전송된 프로그램 데이터를 메모리 셀 어레이(110)로 전송한다.
레지스터(140)는 프로그램 동작시 입출력 단자(YA)로부터 입력된 프로그램 데이터를 임시 저장한 후 감지 노드(SO)로 전송하거나, 독출 동작시 감지 노드(SO)로부터 독출 데이터를 전송받아 임시 저장한 후 입출력 단자(YA)로 출력한다.
독출 전압 생성기(150)는 독출 전압(Vread)을 생성한다. 독출 전압(Vread)은 일반적으로 전원 전압(VCC) 보다 높은 전압(약 4.5V)이다.
스위칭부(160)는 제어 신호(cs)에 응답하여 독출 전압(Vread)을 스위칭하여 프리차지 신호(PRECH)를 출력한다. 출력되는 프리차지 신호(PRECH)는 독출 전압(Vread) 레벨을 갖는다.
프리차지부(130)는 프리차지 신호(PRECH)에 응답하여 감지 노드(SO)를 프리차지한다. 프리차지부(130)는 플래시 메모리 소자의 프로그램 동작, 독출 동작시 감지 노드(SO)에 데이터가 전송되기 전에 프리차지된다.
로우 디코더(170)는 독출 전압(Vread)을 메모리 셀 어레이(110)의 메모리 셀 들 중 선택된 메모리 셀의 워드라인에 인가하여 메모리 셀의 데이터를 독출한다.
도 5는 도 4의 스위칭부(160)와 프리차지부(130)의 상세 회로도이다.
도 5를 참조하면, 스위칭부(160)는 제어 신호(cs)에 응답하여 독출 전압(Vread)을 프리차지 신호(PRECH)로 스위칭하는 NMOS 트랜지스터(NM1)를 포함한다.
프리차지부(130)는 전원 전압(VCC)과 감지 노드(SO) 사이에 연결되며, 프리차지 신호(PRECH)에 응답하여 턴온되어 감지 노드(SO)를 전원 전압(VCC) 레벨로 프리차지하는 NMOS 트랜지스터(NM2)를 포함한다. NMOS 트랜지스터(NM2)는 약 4.5V의 전위를 갖는 프리차지 신호(PRECH)에 응답하여 턴온되므로 전원 전압(VCC)을 문턱 전압 강하 없이 감지 노드(SO)에 인가하게 된다.
도 6은 도 5의 NMOS 트랜지스터(NM2)의 단면도이다.
도 6을 참조하면, NMOS 트랜지스터(NM2)는 반도체 기판의 P-WELL 상에 형성되므로, 래치업을 방지하기 위한 필드 산화막이 필요 없다. 따라서 PMOS 트랜지스터에 비해 사이즈가 작고, 래치업 현상이 발생되지 않는다.
상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명의 일실시 예에 따르면, 감지 노드를 프리차지하는 프리차지부를 NMOS 트랜지스터로 구현하고, NMOS 트랜지스터를 독출 전압을 이용하여 구동함으로써, 프리차지부의 면적을 감소시키고 감지 노드의 프리차지 타임을 감소시키며 래치업 현상을 방지할 수 있다.

Claims (4)

  1. 플래시 메모리 소자의 동작시 독출 전압을 생성하는 독출 전압 생성기;
    제어 신호에 응답하여 상기 독출 전압을 스위칭하여 프리차지 신호를 출력하는 스위칭부; 및
    상기 프리차지 신호에 응답하여 메모리 셀 어레이와 레지스터 사이에 연결된 감지 노드를 프리차지하는 프리차지부를 포함하며,
    상기 감지 노드는 상기 메모리 셀 어레이에 프로그램 데이터를 전송하거나 상기 메모리 셀 어레이로부터 전송된 독출 데이터를 레지스터로 전송하는 플래시 메모리 소자.
  2. 제 1 항에 있어서,
    상기 스위칭부는 상기 제어 신호에 응답하여 상기 독출 전압을 상기 프리차지 신호로 출력하는 트랜지스터를 포함하는 플래시 메모리 소자.
  3. 제 1 항에 있어서,
    상기 프리차지부는 전원 전압과 상기 감지 노드 사이에 연결되며, 상기 프리차지 신호에 응답하여 상기 전원 전압을 상기 감지 노드에 인가하는 NMOS 트랜지스 터를 포함하는 플래시 메모리 소자.
  4. 제 3 항에 있어서,
    상기 프리차지부는 상기 전원 전압의 문턱 전압 강하 없이 상기 감지 노드에 인가하는 플래시 메모리 소자.
KR1020060059507A 2006-06-29 2006-06-29 플래시 메모리 소자 KR20080001261A (ko)

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