KR20080070076A - 금속이 첨가된 가역 저항률 전환 산화 혹은 질화 금속층 - Google Patents

금속이 첨가된 가역 저항률 전환 산화 혹은 질화 금속층 Download PDF

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에스. 브래드 허너
탄메이 쿠마르
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쌘디스크 3디 엘엘씨
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Abstract

저항률 전환 산화 혹은 질화 금속층은 적어도 2개의 안정된 저항률 상태들을 얻을 수 있다. 이러한 층은 비휘발성 메모리 셀에서 상태 변경 소자에 사용되어 이의 데이터 상태, 예를 들면 '0' 혹은 '1'을 이 저항률 상태로 저장할 수 있다. 이러한 저항률 전환 산화 혹은 질화 금속 화합물층에 추가의 금속 원자들을 함유시키는 것은 저항률 상태들간에 전환을 야기하는데 요구되는 전류를 감소시키며, 이러한 층의 저항률 상태로 데이터를 저장하는 메모리 셀 어레이에 대한 전력 요구들을 감소시킨다. 여러 실시예들에서 메모리 셀은 다이오드 혹은 트랜지스터와 같은 또 다른 소자와 직렬로 형성된 금속이 첨가된 저항률 전환 산화 혹은 질화 금속 화합물층을 포함할 수 있다.

Description

금속이 첨가된 가역 저항률 전환 산화 혹은 질화 금속층{REVERSIBLE RESISTIVITY-SWITCHING METAL OXIDE OR NITRIDE LAYER WITH ADDED METAL}
본 발명은 비휘발성 메모리 셀에 데이터 상태를 저장하는데 사용될 수 있는 저항률 전환 물질에 관한 것이다.
고 저항률 상태와 저 저항률 상태간에 가역적으로 전환될 수 있는 저항률 전환 물질들이 공지되어 있다. 전환은 저항률 전환 물질에 비교적 클 수도 있는 전압 혹은 전류를 가함으로써 유발될 수 있다. 이들 2이상의 안정된 저항률 상태들은 재기입가능한 이러한 물질들을 비휘발성 메모리 어레이에서 사용하기 위한 관심을 끄는 선택이 되게 한다. 이러한 저항률 전환 물질에 기초한 메모리 어레이에서, 일반적으로 전력 요구들을 감소시키기는 것이 잇점이 있다.
그러므로, 안정된 저항률 상태들 간에 이들 저항률 전환 물질들을 전환시키는데 필요한 전압, 전류 혹은 전환 시간을 감소시킬 필요성이 있다.
본 발명은 다음의 청구항들에서 정의되며, 이 절에서 어느 것도 이들 청구항들에 제한으로서 취해지지 않을 것이다. 일반적으로, 발명은 저항률 전환 산화 혹은 질화 금속들에 관한 것이다.
발명의 제1 면은 반도체 장치에 있어서, 저항률 전환 산화 혹은 질화 금속 화합물층을 포함하는 가역 상태 변경 소자를 포함하고, 상기 저항률 전환 산화 혹은 질화 금속 화합물은 단지 하나의 금속만을 포함하고, 상기 저항률 전환 산화 혹은 질화 금속 화합물층은 금속 첨가물을 포함하며, 상기 금속 첨가물은 상기 산화 혹은 질화 금속 화합물층 내 금속원자들의 약 0.01 내지 5퍼센트인, 반도체 장치를 제공한다.
발명의 또 다른 면은 재기입가능 비휘발성 메모리 셀에 있어서, 저항률 전환 산화 혹은 질화 금속 화합물층을 포함하는 상태 변경 소자를 포함하고, 상기 저항률 전환 산화 혹은 질화 금속 화합물은 단지 하나의 금속만을 포함하고, 상기 저항률 전환 산화 혹은 질화 금속 화합물층은 금속 첨가물을 포함하며, 상기 금속 첨가물은 상기 산화 혹은 질화 금속 화합물층 내 금속원자들의 약 0.01 내지 5퍼센트이며, 상기 메모리 셀의 데이터 상태는 상기 저항률 전환 산화 혹은 질화 금속 화합물층의 저항률 상태로 저장되는, 비휘발성 메모리 셀을 제공한다.
발명의 또 다른 면은 메모리 셀을 형성하는 방법에 있어서, 상태 변경 소자를 형성하는 단계를 포함하고, 상태 변경 소자는 저항률 전환 산화 혹은 질화 금속 화합물층을 포함하고, 상기 저항률 전환 산화 혹은 질화 금속 화합물은 단지 하나의 금속만을 포함하고, 상기 저항률 전환 산화 혹은 질화 금속 화합물층은 금속 첨가물을 포함하며, 상기 금속 첨가물은 상기 산화 혹은 질화 금속 화합물층 내 금속원자들의 약 0.01 내지 5퍼센트이며, 상기 메모리 셀의 데이터 상태는 상기 저항률 전환 산화 혹은 질화 금속 화합물층의 저항률 상태에 대응하는, 방법을 제공한다.
발명의 바람직한 실시예는 모노리식 3차원 메모리 어레이에 있어서, a) 각각이, 상태 변경 소자가 단지 하나의 금속만을 포함하는 저항률 전환 산화 혹은 질화 금속 화합물의 층을 포함하는 것인, 복수의 제1 가역 상태 변경 소자들을 포함하고, 상기 저항률 전환 산화 혹은 질화 금속 화합물층은 금속 첨가물을 포함하며, 상기 금속 첨가물은 상기 산화 혹은 질화 금속 화합물층 내 금속원자들의 약 0.01 내지 5퍼센트인, 기판 위에 형성된 제1 메모리 레벨; 및 b) 상기 제1 메모리 레벨 위에 모노리식으로 형성된 제2 메모리 레벨을 포함하는, 모노리식 3차원 메모리 어레이를 제공한다.
또 다른 바람직한 실시예는 제1 메모리 레벨을 형성하는 방법에 있어서, 기판 위에 복수의 실질적으로 평행하고, 실질적으로 공면의 하부 도체들을 형성하는 단계; 상기 하부 도체들 위에 복수의 실질적으로 평행하고, 실질적으로 공면의 상부 도체들을 형성하는 단계; 각각이 상기 하부 도체들 중 하나와 상기 상부 도체들 중 하나 사이에 배치되는, 복수의 수직 방위로 놓인 다이오드들을 형성하는 단계; 복수의 가역 상태 변경 소자들을 형성하는 단계로서, 각 상태 변경 소자는 단지 하나의 금속만을 포함하는 저항률 전환 산화 혹은 질화 금속 화합물층을 포함하며, 상기 저항률 전환 산화 혹은 질화 금속 화합물층은 금속 첨가물을 포함하며, 상기 금속 첨가물은 상기 산화 혹은 질화 금속 화합물층 내 금속원자들의 약 0.01 내지 5퍼센트인, 상기 단계를 포함하며, 각 상태 변경 소자는 다이오드들 중 하나와 상부 도체들 중 하나 사이에 혹은 다이오드들 중 하나와 하부 도체들 중 하나 사이에 배치되는, 방법을 제공한다.
발명의 또 다른 면은 가역 상태 변경 소자를 포함하는 비휘발성 메모리 셀을 형성하는 방법에 있어서, 제1 금속인 단지 하나의 금속만을 포함하는 저항률 전환 산화 혹은 질화 금속 화합물층을 형성하는 단계; 및 저항률 전환 산화 혹은 질화 금속 화합물층을 형성하는 단계 동안 혹은 후에, 상기 저항률 전환 산화 혹은 질화 금속 화합물층에 제2 금속을 첨가하는 단계를 포함하고, 상기 가역 상태 변경 소자는 저항률 전환 산화 혹은 질화 금속 화합물층을 포함하는, 방법을 제공한다.
발명의 바람직한 실시예는 상태 변경 소자를 포함하는 비휘발성 메모리 셀에 있어서, 상기 상태 변경 소자는, a) 근본적으로 단지 하나의 금속만을 포함하는 제1 산화금속 혹은 질화금속 화합물로 구성된 하부 접촉층; b) 근본적으로 제1 산화금속 혹은 질화금속 화합물, 및 저항률 전환층 내 금속원자들의 약 0.01 내지 약 5퍼센트인 금속 첨가물로 구성된 저항률 전환층; 및 c) 근본적으로 제1 산화금속 혹은 질화금속 화합물로 구성되는 상부 접촉층을 포함하고, 저항률 전환층은 하부 접촉층 위에 있고 이와 접촉하고 상부 접촉층은 저항률 전환층 위에 있고 이와 접촉하며, 메모리 셀의 데이터 상태는 상태 변경 소자의 저항 상태로 저장되는, 비휘발성 메모리 셀을 제공한다.
관계된 실시예는 상태 변경 소자를 포함하는 비휘발성 메모리 셀에 있어서, 상기 상태 변경 소자는, a) 근본적으로 제1 산화금속 혹은 질화금속 화합물 및 금속 첨가물로 구성된 하부 접촉층으로서, 상기 금속 첨가물은 하부 접촉층 내 금속원자들의 약 0.01 내지 약 5퍼센트이고, 제1 산화금속 혹은 질화금속 화합물은 단지 한 금속만을 포함하는, 하부 접촉층; b) 근본적으로 제1 산화금속 혹은 질화금속 화합물로 구성된 저항률 전환층; 및 c) 근본적으로 제1 산화금속 혹은 질화금속 화합물 및 금속 첨가물로 구성된 상부 접촉층을 포함하고, 금속 첨가물은 상부 접촉층 내 금속원자들의 약 0.01 내지 약 5퍼센트이고, 저항률 전환층은 하부 접촉층 위에 있고 이와 접촉하고 상부 접촉층은 저항률 전환층 위에 있고 이와 접촉하며, 메모리 셀의 데이터 상태는 상태 변경 소자의 저항 상태로 저장되는, 비휘발성 메모리 셀을 제공한다.
여기 기술된 본 발명의 면들 및 실시예들 각각은 단독으로 혹은 서로 조합하여 사용될 수 있다.
바람직한 면들 및 실시예들은 첨부된 도면들을 참조하여 이제 기술될 것이다.
도 1a 및 도 1b는 본 발명의 실시예에 따라, 하나 이상이 금속을 첨가하여 형성된 것이고, 하나 이상이 금속을 첨가하지 않고 형성된 것인 산화 혹은 질화 금속층들인 저항률 전환층들 및 접촉층들의 복합 적층들의 단면도이다.
도 2는 본 발명의 면들을 사용하기 위해 잇점이 있게 수정될 수 있는 상부와 하부 도체간에 직렬로 배치되는 다이오드 및 저항 전환 소자를 포함하는 비휘발성 메모리 셀의 사시도이다.
도 3은 도 2의 것들과 같은 메모리 셀들의 메모리 레벨의 일부의 사시도이다.
도 4a-4c는 본 발명의 실시예에 따라 형성된 비휘발성 메모리 셀들의 메모리 레벨의 제조 단계들을 도시한 단면도들이다.
도 5는 이웃한 셀들을 교란함이 없이 본 발명에 따라 형성된 선택된 셀을 설정하는데 사용될 수 있는 잇점이 있는 바이어싱 방법을 도시한 회로도이다.
도 6은 이웃한 셀들을 교란함이 없이 본 발명에 따라 형성된 선택된 셀을 재설정하는데 사용될 수 있는 잇점이 있는 바이어싱 방법을 도시한 회로도이다.
다양한 물질들이 가역 저항률 전환 거동을 나타낸다. 이들 물질들은 칼코게나이드들, 탄소 폴리머들, 페로브스카이트들, 및 어떤 산화금속들 및 질화금속들을 포함한다. 구체적으로, 단지 한 금속만을 포함하고 확실한 저항률 전환 거동을 나타내는 산화금속 및 질화금속 화합물들이 있다. 이 그룹은 NiO, Nb2O5, TiO2, HfO2, Al2O3, CoO, MgOx, CrO2, VO, BN, 및 AlN을 포함한다.
이들 물질들 중 한 물질의 층은 예를 들면, 안정된, 비교적 저-저항률 상태인 초기 상태로 형성될 수 있다. 충분한 전압이 인가되었을 때, 물질은 안정된 고-저항률 상태로 전환한다. (서로 다른 전류들 및 전압들을 인가함으로써, 2보다 더 많은 저항률 상태들이 달성될 수도 있다. 간단하게 하기 위해서, 이 논의는 고- 및 저-저항률 상태들에 관하여 논할 것이지만, 2보다 더 많은 상태들이 가능하고 유용할 수 있음을 알 것이다). 이러한 저항률 전환은 가역적인데, 적합한 전류 혹은 전압의 후속되는 인가는 저항률-전환 물질을 안정된 저-저항률 상태로 복귀하게 작용할 수 있다. 이들 저항률 전환 물질들 중 일부에 있어서, 그리고 어떤 환경들에서, 설정 전류(고 저항률 상태에서 저 저항률 상태로 물질을 전환시키는)는 한 방향으로 흐르고, 반면 재설정 전류(저 저항률 상태에서 고 저항률 상태로 물질을 전환시키는)는 반대 방향으로 흘러야 한다. 이외 다른 저항률 전환 물질들에 있어서, 다른 환경들에서, 설정 및 재설정 전류 흐름의 방향은 중요하지 않다.
저-저항률에서 고-저항률로의 전환은 반대로 될 수 있고, 사이클은 수회 반복될 수 있다. 물질 및 환경에 따라서, 초기 상태는 저 저항률이 아니라 고 저항률일 수도 있다. 이 논의가 "저항률 전환 물질", "저항률-전환 산화 혹은 질화 금속", "저항률-전환 메모리 소자" 혹은 유사 용어들을 언급하지만, 가역 저항률-전환 물질을 의미함을 알 것이다.
이러한 저항률 전환 거동은 이들 물질들을 비휘발성 메모리 어레이들에서 사용에 관심을 갖게 한다. 저항률 상태는 메모리 셀의 데이터 상태를 저장할 수 있는데, 예를 들면, 한 저항률 상태는 데이터 "0"에 대응할 수 있고, 반면 다른 저항률 상태는 데이터 "1"에 대응할 수 있다. 언급된 바와 같이, 어떤 물질들에서 2보다 더 많은 안정된 저항률 상태들이 달성될 수 있어 2보다 더 많은 데이터 상태들을 저장할 수 있게 한다.
실제 전환 메커니즘은 잘 이해되고 있지 않다. 설정 및 재설정 전압들이 인가되나, 인가되는 전압 혹은 전류 흐름이 실제로 전환을 야기하는 것인지는 명백하지 않다. 일반적으로 설정 및 재설정 전압들 및 전류들은 비교적 커야 한다. 저항률 상태는 설정 혹은 재설정 전압보다 작은 독출전압을 인가함으로써 감지된다. 주어진 독출전압에 대해서, 전류 흐름은 저항률 전환물질이 고 저항률 상태에 있을 때보다 저 저항률 상태에 있을 때 더 높을 것이다.
전자장치들에서 전력 요구들을 감소시키는 것이 흔히 잇점이 있다. 저항률-전환 산화 혹은 질화 금속들을 사용하는 메모리 어레이에서, 전력 요구들은 설정 및 재설정 전압들 및 전류들을 감소시킴으로써 감소된다.
저항률 전환을 유발시키기 위해 인가되어야 하는 설정 및 재설정 전압들 혹은 전류들은 저항률 전환 산화 혹은 질화 금속 화합물에 추가의 금속을 도입함으로써 감소될 수 있음이 발견되었다. 대안적으로, 저항률 전환은 동일 설정 혹은 재설정 전압 혹은 전류로 그렇지만 보다 짧은 시간에 달성될 수 있다.
실리콘 가공(silicon processing)에 호환되는 금속들을 사용하는 것이 가장 실제적이며, 이에 따라 이 첨가물로서 사용하는데 있어 바람직한 금속들은 코발트, 알루미늄, 갈륨, 인듐, 니켈, 니오븀, 지르코늄, 티타늄, 하프늄, 탄탈, 마그네슘, 크롬, 바나듐, 보론, 이트륨 및 란탄을 포함한다. 구리, 철, 망간, 및 아연은 바람직한 특성들을 가질 수 있고, 또한, 사용될 수도 있으나 일반적으로 실리콘 가공엔 덜 호환되며 따라서 덜 바람직하다. 산화 혹은 질화 금속 화합물에 첨가되는 금속은 금속 화합물과 동일할 수도 있고 다를 수도 있다. 잇점은 별도의 니켈을 예를 들면 NiO 층에 첨가하거나, 혹은 대신에 코발트나 알루미늄과 같은 다른 금속을 NiO에 첨가함으로써 얻어질 수 있다.
저항률 전환 산화 혹은 질화 금속 층은 니켈 및 산소의 화합물, 즉 NiO, 혹은 알루미늄 및 질소의 화합물, 즉 AlN와 같은 2성분 소자들을 구비하는 2원 화합물(binary compound)인 것에 유의한다. 이러한 2원 화합물은 정확히 한 금속을 포 함한다. 본 발명에서 층의 조성이 주로 이들 단일 금속의 산화 혹은 질화 금속 화합물 중 하나인 층이 형성되고, 이어서 또 다른 금속(혹은 같은 금속)의 별도의 원자들이 층에 포함된다. 이것은 화합물 자체가 예로서 CaTiO3와 같은 페로브스카이트인 하나보다 많은 금속을 갖는 보다 복잡한 화합물로 형성되는 층과는 구별된다.
이 논의는 첨가된 금속 혹은 금속 첨가물을 갖는 산화 혹은 질화층에 대해 논할 것이다. 물질에 금속의 첨가를 기술하기 위해 그외 다른 용어들이 일반적으로 사용된다. 보론과 같은 금속이 도전률을 향상시키기 위해 실리콘에 첨가될 때, 예를 들면, 첨가된 보론은 일반적으로 도펀트로서 기술된다. 도펀트는 보통은 매우 낮은 농도로 나타나며, 전형적인 도펀트 농도는 약 1019 도펀트 원자들/cm3이다. 또한, 금속은 합금을 형성하기 위해 다른 금속에 추가될 수도 있는데, 여기서 2(혹은 그 이상)개의 금속들이 임의의 비로 결합된다. 이러한 용어들의 사용에 따라 올 수도 있을 임의의 농도 예상들을 피하기 위해서, 본 논의에서는 "첨가된 금속" 및 "금속 첨가물"이라는 보다 중립적인 용어들을 선택할 것이다. 발명의 면들에서, 첨가된 금속은 완성된 저항률-전환 층의 상당히 작은 부분이다. 첨가된 금속의 원자들은 저항률 전환층에 존재하는 금속 원자들의 약 0.01 내지 약 5 퍼센트가 바람직하다.
저항률 전환 산화 혹은 질화 금속들은 스퍼터링, 화학기상증착(CVD; chemical vapor deposition), 원자층 증착으로서 알려진 CVD의 한 형태(ALD), 전기증착, 및 증발을 포함한 방법들에 의해 형성될 수 있다. 금속 첨가물은 층의 형성 중에 혹은 후에 다양한 방법들에 의해 산화 혹은 질화 금속 화합물층에 도입될 수 있다. 금속 첨가물을 가진 저항률 전환 산화 혹은 질화 화합물층을 형성하는 바람직한 방법들 중 몇가지를 간략히 기술될 것이지만 모든 가능한 방법들을 상세히 하는 것은 비현실적이며, 여기 구체적으로 기술되지 않은 방법들에 의해 형성된 첨가된 금속을 가진 이러한 저항률 전환 막들은 여전히 본 발명의 범위 내에 있음이 당업자들은 알 것이다.
일부 실시예들에서, 산화 혹은 질화 금속층이 먼저 임의의 종래의 방법에 의해 형성되고, 이어서 이온주입에 의해 금속 첨가물이 도핑된다. 예를 들면, NiO 막이 형성되고, 이어서 코발트 혹은 알루미늄 이온들이 주입될 수 있다.
대안적으로, 첨가될 소량의 금속이 산화 혹은 질화 금속층 위에, 밑에, 이에 인접하여, 혹은 그 내에, ALD와 같은 임의의 적합한 방법에 의해 제공될 수 있다. 제공된 금속 첨가물은 산화 혹은 질화 금속층을 통해 확산할 것이다.
산화금속들 및 질화금속들은 흔히 반응성 스퍼터링에 의해 형성된다. 이 방법에 의해 NiO를 형성하기 위해서, 니켈 스퍼터링 타겟이 아르곤과 같은 무거운 불활성 이온으로 그리고 O2에 의해 충격이 가해진다. 니켈과 산소가 결합하여, NiO를 형성한다.
스퍼터링에 의해 금속 첨가물을 가진 산화 혹은 질화 금속을 형성하기 위해서, 첨가될 금속이 요망되는 비율로 스퍼터링 타겟에 포함된다. 예를 들면, 금속 첨가물로서 코발트를 갖는 NiO층이 형성되며 증착된 층에 금속 원자들의 약 95 퍼 센트는 니켈 원자들이 되고 약 5 퍼센트는 코발트가 되는 것으로서 가정한다. 95 at% 니켈 및 5 at% 코발트인 스퍼터 물질을 갖는 합금 타겟은 요망되는 비율로 이들 원자들을 제공할 것이며, 평소와 같이 아르곤 및 O2에 의해 스퍼터링될 수 있다. 여러 실시예들에서 금속 첨가물의 원자들은 저항률 전환 산화 혹은 질화 금속층에 금속 원자들의 약 0.01 내지 약 5 퍼센트일 수 있다. 원한다면 하나보다 더 많은 요망되는 금속 첨가물이 포함될 수 있는데, 그렇더라도 단순하게 하기 위해 이 논의는 하나의 첨가된 금속의 사용을 기술할 것이다.
열거된 산화 혹은 질화 금속 화합물들의 일부는 CVD에 의해 증착될 수 있다. 이들 경우들에 있어서, 일부 금속 첨가물들은 인 시튜 함유(in situ inclusion)에 의해 첨가될 수 있다. 산화 혹은 질화 금속이 기판 상에 증착되게 할 상태들 하에서 CVD 동안에 전구체(precursor) 기체 혹은 기체들을 흘린다. 첨가되는 금속은 막이 형성될 때 막에 도펀트 원자들, 이 경우엔 금속 첨가물을 제공하는 전구체 기체를 동시에 흐르게 함으로써 CVD 동안에 층에 인 시튜로 함유된다. 그러나, 열거된 금속 첨가물들 모두에 대해 적합한 전구체 기체들은 없다. (증착된 실리콘에 인 시튜 도핑에 의해서 도전률 향상 도펀트를 첨가하는 것이 공지되어 있다. 기술된 바와 같이, 본 발명의 면들에서 첨가되는 금속은 도펀트에 대해 전형적인 것들보다 높은 농도들로 함유되며, 이에 따라 공정은 여기에서는 "인 시튜 도핑"보다는 "인 시튜 함유"로 기술된다)
또한, 다양한 조성을 가진 화합물 적층으로 저항률 전환 산화 혹은 질화 금 속층을 형성하는 것이 바람직할 수도 있다. 도 1a는 저항률 전환 층(10) 바로 밑 및 위에 형성된 접촉층들(14, 16)이 동일 산화 혹은 질화 금속으로 형성되나 금속 첨가물은 없는 반면, 금속 첨가물을 포함하는 저항률 전환 산화 혹은 질화 금속층(10)을 도시한 것이다. 예를 들면, 층(10)은 알루미늄 혹은 코발트를 함유한 NiO일 수 있고, 층들(14, 16)은 첨가된 알루미늄 혹은 코발트가 전혀 없는 NiO이거나, 알루미늄 혹은 코발트 원자들이 이들 층들 내 금속 원자들의 0.01 퍼센트 이하이다. 접촉층들(14, 16)은 저항률 전환층(10)에 대해 향상된 전기적 접촉을 제공하고 접촉층들(14, 16)이 없을 경우보다 낮은 전류 혹은 전압에서 저항률 상태들을 전환하게 할 것으로 예상된다. 접촉층들(14, 16)도 저항률 상태들을 전환할 수도 있고 하지 않을 수도 있다.
도 1b에 도시된 대안적 실시예에서, 화합물 적층은 동일 저항률 전환 산화 혹은 질화 금속 층들(14, 10, 16)을 포함할 수 있고 여기서 저항률 전환층(10)은 금속 첨가물을 포함하지 않으나 접촉층들(14, 16)은 포함한다.
이하 '939' 출원이라 하고 여기 참조문헌으로 포함시키는, 2005년 5월 9일에 출원된 "Rewriteable Memory Cell Comprising a Diode and a Resistance-Switching Material" 명칭의 Herner 등의 미국특허출원 11/125,939에서, 대형의 고밀도 어레이로 형성되고 프로그램될 수 있는 재기입가능 비휘발성 메모리 셀을 형성하기 위해 저항률 전환 물질로 다이오드가 쌍으로 구성된다. '939 출원의 실시예가 도 2에 도시되었다. 셀은 하부 도체(200) 부분과 상부 도체(400) 부분을 포함한다. 레일 형상의 상부 및 하부 도체들은 바람직하게는 서로 다른 방향으로 확장하는데, 예를 들면 이들은 수직할 수도 있다. 상부 도체(400)와 하부 도체(200) 사이엔 전기적으로 직렬로 배열된 다이오드(30) 및 저항 전환 소자(118)가 배치된다. 저항 전환 소자(118)는 저항 전환 소자(118)에 전압을 인가하거나 이를 통해 전류가 흐를 때, 저 저항 상태에서 고 저항 상태로, 아니면 고 저항 상태에서 저 저항 상태로 전환되는 저항률 전환 물질층을 포함한다. 저 저항에서 고 저항으로 전환은 가역적이다. (이 논의는 저항률 상태 및 저항 상태 둘 다에 대해 논하는 것에 유의한다. 산화니켈과 같은 물질은 저항률을 가지며 저항기와 같은 이산 전기 소자는 저항을 갖는다).
도 3은 다이오드들 및 저항 전환 소자들을 포함하는 개재된 필라들(300)을 구비한, 복수의 하부 도체들(200) 및 상부 도체들(400)을 도시한 것이다. 대안적 실시예에서, 다이오드는 어떤 다른 비-오믹 장치(non-ohmic device)로 대체될 수도 있을 것이다. 이런 방식으로 제1 레벨의 메모리 셀들이 형성될 수 있고, 여기에서는 이러한 메모리 레벨의 소 부분만이 도시되었다. 바람직한 실시예들에서, 이 제1 메모리 레벨 위에 추가의 메모리 레벨들이 적층되어 형성될 수 있고, 이에 따라 고밀도 모노리식 3차원 메모리 어레이를 형성할 수 있다. 메모리 어레이는 기판, 예를 들면 단결정질 실리콘 기판 위에 증착 및 성장된 층들로 형성된다. 지원 회로는 메모리 어레이 밑에 기판 내에 잇점이 있게 형성된다.
여기 참조문헌으로 포함시키는 것으로 2005년 6월 2일에 출원된 "Rewriteable Memory Cell Comprising a Transistor and Resistance-Switching Material in Series" 명칭의 Petti 등의 미국특허출원 11/143,269는 MOS 트랜지스 터와 직렬로 형성된 이 저항률 전환 물질층을 갖는 메모리 셀을 기술한다. Petti 등의 실시예들에서, MOS 트랜지스터는 단결정질 웨이퍼 기판보다는 증착된 반도체 물질에 채널영역을 갖는 박막 트랜지스터이다.
'939 출원 혹은 Petti 등에서, 저항률 전환 산화 혹은 질화 금속은 설정 및 재설정 전압들 혹은 전류들을 감소시키거나 전환 시간을 감소시키고 이에 따라 전체 전력 소비를 감소시키기 위해 본 발명에 따라 첨가된 금속을 가질 수 있다. 상태 변경 소자는 확실하게 감지될 수 있는 안정된 상태를 달성할 수 있는 소자이다. 가역 상태 변경 소자는 상태들간에 가역적으로 전환될 수 있다. 보다 일반적으로, 열거된 저항률 전환 산화금속들 혹은 질화금속들 중 하나를 포함하는 상태 변경 소자가 저항률 상태를 저장하는데 사용되는 임의의 메모리 혹은 임의의 장치에서, 메모리 셀을 위한 데이터 상태로서든 아니면 이외 어떤 다른 사용을 위한 데이터 상태로서든, 이 상태 변경 소자는 본 발명에 따라 산화금속 혹은 질화금속에 금속 첨가물의 사용으로부터 이익을 얻을 수 있다.
본 발명의 바람직한 실시예에 따라 형성된 모노리식 3차원 메모리 어레이의 제조의 상세한 예가 제공될 것이다. 명확성을 위해서, 단계들, 물질들, 및 공정 조건들을 포함한, 많은 상세들이 포함될 것이다. 이 예는 비제한적이며, 이들 상세들은 수정되거나, 생략되거나, 늘어날 수 있고 결과들이 발명의 범위에 듬을 알 것이다.
이하 '549 출원이라 하고 여기 참조문헌으로 포함시키는, 2004년 9월 29일에 출원된, Herner 등의 "Nonvolatile Memory Cell Without a Dielectric Antifuse Having High- and Low-Impedance States" 명칭의 미국특허출원 10/955,549의 메모리 셀은 다결정질 실리콘(혹은 폴리실리콘)으로 형성된 다이오드를 포함하는 메모리 셀을 기술한다. 다이오드의 폴리실리콘은 고 저항률 상태에서 형성되며 저 저항률 상태로 전환될 수 있다. 셀의 데이터 상태는 폴리실리콘의 저항률 상태에 효과적으로 저장된다.
이하 '530 출원이라 하고 여기 참조문헌으로 포함시키는, 2005년 6월 8일에 출원된 Herner 등의 "Nonvolatile Memory Cell Operating by Increasing Order in Polycrystalline Semiconductor Material" 명칭의 미국특허출원 11/148,530에 기술된 바와 같이, 어떤 실리사이드들에 인접하여 비정질 실리콘이 결정화될 때, 결과적인 폴리실리콘은 보다 고도로 질서를 갖추게 될 수 있고 이에 따라 인접 실리사이드 없이 결정화된 실리콘보다 더 도전성이 있을 수 있는 것으로 생각된다. 예를 들면 인접한 티탄 실리사이드 층은 결정화될 때 실리콘에 대해 결정화 템플릿(crystallization template)을 제공하여 비교적 소수의 결함들을 갖고 결정화할 수 있게 하는 격자 간격 및 배향을 가질 수 있는 것으로 생각된다. 요약하여, 인접한 티탄 실리사이드 층이 없이 결정화된 증착된 실리콘은 형성되었을 때 비교적 결함들이 많고 고 저항률을 가질 것이며, 반면 티탄 실리사이드 층에 인접하여 결정화된 증착된 실리콘은 형성되었을 때 결함들이 낮고 저 저항률을 가질 것이다. 고 결함, 고 저항률 폴리실리콘은 프로그래밍하여 이의 질서가 증가되게 하여, 이를 저 저항률 폴리실리콘으로 전환시킬 수 있는데, 이들 두 상태들은 데이터 상태들에 대응할 수 있으며 메모리 셀의 토대가 될 수 있다. 저 결함 폴리실리콘은 형성시 저 저항률이며, 이에 따라 이 메커니즘을 사용하는 메모리 셀의 토대가 될 수 없다.
기술할 메모리에서, 메모리 셀은 저항률 전환 산화 혹은 질화 금속층(첨가된 금속을 갖는)과 폴리실리콘 다이오드를 쌍으로 할 것이다. 저항률 전환 산화 혹은 질화 금속층은 데이터 상태를 저장할 것이며, 이에 따라 이러한 상태를 저장할 다이오드의 폴리실리콘에 대한 필요성이 없거나, 저 저항률 상태로 전환하는데 필요한 큰 전압에 대한 필요성이 없다. 기술할 메모리에서, 폴리실리콘 다이오드의 폴리실리콘은 인접한 실리사이드와 함께, 저 저항률 상태로 형성되는 것이 바람직할 수 있다.
Herner 등의 "High-Density Three- Dimensional Memory Cell" 명칭의 미국특허 6,952,030은 메모리 셀들을 포함하는 모노리식 3차원 메모리 어레이를 교시하며 여기서 각 메모리 셀은 1회 프로그램가능 셀(one-time programmable cell)이다. 셀은 고 저항 상태로 형성되며, 프로그래밍 전압의 인가시 저 저항 상태로 영구적으로 전환된다. 관계된 메모리 어레이들은 2004년 12월 17일에 출원된 Herner 등의 "Nonvolatile Memory Cell Comprising a Reduced Height Vertical Diode" 명칭의 미국특허출원 11/015,824; 2005년 5월 9일에 출원된 Herner 등의 "High-Density Nonvolatile Memory Array Fabricated at Low Temperature Comprising Semiconductor Diodes" 명칭의 미국특허출원 11/125,606; 2004년 9월 29일에 출원돈 Herner 등의 "Junction Diode Comprising Varying Semiconductor Compositions" 명칭의 미국특허출원 10/954,577에 교시되어 있고, 이들 전부는 참조문헌으로 여기 포함시킨다. Petti 등의 '939 출원, 및 이외 포함된 출원들 및 특허들에 교시된 바들은 본 발명에 따른 메모리 어레이의 형성에서 유용할 것이다. 발명을 모호하게 하는 것을 피하기 위해서, 포함될 출원들 및 특허들 모두의 상세가 포함되지는 않을 것이지만 이들 출원들 혹은 특허들의 어떠한 교시된 바도 배제시키려는 것은 아님을 알 것이다.
예
도 4a에 가서, 메모리의 형성은 기판(100)으로 시작한다. 이 기판(100)은 단결정질 실리콘, 실리콘-게르마늄 혹은 실리콘-게르마늄-탄소 같은 IV-IV 화합물들, III-V 화합물들, II-VII 화합물들, 이러한 기판들 상에 에피택셜층들, 혹은 이외 어떤 다른 반도체 물질과 같은, 이 기술에 공지된 임의의 반도체 기판일 수 있다. 기판은 이에 제조된 집적회로들을 포함할 수 있다.
절연층(102)이 기판(100) 상에 형성된다. 절연층(102)은 산화실리콘, 질화실리콘, 고 유전체막, Si-C-O-H 막, 혹은 이외 어떤 다른 적합한 절연물질일 수 있다.
제1 도체들(200)이 기판(100) 및 절연체(102) 상에 형성된다. 도전층(106)을 부착하는데 도움이 되기 위해서 부착층(104)이 절연층(102)과 도전층(106) 사이에 포함될 수 있다. 부착층(104)에 대해 바람직한 물질은 질화 티탄이지만, 이외 다른 물질들이 사용될 수도 있고, 혹은 이 층은 생략될 수도 있다. 부착층(104)은 임의의 종래의 방법, 예를 들면 스퍼터링에 의해 증착될 수 있다.
증착될 다음 층은 도전층(106)이다. 도전층(106)은 이를테면 도핑된 반도체들, 텅스텐과 같은 금속들, 혹은 금속합금들 혹은 화합물들과 같은 이 기술에 공지된 임의의 도전물질을 포함할 수 있다.
일단 도체 레일들(rail)을 형성할 모든 층들이 증착되었다면, 단면도로 도 4a에 도시된, 실질적으로 평행한, 실질적으로 공면(coplanar)의 도체들(200)을 형성하기 위해 임의의 적합한 마스킹 및 에칭 공정을 사용하여 층들이 패터닝되고 에칭될 것이다. 일 실시예에서, 포토리소그래피에 의해 포토레지스트가 증착되고 패터닝되고, 층들이 에칭되고, 이어서 산소 함유 플라즈마에서 "애싱(ashing)"과 같은 표준 공정 기술들을 사용하여 포토레지스트가 제거되고, 잔류한 폴리머들의 스트립이 EKC에 의해 제조된 것들과 같은 통상의 액체 솔벤트에서 에칭동안 형성된다.
다음에, 유전물질(108)이 도체 레일들(200) 상에 그리고 이들 사이에 증착된다. 유전물질(108)은 산화실리콘, 질화실리콘, 혹은 실리콘 옥시나이트라이드와 같은 임의의 공지된 전기적 절연 물질일 수 있다. 바람직한 실시예에서, 산화실리콘이 유전물질(108)로서 사용된다. 산화실리콘은 화학기상증착(CVD), 혹은 예를 들면, 고밀도 플라즈마 CVD(HDPCVD)와 같은 임의의 공지된 공정을 사용하여 증착될 수 있다.
마지막으로, 도체 레일들(200) 상부에 과잉의 유전물질(108)이 제거되어 유전물질(108)에 의해 분리된 도체 레일들(200)의 상부들을 노출시켜 실질적으로 평탄한 표면(109)을 남긴다. 결과적인 구조가 도 4a에 도시되었다. 평탄한 표면(109) 을 형성하기 위해 유전 과잉충전물의 이러한 제거는 에치백 혹은 화학기계식 평탄화(CMP)와 같은 이 기술에 공지된 임의의 공정에 의해 수행될 수 있다. 예를 들면, 전체를 참조문헌으로 여기 포함시키는 2004년 6월 30일에 출원된 "Nonselective Unpatterned Etchback to Expose Buried Patterned Features" 명칭의 Raghuram 등의 미국특허출원 10/883417에 기술된 에치백 기술이 잇점이 있게 사용될 수 있다. 대안적으로, 도체 레일들은 다마신 공정에 의해 형성될 수 있는데, 이 경우 산화물이 증착되고, 트렌치들이 산화물 내에서 에칭되고, 이어서 트렌치들은 도전물질로 채워지고 과잉충전물은 제거되어 도체 레일들을 생성한다.
다음에, 도 4b로 가서, 완성된 도체 레일들(200) 위에 수직한 필라들이 형성될 것이다. (여백을 절약하기 위해서 기판(100)이 도 4b 및 이에 이은 도면들에 도시되지 않았으나 존재하는 것으로 가정할 것이다). 바람직하게 도체 레일들의 평탄화 후에 제1 층으로서 장벽층(110)이 증착된다. 질화텅스텐, 질화탄탈, 질화티탄, 혹은 이들 물질들의 조합들을 포함한 임의의 적합한 물질이 장벽층에 사용될 수 있다. 바람직한 실시예에서, 질화티탄이 장벽층으로서 사용된다. 장벽층(110)이 질화티탄인 경우, 앞서 기술된 부착층과 동일한 방식으로 증착될 수 있다.
다음에 필라들로 패터닝될 반도체 물질이 증착된다. 임의의 적합한 반도체 물질 혹은 반도체 합금이 사용될 수 있다. 실리콘이 바람직하다.
접합 다이오드라는 용어는 여기에서는 2단자 전극들을 구비하며 한 전극이 p형이고 다른 전극이 n형인 반도체 물질로 만들어지는 비-오믹 전도(non-ohmic conduction)의 특성을 가진 반도체 장치를 지칭하는데 사용된다. 바람직한 실시예 들에서, 반도체 필라는 접합 다이오드를 포함하며, 접합 다이오드는 제1 도전형의 고농도 도핑된 하부 영역과 제2 도전형의 고농도 도핑된 상부 영역을 포함한다. 상부 영역과 하부 영역 사이의 중간영역은 진성 혹은 제1 또는 제2 도전형의 저농도 도핑된 영역이다.
이 예에서, 고농도 도핑된 하부 영역(112)은 고농도로 도핑된 n형 실리콘이다. 가장 바람직한 실시예에서, 고농도로 도핑된 영역(112)은 증착되고, 임의의 통상적인 방법, 바람직하게는 인 시튜 도핑에 의해서 인과 같은 n형 도펀트로 도핑된다. 이 층은 바람직하게는 약 200 내지 800 옹스트롬이다.
다음에 다이오드의 나머지를 형성할 실리콘이 이 기술에 공지된 임의의 방법에 의해 증착된다. 바람직한 실시예에서 고농도 도핑된 상부 p형 영역(116)은 이온 주입에 의해 형성될 것이다. 이 단계에서 증착될 두께는 진영영역(114)의 최종 요망되는 두께와 이에 더하여 주입 후에 고농도 도핑된 상부 영역(116)의 요망되는 두께가 될 것이다. 완성된 장치에서, 진성 영역(114)은 바람직하게는 약 600 내지 약 2000 옹스트롬, 예를 들면 약 1600 옹스트롬이다. 고농도 도핑된 p형 영역(116)은 약 100 내지 약 1000 옹스트롬, 바람직하게는 약 400 옹스트롬이다. (층(116)의 얼마간의 두께, 예를 들면 약 200 옹스트롬은 나중 단계에서 실리사이드 형성 동안 소모될 것이며, 이에 따라 층(116)의 두께는 이 예상되는 손실을 고려하여 선택될 수도 있다). 이 단계에서 도핑하지 않고 증착될 두께는 약 700 내지 약 3000 옹스트롬, 바람직하게는 약 2000 옹스트롬이다.
형성될 다이오드들은 저 누설 p-i-n 다이오드들인 것이 바람직하다. 누설은 진성 영역의 두께를 최대화함으로써 이러한 다이오드에서 최소화된다. 참조문헌으로 여기 포함시키는 2005년 8월 31일에 출원된 "Ultrathin Chemically Grown Oxide Film as a Dopant Diffusion Barrier in Semiconductor Devices" 명칭의 Herner 등의 미국특허출원 11/215,951은 고농도 도핑된 영역(112)과 진성 영역(114)간에 화학적으로 성장된 산화물의 사용을 기술하며, 본 발명의 양수인 소유이고 참조문헌으로 여기 포함시키는 2005년 11월 10일에 출원된 "Vertical Diode Doped With Antimony to Avoid or Limit Dopant Diffusion" 명칭의 Kumar 등의 미국특허출원 11/271078은 고농도 도핑된 영역(112)을 안티몬으로 도핑하는 것을 기술하며, 이들 두 방법들은 고농도 도핑된 영역(112)으로부터 진성영역(114)으로 도펀트의 확산 방지 혹은 제한하게 작용한다. 진성영역으로 도펀트의 확산은 이의 두께를 감소시키며 누설을 증가시킨다. 이에 따라 도펀트 확산을 제한시키는 이들 방법들은 저 누설 다이오드를 형성하기 위해 본 발명의 실시예들에서 잇점이 있게 사용될 수 있다.
이 때 고농도 도핑된 상부 영역들(116)이 p형 도펀트, 예를 들면 보론 혹은 BF2로 이온 주입에 의해 형성된다. 여기 기술된 다이오드는 하부 n형 영역 및 상부 p형 영역을 갖는다. 바람직하다면, 도전형들은 반대로 될 수도 있을 것이다.
종래의 방법들에 의해 증착되었을 때, 실리콘 영역들(112, 114, 116)은 이때 비정질이 될 것이며, 나중 단계에서 결정화될 것이다. 앞에서 그리고 '530 출원에서 기술된 바와 같이, 이들 층들이 실리사이드층, 예를 들면 티탄 실리사이드에 인 접하여 결정화된다면, 결과적인 폴리실리콘은 결함들이 낮고 비교적 저 저항률을 가질 것이며, 따라서 먼저 큰 프로그래밍 전압의 인가를 요구함이 없이 비교적 고 전류를 제공할 다이오드를 제공할 것이다.
바람직한 실시예들에서, 증착되는 다음 층은 티탄층(120)이며, 이것은 약 30 내지 약 200 옹스트롬의 두께, 바람직하게는 약 100 옹스트롬의 두께일 수 있다. 이것을 덮는 것은 질화티탄층(122)이며, 이것은 약 100 옹스트롬 두께일 수 있다. 나중 단계에서, 어닐링, 예를 들면 급속 열 어닐링이 수행될 것이다. 이 어닐링은 티탄층(120)이 실리콘층(116)과 반응하게 하여 티탄 실리사이드(도시생략)을 형성할 것이며 실리콘층들(112, 114, 116)을 결정화할 것이다. 결정화할 동안에 실리콘은 티탄 실리사이드 층에 인접할 것이며, 이에 따라 결과적인 폴리실리콘은 저 저항률이 될 것이다.
금속 첨가물을 포함하는 산화 혹은 질화 금속 저항률 전환 물질층(118)이 층(120) 상에 형성된다. 이 층은 바람직하게는 약 50 내지 약 600 옹스트롬, 바람직하게는 약 400 옹스트롬이다. 층(118)은 앞서 기술된 물질들 중 어느 것일 수 있고 바람직하게는 저항 전환 거동을 나타내는 정확히 하나의 금속을 포함하는 산화 혹은 질화 금속 화합물로 형성되며 바람직하게는 물질은 NiO, Nb2O5, TiO2, HfO2, Al2O3, CoO, MgOx, CrO2, VO, BN, 및 AlN로 구성된 그룹에서 선택된다. 첨가된 금속은 바람직하게는 코발트, 알루미늄, 갈륨, 인듐, 망간, 니켈, 니오븀, 지르코늄, 티탄, 하프늄, 탄탈, 마그네슘, 크롬, 바나듐, 보론, 이트륨, 혹은 란탄이다. 간단 하게 하기 위해서 이 논의는 층(118)에 코발트가 첨가된 NiO의 사용을 기술할 것이지만, 이외 다른 물질들도 사용될 수 있음을 알 것이다. 바람직한 실시예들에서 코발트가 첨가된 NiO 층(118)은 반응성 스퍼터링에 의해 형성되며, 여기서 스퍼터링 타겟은 적어도 95 at% 니켈이며 0.01 내지 5 at% 코발트, 예를 들면 약 1 내지 약 2 at% 코발트이다.
마지막으로, 바람직한 실시예들에서 장벽층(124)은 NiO 층(118) 상에 증착된다. 층(124)은 바람직하게는 질화티탄이지만, 대신에 이외 어떤 다른 적합한 도전성 장벽물질이 사용될 수도 있다. 후속의 CMP 단계가 층(124)에 수행될 것이며, 따라서 바람직하게는 비교적 두꺼운, 약 800 옹스트롬이다.
도 4b로 가서, 이 단계에서, 저항 전환 상태 변경 소자를 구성할 층들(124, 118, 122, 120), 및 다이오드를 형성할 실리콘 영역들(116, 114, 112)은 패터닝되고 에칭되어 필라들(300)을 형성할 것이다. 필라들(300)은 밑의 도체들(200)과 거의 동일한 피치 및 거의 동일한 폭을 가져, 각 필라(300)는 도체(200)의 상부 상에 형성될 것이다. 얼마간의 오정렬은 허용될 수 있다.
필라들(300)은 임의의 적합한 마스킹 및 에칭 공정을 사용하여 형성될 수 있다. 에칭될 적층은 비교적 높이가 크고 서로 다른 에찬트들(etchants)의 사용을 요구하는 물질들을 포함한다. 이어서 바람직하게, 표준 포토리소그래피 기술들을 사용하여 포토레지스트가 증착되고, 패터닝될 수 있고, 이어서 질화티탄층(124), NiO 층(118), 질화티탄층(122), 및 티탄층(120)이 에칭된다. 저항률 전환층(118)을 위한 많은 바람직한 물질들의 것들과 같은 천이 산화금속(transition metal oxides) 을 에칭하는 잇점이 있는 방법은 여기 참조문헌으로 포함시키는 2005년 7월 11일에 출원된 "Method of Plasma Etching Transition Metals and Their Compounds" 명칭의 Raghuram 등의 미국특허출원 11/179,423에 기술되어 있다. 이들 에칭된 층들은 나머지 층들의 에칭동안 하드마스크로서 사용할 수 있다.
참조문헌으로 여기 포함시키고 본 발명의 양수인에 의해 소유된, 2003년 12월 5일에 출원된 "Photomask Features with Interior Nonprinting Window Using Alternating Phase Shifting" 명칭의 Chen의 미국출원 10/728436, 혹은 2004년 4월 1일에 출원된 "Photomask Features with Chromeless Nonprinting Phase Shifting Window" 명칭의 Chen의 미국출원 10/815312에 기술된 포토리소그래피 기술들은 본 발명에 따른 메모리 어레이의 형성에서 사용되는 임의의 포토리소그래피 단계를 수행하는데 잇점이 있게 사용될 수 있다.
유전물질(108)이 필라들(300) 상에 그리고 이들 사이에 증착되어 이들 사이의 갭들을 채운다. 유전물질(108)은 산화실리콘, 질화실리콘, 혹은 실리콘 옥시나이트라이드와 같은 임의의 공지의 전기적 절연물질일 수 있다. 바람직한 실시예에서, 이산화실리콘이 절연물질로서 사용된다. 이산화실리콘은 CVD 혹은 HDPCVD와 같은 임의의 공지된 공정을 사용하여 증착될 수 있다.
다음에, 필라들(300)의 상부 상에 유전물질이 제거되어, 유전물질(108)에 의해 분리된 필라들(300)의 상부들을 노출시키고 실질적으로 평탄한 표면을 남긴다. 유전 과잉충전물의 이러한 제거 및 평탄화는 CMP 혹은 에치백과 같은 이 기술에 공지된 임의의 공정에 의해 수행될 수 있다. 예를 들면, Raghuram 등에 기술된 에치 백 기술들이 사용될 수 있다. 결과적인 구조가 도 4b에 도시되었다.
이 예에서, 층들(124, 118, 122, 120)은 단일 패터닝 단계로 실리콘 영역들(112, 114, 116)로 패터닝되고 복수-스텝 에칭이 행해졌다. 그러나, 어떤 실시예들에서, NiO 및 금속 장벽층들을 반도체 에칭에 전용되는 챔버에서 노출되게 함으로써 에칭 높이를 감소시키고 가능한 오염을 피하기 위해서 별도의 패터닝 단계들에서 다이오드 및 상태 변경 소자를 형성하는 것이 바람직할 수 있다. 이 공정(도시생략)에서, 실리콘 영역들(112, 114)이 증착되고, 패터닝되고 에칭되어 필라들을 형성한다. 유전 충전물이 필라들 사이의 갭들을 채우기 위해 증착되며, CMP 단계는 과잉충전물을 제거하여 필라들의 상부들을 실질적으로 평탄한 표면으로 노출시킨다. 고농도 도핑된 상부 영역들(116)은 이온 주입에 의해 형성된다. 티탄층(120), 질화티탄층(122), NiO층(118), 및 티탄층(124)이 이 평탄한 표면 상에 증착되고, 이어서 별도의 단계에서 패터닝되고 에칭되어 밑의 다이오드 필라들과 정렬된 단신의 필라들을 형성한다. 얼마간의 오정렬은 허용될 수 있다. 유전 충전물이 단신의 필라들 사이에 증착되고, CMP단계는 과잉충전물을 제거하며 필라들의 상부들을 노출시킨다.
다른 대안적 실시예들에서, 장벽층(122), 코발트가 첨가된 NiO층(118), 및 장벽층(124)이 다이오드 층들(112, 114, 116) 전에(따라서 밑에) 형성될 수 있고 동일 혹은 별도의 패터닝 단계에서 패터닝될 수 있다. 이 경우, 필라들 위에 상부 도체들의 제1 층은 질화티탄이 덮인 티탄층일 것이다. 나중 어닐링 동안 이 티탄은 다이오드의 상부에서 실리콘과 반응하여 티탄 실리사이드를 형성하고, 이에 따라 저 결함 다결정질 다이오드를 형성하기 위해 결정화 템플릿을 제공한다.
다른 실시예들에서, 코발트가 첨가되지 않은 NiO의 접촉층들은 NiO 층(118)에 대해 향상된 전기적 접촉을 제공하기 위해 NiO층(118)(코발트가 첨가된) 바로 위 혹은 밑에 형성될 수도 있을 것이다.
도 4c에서, 필라들(300)의 형성이 완료된 후에, 도전성 물질 혹은 적층이 증착되어 상부 도체들(400)을 형성한다. 바람직한 실시예에서, 다음에 질화티탄 장벽층(130)이 증착되고 이어서 텅스텐층(132)이 증착된다. 상부 도체들(400)은 앞서 기술된 바와 같이 패터닝되고 에칭될 수 있다. 이 예에서 각 셀에 다이오드(층들(112, 114, 116)의) 및 상태 변경 소자(저항 전환층(118)을 포함하는)가 상부 도체(400)와 하부 도체(200) 사이에 직렬로 형성되었다. 위에 놓인 제2 도체들(400)은 바람직하게는 제1 도체들(200)과는 다른 방향으로, 실질적으로 이들에 수직하게 확장할 것이다. 도 4c에 도시된 결과적인 구조는 메모리 셀들의 하부 혹은 제1 레벨이다.
이러한 메모리 레벨에 있는 각 메모리 셀에서, 층들(121, 118, 123), 및, 포함되어 있다면 접촉층들은 가역 상태 변경 소자로서 거동할 것이다. 장치의 정상적 작동 동안에, 가역 상태 변경 소자는 제1 저항상태에서 제2 저항 상태 및 반대로 변경된다. 제1 저항상태와 제2 저항상태 간의 저항 차이는 적어도 5배일 수도 있다.
추가의 메모리 레벨들이 이 제1 메모리 레벨 위에 형성될 수 있다. 어떤 실시예들에서, 도체들은 메모리 레벨들간에 공유될 수 있다. 즉, 상부 도체(400)는 다음 메모리 레벨의 하부 도체로서 작용할 것이다. 다른 실시예들에서, 레벨간 유전체가 도 4c의 제1 메모리 레벨 위에 형성되며, 이의 표면은 평탄화되며, 제2 메모리 레벨 구축이, 공유되는 도체들 없이, 이 평탄화된 레벨간 유전체 상에서 시작한다.
모노리식 3차원 메모리 어레이는 복수 메모리 레벨들이 어떠한 개재된 기판들도 없이, 이를테면 웨이퍼와 같은 단일 기판 상에 형성되는 어레이이다. 한 메모리 레벨을 형성하는 층들은 현존 레벨 혹은 레벨들의 층들 상에 직접 증착 혹은 성장된다. 반대로, 적층된 메모리들은 "Three dimensional structure memory" 명칭의 Leedy의 미국특허 5,915,167에서처럼, 별도의 기판들 상에 메모리 레벨들을 형성하고 메모리 레벨들을 서로의 위에 부착함으로써 구성되었다. 기판들은 본딩 전에 메모리 레벨들로부터 얇아지거나 제거될 수도 있으나, 메모리 레벨들이 초기에 별도의 기판들 상에 형성되므로, 이러한 메모리들은 진정한 모노리식 3차원 메모리 어레이들이 아니다.
기판 상에 형성된 모노리식 3차원 메모리 어레이는 기판 위에 제1 높이에 형성된 적어도 제1 메모리 레벨 및 제1 높이와는 다른 제2 높이에 형성된 제2 메모리 레벨을 포함한다. 3, 4, 8, 혹은 실제로 임의의 수의 메모리 레벨들이 이러한 다레벨 어레이(multilevel array)로 기판 상에 형성될 수 있다.
설정 및 재설정을 위한 어레이 라인들의 바이어싱
전술한 바와 같이, 어떤 환경들에서, 저항률 전환 산화금속들 혹은 질화금속들 중 일부에 있어서, 이외 다른 것들은 전류 흐름 방향은 중요하지 않으나, 설정 전류가 한 방향으로 흐르고 재설정 전류는 반대되는 방향으로 흐를 것을 요구한다.
도 4c의 것과 같은 메모리 어레이에서, 다이오드는 고 저항률 상태에 저 저항률 상태로(순방향 설정 전류가 요구된다) 저항률 전환층(118)을 전환시키기 위해 순방향으로 바이어스되어야 하고, 다이오드는 저 저항률 상태에서 고 저항률 상태로(역 재설정 전류가 요구된다) 저항률 전환층(118)을 전환시키기 위해 역 방향으로 바이어스되어야 한다고 가정한다.
셀은 상부 혹은 하부 도체들을 공유하는 이웃한 셀들을 부주의하게 전환시키지 않고 저 저항률 상태에 놓여져야 한다. 도 5에서, 고 저항 상태에서 저 저항 상태로 선택된 셀(S)을 전환시키기 위해서, 상호접속 라인(B0)은 설정 전압(VSET)로 설정되며, 상호접속 라인(W0)은 접지에 설정되어, 선택된 셀(S)에 VSET를 인가한다. 어레이 내 다른 셀들을 전환시키는 것을 피하기 위해서, 선택되지 않은 상호접속 라인(B1)은 Δ로 설정되고, 상호접속 라인(W1)은 VSET-Δ로 설정된다.
예를 들면, VSET는 10볼트이고 Δ는 5볼트라고 가정한다. 10볼트의 설정전압은 선택된 셀(S)에 인가되어 이를 전환되게 한다. 5볼트의 순방향 전압이 반 선택된 셀들(H)(상호접속 라인(B0)와 상호접속 라인(W1) 사이)와 F(상호접속 라인(B1)과 상호접속 라인(W0) 사이) 둘 다에 인가되고, 전압은 너무 낮아 전환을 일으킬 수 없 다. 선택된 VSET 및 Δ 값들에 대해서, 비선택된 셀(U)에 어떠한 전압도 인가되지 않는다.
명백히 Δ에 대한 값은 범위 내에 할당될 수 있다. Δ에 대한 값은 H, F 혹은 U 셀들 중 어느 것도 설정 혹은 재설정을 야기할 만큼 충분히 큰 전압 혹은 전류가 가해지지 않도록 선택되어야 한다. 선택되지 않은 셀(U)에는 Δ-(VSET-Δ), 혹은 2Δ-VSET의 전압이 가해진다. 일반적으로, 이어서, 비선택된 셀(U)의 비의도적 재설정을 피하기 위해서,
|2Δ-VSET| < |VRESET|
전형적인 어레이에서, 어레이에 대 다수의 셀들은 비선택된 셀(U)에 대응한다. 이에 따라, 누설 전류를 최소화하기 위해서, 비선택된 셀(U)에 인가되는 전압을 최소화하는 것이 잇점이 있다. 본 예에서 이것은 어떠한 전압도 인가되지 않게 혹은 어떠한 전류도 비선택된 셀(U)에 흐르지 않게 하는 Δ=VSET/2을 선택함으로써 행해졌다.
도 6에서, 저 저항 상태에서 고 저항 상태로 선택된 셀(S)을 전환시키기 위해서, 재설정 전압이 인가되는데, 이 전압은 이 예에서는 음의 전압이어야 한다. 상호접속 라인(B0)는 재설정 전압(VRESET)로 설정되며, 상호접속 라인(W0)은 접지에 설정되며, 선택된 셀(S)에 VRESET를 인가한다. 어레이 내 다른 셀들을 전환하는 것을 피하기 위해서, 비선택된 상호접속 라인(B1)은 Δ로 설정되고, 비선택된 상호접속 라인(W1)은 VRESET-Δ에 설정된다.
종래의 예에서처럼, Δ=VRESET/2을 선택함으로써 행해지는 비선택된 셀(U)에 전압 및 전류를 최소화하하는 것이 잇점이 있다. 예를 들면, VRESET -10볼트라고 가정한다. -10 볼트의 재설정 전압이 선택된 셀(S)에 인가되어, 이를 전환되게 한다. -5볼트의 전압이 반 선택된 셀들 셀들(H)(상호접속 라인(B0)와 상호접속 라인(W1) 사이)와 F(상호접속 라인(B1)과 상호접속 라인(W0) 사이) 둘 다에 인가되고, 전압은 너무 낮아 전환을 일으킬 수 없다. 비선택된 셀(U)에 어떠한 전압도 인가되지 않는다.
위에서처럼, Δ에 대한 값은 예를 들면 다음과 같이 되게 범위 내에 들 수 있다.
|2Δ-VRESET| < |VSET|
이들 설정 및 재설정 전압들, 및 Δ에 대한 선택된 값들은 단지 예시를 위한 예들이다. 많은 값들이 선택될 수도 있을 것이다. 메모리 셀들의 특징에 기초하여 최적의 프로그래밍 전압들 및 전류들을 선택하는 것이 정례이다.
제조의 상세한 방법들이 여기 기술되었지만, 동일 구조들을 형성하는 이외 어떤 다른 방법들이 사용될 수 있고 결과들은 발명의 범위 내에 든다.
전술한 상세한 설명은 이 발명이 취할 수 있는 많은 형태들 중 몇 개만을 기술하였다. 이러한 이유로, 이 상세한 설명은 예시로서 의도된 것이며, 제한하려는 것은 아니다. 이 발명의 범위를 정의하도록 한 것은 모든 등가물들을 포함하여 다음 청구항들만이다.

Claims (20)

  1. 반도체 장치에 있어서,
    저항률 전환 산화 혹은 질화 금속 화합물층을 포함하는 가역 상태 변경 소자를 포함하고, 상기 저항률 전환 산화 혹은 질화 금속 화합물은 단지 하나의 금속만을 포함하고,
    상기 저항률 전환 산화 혹은 질화 금속 화합물층은 금속 첨가물을 포함하며, 상기 금속 첨가물은 상기 산화 혹은 질화 금속 화합물층 내 금속원자들의 약 0.01 내지 약 5퍼센트인, 반도체 장치.
  2. 제1항에 있어서, 상기 저항률 전환 산화 혹은 질화 금속 화합물층은 NiO, Nb2O5, TiO2, HfO2, Al2O3, CoO, MgOx, CrO2, VO, BN, 및 AlN로 구성된 그룹에서 선택된, 반도체 장치.
  3. 제2항에 있어서, 상기 금속 첨가물은 코발트, 알루미늄, 갈륨, 인듐, 망간, 니켈, 니오븀, 지르코늄, 티타늄, 하프늄, 탄탈, 마그네슘, 크롬, 바나듐, 보론, 이트륨 및 란탄으로 구성된 그룹에서 선택되는, 반도체 장치.
  4. 제3항에 있어서, 상기 저항률 전환 산화 혹은 질화 금속 화합물은 NiO이고 상기 금속 첨가물은 코발트 혹은 알루미늄인, 반도체 장치.
  5. 제1항에 있어서, 상기 금속 첨가물은 이온주입에 의해 도입되는, 반도체 장치.
  6. 제1항에 있어서, 상기 금속 첨가물은 확산에 의해 도입되는, 반도체 장치.
  7. 제1항에 있어서, 상기 금속 첨가물은 스퍼터링에 의해 도입되는, 반도체 장치.
  8. 제1항에 있어서, 상기 장치는 비휘발성 메모리 셀을 포함하는, 반도체 장치.
  9. 제1항에 있어서, 상기 장치의 정상 작동 동안에, 상기 가역 상태-변경 소자는 제1 저항 상태에서 제2 저항 상태로 변경되고, 상기 제1 저항 상태는 상기 제2 저항 상태와는 다른, 반도체 장치.
  10. 제9항에 있어서, 상기 제1 저항 상태와 상기 제2 저항 상태간 차이는 적어도 5배인, 반도체 장치.
  11. 제9항에 있어서, 상기 가역 상태-변경 소자는 상기 상태-변경 소자를 통해 설정 전류 혹은 재설정 전류의 흐름에 의해서 혹은 상기 상태 변경 소자에 설정 전압 혹은 재설정 전압의 인가에 의해서 제1 저항 상태에서 제2 저항 상태로 변경되는, 반도체 장치.
  12. 재기입가능 비휘발성 메모리 셀에 있어서,
    저항률 전환 산화 혹은 질화 금속 화합물층을 포함하는 상태-변경 소자를 포함하고, 상기 저항률-전환 산화 혹은 질화 금속 화합물은 단지 하나의 금속만을 포함하고,
    상기 저항률-전환 산화 혹은 질화 금속 화합물층은 금속 첨가물을 포함하며, 상기 금속 첨가물은 상기 산화 혹은 질화 금속 화합물층 내 금속원자들의 약 0.01 내지 약 5퍼센트이며,
    상기 메모리 셀의 데이터 상태는 상기 저항률 전환 산화 혹은 질화 금속 화합물층의 저항률 상태로 저장되는, 비휘발성 메모리 셀.
  13. 제12항에 있어서, 상기 메모리 셀은 기판 위에 형성되는, 비휘발성 메모리 셀.
  14. 제13항에 있어서, 다이오드를 더 포함하고, 상기 다이오드 및 상기 상태-변경 소자는 제1 도체와 제2 도체간에 전기적으로 직렬로 된, 비휘발성 메모리 셀.
  15. 제14항에 있어서, 상기 제2 도체는 상기 제1 도체 위에 있으며, 상기 제1 도체는 상기 기판 위에 있으며, 상기 다이오드 및 상기 상태-변경 소자는 상기 제1 도체와 상기 제2 도체 사이에 수직으로 배치된, 비휘발성 메모리 셀.
  16. 제14항에 있어서, 상기 다이오드는 반도체 접합 다이오드인, 비휘발성 메모리 셀.
  17. 제12항에 있어서, 상기 저항률 전환 산화 혹은 질화 금속 화합물은 NiO, Nb2O5, TiO2, HfO2, Al2O3, CoO, MgOx, CrO2, VO, BN, 및 AlN로 구성된 그룹에서 선택되는, 비휘발성 메모리 셀.
  18. 제17항에 있어서, 상기 금속 첨가물은 코발트, 알루미늄, 갈륨, 인듐, 망간, 니켈, 니오븀, 지르코늄, 티타늄, 하프늄, 탄탈, 마그네슘, 크롬, 바나듐, 보론, 이트륨 및 란탄으로 구성된 그룹에서 선택되는, 비휘발성 메모리 셀.
  19. 모노리식 3차원 메모리 어레이에 있어서,
    a) 각각이, 상태-변경 소자는 단지 하나의 금속만을 포함하는 저항률-전환 산화 혹은 질화 금속 화합물층을 포함하는 것인, 복수의 제1 가역 상태-변경 소자들을 포함하고,
    상기 저항률-전환 산화 혹은 질화 금속 화합물층은 금속 첨가물을 포함하며, 상기 금속 첨가물은 상기 산화 혹은 질화 금속 층 내 금속원자들의 약 0.01 내지 약 5퍼센트인, 기판 위에 형성된 제1 메모리 레벨; 및
    b) 상기 제1 메모리 레벨 위에 모노리식으로 형성된 제2 메모리 레벨을 포함하는, 모노리식 3차원 메모리 어레이.
  20. 제19항에 있어서, 상기 저항률-전환 산화 혹은 질화 금속 화합물은 NiO, Nb2O5, TiO2, HfO2, Al2O3, CoO, MgOx, CrO2, VO, BN, 및 AlN로 구성된 그룹에서 선택되는, 모노리식 3차원 메모리 어레이.
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