KR20080065266A - 절연성 질화물층 및 반도체 장치 - Google Patents

절연성 질화물층 및 반도체 장치 Download PDF

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후미히코 나카무라
히사요시 쿠라모치
히로지 카와이
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소니 가부시끼 가이샤
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Abstract

본 발명은 질화물로 이루어지는 Ⅲ-Ⅴ족 화합물 반도체 장치에 적합하고, 능동층의 전도율의 저하를 억제하면서, 전기적으로 양호한 소자 분리를 행할 수 있는 고저항이며 절연성이 뛰어난 질화물층과, 그 형성 방법을 제공하고, 또 그 질화물층을 사용하여 반도체 장치의 특성을 향상시키는 것이다.
질화물로 이루어지는 Ⅲ-Ⅴ족 화합물 반도체에, 주로 ⅡB족 원소(특히 Zn)를 1×1017/㎝3 이상으로 고농도로 첨가하여 이루어지는 절연성 질화물층(3c), 및 이 질화물층을 GaN 능동층(4) 하에 구비하는 AlGaN/GaN HEMT 등의 반도체 장치.
Ⅲ-Ⅴ족 화합물 반도체 장치, ⅡB족 원소, 절연성 질화물층

Description

절연성 질화물층 및 반도체 장치{Insulative nitride layer and semiconductor device}
본 발명은 절연성 질화물층(특히 불순물을 첨가(도프; dope)한 절연성의 질화물로 이루어지는 Ⅲ-Ⅴ족 화합물 반도체로 형성된 절연성 질화물막)와 그것을 사용한 반도체 장치에 관한 것이다.
질화물로 이루어지는 Ⅲ-Ⅴ족 화합물 반도체를 사용한 반도체 장치에서는, 전기적인 소자 분리를 행하기 위해서, Mg를 도핑한 절연성(고저항) GaN층을 사용하고 있었다. 예를 들면, GaN과 AlGaN으로 이루어지는 MISFET(Metal Insulator Semiconductor Field Effect Transistor=절연 게이트형 또는 MIS형 전계 효과 트랜지스터)나 HEMT(High Electron Mobility Transistor=고이동도 트랜지스터: FET의 일종) 등의 반도체 소자에 있어서는, 절연성의 사파이어(sapphire) 기판 상에 각 층을 형성할 때에, AlxGa1 - xN(0≤x≤1.0) 저온 버퍼층 상에 GaN층을 1㎛ 이상 성장시키고, 또한 능동층으로서의 GaN과 AlGaN으로 이루어지는 헤테로 접합 계면을 형성한다.
그 때에, 전기적인 소자 분리를 행하기 위해서, 하지층의 GaN층을, ⅡA족 원소를 도프한 GaN층, 예를 들면 Mg을 도핑한 GaN층으로 치환하고 있었다(문헌: R.Dimitrov et al., Phys. Status solidi A 168(1998) R7). 이 경우, MOCVD법(유기 금속 기상 성장법)을 사용하여 GaN에 Mg 도핑을 행하면, 원료 가스 중의 수소가 Mg의 활성화를 방해하고, 고저항화 하는 것이 보고되어 있다(문헌: S.Nakamura et al., Jpn.J.Appl.Phys. 31(1992) p.1258-1266).
그러나, Mg의 원료 가스로서 비스(메틸사이클로펜타디에닐) 마그네슘 ((MeCp)2Mg)이나 비스(사이클로펜타디에닐) 마그네슘(Cp2Mg)을 사용한 경우, Mg 도프 GaN층 위의 능동층에 Mg가 오토 도핑되는 것에 의해, 능동층의 전도율의 저하를 발생시킨다는 문제가 있다.
예를 들면, 도 12에 도시하는 바와 같이, AlGaN/GaN의 헤테로 접합을 이용한 HEMT를 제작하기 위해서, 사파이어 기판(1)에, 언도프 GaN 핵 형성층(저온 성장의 버퍼층; 2)을 30㎚ 두께로 형성하고, 또한, Mg를 도핑한 고저항의 GaN 버퍼층(3a)을 1.8㎛ 두께로 성장시키며, 또한 언도프 GaN 채널층(4)을 200㎚ 두께로, 헤테로 접합 계면(14)을 개재시켜 언도프 AlGaN 스페이서층(5)을 3㎚ 두께로, n-AlGaN:Si 캐리어 공급층(6; n형 도너 농도 2.5×1018㎝-3)을 20㎚ 두께로, 언도프 AlGaN 캡층(7)을 15㎚ 두께로 각각 성장시키고 있다(또, 이 때, Al의 조성비(x)는 0.2). 또, 도면 중의 11은 소스 전극, 12는 게이트 전극, 13은 드레인 전극이고, 소스 및 드레인 전극의 바로 아래는 채널층(4)과의 옴(ohmic) 콘택트를 잡기 위해서 합금화(도시 생략: 이하, 동일)되어 있다. 또한, 스페이서층(5)은, 캐리어 공급층(6) 중의 도너(Si)로부터 채널층(4)을 격절(隔絶)하기 위해서 형성된다.
이러한 HEMT는, 헤테로 접합을 사용한 FET로서, 전자가 주행하는 결정 영역(GaN층(4))과, 전자를 공급하는 결정 영역(n-AlGaN층(6))을 헤테로 접합(14)에 의해서 공간적으로 분리하고, 전자가 도너 불순물에 의해서 산란되는 것을 감소시키는 것(즉, GaN층(4)에는 도너 불순물이 존재하지 않는 것)에 의해, 소스·드레인 간에서의 전자 이동도를 증대시키고, 고속성을 향상시킨 트랜지스터이다.
그러나 실제로는, 도 9에 도시하는 바와 같이, 헤테로의 계면에 생성되는 2차원 전자 가스의 농도(ns) 및 이동도가 감소하고, 이것에 의해서 능동층(4)의 전도율이 저하하여, 소자 특성을 악화시킨다.
이 원인을 조사한 결과, 도 13에 SIMS(secondary ion mass spectroscopy)에서 얻어진 스펙트럼이 나타내는 바와 같이, Mg를 도핑한 GaN 버퍼층(3a) 위의 언도프 GaN 채널층(4)에, 1017/㎝3 이상의 Mg가 혼입하고 있는 것이 확인되고, 능동층의 캐리어 농도와 이동도가 감소하는 원인으로 되고 있음을 알았다.
그 이유로서, 상기한 Mg의 원료 가스의 증기압이 0.5mmHg 정도로 낮기 때문에, 그것을 유도하는 배관 및 반응관에 흡착한 Mg의 원료 가스의 퍼지(purge)에 시간이 걸리고, GaN 버퍼층(3a) 상에 언도프 GaN 채널층(4)을 성장시킬 때, 그 성장 중에 배관 등에 부착한 Mg의 원료 가스가 방출되어 Mg가 GaN 채널층(4)에 오토 도핑되는 것이 생각된다.
또한, 도 14에 도시하는 바와 같이, 상기의 Mg 도프 GaN 버퍼층(3a) 대신에 언도프 GaN 버퍼층(3b)을 2.0㎛ 두께로 성장시키고, 또한 언도프 AlGaN 스페이서층(5)을 3㎚ 두께로, n-AlGaN:Si 캐리어 공급층(6)을 20㎚ 두께로, 언도프 AlGaN 캡층(7)을 15㎚ 두께로 각각 성장시킨 경우에는, 도 9에 도시하는 바와 같이 높은 이동도를 나타내고, 능동층의 전도율 저하는 생기지 않지만, 언도프 GaN 버퍼층(3b)의 시트 저항은 10k(킬로)Ω 정도에 불과하며, 절연성은 불충분하다.
그래서 본 발명의 목적은, 질화물로 이루어지는 Ⅲ-Ⅴ족 화합물 반도체 장치에 적합하고, 능동층의 전도율의 저하를 억제하면서, 전기적으로 양호한 소자 분리를 행할 수 있는 고저항이며 절연성이 뛰어난 질화물층과, 그 형성 방법을 제공하며, 또한 그 질화물층을 사용하여 반도체 장치의 특성을 향상시키는 것에 있다.
즉, 본 발명은 질화물로 이루어지는 Ⅲ-Ⅴ족 화합물 반도체에, 주로 ⅡB족 원소를 고농도로 첨가하여 이루어지는 절연성 질화물층, 및 이 질화물층을 구비하는 반도체 장치에 관한 것이다.
또한, 본 발명은 질화물로 이루어지는 Ⅲ-Ⅴ족 화합물 반도체를 기상 성장법에 의해서 성막할 때에, 실온에서의 증기압이 10mmHg 이상의 불순물 함유 가스를 상기 Ⅲ-Ⅴ족 화합물 반도체의 원료 가스와 함께 공급하고, 상기 불순물을 고농도로 첨가한 절연성 질화물층을 형성하는, 절연성 질화물층의 형성 방법을 제공하는 것이다.
더욱이, 본 발명은 상기 반도체 장치의 제조에 있어서,
상기 질화물로 이루어지는 Ⅲ-Ⅴ족 화합물 반도체를 기상 성장법에 의해서 성막할 때에, 실온에서의 증기압이 10mmHg 이상의 불순물 함유 가스를 상기 Ⅲ-Ⅴ족 화합물 반도체의 원료 가스와 함께 공급하여, 상기 불순물을 고농도로 첨가한 상기 절연성 질화물층을 형성하는 공정과,
그 후에, 이 절연성 질화물층 상에, 능동층을 기상 성장시키는 공정을 갖는, 반도체 장치의 제조 방법도 제공하는 것이다.
본 발명에 따르면, MISFET 또는 HEMT 소자 등에 있어서 채널층의 하층으로서, 불순물을 도핑하는 것에 의해 절연성이 뛰어난 질화물층을 설치하는 경우, 주로 ⅡB족 원소(특히 아연)를 불순물로서 고농도로 도핑(첨가)하고 있기 때문에, 질화물층이 뛰어난 절연성을 나타내고 소자 분리를 충분하게 행할 수 있는 동시에, 질화물층의 성막 시에 ⅡB족 원소의 원료 가스가 높은 증기압(특히 10mmHg 이상)을 나타내기 때문에, 빠르게 퍼지되는 불순물 원료 가스를 사용할 수 있다. 이 결과, 절연성 질화물층 위에 능동층을 기상 성장시킬 때, 불순물 원료 가스가 효과적으로 방출되고 있으며, 불순물이 능동층에 오토 도핑되는 것을 억제할 수 있기 때문에, 능동층의 전도율의 저하를 발생시키지 않고서, 고속성이 우수한 소자 특성을 용이하게 얻을 수 있다. 따라서, 능동층이 고전도율로 보유되고, 소자 분리도 양호하게 행할 수 있는 질화물로 이루어지는 Ⅲ-Ⅴ족 화합물 반도체 장치를 제공할 수 있다.
이와 같이, 질화물로 이루어지는 Ⅲ-Ⅴ족 화합물 반도체 재료에, 불순물로서 예를 들면 Zn을 도프하는 것에 의해, 불순물을 고농도로 첨가한 절연성 질화물층을 용이하게 얻을 수 있고, 저항율이 시트 저항에서 0.3M(메가)Ω 이상으로 극히 높은 절연성 질화물층을 용이하게 형성할 수 있으며, 능동층의 전도율의 저하를 발생하지 않고서, 고속성이 뛰어난 소자 특성이 얻어진다(도 9 참조). 또한, 이 절연성 질화물층을, Ⅲ-Ⅴ족 화합물 반도체 장치의 소자 분리 등에 적용하는 것이 가능하고, 이 저항율이 극히 높은 절연성 질화물층을 예를 들면 MISFET 또는 HEMT 소자의 채널층의 하부에 설치하는 것에 의해, 고속성이 뛰어난 특성의 트랜지스터를 용이하게 실현할 수 있다.
본 발명에 의하면, 불순물을 도핑하는 것에 의해 절연성이 뛰어난 질화물층을 설치하는 경우, 주로 ⅡB족 원소(특히 아연)를 불순물로서 고 농도로 도핑(첨가)하고 있기 때문에, 질화물층이 뛰어난 절연성을 띠고 소자 분리를 충분하게 행할 수 있는 동시에, 질화물층의 성막 시에 ⅡB족 원소의 원료 가스가 높은 증기압을 나타내기 때문에, 빠르게 퍼지되는 불순물 원료 가스를 사용할 수 있다. 이 결과, 절연성 질화물층의 위에 능동층을 기상 성장시킬 때에, 불순물 원료 가스가 효과적으로 방출되고 있으며, 불순물이 능동층에 오토 도핑되는 것을 억제할 수 있기 때문에, 능동층의 전도율의 저하를 발생시키지 않고서, 고속성이 뛰어난 소자 특성을 용이하게 얻을 수 있다. 따라서, 능동층이 고전도율로 보유되고, 소자 분리도 양호하게 행할 수 있다.
본 발명에 있어서, 상술한 과제를 달성함에 있어서, 상기의 절연성 질화물층에는, 주로 상기 ⅡB족 원소(또는, 실질적으로 상기 ⅡB족 원소만, 특히, 적어도 아연)를 불순물로서 고농도로 첨가하는 것이 바람직하다.
이 ⅡB족 원소의 첨가량은, 질화물층의 고절연성(고저항화)을 도모하기 위해서, 즉 필요에 견딜 수 있는 저항치를 얻기 위해서, 1×1017/㎝3 이상인 것이 바람직 하고, 또한 층이 갖는 캐리어에 의한 언도프 레벨에 의하지 않고 충분한 저항치를 얻는 데에 있어서 1×1018/㎝3 이상인 것이 바람직하다.
그리고, 상기 불순물의 원료 가스(불순물 함유 가스)로서, 주로 ⅡB족 원소(적어도 아연)의 화합물 가스를 사용하고, 이 화합물 가스의 실온에서의 증기압이 10mmHg 이상인 것이 불가결하며, 이 값보다 증기압이 작으면 퍼지하기 어렵게 되어, 오토 도핑을 방지하기 어렵게 된다. 이러한 고증기압이 불순물 원료 가스의 구체예로서는, 디에틸 아연(DEZn), 디메틸 아연(DMZn) 등의 알킬 아연을 들 수 있다.
상기 불순물의 첨가에 대해서는, 그 첨가량은 1×1017/㎝3 이상(더욱 바람직하게는 1×1018/㎝3 이상)으로 하는 것이 좋다. 예를 들면, 유기 금속 기상 성장법을 사용한 질화물로 이루어지는 Ⅲ-Ⅴ족 화합물 반도체의 결정 성장에 있어서, Zn을 불순물로서 1×1017/㎝3 이상 첨가한다. 이 불순물 첨가량의 상한은, 그 불순물의 모재에 대한 포화 용해 농도이다.
이 절연성 질화물층을 성장시키는 기판으로서, 절연성의 사파이어 기판을 사용하는 것이 바람직하지만, 절연성의 사파이어 기판 이외에도, SiC 기판 처럼 도전성을 갖는 기판을 사용하는 경우에 있어서도, 본 발명을 적용할 수 있는 것은 말할 필요도 없다.
또한, 하기의 표 1에는 각종 유기 금속 화합물의 증기압을 나타내지만, 본 발명에 있어서 질화물층에 대한 불순물 도핑 원료로서, DEZn, DMZn 외에, 불순물 원료 가스로서 실온에서의 증기압이 10mmHg 이상의 원료이면, 디메틸카드뮴 등을 사용하더라도, 상술한 바와 같은 효과가 기대되는 것은 말할 필요도 없다.
Ⅱ족 유기 금속 원료의 증기압
불순물원소 유기금속 화합물 가스 화학식 증기압 비고
Cd 디에틸카드뮴 (CH3)2Cd 28.4mmHg at20℃
Mg 비스(사이클로펜타디에닐) 마그네슘 (C2H5)2Mg 또는 Cp2Mg 0.03mmHg at20℃
Mg 비스(메틸사이클로펜타디에닐)마그네슘 (CH3C5H4)2Mg 또는 (MeCp)2Mg 0.34mmHg at35℃ 융점:29℃
Zn 디에틸 아연 (C2H5)2Zn 302mmHg at20℃
Zn 디메틸 아연 (CH3)2Zn 12.2mmHg at20℃
본 발명에 있어서, 상기의 질화물로 이루어지는 Ⅲ-Ⅴ족 화합물 반도체는, GaN, AlN, InN, BN, 또는 이들의 혼합 결정으로 이루어져 있어서 좋다. 이들의 Ⅲ-Ⅴ족 화합물 반도체는 모두, 상기한 ⅡB족 원소의 도핑에 의해서 절연성 질화물이 되는 것이지만, Ⅲ-Ⅴ족 화합물 반도체 장치의 다른 층의 구성 재료가 될 수 있는 것이기도 하다.
즉, 본 발명의 반도체 장치는, 상기 질화물로 이루어지는 Ⅲ-Ⅴ족 화합물 반도체를 구성 재료의 적어도 일부에 사용한 반도체 장치로서, 전계 효과 트랜지스터, 바이폴러(bipolar) 트랜지스터, 발광 다이오드, 반도체 레이저 및 포토 다이오드의 어느 1종 또는 그 이상의 소자를 집적화하는 경우의 소자 분리층으로서, 적어도 상기 절연성 질화물층이 사용되어서 좋다.
도 1에는, 본 발명에 기초하는 HEMT의 구조예를 도시하지만, 도 13에 도시한 종래 예와 근본적으로 다른 구성은, 언도프 GaN 핵 형성층(2) 상에, Zn을 도핑한 시트 저항 0.3MΩ 이상의 고저항의 GaN 버퍼층(3c)을 성장시키고, 또한, GaN 채널층(4)을 헤테로 접합 계면(14)을 개재시켜 성장시키고 있는 것이며, 그 외에는 동일하게 구성되어 있다.
이 예에 따르면, 특히, 능동층(4) 하의 Zn 도프의 GaN 버퍼층(3c)이 고저항으로 충분한 절연성을 나타내기 때문에, 공통의 사파이어 기판(1) 상에 설치한 다른 소자(도시하지 않음)와의 사이를 양호하게 절연 분리할 수 있는 동시에, 상술한 바와 같이 능동층(4)으로의 불순물의 오토 도핑이 억제되고, 그 전도율을 양호하게 보유할 수 있다.
본 발명이 적용 가능한 다른 디바이스로서, 도 10에 MISFET의 구조예, 도 11에 MESFET(Metal Semiconductor Field Effect Transistor)의 구조예를 각각 도시하지만, 이들에 대해서는 후술한다.
또, 본 발명이 적용 가능한 디바이스는, 절연 분리가 필요한 것이라면 여러가지의 디바이스라도 좋고, 또한 그 절연 분리 방법도 메사형 구조, 플레이너(planar) 구조 등이 가능하다. 또한, 디바이스의 구성이나 그 재료 등도 한정되는 것은 아니며, 여러 가지로 변경하여도 좋다.
실시예
다음에, 본 발명을 실시예에 대하여 더욱 상세하게 설명한다.
예 1
박막 성장용의 사파이어 기판으로서(0001) C면 기판을 사용하였다. 결정 성장에는, 가로형의 유기 금속 기상 성장 회로: M0VPE 화로를 사용하고, 성장 압력은 통상압, 원료에는 트리메틸갈륨(TMGa), 비스(메틸사이클로펜타디에닐) 마그네슘 ((MeCp)2Mg), 디에틸 아연(DEZn), 암모니아(NH3)를 사용하여, Ⅴ족/Ⅲ족 비는, 약 2.400 내지 12,000으로 성장을 행한다.
도 2에, 제작한 시료의 구조를 도시한다. 사파이어 기판(1) 상에는 GaN 핵 형성층(2)을 30㎚ 두께로 설치되어 있고, 그 후, 성장 온도를 1100℃로서, 언도프 GaN층(8)을 두께 1.0㎛로 성장시킨 후, Mg 및 Zn을 코도프한 GaN층(9)을 1.0㎛ 두께로, 언도프 GaN층(10)을 1.0㎛ 두께로 성장시켰다. 이 때, TMGa 및 NH3의 농도(mole fraction)는 각각, 6.5×10-5, 0.4로 하고, Ⅴ족/Ⅲ족 비는 약 6000으로 하였다. Mg 및 Zn의 농도는 각각, 3×1018/㎝3, 1×1018/㎝3이고, 높은 저항치를 갖는 절연성 GaN층을 얻는 데 충분한 조건으로 하였다.
도 3은 Mg 및 Zn의 농도의 분포를 나타내는 SIMS 분석 결과이다. 데이터는 각각의 설계치에 의해 규격화한 값을 나타낸다. Mg의 분포와 Zn의 분포를 비교하면, Zn이 급준한 프로파일로 도핑되어 있음을 알 수 있다. 한편, Mg은 도핑 개시 시의 상승의 지연과, 도핑 정지 시의 하강의 지연이 있고, Zn 도핑과 비교하여 유의한 차로서 판독할 수 있다. 예를 들면, 도핑 정지 후, O.2㎛ 표면측에서는, Zn의 농도가 약 1/100에 저하하고 있는 것에 대하여, Mg의 농도는 약 1/10로 밖에 저하하고 있지 않다.
이 사실로부터, 도핑 원료로서 디에틸 아연(DEZn)을 사용하는 것에 의해, 절연성 GaN층을 급준한 프로파일로 제작하는 것이 가능해졌다.
예 2
도 4에, 제작한 시료의 구조를 도시한다. 사파이어 기판(1) 상에는 GaN 핵 형성층(2)을 30㎚ 두께로 설치하고, 그 후, 성장 온도를 1100℃로 하고, Mg 또는 Zn을 도프한 GaN층(3d)을 1.8㎛로부터 2.0㎛의 두께로 성장시켰다. 이 때, TMGa 및 NH3의 농도(mole fraction)는 각각, 6.5×10-5, 0.4로 하고, Ⅴ족/Ⅲ족 비는 약 6000으로 하였다. 또한, (MeCp)2Mg, DEZn, 디메틸 아연(DMZn)의 농도를, 3×10- 8으로부터 1×10-4로서 성장시켰다.
도 5에, 원료 가스의 공급량에 대하여, GaN층 중에 들어간 Mg 및 Zn의 농도를 나타낸다. Zn 농도로서 1×1016로부터 1019/㎝3까지 제어성 좋은 막이 얻어지고 있다. 또한, Zn의 취입률은 Mg의 그것과 비교하여 2자리수 정도 작음을 알았다. 또한, Zn 농도가 1×1018/㎝3인 시료의 시트 저항치는 0.3M(메가)Ω 이상인 것도 확인되었다.
도 6에, Zn 농도에 대한 막의 시트 저항치(임의 스케일)를 나타낸다. 저항치가 Zn 농도의 증대에 동반하여 증대하고 있음을 알 수 있다.
도 7에, Zn 도프 GaN층 중의 Zn 및 C 농도의 SIMS 분석 결과를 도시한다. 기판과의 계면 근방과 가장 표면을 제외한 막 중의 Zn 및 C의 농도가, 각각 6×1018 atoms/㎝3, 6×1016atoms/㎝3 정도임을 알 수 있다. 이 결과로부터, 상기의 성장 조건으로서는, 막 중의 C의 농도가 6×1016atoms/㎝3 미만인 것이 확인되었다.
또, 이와 같이 C(카본)의 농도가 상당히 낮은 것은, Zn이 주로서 도핑되는 것을 의미하지만, 이것은 원료로서의 NH3가 C의 도핑을 억제하기 위해서라고 생각된다. 또한, 원료 가스로서 TMGa 대신에 트리에틸갈륨(TEGa)을 사용하면 분해하기 쉽고, 발생한 카본이 배출되기 쉽기 때문에, 카본의 도핑이 더욱 억제될 것으로 생각된다.
예 3
박막 성장용의 사파이어 기판으로서(O001) C면 기판을 사용하였다. 결정 성장에는, 가로형의 MOVPE 화로를 사용하고, 성장 압력은 통상압, 원료에는 트리메틸갈륨(TMGa), 트리메틸알루미늄(TMAl), 모노메틸실란(CH3SiH3), 암모니아(NH3)를 사용하며, Ⅴ족/Ⅲ족 비는, 약 2,400 내지 12,000으로 성장을 행하였다.
도 1에, 제작한 고 이동도 트랜지스터(HEMT)의 구조를 도시한다. 두께 1.8㎛의 절연성 GaN 버퍼층(3c)의 GaN 성장에는 TMGa를 사용하고, 성장 온도는 1100℃로 하였다. GaN층(3c)과 사파이어 기판(1)의 사이에는 GaN 핵 형성층(2)을 30㎚ 두께로 설치하였다. GaN 채널층(4)은 200㎚의 두께로 하고, 또한, 언도프 AlGaN 스페이서층(5)을 3㎚ 두께로, n-AIGaN 캐리어 공급층(6)을 20㎚ 두께로, 언도프 Al GaN 캡층(7)을 15㎚ 두께로 성장시켰다. 디에틸 아연을 원료 가스로서 성막한, Zn을 도프한 절연성 GaN 버퍼층(3c)에 있어서의 Zn 농도는 1×1018/㎝3 이상이고, 시트 저항치는 O.3M(메가)Ω 이상이었다.
도 8에 도시하는 바와 같이, C-V 측정에 의해 깊이 방향의 캐리어 농도 분포를 측정한 바, 능동층(4)의 헤테로의 계면(14)에서의 캐리어 농도는 1×1019/㎝3을 넘고, Zn 도프한 GaN층(3c)에서의 캐리어 농도는 1×1015/㎝3 이하인 것이 확인되었다.
이 때, 도 9에 도시하는 바와 같이, 헤테로의 계면에 생성되는 2차원 전자 가스 농도(ns) 및 이동도는, 언도프 GaN 버퍼층을 사용한 경우와 동등한 값을 나타내고, 또한 능동층의 전도율이 저하하고 있지 않는 것이 확인되었다.
또, 게이트 전극(12)에는 게이트 길이(d) 1.0㎛의 전극을 사용하여 변조를 행한 바, 최대 차단 주파수 10G(기가)㎐를 얻을 수 있고, Mg를 도핑한 절연성 GaN 버퍼층(3a)을 사용한 경우(도 13 참조)의 9㎓에 대하여, 특성 향상을 달성할 수 있었다.
예 4
박막 성장용의 사파이어 기판에는(1120) A면 기판을 사용하였다. 결정 성장에는 가로형의 MOVPE 화로를 사용하고, 성장 압력은 통상압, 원료에는 트리메틸갈륨(TMGa), 트리메틸알루미늄(TMAl), 모노메틸실란(CH3SiH3), 암모니아(NH3)를 사용하며, Ⅴ족/Ⅲ족 비는, 약 2.400 내지 12,OO0으로 성장을 행하였다.
도 10에, 제작한 트랜지스터(MISFET)의 구조를 도시한다. GaN층과 사파이어 기판(1)의 사이에는 약 600℃의 온도로 성장한 AIN 핵 형성층(2a)를 50㎚ 두께로 설치하고, 그 후, 성장 온도를 1100℃로 올리며, 디에틸 아연을 불순물 원료 가스로서 사용하여 성막한, Zn을 도프한 절연성 GaN 버퍼층(3c)을 1㎛ 이상의 두께로 성장시켰다. Zn을 도프한 절연성 GaN 버퍼층(3c)에 있어서의 Zn 농도는 1×1018/㎝3 이상이고, 시트 저항치는 0.3(메가)Ω 이상이었다.
이 위에, Zn 및 Mg를 코도핑한 GaN층(9)을 1㎛ 정도의 두께로 성장시켰다. 이 때, Mg의 농도는 1×1019/㎝3 이상이고, 후 공정에 있어서 전자선 조사 등의 활성화에 의해, p형 도전층을 형성하였다. 그리고, 상기의 절연성 GaN 버퍼층(3c)과 동일 조성의, Zn을 도프한 절연성 GaN 버퍼층(3c')을 동일하게, Zn 농도:1×1018/㎝3 이상, 막 두께 300㎚ 이상으로 성장시켰다.
GaN 채널층(4)은 200㎚의 두께로 하고, 또한, 언도프 AlGaN 절연층(7)의 두께를 약 40㎚으로 하였다. 후 공정에 있어서, 언도프 AlGaN 절연층(7)에 Si02 마스크 및 RIE(리액티브이온 에칭)를 사용하여 창 열기를 행하고, 여기에 Si 도프 GaN층(6)을 재성장시키는 것에 의해, 소스 및 드레인 콘택트층을 제작하였다.
또한, 마스크 프로세스, 에칭 프로세스에 의해, Zn 도프의 GaN층(3c') 등의 가공, Zn 및 Mg를 코도핑한 GaN층(9)의 표면 추출, 및 GaN 층(3c', 9 및 3c)에 의한 소자간 분리, 각 전극(11, 12, 13, 15)의 형성을 행하였다.
이렇게 하여 제작한 FET는 제 4 전극인 추출 전극(15)을 사용하는 것에 의해, 채널의 변조 특성의 제어를 행하는 것이다.
이 예에서도, 헤테로의 계면에 생성되는 2차원 전자 가스 농도 및 이동도는, 언도프 GaN 버퍼층을 사용한 경우와 동등한 값을 나타내고, 또한 능동층의 전도율이 저하하고 있지 않는 것이 확인되었다.
예 5
도 11에는, 본 발명을 적용한 GaN MESFET의 구조예를 도시한다. 이 MESFET에서는, 기판(1) 상에, 수㎛ 두께의 Zn 도프 GaN 고저항 버퍼층(3c)과, 0.2 내지 0,5㎛ 두께의 n형 능동층(24)을, 기상 에피택셜법에 의해 성장시켰다. 전류의 출납을 행하기 위한 소스 전극(11a), 드레인 전극(13a)과, 정류성 쇼트키(Schottky)·게이트(12a)를 형성하였다. 게이트 전압에 의해, 게이트하의 전자 공핍층의 두께를 변화시키고, 소스-드레인간의 전류를 제어하여 동작시킨다.
도 1은 본 발명에 기초하는 절연성 질화물층을 갖는 AlGaN/GaN HEMT의 구조예의 개략 단면도.
도 2는 Mg 및 Zn 도핑 계면의 급준성을 평가하기 위한 시료 구조의 개략단면도.
도 3은 Mg 및 Zn의 도핑 계면의 급준성을 나타내는 SIMS 분석 결과를 도시하는 그래프.
도 4는 Mg 또는 Zn 도핑에 의한 농도 평가를 위한 시료 구조의 개략 단면도.
도 5는 도핑 농도를 비교하여 도시하는 그래프.
도 6은 Zn 농도에 의한 시트 저항의 변화를 도시하는 그래프.
도 7은 Zn 및 C 농도를 비교하여 도시하는 그래프.
도 8은 본 발명에 기초하는 절연성 질화물층을 갖는 AlGaN/GaN HEMT의 구조예의 캐리어 농도의 깊이 분포를 도시하는 그래프.
도 9는 AlGaN/GaN HEMT에 있어서의 시트 캐리어 농도(ns)와 이동도의 관계를 비교하여 도시하는 그래프.
도 10은 본 발명에 기초하는 MISFET의 구조예의 개략 단면도.
도 11은 본 발명에 기초하는 GaN MESFET의 구조예의 개략 단면도.
도 12는 AlGaN/GaN HEMT의 종래 구조의 개략 단면도.
도 13은 HEMT 구조에 있어서의 Mg의 SIMS 분석 결과를 도시하는 그래프.
도 14는 언도프 GaN 버퍼층 상에 제작한 AlGaN/GaN HEMT의 구조의 개략 단면 도.
* 도면의 주요 부분에 대한 부호의 설명 *
1: 사파이어 기판 2: GaN 핵 형성층
2a: AlN 버퍼층 3a: Mg 도프 GaN층
3b: 언도프 GaN층 3c, 3c': Zn 도프 GaN 버퍼층
3d, 9: Mg 및 Zn 도프 GaN층 4: 언도프 GaN 채널층
5: 언도프 AlGaN 스페이서층 6: n-AlGaN 캐리어 공급층
7: 언도프 AlGaN 캡층 8, 10: 언도프 GaN층
11: 소스 전극 12: 게이트 전극
13: 드레인 전극 14: 헤테로 접합 계면

Claims (7)

  1. 질화물로 이루어지는 Ⅲ-Ⅴ족 화합물 반도체에 포함된 능동층의 하층에 설치되는, ⅡB족 원소를 1×1017/㎝3 이상으로 첨가하여 이루어지는, 절연성 질화물층.
  2. 제 1 항에 있어서,
    상기 ⅡB족 원소 중 적어도 아연을 1×1017/㎝3 이상으로 첨가하는, 절연성 질화물층.
  3. 제 1 항에 있어서,
    상기 질화물로 이루어지는 Ⅲ-Ⅴ족 화합물 반도체가, GaN, AlN, InN, BN, 또는 이들의 혼합 결정으로 이루어지는, 절연성 질화물층.
  4. 질화물로 이루어지는 Ⅲ-Ⅴ족 화합물 반도체에 포함된 능동층의 하층에, ⅡB족 원소를 1×1017/㎝3 이상으로 첨가하여 이루어지는 절연성 질화물층을 구비하는, 반도체 장치.
  5. 제 4 항에 있어서,
    상기 질화물로 이루어지는 Ⅲ-Ⅴ족 화합물 반도체를 구성 재료의 적어도 일 부에 사용한 반도체 장치로서, 전계 효과 트랜지스터, 바이폴러(bipolar) 트랜지스터, 발광 다이오드, 반도체 레이저 및 포토 다이오드 중 어느 1종 또는 그 이상의 소자를 집적화하는 경우의 소자 분리층으로서, 적어도 상기 절연성 질화물층이 사용되고 있는, 반도체 장치.
  6. 제 4 항에 있어서,
    상기 ⅡB족 원소 중 적어도 아연을 1×1017/㎝3 이상으로 첨가하는, 반도체 장치.
  7. 제 4 항 또는 제 5 항에 있어서,
    상기 질화물로 이루어지는 Ⅲ-Ⅴ족 화합물 반도체가, GaN, AlN, InN, BN, 또는 이들의 혼합 결정으로 이루어지는, 반도체 장치.
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