KR20080063112A - 리드 프레임과 그 제조 방법, 및 반도체 장치 - Google Patents

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아키노부 호조
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신꼬오덴기 고교 가부시키가이샤
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Abstract

본 발명에 따른 리드 프레임은, 반도체칩이 탑재되는 칩 탑재면을 각각 갖는 복수의 다이 패드부, 복수의 다이 패드부를 둘러싸도록 각각 설치된 복수의 리드부, 및 복수의 다이 패드부와 복수의 리드부를 지지하는 프레임부를 갖는 리드 프레임 본체, 가압에 의해 리드 프레임 본체의 하면에 부착된 접착막, 및 복수의 리드부의 표면에 설치되고 반도체칩에 각각 전기적으로 접속된 제 1 금속막을 포함하고, 복수의 다이 패드부의 칩 탑재면에는 그 두께가 제 1 금속막의 두께와 실질적으로 동일한 제 2 금속막이 설치된다.
Figure P1020070137106
다이 패드부, 리드부, 리드 프레임 본체, 접착막, 금속막

Description

리드 프레임과 그 제조 방법, 및 반도체 장치{LEAD FRAME AND METHOD OF MANUFACTURING THE SAME, AND SEMICONDUCTOR DEVICE}
본 발명은 리드 프레임과 그 제조 방법, 및 반도체 장치에 관한 것이다. 더 구체적으로, 본 발명은 밀봉 수지가 리드 프레임 본체의 하면 측으로 돌아 들어가는 상황을 방지하는 접착막을 갖는 리드 프레임과 그 제조 방법, 및 상기 리드 프레임을 사용하여 제조된 반도체 장치에 관한 것이다.
종래 기술에서 소형화될 수 있는 반도체 장치로서는, 예를 들면 QFN(Quad Flat Non-leaded package)이라 불리는 반도체 장치가 있다. QFN은 리드 프레임 본체의 상면(반도체칩이 배열된 리드 프레임 본체의 표면) 측만이 밀봉 수지로 밀봉되고, 또한 리드 프레임 본체의 하면 측은 외부 접속 단자로서 이용되도록 구성된다(도 1 참조).
도 1은 종래 기술에서의 반도체 장치의 단면도이다.
도 1을 참조하면, 종래 기술에서의 반도체 장치(200)는 리드 프레임 본체(201), 금속막(202), 반도체칩(203), 및 밀봉 수지(204)를 갖는다.
리드 프레임 본체(201)는 다이 패드부(die pad portion)(210)와, 리드 부(211)를 갖는다. 다이 패드부(210)는 반도체칩(203)이 탑재되는 칩 탑재면(210A)을 갖는다.
도 2는 도 1에 나타낸 반도체 장치의 평면도이다. 도 2에서는, 설명의 편의상, 리드 프레임 본체(201)의 상면 위에 배열된 밀봉 수지(204)의 도시는 생략하기로 한다.
도 1 및 도 2를 참조하면, 복수의 리드부(211)가 다이 패드부(210)를 둘러싸도록 설치된다. 리드부(211)는 다이 패드부(210)로부터 이격되어 배열된다. 리드부(211)는 반도체 장치(200)의 외부 접속 단자의 기능을 갖는다.
금속막(202)은 복수의 리드부(211)의 상면(211A)에 설치된다. 각각의 금속막(202)은 금속 와이어(213)를 통하여 반도체칩(203)에 전기적으로 접속된다. 금속막(202)은 리드부(211)에 반도체칩(203)을 전기적으로 접속시키는데 사용된다. 금속막(202)으로서는, 예를 들면 도금법에 의해 형성된 Ag막이 채용될 수 있다. 금속막(202)의 두께는, 예를 들면 2㎛ 내지 6㎛로 설정될 수 있다.
반도체칩(203)은 다이 패드부(210)의 칩 탑재면(210A)에 접착제(215)로 접착된다. 반도체칩(203)은 복수의 전극 패드(216)를 갖는다. 전극 패드(216)는 금속 와이어(213)에 접속된다. 전극 패드(216)는 금속 와이어(213)를 통하여 금속막(202)에 전기적으로 접속된다.
밀봉 수지(204)는 반도체칩(203)과 금속 와이어(213)를 덮도록 리드 프레임 본체(201)에 설치된다. 다이 패드부(210)의 측면과 복수의 리드부(211)의 측면 사이에 위치한 밀봉 수지(204)의 하면(204A)은, 다이 패드부(210)의 하면(210B)과 리 드부(211)의 하면(211B)과 실질적으로 동일한 평면을 구성하도록 설정된다.
도 3 내지 도 10은 종래 기술에서의 반도체 장치의 제조 단계를 나타내는 도면이고, 도 11은 도 3에 나타낸 리드 프레임 본체의 평면도이다. 도 3 내지 도 11에서, 종래 기술에서의 반도체 장치(200)와 동일한 구성부에는 동일한 부호를 붙인다. 또한, 도 3 내지 도 9에서, 도면 부호 F는, 복수의 반도체 장치(200)에 대응하는 구조체가 리드 프레임 본체(220)에 형성된 후에 리드 프레임 본체(220)가 다이서(dicer)로 절단되는 영역(이하, "절단 영역(F)"이라 지칭)을 지시하고, 도면 부호 G는, 반도체 장치(200)가 형성되는 영역(이하, "반도체 장치 형성 영역(G)"이라 지칭)을 지시한다.
도 3 내지 도 11을 참조하여, 이하에서는 종래 기술에서의 반도체 장치(200)의 제조 방법을 설명한다. 먼저, 도 3에 나타낸 단계에서, 복수의 리드 프레임 본체(201)와 복수의 리드 프레임 본체(201)를 지지하는 프레임부(201)를 갖는 리드 프레임 본체(220)가 준비된다(도 11 참조).
그 후, 도 4에 나타낸 단계에서, 리드부(211)의 상면(211A)에 금속막(202)이 형성된다. 금속막(202)은, 리드 프레임 본체(220)를 급전층으로서 이용한 부분 도금법에 의해 형성된다. 금속막(202)으로서는, 예를 들면 Ag막이 사용될 수 있다. 금속막(202)의 두께는, 예를 들면 2㎛ 내지 6㎛로 설정될 수 있다.
그 후, 도 5에 나타낸 단계에서, 하부 금형(227)의 평탄한 상면(227A)에 접착막(228)이 제공된 후, 이 접착막(228)에 도 4에 나타낸 구조체가 배열된다. 그 후, 상부 금형(229)의 평탄한 하면(229A)이 도 4에 나타낸 구조체에 대하여 가압되 어, 접착막(228)이 리드 프레임 본체(220)의 하면에 부착된다. 이 접착막(228)은 밀봉 수지(204)(도 1 참조)가 리드 프레임 본체(220)의 하면(구체적으로, 다이 패드부(210)의 하면(210B), 리드부(211)의 하면(211B) 및 프레임부(221)의 하면(221B))으로 돌아 들어가는 상황을 방지하는데 사용된다.
그 후, 도 6에 나타낸 단계에서, 접착막(228)이 부착된 리드 프레임 본체(220)는 도 5에 나타낸 하부 금형(227)과 상부 금형(229)으로부터 박리된다. 따라서, 리드 프레임 본체(220), 금속막(202), 및 접착막(228)이 설치된 리드 프레임(230)이 제조된다.
그 후, 도 7에 나타낸 단계에서, 다이 패드부(210)의 칩 탑재면(210A)에 접착제(215)에 의해 반도체칩(203)이 접착된다. 그 후, 반도체칩(203)의 전극 패드(216)와 금속막(202)이 금속 와이어(213)에 의해 접속된다(와이어 본딩 접속).
그 후, 도 8에 나타낸 단계에서, 복수의 반도체칩(203)과 금속 와이어(213)를 밀봉하는 밀봉 수지(204)가, 도 7에 나타낸 구조체의 상면 측을 덮도록 형성된다. 따라서, 반도체 장치 형성 영역(G)에 대응하는 접착막(228) 부분에 반도체 장치(200)에 대응하는 구조체가 형성된다.
그 후, 도 9에 나타낸 단계에서, 접착막(228)이 제거된다. 그 후, 도 10에 나타낸 단계에서, 도 9에 나타낸 절단 영역(F)에 대응하는 위치에서의 리드 프레임 본체(220)와 밀봉 수지(204)가 절단된다. 따라서, 도 10에 나타낸 바와 같이, 복수의 반도체 장치(220)가 제조된다(예를 들면, 특허문헌1(일본국 특허 공개 공보 제2002-261187호) 참조)
도 12는 종래 기술에서의 리드 프레임의 문제점을 설명한 도면이다. 도 12에서, 종래 기술인 도 1에 나타낸 반도체 장치(200)와 동일한 구성부에는 동일한 부호를 붙인다.
그러나, 종래 기술에서의 리드 프레임(230)에서, 리드 프레임 본체(220)의 하면에 접착막(228)을 부착할 때, 상부 금형(229)의 하면(229A)은 다이 패드부(210)와 접촉하지 않는다(도 5 참조). 따라서, 상부 금형(229)이 다이 패드부(210)를 가압할 수 없다. 그 결과, 도 12에 나타낸 바와 같이, 다이 패드부(210)와 접착막(228) 사이에서 접착 불량이 발생한다는 문제가 있다. 이러한 접착 불량이 발생하는 경우, 다이 패드부(210)와 접착막(228) 사이에 극간(隙間)(J)이 형성된다.
또한, 와이어 본딩에 의해 극간(J)이 형성된 리드 프레임(230)에 반도체칩(203)이 접속되는 경우, 이러한 반도체칩(203)은 경사진 상태로 칩 탑재면(210A)에 접착된다. 따라서, 금속 와이어(213)의 단부를 전극 패드(216)에 접속시키기가 곤란해진다. 그 결과, 반도체 장치(200)의 수율이 저하된다는 문제가 있다.
또한, 극간(J)이 형성된 리드 프레임(230) 상에 밀봉 수지(204)가 형성되는 경우, 이러한 밀봉 수지(204)는 다이 패드부(210)의 하면(210B) 측으로 돌아 들어간다. 그 결과, 반도체 장치(200)의 수율이 저하된다는 문제가 있다.
본 발명의 예시적 실시예는 극간의 개재 없이 리드 프레임 본체 상에 접착막이 부착될 수 있는 리드 프레임과 그 제조 방법, 및 이 리드 프레임을 사용하여 제조될 때에 수율이 향상될 수 있는 반도체 장치를 제공한다.
본 발명의 일 측면에 따르면,
반도체칩이 탑재되는 칩 탑재면을 갖는 적어도 하나의 다이 패드부, 상기 다이 패드부를 둘러싸도록 배열된 복수의 리드부, 및 상기 다이 패드부와 상기 리드부를 지지하는 프레임부를 갖는 리드 프레임 본체;
상기 반도체칩이 탑재되는 면의 반대 측에 위치하는 상기 리드 프레임 본체의 면에 설치된 접착막;
상기 접착막이 설치되는 면의 반대 측에 위치하는 상기 리드부의 면에 설치된 제 1 금속막;
그 두께가 상기 제 1 금속막의 두께와 실질적으로 동일하고, 상기 다이 패드부의 상기 칩 탑재면에 설치된 제 2 금속막을 포함하는 리드 프레임이 제공된다.
본 발명에 따르면, 다이 패드부의 칩 탑재 영역에, 그 두께가 제 1 금속막의 두께와 실질적으로 동일한 제 2 금속막이 설치된다. 따라서, 예를 들면, 금형을 이용하여 리드 프레임 본체에 접착막이 설치되는 경우, 다이 패드부는 제 2 금속막을 통하여 금형에 의해 가압될 수 있다. 그 결과, 리드 프레임 본체와 접착막 사 이에 극간의 개재 없이, 리드 프레임 본체에 접착막이 설치될 수 있다.
본 발명의 다른 측면에 따르면,
반도체칩이 탑재되는 칩 탑재면을 갖는 다이 패드부, 상기 다이 패드부를 둘러싸도록 배열된 복수의 리드부, 및 상기 다이 패드부와 상기 리드부를 지지하는 프레임부를 갖는 리드 프레임 본체, 및 상기 반도체칩이 탑재되는 면의 반대 측에 위치하는 상기 리드 프레임 본체의 면에 설치된 접착막을 포함하는 리드 프레임의 제조 방법으로서,
상기 접착막이 설치되는 면의 반대 측에 위치하는 상기 리드부의 면에 제 1 금속막을 형성하는 제 1 금속막 형성 단계;
상기 다이 패드부의 칩 탑재면에, 그 두께가 상기 제 1 금속막의 두께와 실질적으로 동일한 제 2 금속막을 형성하는 제 2 금속막 형성 단계; 및
상기 제 1 금속막과 상기 제 2 금속막이 형성된 후, 가압에 의해 상기 리드 프레임 본체에 상기 접착막을 설치하는 접착막 설치 단계를 포함하는 리드 프레임의 제조 방법이 제공된다.
본 발명에 따르면, 다이 패드부의 칩 탑재 영역에, 그 두께가 제 1 금속막의 두께와 실질적으로 동일한 제 2 금속막과 제 1 금속막이 설치된 후, 가압에 의해 리드 프레임 본체에 접착막이 설치된다. 따라서, 예를 들면, 금형을 이용하여 리드 프레임 본체에 접착막이 설치되는 경우, 다이 패드부가 제 2 금속막을 통하여 금형에 의해 가압될 수 있다. 그 결과, 리드 프레임 본체와 접착막 사이에 극간의 개재 없이, 리드 프레임 본체에 접착막이 설치될 수 있다.
본 발명의 또 다른 측면에 따르면,
반도체칩;
상기 반도체칩이 탑재되는 칩 탑재면을 갖는 다이 패드부, 및 상기 다이 패드부를 둘러싸도록 배열된 리드부를 포함하는 리드 프레임 본체;
상기 리드부에 설치된 제 1 금속막;
상기 제 1 금속막과 상기 반도체칩을 전기적으로 접속시키는 제 1 금속 와이어;
상기 리드 프레임 본체에 설치되어 상기 반도체칩을 밀봉하는 밀봉 수지; 및
그 두께가 상기 제 1 금속막의 두께와 실질적으로 동일하고, 상기 다이 패드부의 칩 탑재면에 설치된 제 2 금속막을 포함하는 반도체 장치가 제공된다.
본 발명에 따르면, 다이 패드부의 칩 탑재 영역에, 그 두께가 제 1 금속막의 두께와 실질적으로 동일한 제 2 금속막이 설치된다. 따라서, 예를 들면, 금형을 이용하여 접착막(밀봉 수지가 리드 프레임 본체의 하면 측으로 돌아 들어가는 상황을 방지하는데 이용되는 막)이 설치된 리드 프레임 본체를 이용하여 반도체 장치가 제조되는 경우, 다이 패드부가 제 2 금속막을 통하여 금형에 의해 가압될 수 있다. 그 결과, 극간의 개재 없이 리드 프레임 본체에 접착막이 부착될 수 있다.
따라서, 반도체칩이 칩 탑재면에 대하여 경사진 상태로 다이 패드부에 접착되는 상황을 회피할 수 있다. 그 결과, 제 1 금속 와이어가 반도체칩에 양호한 정밀도로 접속될 수 있게 되어, 반도체 장치의 수율이 향상될 수 있다.
또한, 극간의 개재 없이 리드 프레임 본체에 접착막이 부착될 수 있다. 따 라서, 칩 탑재면의 반대 측에 위치한 다이 패드부의 표면으로 밀봉 수지가 돌아 들어가지 않는다. 그 결과, 반도체 장치의 수율이 향상될 수 있다.
본 발명에 따르면, 극간의 개재 없이 리드 프레임 본체에 접착막이 부착될 수 있고, 또한 반도체 장치의 수율이 향상될 수 있다.
다른 특징 및 잇점은 이하의 상세한 설명, 첨부된 도면 및 특허청구범위로부터 명백해질 수 있다.
다음으로, 이하에서는 도면을 참조하여 본 발명의 실시예를 설명한다.
(제 1 실시예)
도 13은 본 발명의 제 1 실시예에 따른 리드 프레임의 단면도이다. 도 13에서, 도면 부호 A는 반도체칩이 탑재되는 영역(이하, "칩 탑재 영역"이라 지칭)을 지시한다.
도 13을 참조하면, 리드 프레임(10)은 접착막(11), 리드 프레임 본체(12), 제 1 금속막(13), 및 제 2 금속막(15)을 갖는다.
접착막(11)은 리드 프레임 본체(12)의 하면(다이 패드부(17)의 하면(17B), 리드부(18)의 하면(18B), 및 프레임부(19)의 하면(19B)) 측을 덮도록 설치된다. 접착막(11)은 막 본체(도시 생략) 및 막 본체 상에 도포된 접착제(도시 생략)를 갖는다. 막 본체로서는, 예를 들면 폴리이미드가 사용될 수 있다.
또한, 접착제로서는, 예를 들면 열가소성의 접착제가 사용될 수 있다. 접착막(11)은 리드 프레임(10) 상에 접착된 반도체칩(도시 생략)을 밀봉하는 밀봉 수 지(도시 생략)가 리드 프레임 본체(12)의 하면 측으로 돌아 들어가는 상황을 방지하는데 사용된다. 접착막(11)의 두께는, 예를 들면 40㎛로 설정될 수 있다.
도 14는 도 13에 나타낸 리드 프레임의 평면도이다.
도 13 및 도 14를 참조하면, 리드 프레임 본체(12)는 복수의 다이 패드부(17), 복수의 리드부(18), 및 프레임부(19)를 갖는다.
복수의 다이 패드부(17)는 소정의 간격으로 배열된다. 복수의 다이 패드부(17)는 프레임부(19)에 의해 지지된다. 다이 패드부(17)는 반도체칩(도시 생략)이 탑재되는 칩 탑재면(17A)을 갖는다. 또한, 다이 패드부(17)는 반도체칩(도시 생략)이 탑재되는 칩 탑재 영역(A)을 갖는다. 칩 탑재 영역(A)은 반도체칩이 탑재되는 영역에 대응하는 칩 탑재면(17A)의 일부분이다.
프레임부(19)에는 복수의 리드부(18)가 설치된다. 복수의 리드부(18)는 복수의 다이 패드부(17)의 각 주변을 둘러싸도록 배열된다. 복수의 리드부(18)는 다이 패드부(17)로부터 이격되어 배열된다. 제 1 금속막(13)을 통하여 다이 패드부(17)에 배열된 반도체칩(도시 생략)에 복수의 리드부(18)가 전기적으로 접속되는 경우, 복수의 리드부(18)는 외부 접속 단자의 기능을 수행한다.
복수의 다이 패드부(17) 각각에는 프레임부(19)가 설치된다. 복수의 다이 패드부(17)와 복수의 리드부(18)에는 프레임부(19)가 접속된다. 프레임부(19)는 복수의 다이 패드부(17)와 복수의 리드부(18)를 지지하도록 설치된다.
전술한 바와 같이 구성된 리드 프레임 본체(12)는 금속판에 에칭 또는 가압 가공을 행함으로써 제조된다. 리드 프레임 본체(12)의 재료로서는, 예를 들면 Cu 가 사용될 수 있다. 리드 프레임 본체(12)의 두께는, 예를 들면 0.2㎜로 설정될 수 있다.
복수의 리드부(18)의 상면(18A)에는 제 1 금속막(13)이 설치된다. 금속 와이어(도시 생략)를 통하여 다이 패드부(17)에 설치된 반도체칩(도시 생략)에 제 1 금속막(13)이 전기적으로 접속된다. 제 1 금속막(13)의 재료로서는, 예를 들면 Ag막이 사용될 수 있다. 제 1 금속막(13)의 두께는, 예를 들면 2㎛ 내지 6㎛로 설정될 수 있다.
복수의 다이 패드부(17)의 칩 탑재 영역(A)에는 각각 제 2 금속막(15)이 설치된다. 위에서 바라볼 때, 제 2 금속막(15)은 정사각형으로 형성된다. 제 2 금속막(15)의 두께는 제 1 금속막(13)의 두께와 실질적으로 동일하다. 제 2 금속막(15)으로서는, 예를 들면 Ag막이 사용될 수 있다.
이 방식으로, 복수의 다이 패드부(17)의 칩 탑재 영역(A) 각각에는, 그 두께가 제 1 금속막(13)의 두께와 실질적으로 동일한 제 2 금속막(15)이 설치된다. 따라서, 예를 들면, 금형을 이용하여 리드 프레임 본체(12)에 접착막(11)이 부착되는 경우, 제 2 금속막(15)을 통하여 금형에 의해 복수의 다이 패드부(17)가 가압될 수 있으므로, 리드 프레임 본체(12)와 접착막(11) 사이에 극간을 발생시키지 않고 리드 프레임 본체(12)에 접착막(11)이 부착될 수 있다. 그 결과, 리드 프레임(10)의 수율이 향상될 수 있다.
본 실시예의 리드 프레임에 따르면, 복수의 다이 패드부(17)의 칩 탑재 영역(A) 각각에는, 그 두께가 제 1 금속막(13)의 두께와 실질적으로 동일한 제 2 금 속막(15)이 설치된다. 따라서, 예를 들면, 금형을 이용하여 리드 프레임 본체(12)를 가압함으로써 리드 프레임 본체(12)에 접착막(11)이 부착되는 경우, 제 2 금속막(15)을 통하여 금형에 의해 복수의 다이 패드부(17)가 가압될 수 있다. 그 결과, 극간의 개재 없이 리드 프레임 본체(12)에 접착막(11)이 부착될 수 있다.
도 15 내지 도 18은 본 발명의 제 1 실시예에 따른 리드 프레임의 제조 단계를 나타낸 도면이다. 도 19는 도 15에 나타낸 리드 프레임 본체의 평면도이다. 도 15 내지 도 19에서, 제 1 실시예의 리드 프레임(10)의 구성부와 동일한 구성부에는 동일한 도면 부호를 붙인다.
먼저, 도 15에 나타낸 단계에서, 복수의 다이 패드부(17), 복수의 리드부(18), 및 프레임부(19)를 갖는 리드 프레임 본체(12)가 준비된다(도 19 참조).
그 후, 도 16에 나타낸 단계에서, 리드부(18)의 상면(18A) 각각에는 제 1 금속막(13)이 형성되고, 또한 다이 패드부(17)의 칩 탑재 영역(A) 각각에 그 두께가 제 1 금속막(13)의 두께와 실질적으로 동일한 제 2 금속막(15)이 형성된다(제 1 및 제 2 금속막 형성 단계). 이때, 제 1 금속막(13)과 제 2 금속막(15)은 동시에 형성된다. 구체적으로, 리드 프레임 본체(12)를 급전층으로서 이용한 부분 도금법에 의해 제 1 금속막(13)과 제 2 금속막(15)이 동시에 형성된다.
이 방식으로, 제 1 금속막(13)과 제 2 금속막(15)이 동시에 형성되기 때문에, 제 1 금속막(13)과 제 2 금속막(15)이 각각 독립적으로 형성되는 경우보다 제조 단계의 수가 감소될 수 있다. 그 결과, 리드 프레임(10)의 제조 비용이 절감될 수 있다.
제 1 금속막(13)과 제 2 금속막(15)으로서는, 예를 들면 Ag막이 사용될 수 있다. 또한, 제 1 금속막(13)과 제 2 금속막(15)의 각 두께는, 예를 들면 2㎛ 내지 6㎛로 설정될 수 있다.
그 후, 도 17에 나타낸 단계에서, 하부 금형(22)의 평탄한 상면(22A)에 접착막(11)이 배열된 후, 접착막(11)에 도 16에 나타낸 구조체가 형성된다. 그 후, 상부 금형(23)의 평탄한 하면(23A)을 제 1 금속막(13)과 제 2 금속막(15)에 접촉시키면서 상부 금형(23)에 의해 도 16에 나타낸 구조체가 가압됨으로써, 리드 프레임 본체(12)의 하면에 접착막(11)이 부착된다(접착막 설치 단계).
이 방식으로, 먼저 제 1 금속막(13)과, 복수의 다이 패드부(17)의 칩 탑재 영역(A)에 설치되고 그 두께가 제 1 금속막(13)의 두께와 실질적으로 동일한 제 2 금속막(15)이 형성된 후, 상부 금형(23)을 가압함으로써 리드 프레임 본체(12)의 하면에는, 하부 금형(22)에 위치한 접착막(11)이 부착된다. 따라서, 상부 금형(23)의 하면(23A)은 제 2 금속막(15)을 통하여 복수의 다이 패드부(17)를 가압할 수 있다. 그 결과, 리드 프레임 본체(12)와 접착막(11) 사이에 극간의 개재 없이, 리드 프레임 본체(12)에 접착막(11)이 부착될 수 있다.
그 후, 도 18에 나타낸 단계에서는, 도 17에 나타낸 하부 금형(22)과 상부 금형(23)으로부터 접착막(11)이 부착된 리드 프레임 본체(12)가 박리된다. 따라서, 접착막(11), 리드 프레임 본체(12), 및 제 1 금속막(13)과 제 2 금속막(15)을 갖는 리드 프레임(10)이 제조된다.
본 실시예에 따른 리드 프레임의 제조 방법에 따르면, 먼저 제 1 금속막(13) 과, 복수의 다이 패드부(17)의 칩 탑재 영역(A)에 설치되고 그 두께가 제 1 금속막(13)의 두께와 실질적으로 동일한 제 2 금속막(15)이 형성된 후, 상부 금형(23)을 가압함으로써 리드 프레임 본체(12)의 하면에는, 하부 금형(22)에 배열된 접착막(11)이 부착된다. 따라서, 제 2 금속막(15)을 통하여 상부 금형(23)의 하면(23A)에 의해 복수의 다이 패드부(17)가 가압될 수 있다. 그 결과, 리드 프레임 본체(12)와 접착막(11) 사이에 극간의 개재 없이, 리드 프레임 본체(12)에 접착막(11)이 부착될 수 있다.
(제 2 실시예)
도 20은 본 발명의 제 2 실시예에 따른 리드 프레임의 평면도이다. 도 20에서, 제 1 실시예의 리드 프레임(10)의 구성부와 동일한 구성부에는 동일한 도면 부호를 붙인다.
도 20을 참조하면, 제 2 실시예의 리드 프레임(30)은, 제 1 실시예에서 리드 프레임(10)에 설치된 제 2 금속막(15) 대신에 제 2 금속막(31)이 각각 설치된다는 점을 제외하고는, 리드 프레임(10)과 유사하게 구성된다.
제 2 금속막(31)은 위에서 바라볼 때에 X형상으로 형성된다. 칩 탑재 영역(A)에 대응하는 칩 탑재면(17A)의 일부분과 칩 탑재 영역(A)보다 외측에 위치한 칩 탑재면(17A)의 다른 부분에 제 2 금속막(31)이 설치된다. 제 2 금속막(31)의 두께는 제 1 금속막(13)의 두께와 실질적으로 동일하게 설정된다. 또한, 제 2 금속막(31)의 폭(W1)은, 예를 들면 100㎛로 설정될 수 있다. 제 2 금속막(31)으로서는, 예를 들면 Ag막이 사용될 수 있다.
이 방식으로, 칩 탑재 영역(A)에 대응하는 칩 탑재면(17A)의 일부분과 칩 탑재 영역(A)보다 외측에 위치한 칩 탑재면(17A)의 다른 부분에, 그 두께가 제 1 금속막(13)의 두께와 실질적으로 동일한 제 2 금속막(31)이 설치된다. 따라서, 예를 들면, 금형을 이용하여 리드 프레임 본체(12)에 접착막(11)이 부착되는 경우, 제 2 금속막(31)을 통하여 금형에 의해 복수의 다이 패드부(17)의 중심부와 외주부가 가압될 수 있다. 그 결과, 리드 프레임 본체(12)와 접착막(11) 사이에 극간의 개재 없이, 리드 프레임 본체(12)에 접착막(11)이 양호한 정밀도로 부착될 수 있다. 따라서, 제 2 금속막(15)이 칩 탑재 영역(A)에만 설치된 제 1 실시예의 리드 프레임(10)과 비교할 때, 리드 프레임(30)의 수율이 향상될 수 있다.
본 실시예의 리드 프레임에 따르면, 칩 탑재 영역(A)에 대응하는 칩 탑재면(17A)의 일부분과 칩 탑재면(A)보다 외측에 위치한 칩 탑재면(17A)의 다른 부분에, 그 두께가 제 1 금속막(13)의 두께와 실질적으로 동일한 제 2 금속막(31)이 설치된다. 따라서, 금형을 이용하여 리드 프레임 본체(12)에 접착막(11)이 부착되는 경우, 제 2 금속막(31)을 통하여 금형에 의해 복수의 다이 패드부(17)의 중심부와 외주부가 가압될 수 있다. 그 결과, 리드 프레임 본체(12)에 접착막(11)이 양호한 정밀도로 부착될 수 있다.
이 경우, 제 1 실시예에서의 리드 프레임(10)과 동일한 방법으로 본 실시예의 리드 프레임(30)이 제조될 수 있다.
도 21은 본 발명의 제 2 실시예의 변형예에 따른 리드 프레임의 평면도이다. 도 21에서, 제 2 실시예의 리드 프레임(30)의 구성부와 동일한 구성부에는 동일한 도면 부호를 붙인다.
도 21을 참조하면, 제 2 실시예의 변형예에 따른 리드 프레임(40)은, 제 2 실시예에서의 리드 프레임(30)에 설치된 제 2 금속막(31) 대신에 제 2 금속막(41)이 각각 설치된다는 점을 제외하고는, 제 2 실시예에서의 리드 프레임(30)과 유사하게 구성된다. 복수의 다이 패드부(17)의 칩 탑재면(17A)(도시 생략)에 제 2 금속막(41)이 각각 설치된다. 제 2 금속막(41)의 두께는 제 1 금속막(13)의 두께와 실질적으로 동일하게 설정된다. 제 2 금속막(41)으로서는, 예를 들면 Ag막이 사용될 수 있다.
이 방식으로, 그 두께가 제 1 금속막(13)의 두께와 실질적으로 동일한 제 2 금속막(41)이 복수의 다이 패드부(17)의 칩 탑재면(17A)(도시 생략)을 덮도록 각각 설치된다. 따라서, 금형을 이용하여 리드 프레임 본체(12)에 접착막(11)이 부착되는 경우, 제 2 금속막(41)을 통하여 금형에 의해 복수의 다이 패드부(17) 전체가 가압될 수 있다. 그 결과, 리드 프레임 본체(12)에 접착막(11)이 고정밀도로 부착될 수 있다.
(제 3 실시예)
도 22는 본 발명의 제 3 실시예에 따른 리드 프레임의 평면도이다. 도 22에서, 제 1 실시예의 리드 프레임(10)의 구성부와 동일한 구성부에는 동일한 도면 부호를 붙인다.
도 22를 참조하면, 제 3 실시예의 리드 프레임(50)은, 제 3 금속막(51)이 제 2 실시예에서의 리드 프레임(10)에 더 설치된다는 점을 제외하고는, 리드 프레 임(10)과 유사하게 구성된다.
복수의 다이 패드부(17) 각각의 칩 탑재 영역(A)의 외측에 위치하는 칩 탑재면(17A) 부분에 제 3 금속막(51)이 설치된다. 제 3 금속막(51)은 위에서 바라볼 때, 프레임 형상으로 형성된다. 제 3 금속막(51)의 두께는 제 1 금속막(13)의 두께와 실질적으로 동일하게 형성된다. 제 3 금속막(51)은 금속 와이어(도시 생략)를 통하여 다이 패드부(17)의 칩 탑재 영역(A)에 설치되는 반도체칩(도시 생략)에 전기적으로 접속된다. 제 3 금속막(51)으로서는, 예를 들면 Ag막이 사용될 수 있다. 제 3 금속막(51)의 두께는, 예를 들면 2㎛ 내지 6㎛로 설정될 수 있다.
이 방식으로, 복수의 다이 패드부(17)의 칩 탑재 영역(A)에 그 두께가 제 1 금속막(13)의 두께와 실질적으로 동일한 제 2 금속막(15)이 각각 설치되고, 또한 그 두께가 제 1 금속막(13)의 두께와 실질적으로 동일하게 설정된 제 3 금속막(51)이 복수의 다이 패드부(17)의 칩 탑재 영역(A)보다 외측에 위치한 칩 탑재면(17A) 부분에 각각 설치된다. 따라서, 예를 들면, 금형을 이용하여 리드 프레임 본체(12)에 접착막(11)이 부착되는 경우, 제 2 금속막(15)과 제 3 금속막(51)을 통하여 금형에 의해 복수의 다이 패드부(17)의 중심부와 외주부가 가압될 수 있다. 그 결과, 리드 프레임 본체(12)와 접착막(11) 사이에 극간의 개재 없이, 리드 프레임 본체(12)에 접착막(11)이 양호한 정밀도로 부착될 수 있다. 따라서, 리드 프레임(50)의 수율이 향상될 수 있다.
본 실시예의 리드 프레임에 따르면, 그 두께가 제 1 금속막(13)의 두께와 실질적으로 동일한 제 2 금속막(15)이 복수의 다이 패드부(17)의 칩 탑재 영역(A)에 각각 설치되고, 또한 그 두께가 제 1 금속막(13)의 두께와 실질적으로 동일하게 설정된 제 3 금속막(51)이 복수의 다이 패드부(17)의 칩 탑재 영역(A)보다 외측에 위치한 칩 탑재면(17A)의 부분에 각각 설치된다. 따라서, 금형을 이용하여 리드 프레임 본체(12)에 접착막(11)이 부착되는 경우, 제 2 금속막(15)과 제 3 금속막(51)을 통하여 금형에 의해 복수의 다이 패드부(17)의 중심부와 외주부가 가압될 수 있다. 그 결과, 리드 프레임 본체(12)에 접착막(11)이 양호한 정밀도로 부착될 수 있다.
도 23 내지 도 25는 본 발명의 제 3 실시예에 따른 리드 프레임의 제조 단계를 나타내는 도면이다. 도 23 내지 도 25에서, 제 3 실시예의 리드 프레임(50)의 구성부와 동일한 구성부에는 동일한 도면 부호를 붙인다.
먼저, 도 23에 나타낸 단계에서, 복수의 리드부(18)의 상면(18A)에는 제 1 금속막(13)이 각각 형성되고, 복수의 다이 패드부(17)의 칩 탑재면(17A)에는 그 두께가 제 1 금속막(13)의 두께와 실질적으로 동일하게 설정된 제 2 및 제 3 금속막(15, 51)이 각각 형성된다(제 1 내지 제 3 금속막 형성 단계). 이때, 제 1 내지 제 3 금속막(13, 15, 51)은 동시에 형성된다. 구체적으로, 리드 프레임 본체(12)를 급전층으로서 이용한 부분 도금법에 의해 제 1 내지 제 3 금속막(13, 15, 51)이 동시에 형성된다.
이 방식으로, 제 1 내지 제 3 금속막(13, 15, 51)이 동시에 형성되기 때문에, 제 1 내지 제 3 금속막(13, 15, 51)이 각각 독립적으로 형성되는 경우보다 제조 단계의 수가 감소될 수 있다. 그 결과, 리드 프레임(50)의 제조 비용을 절감할 수 있다.
제 1 내지 제 3 금속막(13, 15, 51)으로서는, 예를 들면 Ag막이 사용될 수 있다. 또한, 제 1 내지 제 3 금속막(13, 15, 51)의 각 두께는, 예를 들면 2㎛ 내지 6㎛로 설정될 수 있다.
그 후, 도 24에 나타낸 단계에서, 하부 금형(22)의 평탄한 상면(22A)에 접착막(11)이 배열된 후, 접착막(11) 상에 도 23에 나타낸 구조체가 형성된다. 그 후, 상부 금형(23)의 평탄한 하면(23A)을 제 1 내지 제 3 금속막(13, 15, 51)과 접촉시키면서 상부 금형(23)에 의해 도 23에 나타낸 구조체가 가압됨으로써, 리드 프레임 본체(12)의 하면에 접착막(11)이 부착된다(접착막 설치 단계).
이 방식으로, 그 두께가 제 1 금속막(13)의 두께와 실질적으로 동일한 제 2 금속막(15)이 복수의 다이 패드부(17)의 칩 탑재 영역(A)에 각각 설치되고, 또한 그 두께가 제 1 금속막(13)의 두께와 실질적으로 동일하게 설정된 제 3 금속막(51)이 복수의 다이 패드부(17)의 칩 탑재 영역(A)보다 외측에 위치한 칩 탑재면(17A) 부분에 각각 설치된 후, 상부 금형(23)을 가압함으로써 리드 프레임 본체(12)의 하면에 하부 금형(22) 상에 위치한 접착막(11)이 부착된다. 따라서, 상부 금형(23)의 하면(23A)은 제 2 및 제 3 금속막(15, 51)을 통하여 복수의 다이 패드부(17)의 중심부와 외주부를 가압할 수 있다. 그 결과, 리드 프레임 본체(12)와 접착막(11) 사이에 극간의 개재 없이, 리드 프레임 본체(12)에 접착막(11)이 부착될 수 있다.
그 후, 도 25에 나타낸 단계에서, 도 24에 나타낸 하부 금형(22)과 상부 금형(23)으로부터 접착막(11)이 부착된 리드 프레임 본체(12)가 박리된다. 따라서, 접착막(11), 리드 프레임 본체(12), 및 제 1 내지 제 3 금속막(13, 15, 51)을 갖는 리드 프레임(50)이 제조된다.
본 실시예에 따른 리드 프레임의 제조 방법에 따르면, 그 두께가 제 1 금속막(13)의 두께와 실질적으로 동일한 제 2 금속막(15)이 복수의 다이 패드부(17)의 칩 탑재 영역(A)에 각각 설치되고, 또한 그 두께가 제 1 금속막(13)의 두께와 실질적으로 동일하게 설정된 제 3 금속막(51)이 복수의 다이 패드부(17)의 칩 탑재 영역(A)보다 외측에 위치한 칩 탑재면(17A) 부분에 각각 설치된 후, 상부 금형(23)을 가압함으로써 리드 프레임 본체(12)의 하면에, 하부 금형(22) 상에 위치한 접착막(11)이 부착된다. 따라서, 상부 금형(23)의 하면(23A)은 제 2 및 제 3 금속막(15, 51)을 통하여 복수의 다이 패드부(17)의 중심부와 외주부를 가압할 수 있다. 그 결과, 리드 프레임 본체(12)와 접착막(11) 사이에 극간의 개재 없이, 리드 프레임 본체(12)에 접착막(11)이 부착될 수 있다.
(제 4 실시예)
도 26은 본 발명의 제 4 실시예에 따른 반도체 장치의 단면도이다. 도 27은 도 26에 나타낸 반도체 장치의 평면도이다. 도 26 및 도 27에서, 전술한 바와 같은 제 1 실시예의 리드 프레임(10)의 구성부와 동일한 구성부에는 동일한 도면 부호를 붙인다. 또한, 도 27에서는, 설명의 편의상, 리드 프레임 본체(61)에 설치된 밀봉 수지(63)의 도시는 생략하기로 한다.
도 26을 참조하면, 제 4 실시예의 반도체 장치(60)는 리드 프레임 본체(61), 제 1 금속막(13), 제 2 금속막(15), 반도체칩(62), 및 밀봉 수지(63)를 갖는다. 반도체 장치(60)는 제 1 실시예에서 설명한, 리드 프레임(10)에 설치되는 복수의 다이 패드부(17)의 칩 탑재 영역(A)에 반도체칩(62)을 와이어 본딩에 의해 각각 접속시키고, 리드 프레임 본체(12)에 밀봉 수지(63)를 설치하여 반도체칩(62)을 밀봉한 후, 리드 프레임 본체(12)를 절단함으로써 제조된다.
도 26 및 도 27을 참조하면, 리드 프레임 본체(61)는 반도체칩(62)이 탑재되는 칩 탑재 영역(A)을 갖는 다이 패드부(17), 및 다이 패드부(17)를 둘러싸도록 배열된 복수의 리드부(18)를 갖는다. 복수의 리드부(18)는 다이 패드부(17)로부터 이격된 위치에 배열된다. 복수의 리드부(18)는 반도체 장치(60)의 외부 접속 단자로서 기능한다. 전술한 바와 같이 구성된 리드 프레임 본체(61)의 재료로서는, 예를 들면 Cu가 사용될 수 있다. 또한, 리드 프레임 본체(61)의 두께는, 예를 들면 0.2㎛로 설정될 수 있다.
복수의 리드부(18)의 상면(18A)에는 제 1 금속막(13)이 각각 설치된다. 제 1 금속막(13)은 금속 와이어(66)를 통하여 반도체칩(62)에 전기적으로 각각 접속된다. 제 1 금속막(13)으로서는, 예를 들면 Ag막이 사용될 수 있다. 제 1 금속막(13)의 두께는, 예를 들면 2㎛ 내지 6㎛로 설정될 수 있다.
다이 패드부(17)의 칩 탑재 영역(A)에는 제 2 금속막(15)이 설치된다. 제 2 금속막(15)의 두께는 제 1 금속막(13)의 두께와 실질적으로 동일하게 형성된다. 제 2 금속막(15)으로서는, 예를 들면 Ag막이 사용될 수 있다.
이 방식으로, 다이 패드부(17)의 칩 탑재 영역(A)에는, 그 두께가 제 1 금속막(13)의 두께와 실질적으로 동일한 제 2 금속막(15)이 설치된다. 따라서, 예를 들면, 제 1 실시예에서 설명한 리드 프레임(10)을 사용하여 반도체 장치(60)가 제조되는 경우, 리드 프레임 본체(12)와 접착막(11) 사이에 극간이 발생하지 않으므로, 반도체칩(62)이 칩 탑재면(17A)에 대하여 경사지지 않도록 다이 패드부(17)에 접착될 수 있다. 그 결과, 금속 와이어(66)가 반도체칩(62)의 전극 패드(69)에 양호한 정밀도로 접속될 수 있게 되어, 반도체 장치(60)의 수율이 향상될 수 있다.
또한, 밀봉 수지(63)는 다이 패드부(17)의 하면(17B)으로 돌아 들어가지 않는다. 따라서, 반도체 장치(60)의 수율이 향상될 수 있다.
제 2 금속막(15)이 형성되는 다이 패드부(17)의 칩 탑재 영역(A)에 반도체칩(62)이 접착제(67)로 접착된다. 접착제(67)의 두께(M1)는 제 2 금속막(15)의 두께보다 더 두껍게 설정된다. 제 2 금속막(15)의 두께가 2㎛ 내지 6㎛로 설정되는 경우, 접착제(67)의 두께(M1)는, 예를 들면 10㎛로 설정될 수 있다.
반도체칩(62)은 반도체 기판(도시 생략), 반도체 기판상에 형성된 반도체 집적회로(도시 생략), 및 반도체 집적회로에 전기적으로 접속된 복수의 전극 패드(69)를 갖는다. 전극 패드(69)는 금속 와이어(66)에 접속된다. 전극 패드(69)는 금속 와이어(66)를 통하여 제 1 금속막(13)에 전기적으로 접속된다.
반도체칩(62)과 금속 와이어(66)를 밀봉하기 위해서 리드 프레임 본체(61)에 밀봉 수지(63)가 설치된다. 다이 패드부(17)의 측면과 복수의 리드부(18)의 측면 사이에 위치한 밀봉 수지(63)의 하면(63A)은, 다이 패드부(17)의 하면(17B)과 리드부(18)의 하면(18B)과 실질적으로 동일한 평면을 구성하도록 설정된다.
본 실시예의 반도체 장치에 따르면, 다이 패드부(17)의 칩 탑재 영역(A)에, 그 두께가 제 1 금속막(13)의 두께와 실질적으로 동일한 제 2 금속막(15)이 설치된다. 따라서, 예를 들면, 제 1 실시예에서 설명한 리드 프레임(10)을 이용하여 반도체 장치(60)가 제조되는 경우, 리드 프레임 본체(12)와 접착막(11) 사이에 극간이 발생하지 않는다. 이로써, 반도체칩(62)은 칩 탑재면(17A)에 대하여 경사지지 않게 다이 패드부(17)에 접착될 수 있다. 그 결과, 금속 와이어(66)가 반도체칩(62)의 전극 패드(69)에 양호한 정밀도로 접속될 수 있게 되어, 반도체 장치(60)의 수율이 향상될 수 있다.
또한, 밀봉 수지(63)가 다이 패드부(17)의 하면(17B)으로 돌아 들어가지 않는다. 따라서, 반도체 장치(60)의 수율이 향상될 수 있다.
또한, 다이 패드부(17)의 칩 탑재 영역(A)(예를 들면, 다이 패드부(17)의 중심)에 제 2 금속막(15)이 설치되고, 제 2 금속막(15)이 반도체칩(62)과 접착제(67)에 의해 덮이도록 접착제(67)를 통하여 제 2 금속막(15)에 반도체칩(62)이 설치된다. 따라서, 도 30에 나타낸 구조체에 대한 밀봉 수지(63)의 접착은, 제 2 금속막이 반도체 장치와 접착제로부터 노출되는 구조에 대한 접착보다 더 양호하게 된다.
도 28 내지 도 33은 본 발명의 제 4 실시예에 따른 반도체 장치의 제조 단계를 나타내는 도면이다. 도 28 내지 도 33에서, 제 4 실시예의 반도체 장치(60)의 구성부와 동일한 구성부에는 동일한 도면 부호를 붙인다. 또한, 도 28 내지 도 33에서, 도면 부호 B는 반도체 장치(60)가 형성되는 영역("이하, "반도체 장치 형성 영역(B)"이라 지칭)을 지시하고, 도면 부호 C는 리드 프레임 본체(12)가 절단되는 영역(이하, "절단 영역(C)"이라 지칭)을 지시한다.
먼저, 도 28에 나타낸 단계에서는, 제 1 실시예에서 설명되고 도 15 내지 도 18에 나타낸 단계와 유사한 공정을 수행함으로써 리드 프레임(10)이 형성된다. 제 1 실시예에서 설명한 바와 같이, 그 두께가 제 1 금속막(13)의 두께와 실질적으로 동일한 제 2 금속막(15)이 복수의 다이 패드부(17)의 칩 탑재 영역(A)에 각각 설치되기 때문에, 리드 프레임(10)은 극간의 개재 없이 리드 프레임 본체(12)에 접착막(11)이 부착되는 리드 프레임을 제공한다.
그 후, 도 29에 나타낸 단계에서는, 제 2 금속막(15)이 형성되는 복수의 다이 패드부(17)의 칩 탑재 영역(A)에 반도체칩(62)이 접착제(67)로 각각 부착된다.
이 방식으로, 접착막(11)이 극간의 개재 없이 리드 프레임 본체(12)에 부착되는 리드 프레임(10)의 복수의 다이 패드부(17)에 반도체칩(62)이 접착될 수 있다. 따라서, 반도체칩(62)이 칩 탑재면(17A)에 대하여 경사진 상태로 반도체칩(62)이 다이 패드부(17)에 접착될 수 없게 된다. 그 결과, 후술하는 도 30에 나타낸 단계에서는, 금속 와이어(66)가 반도체칩(62)의 전극 패드(69)에 양호한 정밀도로 접속될 수 있게 되어, 반도체 장치(60)의 수율이 향상될 수 있다.
접착제(67)의 두께(M1)는 제 2 금속막(15)의 두께보다 더 두껍게 설정될 수도 있다. 제 2 금속막(15)의 두께가 2㎛ 내지 6㎛로 설정되는 경우, 접착제(67)의 두께(M1)는, 예를 들면 10㎛로 설정될 수 있다.
그 후, 도 30에 나타낸 단계에서는, 제 1 금속막(13)과 전극 패드(69)를 접속하는 금속 와이어(66)가 형성된다. 금속 와이어(66)의 일 단부는 제 1 금속막(13)에 접속되고, 다른 단부는 전극 패드(69)에 접속된다. 따라서, 반도체 칩(62)은 와이어 본딩에 의해 리드 프레임(10)에 접속될 수 있다.
그 후, 도 31에 나타낸 단계에서는, 밀봉 수지(63)가 도 30에 나타낸 구조체의 상면 측을 덮도록 형성된다. 복수의 반도체칩(62)과 금속 와이어(66)가 밀봉 수지(63)로 밀봉된다. 그 결과, 반도체 장치 형성 영역(B)에 대응하는 접착막(11) 부분에 반도체 장치(60)에 대응하는 구조체가 각각 형성된다.
또한, 전술한 바와 같이, 리드 프레임 본체(12)와 접착막(11) 사이에 극간이 존재하지 않으므로, 리드 프레임 본체(12)의 하면 측(특히, 다이 패드부(17)의 하면(17B) 측)으로 밀봉 수지(63)가 돌아 들어가지 않는다. 그 결과, 반도체 장치(60)의 수율이 향상될 수 있다.
그 후, 도 32에 나타낸 단계에서, 접착막(11)이 제거된다. 그 후, 도 33에 나타낸 단계에서는, 도 32에 나타낸 구조체의 절단 영역(C)에 대응하는 부분에서의 밀봉 수지(63)와 리드 프레임 본체(12)(구체적으로, 프레임부(19))가 다이서에 의해 절단된다. 따라서, 도 33에 나타낸 바와 같이, 복수의 반도체 장치(60)가 제조된다.
본 실시예의 반도체 장치의 제조 방법에 따르면, 접착막(11)이 극간의 개재 없이 리드 프레임 본체(12)에 부착되는 리드 프레임(10)의 복수의 다이 패드부(17)에 반도체칩(62)이 접착될 수 있다. 따라서, 반도체칩(62)이 칩 탑재면(17A)에 대하여 경사진 상태로 반도체칩(62)이 다이 패드부(17)에 접착되지 않게 된다. 그 결과, 금속 와이어(66)가 반도체칩(62)의 전극 패드(69)에 양호한 정밀도로 접속될 수 있게 되어, 반도체 장치(60)의 수율이 향상될 수 있다.
또한, 밀봉 수지(63)가 형성되는 경우, 밀봉 수지(63)는 리드 프레임 본체(12)의 하면 측(특히, 다이 패드부(17)의 하면(17B) 측)으로 돌아 들어가지 않게 된다. 그 결과, 반도체 장치(60)의 수율이 향상될 수 있다.
이 경우, 본 실시예에서는, 제 1 실시예에서 리드 프레임(10)을 이용하여 반도체 장치(60)가 형성되는 경우를 예로써 설명했다. 그러나, 제 2 실시예에서의 리드 프레임(30) 또는 제 2 실시예의 변형예에서의 리드 프레임(40)을 이용하여 반도체 장치가 제조될 수도 있다. 이 경우, 본 실시예의 반도체 장치(60)의 제조 방법과 유사한 잇점이 달성될 수 있다.
(제 5 실시예)
도 34는 본 발명의 제 5 실시예에 따른 반도체 장치의 단면도이다. 도 35는 도 34에 나타낸 반도체 장치의 평면도이다. 도 34 및 도 35에서, 제 4 실시예의 반도체 장치(60)의 구성부와 동일한 구성부에는 동일한 도면 부호를 붙인다. 또한, 도 35에서는, 설명의 편의상, 리드 프레임 본체(61)에 설치된 밀봉 수지(63)의 도시는 생략하기로 한다.
도 34 및 도 35를 참조하면, 제 5 실시예의 반도체 장치(80)는, 제 4 실시예에서의 반도체 장치(60)에 설치된 반도체칩(62)과 금속 와이어(66) 대신에 반도체칩(82), 제 1 금속 와이어(84), 및 제 2 금속 와이어(85)가 설치되고 제 3 금속막(51)이 각각 설치된다는 점을 제외하고는, 반도체 장치(60)와 유사하게 구성된다.
본 실시예의 반도체 장치(80)는, 제 3 실시예에서 설명한 리드 프레임(50)에 설치된 복수의 다이 패드부(17)의 칩 탑재 영역(A)에 반도체칩(82)을 설치하고, 와이어 본딩에 의해 반도체칩(82)을 제 1 및 제 3 금속막(13, 51)에 접속시키고, 리드 프레임(50)에 밀봉 수지(63)를 설치하여 반도체칩(82)을 밀봉한 후, 리드 프레임 본체(12)를 절단함으로써 제조된다.
제 1 금속 와이어(84)에는 제 1 금속막(13)이 접속된다. 제 1 금속막(13)은 제 1 금속 와이어(84)를 통하여 반도체칩(82)에 전기적으로 접속된다.
다이 패드부(17)의 칩 탑재 영역(A)의 외측에 위치한 칩 탑재면(17A) 부분에 제 3 금속막(51)이 각각 설치된다. 제 3 금속막(51)의 두께는 제 1 금속막(13)의 두께와 실질적으로 동일하게 설정된다. 제 3 금속막(51)은 제 2 와이어(85)에 접속된다. 제 3 금속막(51)은 금속 와이어(85)를 통하여 반도체칩(82)에 전기적으로 각각 접속된다. 제 3 금속막(51)으로서는, 예를 들면 Ag막이 사용될 수 있다. 제 3 금속막(51)의 두께는, 예를 들면 2㎛ 내지 6㎛로 설정될 수 있다.
제 2 금속막(15)이 형성되는 다이 패드부(17)의 칩 탑재 영역(A)에는 반도체칩(82)이 접착제(67)로 접착된다. 접착제(67)의 두께(M1)는 제 2 금속막(15)의 두께보다 더 두껍게 설정된다. 제 2 금속막(15)의 두께가 2㎛ 내지 6㎛로 설정되는 경우, 접착제(67)의 두께(M1)는, 예를 들면 10㎛로 설정될 수 있다.
반도체칩(82)은 반도체 기판(도시 생략), 반도체 기판상에 형성된 반도체 집적회로(도시 생략), 및 반도체 집적회로에 전기적으로 접속된 복수의 제 1 및 제 2 전극 패드(87, 88)를 갖는다. 제 1 전극 패드(87)는 제 1 금속 와이어(84)를 통하여 제 1 금속막(13)에 접속된다. 제 1 금속 와이어(84)의 일 단부는 제 1 금속 막(13)에 접속되고, 다른 단부는 제 1 전극 패드(87)에 접속된다.
제 2 전극 패드(88)는 제 2 금속 와이어(85)를 통하여 제 3 금속막(51)에 접속된다. 제 2 금속 와이어(85)의 일 단부는 제 3 금속막(51)에 접속되고, 다른 단부는 제 2 전극 패드(88)에 접속된다.
반도체칩(82), 제 1 금속 와이어(84), 및 제 2 금속 와이어(85)는 밀봉 수지(63)로 밀봉된다.
이러한 방식으로 구성된 제 5 실시예의 반도체 장치(80)는 제 4 실시예의 반도체 장치(60)와 유사한 잇점을 획득할 수 있다.
도 36 내지 도 41은 본 발명의 제 5 실시예에 따른 반도체 장치의 제조 단계를 나타내는 도면이다. 도 36 내지 도 41에서, 제 5 실시예의 반도체 장치(80)의 구성부와 동일한 구성부에는 동일한 도면 부호를 붙인다. 또한, 도 36 내지 도 40에서, 도면 부호 C는 리드 프레임 본체(12)가 절단되는 영역(이하, "절단 영역(C)"이라 지칭)을 지시하고, 도면 부호 D는 반도체 장치(80)가 형성되는 영역(이하, "반도체 장치 형성 영역(D)"이라 지칭)을 지시한다.
먼저, 도 36에 나타낸 단계에서, 제 3 실시예에서 설명되고 도 23 내지 도 25에 나타낸 단계와 유사한 공정을 수행함으로써 리드 프레임(50)이 형성된다. 제 3 실시예에서 설명한 바와 같이, 리드 프레임(50)은, 그 두께가 제 1 금속막(13)의 두께와 실질적으로 동일한 제 2 금속막(15)이 복수의 다이 패드부(17)의 칩 탑재 영역(A)에 각각 설치되고, 또한 복수의 다이 패드부(17)의 칩 탑재 영역(A)보다 외측에 위치한 칩 탑재면(17A) 부분에 제 3 금속막(51)이 각각 설치되는 리드 프레임 을 제공함으로써, 극간의 개재 없이 리드 프레임 본체(12)에 접착막(11)이 부착된다.
그 후, 도 37에 나타낸 단계에서는, 제 2 금속막(15)이 형성되는 복수의 다이 패드부(17)의 칩 탑재 영역(A)에 반도체칩(82)이 접착제(67)로 각각 접착된다.
이 방식으로, 극간의 개재 없이, 접착막(11)이 리드 프레임 본체(12)에 각각 접착되는 리드 프레임(50)의 다이 패드부(17)에 반도체칩(82)이 접착된다. 따라서, 반도체칩(82)이 경사진 상태로 칩 탑재면(17A)에 접착되는 상황을 회피할 수 있다. 그 결과, 도 38에 나타낸 단계에서, 제 1 및 제 2 금속 와이어(84, 85)가 반도체칩(82)의 제 1 및 제 2 전극 패드(87, 88)에 양호한 정밀도로 각각 접속될 수 있게 되어, 반도체 장치(80)의 수율이 향상될 수 있다.
접착제(67)의 두께(M1)는 제 2 금속막(15)의 두께보다 더 두껍게 형성된다. 제 2 금속막(15)의 두께가 2㎛ 내지 6㎛로 설정되는 경우, 접착제(67)의 두께(M1)는, 예를 들면 10㎛로 설정될 수 있다.
그 후, 도 38에 나타낸 단계에서, 제 1 금속막(13)과 제 1 전극 패드(87)를 접속시키는 제 1 금속 와이어(84), 및 제 3 금속막(51)과 제 2 전극 패드(88)를 접속시키는 제 2 금속 와이어(85)가 형성된다. 제 1 금속 와이어(84)의 일 단부는 제 1 금속막(13)에 접속되고, 다른 단부는 제 1 전극 패드(87)에 접속된다. 또한, 제 2 금속 와이어(85)의 일 단부는 제 3 금속막(51)에 접속되고, 다른 단부는 제 2 전극 패드(88)에 접속된다. 따라서, 반도체칩(82)이 와이어 본딩에 의해 리드 프레임(50)에 접속될 수 있다.
도 39에 나타낸 단계에서, 밀봉 수지(63)가 도 38에 나타낸 구조체의 상면 측을 덮도록 형성된다. 복수의 반도체칩(82), 제 1 금속 와이어(84), 및 제 2 금속 와이어(85)가 밀봉 수지(63)로 밀봉된다. 그 결과, 반도체 장치 형성 영역(D)에 대응하는 접착막(11) 부분에, 반도체 장치(80)에 대응하는 구조체가 각각 형성된다.
또한, 전술한 바와 같이, 리드 프레임 본체(12)와 접착막(11) 사이에 극간이 존재하지 않으므로, 밀봉 수지(63)가 리드 프레임 본체(12)의 하면 측(특히, 다이 패드부(17)의 하면(17B) 측)으로 돌아 들어가지 않는다. 그 결과, 반도체 장치(80)의 수율이 향상될 수 있다.
그 후, 도 40에 나타낸 단계에서, 접착막(11)이 제거된다. 그 후, 도 41에 나타낸 단계에서, 도 40에 나타낸 구조체의 절단 영역(C)에 대응하는 부분에서의 밀봉 수지(63) 및 리드 프레임 본체(12)(구체적으로, 프레임부(19))가 다이서에 의해 절단된다. 따라서, 도 41에 나타낸 바와 같이, 복수의 반도체 장치(80)가 제조된다.
본 실시예의 반도체 장치의 제조 방법에 따르면, 극간의 개재 없이, 리드 프레임 본체(12)에 접착막(11)이 부착된 리드 프레임(50)의 복수의 다이 패드부(17)에 반도체칩(82)이 접착될 수 있다. 따라서, 반도체칩(82)이 칩 탑재면(17A)에 경사진 상태로 반도체칩(82)이 다이 패드부(17)에 접착되지 않는다. 그 결과, 제 1 및 제 2 금속 와이어(84, 85)가 반도체칩(82)의 제 1 및 제 2 전극 패드(87, 88)에 양호한 정밀도로 각각 접속될 수 있게 되어, 반도체 장치(80)의 수율이 향상될 수 있다.
또한, 밀봉 수지(63)가 형성되는 경우, 리드 프레임 본체(12)의 하면 측(특히, 다이 패드부(17)의 하면(17B) 측)으로 밀봉 수지(63)가 돌아 들어가지 않는다. 그 결과, 반도체 장치(80)의 수율이 향상될 수 있다.
이상, 본 발명의 바람직한 실시예를 상세히 설명했지만, 본 발명이 이러한 구체적인 실시예에 한정되는 것은 아니다. 특허청구범위에 나타낸 본 발명의 요지의 범위 내에서 다양한 변형 및 변경이 가능하다.
본 발명은 밀봉 수지가 리드 프레임 본체의 하면 측으로 돌아 들어가는 상황을 방지하는 접착막을 갖는 리드 프레임과 그 제조 방법, 및 이 리드 프레임을 이용하여 제조되는 반도체 장치에 적용될 수 있다.
도 1은 종래 기술에서의 반도체 장치의 단면도.
도 2는 도 1에 나타낸 반도체 장치의 평면도.
도 3은 종래 기술에서의 반도체 장치의 제조 단계를 나타내는 (제 1) 도면.
도 4는 종래 기술에서의 반도체 장치의 제조 단계를 나타내는 (제 2) 도면.
도 5는 종래 기술에서의 반도체 장치의 제조 단계를 나타내는 (제 3) 도면.
도 6은 종래 기술에서의 반도체 장치의 제조 단계를 나타내는 (제 4) 도면.
도 7은 종래 기술에서의 반도체 장치의 제조 단계를 나타내는 (제 5) 도면.
도 8은 종래 기술에서의 반도체 장치의 제조 단계를 나타내는 (제 6) 도면.
도 9는 종래 기술에서의 반도체 장치의 제조 단계를 나타내는 (제 7) 도면.
도 10은 종래 기술에서의 반도체 장치의 제조 단계를 나타내는 (제 8) 도면.
도 11은 도 3에 나타낸 리드 프레임 본체의 평면도.
도 12는 종래 기술에서의 리드 프레임의 문제점을 설명하는 도면.
도 13은 본 발명의 제 1 실시예에 따른 리드 프레임의 단면도.
도 14는 도 13에 나타낸 리드 프레임의 평면도.
도 15는 본 발명의 제 1 실시예에 따른 리드 프레임의 제조 단계를 나타내는 (제 1) 도면.
도 16은 본 발명의 제 1 실시예에 따른 리드 프레임의 제조 단계를 나타내는 (제 2) 도면.
도 17은 본 발명의 제 1 실시예에 따른 리드 프레임의 제조 단계를 나타내는 (제 3) 도면.
도 18은 본 발명의 제 1 실시예에 따른 리드 프레임의 제조 단계를 나타내는 (제 4) 도면.
도 19는 도 15에 나타낸 리드 프레임 본체의 평면도.
도 20은 본 발명의 제 2 실시예에 따른 리드 프레임의 평면도.
도 21은 본 발명의 제 2 실시예의 변형예에 따른 리드 프레임의 평면도.
도 22는 본 발명의 제 3 실시예에 따른 리드 프레임의 평면도.
도 23은 본 발명의 제 3 실시예에 따른 리드 프레임의 제조 단계를 나타내는 (제 1) 도면.
도 24는 본 발명의 제 3 실시예에 따른 리드 프레임의 제조 단계를 나타내는 (제 2) 도면.
도 25는 본 발명의 제 3 실시예에 따른 리드 프레임의 제조 단계를 나타내는 (제 3) 도면.
도 26은 본 발명의 제 4 실시예에 따른 반도체 장치의 단면도.
도 27은 도 26에 나타낸 반도체 장치의 평면도.
도 28은 본 발명의 제 4 실시예에 따른 반도체 장치의 제조 단계를 나타내는 (제 1) 도면.
도 29는 본 발명의 제 4 실시예에 따른 반도체 장치의 제조 단계를 나타내는 (제 2) 도면.
도 30은 본 발명의 제 4 실시예에 따른 반도체 장치의 제조 단계를 나타내는 (제 3) 도면.
도 31은 본 발명의 제 4 실시예에 따른 반도체 장치의 제조 단계를 나타내는 (제 4) 도면.
도 32는 본 발명의 제 4 실시예에 따른 반도체 장치의 제조 단계를 나타내는 (제 5) 도면.
도 33은 본 발명의 제 4 실시예에 따른 반도체 장치의 제조 단계를 나타내는 (제 6) 도면.
도 34는 본 발명의 제 5 실시예에 따른 반도체 장치의 단면도.
도 35는 도 34에 나타낸 반도체 장치의 평면도.
도 36은 본 발명의 제 5 실시예에 따른 반도체 장치의 제조 단계를 나타내는 (제 1) 도면.
도 37은 본 발명의 제 5 실시예에 따른 반도체 장치의 제조 단계를 나타내는 (제 2) 도면.
도 38은 본 발명의 제 5 실시예에 따른 반도체 장치의 제조 단계를 나타내는 (제 3) 도면.
도 39는 본 발명의 제 5 실시예에 따른 반도체 장치의 제조 단계를 나타내는 (제 4) 도면.
도 40은 본 발명의 제 5 실시예에 따른 반도체 장치의 제조 단계를 나타내는 (제 5) 도면.
도 41은 본 발명의 제 5 실시예에 따른 반도체 장치의 제조 단계를 나타내는 (제 6) 도면.
도면의 주요 부분에 대한 부호의 설명
10, 30, 40, 50 : 리드 프레임 11 : 접착막
12, 61 : 리드 프레임 본체 13 : 제 1 금속막
15, 31, 41 : 제 2 금속막 17 : 다이 패드부
17B, 18B, 19B, 23A, 63A : 하면 17A : 칩 탑재면
18 : 리드부 18A, 22A: 상면
19 : 프레임부 22 : 하부 금형
23 : 상부 금형 51 : 제 3 금속막
60, 80 : 반도체 장치 62, 82 : 반도체칩
63 : 밀봉 수지 66 : 금속 와이어
67 : 접착제 69 : 전극 패드
84 : 제 1 금속 와이어 85 : 제 2 금속 와이어
87 : 제 1 전극 패드 88 : 제 2 전극 패드
A : 칩 탑재 영역 B, D : 반도체 장치 형성 영역
C : 절단 영역 M1 : 두께
W1 : 폭

Claims (10)

  1. 반도체칩이 탑재되는 칩 탑재면을 갖는 적어도 하나의 다이 패드부, 상기 다이 패드부를 둘러싸도록 배열된 복수의 리드부, 및 상기 다이 패드부와 상기 리드부를 지지하는 프레임부를 갖는 리드 프레임 본체;
    상기 반도체칩이 탑재되는 면의 반대 측에 위치하는 상기 리드 프레임 본체의 면에 설치된 접착막;
    상기 접착막이 설치되는 면의 반대 측에 위치하는 상기 리드부의 면에 설치된 제 1 금속막;
    그 두께가 상기 제 1 금속막의 두께와 실질적으로 동일하고, 상기 다이 패드부의 상기 칩 탑재면에 설치된 제 2 금속막을 포함하는,
    리드 프레임.
  2. 제 1 항에 있어서,
    그 두께가 상기 제 1 금속막의 두께와 실질적으로 동일하고, 상기 제 2 금속막의 외측에 위치하는 칩 탑재면의 부분에 위치한 제 3 금속막을 더 포함하는,
    리드 프레임.
  3. 제 1 항에 있어서,
    상기 다이 패드부의 칩 탑재면은 상기 반도체칩이 탑재되는 칩 탑재 영역을 가지며, 상기 칩 탑재 영역에 상기 제 2 금속막이 설치된,
    리드 프레임.
  4. 반도체칩이 탑재되는 칩 탑재면을 갖는 다이 패드부, 상기 다이 패드부를 둘러싸도록 배열된 복수의 리드부, 및 상기 다이 패드부와 상기 리드부를 지지하는 프레임부를 갖는 리드 프레임 본체, 및 상기 반도체칩이 탑재되는 면의 반대 측에 위치하는 상기 리드 프레임 본체의 면에 설치된 접착막을 포함하는 리드 프레임의 제조 방법으로서,
    상기 접착막이 설치되는 면의 반대 측에 위치하는 상기 리드부의 면에 제 1 금속막을 형성하는 제 1 금속막 형성 단계;
    상기 다이 패드부의 칩 탑재면에, 그 두께가 상기 제 1 금속막의 두께와 실질적으로 동일한 제 2 금속막을 형성하는 제 2 금속막 형성 단계; 및
    상기 제 1 금속막과 상기 제 2 금속막이 형성된 후, 가압에 의해 상기 리드 프레임 본체에 상기 접착막을 설치하는 접착막 설치 단계를 포함하는,
    리드 프레임의 제조 방법.
  5. 제 4 항에 있어서,
    상기 제 1 금속막과 상기 제 2 금속막이 동시에 형성되는,
    리드 프레임의 제조 방법.
  6. 제 4 항에 있어서,
    그 두께가 상기 제 1 금속막의 두께와 실질적으로 동일하고, 상기 제 2 금속막의 외측에 위치하는 칩 탑재면 부분에 위치한 제 3 금속막을 형성하는 제 3 금속막 형성 단계를 더 포함하는,
    리드 프레임의 제조 방법.
  7. 제 6 항에 있어서,
    상기 제 1 금속막, 상기 제 2 금속막, 및 상기 제 3 금속막이 동시에 형성되는,
    리드 프레임의 제조 방법.
  8. 반도체칩;
    상기 반도체칩이 탑재되는 칩 탑재면을 갖는 다이 패드부, 및 상기 다이 패드부를 둘러싸도록 배열된 리드부를 포함하는 리드 프레임 본체;
    상기 리드부에 설치된 제 1 금속막;
    상기 제 1 금속막과 상기 반도체칩을 전기적으로 접속시키는 제 1 금속 와이어;
    상기 리드 프레임 본체에 설치되어 상기 반도체칩을 밀봉하는 밀봉 수지; 및
    그 두께가 상기 제 1 금속막의 두께와 실질적으로 동일하고, 상기 다이 패드부의 칩 탑재면에 설치된 제 2 금속막을 포함하는,
    반도체 장치.
  9. 제 8 항에 있어서,
    그 두께가 상기 제 1 금속막의 두께와 실질적으로 동일하고, 상기 제 2 금속막의 외측에 위치하는 칩 탑재면 부분에 설치된 제 3 금속막; 및
    상기 제 3 금속막과 상기 반도체칩을 전기적으로 접속시키는 제 2 금속 와이어를 더 포함하는,
    반도체 장치.
  10. 제 8 항에 있어서,
    상기 반도체칩은 접착제를 통하여 상기 제 2 금속막에 탑재된,
    반도체 장치.
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