KR20080061860A - 반도체 소자 및 그의 미세 패턴 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그의 미세 패턴 형성 방법에 관한 것으로, 특히 노광 장비의 오버레이 정확도에 영향을 미치지 않도록 하드 마스크층의 적층 구조를 변경하고, 측벽 스페이서를 이용하여 하나의 노광 마스크로 자기 정렬적 이중 노광 기술(Self aligned double exposure technology)을 구현하도록 함으로써 균일한 미세 패턴을 형성하여 소자의 집적도와 수율을 향상시킬 수 있고, 공정을 단순화하여 원가를 절감할 수 있는 기술이다.
Description
도 1a 내지 1k은 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
110: 반도체 기판 120: 제 1 하드 마스크층
122: 제 1 하드 마스크층 패턴 130: 제 2 하드 마스크층
132: 제 2 하드 마스크층 패턴 134: 제 2-1 하드 마스크층 패턴
140: 제 3 하드 마스크층 144: 제 3 하드 마스크층 패턴
150: 감광막 패턴 160: 제 1 절연막
162: 스페이서 170: 제 2 절연막
본 발명은 반도체 소자 및 그의 미세 패턴 형성 방법에 관한 것으로서, 특히 자기 정렬적 이중 노광 기술(Self aligned double exposure technology)을 이용한 반도체 소자 및 그의 미세 패턴 형성 방법에 관한 것이다.
일반적으로, 디램(DRAM: Dynamic Random Access Memory)과 같은 반도체 소자는 수많은 미세 패턴들로 이루어져 있으며, 이와 같은 미세 패턴들은 포토리소그라피(Photolithography) 공정을 통해 형성된다. 이러한 포토리소그라피 공정을 이용하여 미세 패턴을 형성하기 위해서는, 먼저 패터닝하고자 하는 대상층 상부에 포토레지스트(PR: Photoresist)막을 코팅한다. 다음으로, 통상의 노광 공정을 수행하여 감광막 일부분에 대한 용해도를 변화시키고, 현상 공정을 수행하여 용해도가 변화되거나 또는 변화되지 않은 부분을 제거함으로써, 대상층의 일부 표면을 노출하는 감광막 패턴을 형성한다. 이후, 이러한 감광막 패턴을 식각 마스크로 대상층의 노출된 부분을 식각한 후에 감광막 패턴을 스트립(Strip) 함으로써 대상층 패턴을 형성할 수 있다.
이와 같은 포토리소그라피 공정에 있어서, 해상도(Resolution)와 촛점심도(DOF: Depth Of focus)는 두 가지 중요한 핵심(issue)이 알려져 있다. 이들 중 해상도(R)는 아래의 수학식 1과 같이 나타낼 수 있다. 수학식 1에서 k1은 감광막 종류, 두께 등에 의해 결정되는 상수이고, λ는 사용하는 광원의 파장이며, NA(Numerical Aperture)는 노광 장비의 개구수를 의미한다.
상기 수학식 1에서 알 수 있듯이, 사용하는 광원의 파장(λ)이 짧을수록, 그리고 노광 장비의 개구수(NA)가 클수록 웨이퍼 상에 보다 작은 패턴들을 구현할 수 있다. 현재 소자의 집적도는 급속히 증가하나, 사용하는 광원의 파장(λ)과 노광 장비의 개구수(NA)는 이를 따라가지 못하고 있다. 이에 여러 가지 방법들을 사용하여 해상도와 초점 심도를 향상시키고자 하는 해상도 증대 기술(RET: Resolution enhancement technology)이 적용되고 있다. 이와 같은 해상도 증대 기술에는 위상반전마스크(PSM: Phase Shift Mask), 변형 조명계(OAI: Off-Axis Illumination), 광학적근접보정(OPC: Optical Proximity Correction) 등이 포함될 수 있으며, 이 외에도 웨이퍼 상에 매우 작은 패턴을 구현할 수 있도록 하는 이중 노광 기술(DET: Double Exposure Technique)이 있다. 한편, 이중 노광 기술(DET)에서 CD 균일성(Uniformity)은 제 1 노광 마스크와 제 2 노광 마스크의 오버레이 정확도(Overlay accuracy)에 의해 의존된다.
그러나 소자에 적합한 CD 균일성(Uniformity)을 위하여 제 1 노광 마스크와 제 2 노광 마스크의 오버레이(Overlay)를 오차 범위 내로 조절하기가 어렵다. 또한, 노광 장비 향상이 요구되나 기술적 한계로 이를 달성하기 어렵다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 노광 장비의 오버레이 정확도에 영향을 미치지 않도록 하드 마스크층의 적층 구조를 변경하고, 측벽 스페이서를 이용하여 하나의 노광 마스크로 자기 정렬적 이중 노광 기술(Self aligned double exposure technology)을 구현하도록 함으로써 균일한 미세 패턴을 형성하여 소자의 집적도와 수율을 향상시킬 수 있고, 공정을 단순화하여 원가를 절감할 수 있는 반도체 소자 및 그 미세 패턴 형성 방법을 제공한다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명의 일 실시 예에 따른 반도체 소자의 미세 패턴 형성 방법은,
피식각층을 구비한 반도체 기판 상부에 제 1 하드 마스크층을 형성하는 단계와, 라인/스페이스 패턴을 구비한 마스크를 이용하여 제 1 하드 마스크층 상부에 제 2 하드 마스크층 패턴을 형성하는 단계와, 제 2 하드 마스크층 패턴의 측벽에 스페이서를 형성하는 단계와, 스페이서를 식각 마스크로 제 1 하드 마스크층을 제 1 선택 식각하여 제 1 하드 마스크층 패턴을 형성하는 단계와, 제 2 하드 마스크층 패턴과 제 1 하드 마스크층 패턴을 매립하는 제 2 절연막을 형성하는 단계와, 제 2 하드 마스크층 패턴과 그 하부의 제 1 하드 마스크층 패턴을 제 2 선택 식각하여 제 1-1 하드 마스크층 패턴을 형성하는 단계와, 제 2 절연막과 스페이서를 제거하는 단계와, 제 1-1 하드 마스크층 패턴을 식각 마스크로 피식각층을 패터닝하여 미세 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고 본 발명의 다른 실시 예에 따른 반도체 소자의 미세 패턴 형성 방법은,
피식각층을 구비한 반도체 기판 상부에 제 1 하드 마스크층 및 제 2 하드 마스크층을 형성하는 단계와, 라인/스페이스 패턴을 구비한 노광 마스크를 이용하여 제 2 하드 마스크층 상부에 감광막 패턴을 형성하는 단계와, 감광막 패턴을 식각 마스크로 제 2 하드 마스크층을 제 1 선택 식각하여 제 1 하드 마스크층을 노출하는 제 2 하드 마스크층 패턴을 형성하는 단계와, 감광막 패턴을 제거하는 단계와, 반도체 기판 상부에 제 1 절연막을 형성하여 제 2 하드 마스크층 패턴을 매립하는 단계와, 제 1 절연막을 에치-백(Etch-back) 식각하여 제 2 하드 마스크층 패턴 측벽에 스페이서를 형성하는 단계와, 스페이서와 제 2 하드 마스크층 패턴을 식각 마스크로 제 1 하드 마스크층을 제 2 선택 식각하여 제 1 하드 마스크층 패턴을 형성하는 단계와, 반도체 기판 상부에 제 2 절연막을 형성하여 제 2 하드 마스크층 패턴과 제 1 하드 마스크층 패턴을 매립하는 단계와, 제 2 하드 마스크층 패턴과 그 하부의 제 1 하드 마스크층 패턴을 제 3 선택 식각하여 제 1-1 하드 마스크층 패턴을 형성하는 단계와, 제 2 절연막과 스페이서를 제거하는 단계와, 제 1-1 하드 마스크층 패턴을 식각 마스크로 피식각층을 패터닝하여 미세 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 일 실시 예에 따른 반도체 소자는 상기와 같은 반도체 소자의 미세 패턴 형성 방법을 이용하여 형성된 반도체 소자인 것을 특징으로 한다.
이하에서는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 1k는 본 발명의 일 실시 예에 따른 반도체 소자의 미세 패턴 형성 방법을 도시한다. 피식각층(미도시)을 구비한 반도체 기판(110) 상부에 제 1 하드 마스크층(120), 제 2 하드 마스크층(130) 및 제 3 하드 마스크층(140)을 형성한 후, 제 3 하드 마스크층(140) 상부에 감광막(미도시)을 형성한다. 다음으로, 감광막을 라인/스페이스 패턴이 구비된 노광 마스크(미도시)로 노광 및 현상하여 감광막 패턴(150)을 형성한다. 이후, 감광막 패턴(150)을 식각 마스크로 제 3 하드 마 스크층(140)을 선택 식각하여 제 3 하드 마스크층 패턴(142)을 형성한다. 본 발명의 일 실시 예에 따르면, 제 1 하드 마스크층(120)은 비정질 탄소(amorphous Carbon)막이며, 제 2 하드 마스크층(130)은 실리콘질산화(SiON)막이고, 제 3 하드 마스크층(140)은 폴리실리콘층 또는 산화(SiO2)막으로 형성하는 것이 바람직하다. 또한, 감광막 패턴(150)은 라인/스페이스 패턴으로 형성되며, 스페이스 패턴의 선 폭과 라인 패턴의 선 폭의 비는 약 1:3인 것이 바람직하다. 본 발명의 다른 실시 예에 따르면, 제 3 하드 마스크층(140)에 대한 선택 식각 공정은 이방성 건식 식각 방법으로 수행되는 것이 바람직하다. 또한, 제 3 하드 마스크층 패턴(142)의 선 폭과 그와 인접한 제 3 하드 마스크층 패턴(142) 사이에 위치한 스페이스의 선 폭의 비는 약 1:3인 것이 바람직하다.
도 1d 및 1f를 참조하면, 감광막 패턴(150)을 제거한 후, 반도체 기판(110) 상부에 제 1 절연막(160)을 형성하여 제 3 하드 마스크층 패턴(142)을 매립한다. 다음으로, 절연막(160)을 에치-백(Etch-back) 식각하여 제 3 하드 마스크층 패턴(142) 양 측벽에 각각 스페이서(162)를 형성한 후, 스페이서(162)와 제 3 하드 마스크층 패턴(142)을 식각 마스크로 제 2 하드 마스크층(130)을 선택 식각하여 제 2 하드 마스크층 패턴(132)을 형성한다. 본 발명의 일 실시 예에 따르면, 제 1 절연막(160)은 실리콘질화(Si3N4)막으로 형성하는 것이 바람직하다. 또한, 스페이서(162)의 수평 선 폭이 제 3 하드 마스크층 패턴(142)의 선 폭과 같도록 제 1 절연막의 두께를 조절할 수 있다. 본 발명의 다른 실시 예에 따르면, 제 2 하드 마스 크층(130)에 대한 선택 식각 공정은 이방성 건식 식각 방법으로 수행되는 것이 바람직하다. 또한, 제 2 하드 마스크층 패턴(142)의 선 폭과 그와 인접한 제 2 하드 마스크층 패턴(142) 사이에 위치한 스페이스의 선 폭의 비는 약 3:1인 것이 바람직하다.
도 1g 내지 1i를 참조하면, 반도체 기판(110) 상부에 제 2 절연막(170)을 형성하여 제 3 하드 마스크층 패턴(142)과 제 2 하드 마스크층 패턴(132)을 매립한 후, 제 2 절연막(170)을 평탄화 식각하여 제 3 하드 마스크층 패턴(142)을 노출한다. 다음으로, 제 2 절연막(170)을 식각 마스크로 노출된 제 3 하드 마스크층 패턴(142)과 그 하부의 제 2 하드 마스크층 패턴(132)을 선택 식각하여 제 1 하드 마스크층(120)을 노출하는 제 2-1 하드 마스크층 패턴(134)을 형성한다. 본 발명의 일 실시 예에 따르면, 제 2 절연막(170)은 실리콘질화(Si3N4)막으로 형성되는 것이 바람직하다. 또한, 제 2 절연막(170)에 대한 평탄화 식각 공정은 씨엠피(CMP: Chemical mechanical polishing) 방법으로 수행되는 것이 바람직하다. 본 발명의 다른 실시 예에 따르면, 제 3 하드 마스크층 패턴(142)과 그 하부의 제 2 하드 마스크층 패턴(132)에 대한 선택 식각 공정은 이방성 건식 식각 방법으로 수행되는 것이 바람직하다.
도 1j 및 1k를 참조하면, 제 2 절연막(170)과 스페이서(162)를 제거한 후, 제 2-1 하드 마스크층 패턴(134)을 식각 마스크로 제 1 하드 마스크층(120)을 선택 식각하여 제 1 하드 마스크층 패턴(122)을 형성한다. 다음으로, 제 1 하드 마스크 층 패턴(122)을 식각 마스크로 피식각층을 패터닝하여 미세 패턴을 형성한다. 본 발명의 일 실시 예에 따르면, 제 2 절연막(170)과 스페이서(162)에 대한 제거 공정은 인산(H3PO4)을 포함한 습식 식각 방법으로 수행되는 것이 바람직하다. 또한, 제 1 하드 마스크층 패턴(122)의 선 폭과 그와 인접한 제 1 하드 마스크층 패턴(122) 사이에 위치한 스페이스의 선 폭의 비는 약 1:1인 것이 바람직하다. 따라서, 하나의 마스크 공정으로 자기 정렬적 이중 노광 기술(Self aligned double exposure technology)을 구현한 반도체 소자의 미세 패턴을 형성할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자 및 그의 미세 패턴 형성 방법은 노광 장비에 대한 오버레이 정확도(Overlay accuracy)와 무관하게 균일한 CD를 갖는 미세 패턴을 형성할 수 있어 소자의 집적도와 수율을 향상시킬 수 있다. 또한, 이중 노광 기술에서 하나의 노광 마스크를 이용함으로써 공정을 단순화하여 공정 비용을 감소시킬 수 있는 이점이 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (18)
- 피식각층을 구비한 반도체 기판 상부에 제 1 하드 마스크층을 형성하는 단계;라인/스페이스 패턴을 구비한 마스크를 이용하여 상기 제 1 하드 마스크층 상부에 제 2 하드 마스크층 패턴을 형성하는 단계;상기 제 2 하드 마스크층 패턴의 측벽에 스페이서를 형성하는 단계;상기 스페이서를 식각 마스크로 상기 제 1 하드 마스크층을 제 1 선택 식각하여 제 1 하드 마스크층 패턴을 형성하는 단계;상기 제 2 하드 마스크층 패턴과 상기 제 1 하드 마스크층 패턴을 매립하는 제 2 절연막을 형성하는 단계;상기 제 2 하드 마스크층 패턴과 그 하부의 상기 제 1 하드 마스크층 패턴을 제 2 선택 식각하여 제 1-1 하드 마스크층 패턴을 형성하는 단계;상기 제 2 절연막과 상기 스페이서를 제거하는 단계; 및상기 제 1-1 하드 마스크층 패턴을 식각 마스크로 상기 피식각층을 패터닝하여 미세 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제 1항에 있어서,상기 제 2 하드 마스크층 패턴 형성 단계는상기 제 1 하드 마스크층 패턴 상부에 제 2 하드 마스크층을 형성하는 단계;상기 제 2 하드 마스크층 상부에 감광막을 형성하는 단계;상기 라인/스페이스 패턴을 구비한 마스크로 상기 감광막을 노광 및 현상하여 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 식각 마스크로 상기 제 2 하드 마스크층을 선택 식각하여 제 2 하드 마스크층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제 2항에 있어서,상기 감광막 패턴의 선 폭과 그와 인접한 스페이스의 선 폭의 비는 1:3인 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제 2항에 있어서,상기 제 2 하드 마스크층에 대한 선택 식각 공정은 이방성 건식 식각 방법으로 수행되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제 1항에 있어서,상기 스페이서 형성 단계는상기 제 2 하드 마스크층 패턴을 매립하는 제 1 절연막을 형성하는 단계; 및상기 제 1 절연막을 에치-백(Etch-back) 식각하여 상기 제 2 하드 마스크층 패턴의 측벽에 상기 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제 5항에 있어서,상기 제 1 절연막은 실리콘질화(Si3N4)막으로 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제 5항에 있어서,상기 스페이서의 수평 선 폭과 상기 제 2 하드 마스크층 패턴의 수평 선 폭의 비는 1:1인 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제 1항에 있어서,상기 제 1 선택 식각 공정은 이방성 건식 식각 방법으로 수행되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제 1항에 있어서,상기 절연막 형성 단계는상기 반도체 기판 상부에 상기 절연막을 형성하여 상기 제 2 하드 마스크층 패턴과 상기 제 1 하드 마스크층 패턴을 매립하는 단계; 및상기 제 2 하드 마스크층 패턴을 노출할 때까지 상기 절연막을 평탄화 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제 9항에 있어서,상기 평탄화 식각 공정은 씨엠피(CMP: Chemical mechanical polishing) 방법으로 수행되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제 1항에 있어서상기 절연막은 실리콘질화(Si3N4)막으로 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제 1항에 있어서,상기 제 2 선택 식각 공정은 이방성 건식 식각 방법으로 수행되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제 1항에 있어서,상기 절연막과 상기 스페이서에 대한 제거 공정은 인산(H3PO4)을 포함한 습식 식각 방법으로 수행되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제 1항에 있어서,상기 미세 패턴의 선 폭과 상기 인접한 미세 패턴 사이에 위치한 스페이스 패턴의 선 폭의 비는 1:1인 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제 1항에 있어서,상기 제 1 하드 마스크층과 상기 피식각층의 계면에 버퍼층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제 18항에 있어서,상기 버퍼층은 인산(H3PO4)를 포함한 습식 식각에 대한 식각 정지막으로 사용되며, 실리콘질산화(SiON)막으로 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 피식각층을 구비한 반도체 기판 상부에 제 1 하드 마스크층 및 제 2 하드 마스크층을 형성하는 단계;라인/스페이스 패턴을 구비한 노광 마스크를 이용하여 상기 제 2 하드 마스크층 상부에 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 식각 마스크로 상기 제 2 하드 마스크층을 제 1 선택 식각하여 상기 제 1 하드 마스크층을 노출하는 상기 제 2 하드 마스크층 패턴을 형성하는 단계;상기 감광막 패턴을 제거하는 단계;상기 반도체 기판 상부에 제 1 절연막을 형성하여 상기 제 2 하드 마스크층 패턴을 매립하는 단계;상기 제 1 절연막을 에치-백(Etch-back) 식각하여 상기 제 2 하드 마스크층 패턴 측벽에 스페이서를 형성하는 단계;상기 스페이서와 상기 제 2 하드 마스크층 패턴을 식각 마스크로 상기 제 1 하드 마스크층을 제 2 선택 식각하여 제 1 하드 마스크층 패턴을 형성하는 단계;상기 반도체 기판 상부에 제 2 절연막을 형성하여 상기 제 2 하드 마스크층 패턴과 상기 제 1 하드 마스크층 패턴을 매립하는 단계;상기 제 2 하드 마스크층 패턴과 그 하부의 상기 제 1 하드 마스크층 패턴을 제 3 선택 식각하여 제 1-1 하드 마스크층 패턴을 형성하는 단계;상기 제 2 절연막과 상기 스페이서를 제거하는 단계; 및상기 제 1-1 하드 마스크층 패턴을 식각 마스크로 상기 피식각층을 패터닝하여 미세 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 상기 제 1항의 반도체 소자의 미세 패턴 형성 방법으로 형성된 반도체 소자.
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