KR20010084523A - 반도체소자의 격리영역 형성방법 - Google Patents

반도체소자의 격리영역 형성방법 Download PDF

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Abstract

본 발명은 반도체기판 상부에 제1산화막과 질화막이 적층되어 소자간 격리영역을 패터닝할 수 있는 하드마스크를 형성하는 공정과; 상기 하드마스크를 통해 소자간 격리영역 최소 폭의 절반에 해당하는 길이에 비해 깊이가 작도록 반도체기판을 식각하여 1차 트렌치를 형성하는 공정과; 상기 결과물의 상부전면에 제2산화막을 형성한 다음 선택적으로 식각하여 상기 하드마스크 측면에 산화막측벽을 형성하는 공정과; 상기 결과물의 상부전면에 폴리실리콘을 형성하여 하드마스크의 이격영역을 채운 다음 산화막측벽이 노출되도록 평탄화하는 공정과; 상기 산화막측벽을 식각하여 1차 트렌치의 가장자리 반도체기판을 노출시킨 다음 상기 하드마스크를 통해 폴리실리콘을 식각함으로써, 노출된 반도체기판을 동시에 식각하여 2차 트렌치를 형성하는 공정과; 상기 결과물의 상부전면에 제3산화막을 증착하여 하드마스크의 이격영역을 채운 다음 평탄화하는 공정과; 상기 질화막과 제1산화막을 순차적으로 제거하는 공정으로 이루어지는 반도체소자의 격리영역 제조방법을 통해 소자간 트렌치 격리영역의 가장자리 깊이를 제어 가능하게 하여 깊게 형성함과 아울러 그 트렌치 격리영역의 가장자리를 제외한 영역을 얕게 형성하여 소자간 격리특성을 우수하게 하면서 트렌치의 폭이 넓은 영역에서 평탄화 후 주변영역과의 단차문제 및 폭이 좁은 영역에서 보이드 발생문제를 방지할 수 있는 효과가 있다.

Description

반도체소자의 격리영역 형성방법{METHOD FOR FORMING ISOLATION REGION OF SEMICONDUCTOR DEVICE}
본 발명은 반도체소자의 격리영역 형성방법에 관한 것으로, 특히 고집적화에 따른 트렌치 격리영역의 적용에 있어서, 평탄화가 실시된 다음 트렌치 폭이 넓은 영역의 단차문제 및 폭이 좁은 영역의 보이드문제를 해결하기에 적당하도록 한 반도체소자의 격리영역 형성방법에 관한 것이다.
일반적으로, 반도체소자가 고집적화됨에 따라 소자간 전기적 격리를 위해 트렌치가 적용되고 있으며, 이와같은 종래 반도체소자의 격리영역 형성방법을 첨부한 도1a 내지 도1d의 수순단면도를 참조하여 상세히 설명하면 다음과 같다.
먼저, 도1a에 도시한 바와같이 반도체기판(1)의 상부에 산화막(2)과 질화막(3)을 순차적으로 형성한다. 이때, 산화막(2)은 반도체기판(1)이 질화막(3)과 직접 접촉함에 따라 손상되는 것을 완충하는 버퍼로 적용된다.
그리고, 도1b에 도시한 바와같이 상기 질화막(3)의 상부에 감광막(PR1)을 도포하고, 노광 및 현상하여 감광막(PR1) 패턴을 형성한 다음 질화막(3)과 산화막(2)을 순차적으로 식각하여 소자간 격리영역이 형성될 반도체기판(1)을 노출시킨다. 이때, 소자간 격리영역은 제조되는 반도체소자에서 요구되는 바에 따라 폭이 넓은 영역과 폭이 좁은 영역이 형성될 수 있다.
그리고, 도1c에 도시한 바와같이 상기 감광막(PR1) 패턴을 제거하고, 상기 질화막(3)을 하드마스크(hard mask)로 적용하여 반도체기판(1)을 소정의 깊이로 식각함으로써, 트렌치를 형성한 다음 상부전면에 고온저압 산화막(4)을 증착하여 트렌치를 채운다. 이때, 트렌치의 폭이 넓은 영역은 인접하는 영역에 비해 상대적으로 단차가 낮고, 폭이 좁은 영역은 고온저압 산화막(4)의 스텝-커버리지(step coverage) 특성에 따라 보이드가 형성된다.
그리고, 도1d에 도시한 바와같이 상기 고온저압 산화막(4)을 화학기계적 연마(chemical mechanical polishing : CMP)하여 평탄화한 다음 상기 질화막(3)과 산화막(2)을 순차적으로 제거한다. 이때, 상기 트렌치의 폭이 넓은 영역은 패턴의 크기, 조밀한 정도에 따라 연마되는 양이 상이한 화학기계적 연마의 특성으로 인해 주변영역에 비해 단차가 낮아지며, 폭이 좁은 영역의 경우에는 보이드가 노출된다.
상술한 바와같이 종래 반도체소자의 격리영역 형성방법은 트렌치의 폭이 넓은 경우에는 화학기계적 연마의 특성으로 인해 주변영역에 비해 단차가 낮아지고, 또한 폭이 좁은 경우에는 보이드가 노출되어 소자간 격리특성을 저하시키는 문제점이 있었다.
본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 고집적화에 따른 트렌치 격리영역의 적용에 있어서, 평탄화가 실시된 다음 트렌치 폭이 넓은 영역의 단차문제 및 폭이 좁은 영역의 보이드문제를 해결할 수 있는 반도체소자의 격리영역 형성방법을 제공하는데 있다.
도1a 내지 도1d는 종래 반도체소자의 격리영역 형성방법을 보인 수순단면도.
도2a 내지 도2h는 본 발명의 일 실시예를 보인 수순단면도.
***도면의 주요부분에 대한 부호의 설명***
11:반도체기판 12,18:산화막
13:질화막 14,17:1차,2차 트렌치
15:산화막측벽 16:폴리실리콘막
PR11:감광막
상기한 바와같은 본 발명의 목적을 달성하기 위한 반도체소자의 격리영역 형성방법은 반도체기판 상부에 제1산화막과 질화막을 형성한 다음 사진식각을 통해 소자간 격리영역을 패터닝할 수 있는 질화막의 하드마스크를 형성하는 공정과; 상기 질화막의 하드마스크를 통해 소자간 격리영역 최소 폭의 절반에 해당하는 길이에 비해 깊이가 작도록 반도체기판을 식각하여 1차 트렌치를 형성하는 공정과; 상기 결과물의 상부전면에 제2산화막을 형성한 다음 선택적으로 식각하여 상기 질화막의 하드마스크 측면에 산화막측벽을 형성하는 공정과; 상기 결과물의 상부전면에 폴리실리콘을 형성하여 질화막 하드마스크의 이격영역을 채운 다음 산화막측벽이 노출되도록 평탄화하는 공정과; 상기 산화막측벽을 식각하여 1차 트렌치의 가장자리 반도체기판을 노출시킨 다음 상기 질화막의 하드마스크를 통해 폴리실리콘을 식각함으로써, 노출된 반도체기판을 동시에 식각하여 2차 트렌치를 형성하는 공정과; 상기 결과물의 상부전면에 제3산화막을 증착하여 질화막 하드마스크의 이격영역을 채운 다음 평탄화하는 공정과; 상기 질화막과 제1산화막을 순차적으로 제거하는 공정을 구비하여 이루어지는 것을 특징으로 한다.
상기한 바와같은 본 발명에 의한 반도체소자의 격리영역 형성방법을 첨부한 도2a 내지 도2h의 수순단면도를 일 실시예로 하여 상세히 설명하면 다음과 같다.
먼저, 도2a에 도시한 바와같이 반도체기판(11)의 상부에 산화막(12)과 질화막(13)을 순차적으로 형성한 다음 질화막(13)의 상부에 감광막(PR11)을 도포하고, 노광 및 현상하여 감광막(PR11) 패턴을 형성한 다음 질화막(13)과 산화막(12)을 순차적으로 식각하여 소자간 격리영역이 형성될 반도체기판(11)을 노출시킨다. 이때, 소자간 격리영역은 제조되는 반도체소자에서 요구되는 바에 따라 폭이 넓은 영역과 폭이 좁은 영역이 형성될 수 있다.
그리고, 도2b에 도시한 바와같이 상기 감광막(PR11) 패턴을 제거하고, 상기 질화막(13)을 하드마스크로 적용하여 소자간 격리영역 최소 폭(d)의 절반에 해당하는 길이(d/2)에 비해 깊이(h)가 작도록 반도체기판(11)을 식각함으로써, 1차 트렌치(14)를 형성한다. 이와같이 형성된 1차 트렌치(14)를 채우게 되면, 낮은 깊이로 인해 격리영역의 폭이 좁은 영역에서 보이드의 형성을 방지함과 아울러 폭이 넓은 영역에서 단차가 낮아지는 현상을 방지할 수 있다.
그리고, 도2c에 도시한 바와같이 상기 1차 트렌치(14)가 형성된 결과물의 상부전면에 산화막을 증착한 다음 단방향 건식식각하여 상기 적층된 산화막(12)과 질화막(13)의 측면에 산화막측벽(15)을 형성한다.
그리고, 도2d에 도시한 바와같이 상기 산화막측벽(15)이 형성된 결과물의 상부전면에 폴리실리콘막(16)을 증착하여 상기 질화막(13) 하드마스크의 이격영역을 채운 다음 화학기계적 연마를 통해 상기 산화막측벽(15)이 노출되도록 평탄화한다.
그리고, 도2e에 도시한 바와같이 상기 노출된 산화막측벽(15)을 단방향 건식식각을 통해 제거하여 1차 트렌치(14) 가장자리의 반도체기판(11)을 노출시킨다.
그리고, 도2f에 도시한 바와같이 상기 질화막(13)의 하드마스크를 통해 폴리실리콘막(16)을 단방향 건식식각함으로써, 상기 1차 트렌치(14)의 가장자리에서 노출된 반도체기판(11)을 동시에 식각하여 2차 트렌치(17)를 형성한다. 이때, 반도체기판(11)의 식각깊이는 제어가 가능하여 소자간 격리에 적절하도록 2차 트렌치(17)의 깊이를 조절할 수 있다.
그리고, 도2g에 도시한 바와같이 상기 2차 트렌치(17)가 형성된 결과물의 상부전면에 산화막(18)을 증착하여 상기 질화막(13) 하드마스크의 이격영역을 채운 다음 질화막(13)이 노출되도록 화학기계적 연마를 통해 평탄화한다. 이때, 2차 트렌치(17)의 미세한 폭으로 인해 보이드가 발생되지만, 후속공정의 질화막(13)과 산화막(12) 식각후에 1차 트렌치(14)의 표면으로 노출되지 않으며, 격리영역의 폭이 넓은 영역에서 1차 트렌치(14)의 깊이가 낮기 때문에 단차가 낮아지는 현상이 발생하지 않는다.
그리고, 도2h에 도시한 바와같이 상기 노출된 질화막(13)을 식각하고, 계속해서 산화막(12)을 식각한다.
상기한 바와같은 본 발명에 의한 반도체소자의 격리영역 형성방법은 소자간 트렌치 격리영역의 가장자리 깊이를 제어 가능하게 하여 깊게 형성함과 아울러 그 트렌치 격리영역의 가장자리를 제외한 영역을 얕게 형성하여 소자간 격리특성을 우수하게 하면서 트렌치의 폭이 넓은 영역에서 평탄화 후 주변영역과의 단차문제 및 폭이 좁은 영역에서 보이드 발생문제를 방지할 수 있는 효과가 있다.

Claims (1)

  1. 반도체기판 상부에 제1산화막과 질화막을 형성한 다음 사진식각을 통해 소자간 격리영역을 패터닝할 수 있는 질화막의 하드마스크를 형성하는 공정과; 상기 질화막의 하드마스크를 통해 소자간 격리영역 최소 폭의 절반에 해당하는 길이에 비해 깊이가 작도록 반도체기판을 식각하여 1차 트렌치를 형성하는 공정과; 상기 결과물의 상부전면에 제2산화막을 형성한 다음 선택적으로 식각하여 상기 질화막의 하드마스크 측면에 산화막측벽을 형성하는 공정과; 상기 결과물의 상부전면에 폴리실리콘을 형성하여 질화막 하드마스크의 이격영역을 채운 다음 산화막측벽이 노출되도록 평탄화하는 공정과; 상기 산화막측벽을 식각하여 1차 트렌치의 가장자리 반도체기판을 노출시킨 다음 상기 질화막의 하드마스크를 통해 폴리실리콘을 식각함으로써, 노출된 반도체기판을 동시에 식각하여 2차 트렌치를 형성하는 공정과; 상기 결과물의 상부전면에 제3산화막을 증착하여 질화막 하드마스크의 이격영역을 채운 다음 평탄화하는 공정과; 상기 질화막과 제1산화막을 순차적으로 제거하는 공정을 구비하여 이루어지는 것을 특징으로 하는 반도체소자의 격리영역 형성방법.
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