KR101163133B1 - 반도체 소자의 미세 패턴 형성방법 - Google Patents

Abstract

본 발명은 해상도가 높은 미세 패턴을 공정 및 장비를 단순화시키면서 형성하기에 알맞은 반도체 소자의 미세 패턴 형성방법을 제공하기 위한 것으로, 본 발명의 미세 패턴 형성방법은 기판상에 패터닝 대상층을 형성하는 단계; 상기 패터닝 대상층 상에 패터닝된 감광막을 형성하는 단계; 상기 패터닝된 감광막을 포함한 상기 기판을 전면에서 노광하는 단계; 상기 감광막을 포함한 상기 기판상에 절연막을 도포하는 단계; 상기 절연막을 식각하여 상기 감광막의 양측면에 측벽 스페이서를 형성하는 단계; 상기 감광막을 제거하는 단계; 및 상기 측벽 스페이서를 마스크로 상기 패터닝 대상층을 식각하는 단계를 포함하고, 상술한 본 발명은 미세 패턴 형성을 위한 하드 마스크를 형성할 때, 유기막을 상온, 상압에서 등방성으로 형성할 수 있으므로 공정 및 장비를 단순화시킬 수 있고, 감광막의 변형 없이 하드 마스크용 유기막을 형성할 수 있으므로 감광막의 하드닝(Hardening) 공정을 추가할 필요가 없으며, 측벽 스페이서 형성 뒤 현상액으로 간편하게 감광막을 제거할 수 있으므로 패터닝 대상층에 손상이 가는 것을 방지할 수 있다. 또한, 2차례의 미세패턴 형성방법으로 4배 해상력을 갖는 미세 패턴을 형성할 수 있으므로, 해상력이 낮은 노광기를 사용할 수 있다는 효과가 있다.

Description

반도체 소자의 미세 패턴 형성방법{A method for forming a fine pattern of a semiconductor device}

본 발명은 미세 패턴을 형성하는 방법에 관한 것으로서, 보다 구체적으로는 미세 패턴을 형성할 때, 측벽 도포 물질의 두께를 조절하여 패턴 크기를 조절하고, 감광막을 현상액으로 제거한 후 남은 측벽 도포 물질로 미세 패턴을 형성하는 방법에 관한 것이다.

일반적으로, 패터닝 기술은 감광막(PR)을 코팅한 후 마스크 상에서 노광을 하고 현상 공정을 진행하여 빛과 반응한 부분을 제거한 후, 패터닝된 감광막(PR) 마스크를 활용하여 식각을 진행한 후, 감광막을 제거하여 진행한다.

하지만 현재, 반도체 메모리(memory) 소자의 집적도가 증가하고 디자인 룰(design rule)이 급격히 축소됨에 따라, 보다 미세한 크기(size) 및 피치(pitch)의 미세 패턴들이 요구되고 있다. 패턴들의 피치가 감소함에 따라 한 번의 사진 노광 및 식각 과정으로 미세 패턴들을 형성하기가 어려워지고 있다.

특히, 포토 장치의 한계로, 반도체 기술의 발달에 따라 0.15㎛이하의 반도체 소자 제조 공정에서의 초미세 패턴 형성이 요구되고 있다. 일반적으로 포토리소그래피 공정기술에서 광범위하게 사용되는 KrF 노광장치의 경우, DUV(deep ultra violet) 공정에서의 라인 패턴의 한계는 0.13㎛로 알려져 있다. 이러한 0.15㎛ 및 0.13㎛의 라인 패턴의 경우에도 가장 진보된 KrF 기술에서만 가능한 실정이다. 따라서, 0.10㎛ 기술에서는 KrF 노광장치보다 해상한계가 월등한 ArF 노광장치를 이용하는 경우에는 패턴을 구현할 수 있다. 그러나, 그 이하급 30nm급 이하에서는 업 그레이드 ArF 스캐너(Up grade ArF Scanner) 또는 EUV등이 개발되고 있지만 장비의 해상력 한계와 장비 가격의 증가로 미세 패턴을 형성하는데 어려움이 따르고 있다.

이에 따라, 패턴들의 레이아웃(layout)을 홀수 패턴 배열의 제1레이아웃 및 짝수 패턴 배열의 제2레이아웃으로 나누고, 제1레이아웃을 패턴 전사하는 1차 노광 및 식각 과정의 1차 패터닝(first patterning)을 수행하여 1차 패턴들을 형성한 후, 1차 패턴들 사이에 2차 패턴들을 2차 노광 및 식각하는 과정의 2차 패터닝으로 형성하는 이중 패터닝 기술이 제시되고 있다.

이와 같은 이중 패터닝 기술은 노광 과정의 해상력 한계를 극복할 수 있는 방법으로 평가되고 있지만, 1차 패터닝 과정과 2차 패터닝 과정 간에 중첩 오정렬(overlay misalign)이 유발되는 위험이 있다.

또한, 30nm급 이하의 공정에서는 상기의 문제점을 극복하기 위해 감광막(PR) 패터닝 후에 그 상부에 산화막을 도포한 후, 에치백 공정을 진행하여 측벽에 산화막 측벽을 형성시킨다. 다음에, 남은 감광막(PR)을 스트립 공정으로 제거 후, 하드 마스크로 사용될 산화막 측벽을 형성한다. 그리고, 산화막 측벽을 마스크로 식각공정을 진행하여 패터닝을 한다.

하지만 이와 같은 종래 기술은 산화막 형성시 감광막에 대한 경화 및 형상의 변화, 산화막과 감광막과의 결합물에 대한 변화를 고려하여야 하며, 감광막 임계치수(CD) 조절의 어려움이 발생할 수 있다. 또한, 감광막 제거 시 기존 드라이 스트립 공정을 적용하여 잔류물(RESIDUE)을 제거나, 하지막의 데미지(DAMAGE)를 추가할 수 있다. 또한 공정의 연속성 부족으로 2차 반복공정으로 진행하여 추가로 미세 패터닝을 형성하기가 어렵다.

이와 같이 소자의 집적도가 증가하고 디자인 룰(design rule)이 급격히 축소됨에 따라, 보다 미세한 크기(size) 및 피치(pitch)의 미세 패턴들을 형성할 수 있는 방법의 개발이 요구되고 있다.

본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 해상도가 높은 미세 패턴을 공정 및 장비를 단순화시키면서 형성하기에 알맞은 반도체 소자의 미세 패턴 형성방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 일실시예에 따른 반도체 소자의 미세 패턴 형성방법은 기판상에 패터닝 대상층을 형성하는 단계; 상기 패터닝 대상층 상에 패터닝된 감광막을 형성하는 단계; 상기 패터닝된 감광막을 포함한 상기 기판을 전면에서 노광하는 단계; 상기 감광막을 포함한 상기 기판상에 절연막을 도포하는 단계; 상기 절연막을 식각하여 상기 감광막의 양측면에 측벽 스페이서를 형성하는 단계; 상기 감광막을 제거하는 단계; 및 상기 측벽 스페이서를 마스크로 상기 패터닝 대상층을 식각하는 단계를 특징으로 하는 반도체 소자의 미세 패턴 형성방법.

또한, 본 발명의 다른 실시예에 따른 반도체 소자의 미세 패턴 형성방법은 기판상에 패터닝 대상층을 형성하는 단계; 상기 패터닝 대상층 상에 패터닝된 감광막을 형성하는 단계; 상기 패터닝된 감광막을 포함한 상기 기판을 전면에서 노광하는 단계; 상기 노광된 감광막을 포함한 상기 기판상에 제1절연막을 도포하는 단계; 상기 제1절연막을 식각하여 상기 감광막의 양측면에 제1측벽 스페이서를 형성하는 단계; 상기 감광막을 제거하는 단계; 및 상기 제1측벽 스페이서를 포함한 상기 기판상에 제2절연막을 도포하는 단계; 상기 제2절연막을 식각하여 상기 제1측벽 스페이서의 양측면에 제2측벽 스페이서를 형성하는 단계; 상기 제2측벽 스페이서만 남도록 상기 제1측벽 스페이서를 제거하는 단계; 및 상기 제2측벽 스페이서를 마스크로 상기 패터닝 대상층을 식각하는 단계를 특징으로 한다.

상술한 본 발명의 반도체 소자의 미세 패턴 형성방법은 다음과 같은 효과가 있다.

첫째, 미세 패턴 형성을 위한 하드 마스크를 형성할 때, 유기막을 상온, 상압에서 등방성으로 형성할 수 있으므로 공정 및 장비를 단순화시킬 수 있다.

둘째, 감광막의 변형 없이 하드 마스크용 유기막을 형성할 수 있으므로 감광막의 하드닝(Hardening) 공정을 추가할 필요가 없다.

셋째, 측벽 스페이서 형성 뒤 현상액으로 간편하게 감광막을 제거할 수 있으므로 패터닝 대상층에 손상이 가는 것을 방지할 수 있다. 측벽 스페이서를 구성하는 막과 패터닝 대상층의 선택비만 확보된다면 추가로 하드 마스크(hard mask)도 필요 없다.

넷째, 감광막과 유기막으로 구성된 절연막 간의 반응물이 적어서 감광막을 제거하기가 용이하며 제거 후 추가 제거 공정이 필요 없다.

다섯째, 2차례의 미세패턴 형성방법으로 4배 해상력을 갖는 미세 패턴을 형성할 수 있으므로, 2배 해상력을 갖는 미세 패턴을 형성할 때보다 해상력이 낮은 노광기를 사용할 수 있다. 또한, 이 경우, 최종의 3배 큰 패턴 라인(Pattern line), 5배의 큰 스페이스를 가지고 시작하여도 되므로 노광기 해상력 부담이 적으며 유기물과 무기물 박막 형성을 자유로 구성함에 따라 4배 축소 패턴 형성이 용이하다.

도 1a 내지 도 1f는 본 발명의 제1실시예에 따른 반도체 소자의 미세 패턴의 형성방법을 나타낸 공정 단면도이다.
도 2a 내지 도 2i는 본 발명의 제2실시예에 따른 반도체 소자의 미세 패턴의 형성방법을 나타낸 공정 단면도이다.
도 3a 내지 도 3i는 본 발명의 제3실시예에 따른 반도체 소자의 미세 패턴의 형성방법을 나타낸 공정 단면도이다.

본 발명은 미세 패턴을 제조하는 방법에 대한 것으로써, 기판상에 패터닝 대상층을 형성하는 단계, 패터닝 대상층 상에 감광막을 코팅하는 단계, 상기 감광막을 1차 노광 및 현상하여 패터닝하는 단계, 감광막을 포함한 전면에서 2차 노광하는 단계, 노광한 감광막 패턴 위에 제1막을 도포하는 단계, 상기 제1막을 에치백하여 감광막 패턴의 양측에 측벽 스페이서를 형성하는 단계, 상기 감광막 패턴을 2차 현상하여 제거하는 단계, 남아 있는 제1막을 마스크로 활용하여 패터닝 대상층을 식각하는 단계를 그 메인 공정으로 구성되어 있다.

이하에서는, 상기 공정을 메인으로 하는 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

제1실시예

도 1a 내지 도 1f는 본 발명의 제1실시예에 따른 반도체 소자의 미세 패턴의 형성방법을 나타낸 공정 단면도이다.

먼저, 본 발명의 제1실시예에 따른 반도체 소자의 미세 패턴 형성방법은, 도 1a에 도시한 바와 같이, 반도체 기판(10), 예컨대, 실리콘 기판 상에 하부층(11)을 형성하고, 하부층(11) 상에 패터닝 대상층(12)을 형성한다. 패터닝 대상층(12)은 본 발명의 실시예에서 구현하고자하는 미세 피치의 패턴을 이루는 층으로 이해될 수 있다.

예컨대, 패터닝 대상층(12)은 실제 반도체 소자를 구성하는 게이트(gate) 또는 비트 라인(bit line), 액티브 패턴(active pattern) 등과 같은 패턴을 위한 층일 수 있다. 예컨대, 액티브 패턴을 위한 층일 경우 패터닝 대상층(12)은 반도체 기판 자체일 수 있으며, 게이트를 위한 층일 경우, 도전성 다결정질 실리콘(poly silicon)의 층, 텅스텐(W)층, 또는 텅스텐 실리사이드(tungsten silicide)층과 같은 도전층 또는 금속층일 수 있다. 또는, 비트 라인을 위한 층일 경우, 텅스텐 또는 알루미늄(Al)과 같은 금속층일 수 있다.

또는, 패터닝 대상층(12)은 실제 반도체 소자를 구성하는 패턴을 패터닝하기 위한 하드 마스크(hard mask) 또는 형틀 또는 다마신 패턴(damascene pattern) 등과 같은 패턴을 위한 층일 수 있다. 예컨대, 열산화층(thermal oxide layer), 화학기상증착(CVD: Chemical Vapor Deposition) 산화층, 고밀도 플라즈마(HDP) 산화층, 또는, USG, SOG, Fox 등과 같은 산화물의 층일 수 있다. 또는, SiON, SiN, SiBN, BN 등과 같은 질화물의 층일 수 있다. 또한, 패터닝 대상층(12)은 고유전상수 k 물질의 층일 수 있다. 이러한 패터닝 대상층(12)이 하드 마스크를 위해 도입된 층일 경우, 패터닝 대상층(12) 아래에 도입된 하부층(12)은 패터닝 대상층(12)으로부터 패터닝되는 하드 마스크에 의해 형상이 패터닝될 층, 예컨대, 다결정질 실리콘층, 텅스텐층 또는 텅스텐 실리사이드층, 알루미늄층 등과 같은 도전층일 수 있다.

상기와 같이 패터닝 대상층(12)이 형성된 상부에 감광막(13)을 스핀 코팅방법으로 균일하게 코팅한다. 이때, 상기 감광막(13)을 스핀 코팅하기 전에 식각 선택비를 높이기 위한 하드 마스크막을 도포할 수도 있다.

이후에, 도 1b에 도시한 바와 같이, 마스크(100)를 이용하여 상기 감광막(13)을 노광시킨다.

좀 더 부연하면, 감광막(13)은 빛에 잘 반응하는 화학 물질로, 감광막(13)이 코팅된 반도체 기판(10)을 광 사진현상 장비인 이동식 축소 투영 노광장치에 올려놓고, 패턴이 새겨진 마스크(mask 혹은 reticle)(100)를 광원과 기판 사이에 놓아서 선택적으로 빛을 통과하게 한다. 그 결과 감광막(13)에는 빛을 받은 부분과 그렇지 못한 부분이 화학적으로 차이를 보인다. 빛을 받은 부분이 현상액(developer)에 반응하여 상대적으로 잘 용해되어 떨어져 나가는 감광막(13)을 양성 감광막(positive photoresist)이라고 하고, 반대로 빛을 받은 부분의 결합력이 커져서 현상액 속에서 용해되지 않고 남게 되는 감광막을 음성 감광막(negative photoresist)이라고 한다. 본 발명에서는 양성 감광막을 사용한 예를 설명하였다.

다음에, 도 1c에 도시한 바와 같이, 노광된 감광막(13)을 현상(DEVELOPMENT)하여 빛과 반응한 부분 즉, 노광된 부분의 감광막(13)을 제거한다.

그리고, 별도의 마스크 없이 패터닝 되고 남은 감광막(13) 상부에서 전면 노광을 실시한다. 이와 같이 전면 노광을 하면, 감광막(13)이 차후에 현상을 진행할 때 제거할 수 있는 상태로 변형된다.

이후에, 도 1d에 도시한 바와 같이, 남은 감광막(13)을 포함한 패터닝 대상층(12) 상부에 절연막(14)을 도포한다.

이때, 절연막(14)은 상온 대략 25℃에서 1nm~100nm의 두께를 갖도록 도포하며, 파라크실렌 중합으로 얻어지는 플라스틱 재질인 패럴린(parylene)으로 구성할 수 있다.

다음에, 도 1e에 도시한 바와 같이, 패럴린으로 구성된 절연막(14)에 건식식각 즉, 에치백(etch back) 공정을 진행하여 감광막(13)의 양측면에 측벽 스페이서(14a)을 형성한다. 이에 의해서, 감광막(13) 상부 및 패터닝 대상층(12)의 일영역이 노출된다.

상기 측벽 스페이서(14a)를 에치백 공정하여 형성할 때, 가스(gas)는 주가스인 O2, C-F계열 가스, NH3, N2 또는 H2를 적어도 하나 사용하며, 상기 주가스에 안정화 가스를 혼합하여 사용한다.

그리고, 압력은 5m~100m torr정도에서 진행한다. 그러나 압력은 상기 조건 이외의 범위에서도 진행할 수 있다.

이후에, 도 1f에 도시한 바와 같이, 현상 용액을 사용하여 남아 있는 감광막(13)을 제거한다.

이와 같은 공정을 진행하면, 패터닝 대상층(12) 상부에 유기물로 구성된 측벽 하드 마스크가 형성된다. 즉, 측벽 스페이서(14a)가 하드 마스크 역할을 하게 된다.

차후에 도면에는 도시되지 않았지만, 상기 측벽 스페이서(14a)를 마스크로, 하부의 패터닝 대상층(12)을 식각하여 미세 패턴을 완성한다.

상기와 같은 본 발명의 제1실시예는 2배 해상력을 만들때 사용할 수 있는 공정이다. 그리고, 상온, 상압에서 등방성으로 유기막으로 구성된 절연막을 식각하여 즉, 에치백으로 측벽 스페이서를 형성한 후, 이를 마스크로 미세 패턴을 형성하는 것이므로, 공정 및 장비를 단순화시킬 수 있다.

상기와 같이 감광막(Photo Resist)(13)의 상부에 상온에서 유기막을 형성하면, 감광막(13)의 형상이 변형되지 않으므로 감광막(13)의 하드닝(HARDENING)과 같은 추가 공정이 필요없다.

또한, 측벽 스페이서(14a)를 형성한 후 현상액을 이용한 습식 공정으로 간편하게 감광막(13)을 제거시킬 수 있으므로, 플라즈마 식각(plama etch) 공정을 생략하여 식각 데미지 및 패터닝 대상층의 손상 및 손실을 방지할 수 있다. 만약, 선택비만 확보할 수 있다면, 추가로 하드 마스크도 필요 없다.

또한, 감광막(13)과 유기물로 구성된 절연막(14) 사이에 반응물이 적어서 제거가 용이하며 제거 후 추가 제거 공정이 필요 없다.

제2실시예

도 2a 내지 도 2i는 본 발명의 제2실시예에 따른 반도체 소자의 미세 패턴의 형성방법을 나타낸 공정 단면도이다.

본 발명의 제2실시예에 따른 반도체 소자의 미세 패턴 형성방법은, 도 2a에 도시한 바와 같이, 반도체 기판(20), 예컨대, 실리콘 기판 상에 하부층(21)을 형성하고, 하부층(21) 상에 패터닝 대상층(22)을 형성한다. 패터닝 대상층(22)은 본 발명의 실시예에서 구현하고자하는 미세 피치의 패턴을 이루는 층으로 이해될 수 있다.

예컨대, 패터닝 대상층(22)은 실제 반도체 소자를 구성하는 게이트(gate) 또는 비트 라인(bit line), 액티브 패턴(active pattern) 등과 같은 패턴을 위한 층일 수 있다. 예컨대, 액티브 패턴을 위한 층일 경우 패터닝 대상층(22)은 반도체 기판 자체일 수 있으며, 게이트를 위한 층일 경우, 도전성 다결정질 실리콘(poly silicon)의 층, 텅스텐(W)층, 또는 텅스텐 실리사이드(tungsten silicide)층과 같은 도전층 또는 금속층일 수 있다. 또는, 비트 라인을 위한 층일 경우, 텅스텐 또는 알루미늄(Al)과 같은 금속층일 수 있다.

또는, 패터닝 대상층(22)은 실제 반도체 소자를 구성하는 패턴을 패터닝하기 위한 하드 마스크(hard mask) 또는 형틀 또는 다마신 패턴(damascene pattern) 등과 같은 패턴을 위한 층일 수 있다. 예컨대, 열산화층(thermal oxide layer), 화학기상증착(CVD: Chemical Vapor Deposition) 산화층, 고밀도 플라즈마(HDP) 산화층, 또는, USG, SOG, Fox 등과 같은 산화물의 층일 수 있다. 또는, SiON, SiN, SiBN, BN 등과 같은 질화물의 층일 수 있다. 또한, 패터닝 대상층(22)은 다결정질 실리콘층, 텅스텐층 또는 텅스텐 실리사이드층, 알루미늄층 등과 같은 도전층일 수 있다.

상기와 같이 패터닝 대상층(22)이 형성된 상부에 감광막(23)을 스핀 코팅방법으로 균일하게 코팅한다.

이후에, 도 2b에 도시한 바와 같이, 마스크(200)를 이용하여 상기 감광막(23)을 노광시킨다.

좀 더 부연하면, 감광막(23)은 빛에 잘 반응하는 화학 물질로, 감광막(23)이 코팅된 반도체 기판(20)을 광 사진현상 장비인 이동식 축소 투영 노광장치에 올려놓고, 패턴이 새겨진 마스크(mask 혹은 reticle)(200)를 광원과 기판 사이에 놓아서 선택적으로 빛을 통과하게 한다. 그 결과 감광막(23)에는 빛을 받은 부분과 그렇지 못한 부분이 화학적으로 차이를 보인다. 빛을 받은 부분이 현상액(developer)에 반응하여 상대적으로 잘 용해되어 떨어져 나가는 감광막(23)을 양성 감광막(positive photoresist)이라고 하고, 반대로 빛을 받은 부분의 결합력이 커져서 현상액 속에서 용해되지 않고 남게 되는 감광막을 음성 감광막(negative photoresist)이라고 한다. 본 발명에서는 양성 감광막을 사용한 예를 설명하였다.

다음에, 도 2c에 도시한 바와 같이, 노광된 감광막(23)을 현상(DEVELOPMENT)하여 빛과 반응한 부분 즉, 노광된 부분의 감광막(23)을 제거한다.

그리고, 별도의 마스크 없이 패터닝 되고 남은 감광막(23) 상부에서 전면 노광을 실시한다. 이와 같이 전면 노광을 하면, 감광막(23)이 차후에 현상을 진행할 때 제거할 수 있는 상태로 변형된다.

이후에, 도 2d에 도시한 바와 같이, 남은 감광막(23)을 포함한 패터닝 대상층(22) 상부에 제1절연막(24)을 도포한다.

이때, 제1절연막(24)은 상온 대략 25℃에서 1nm~100nm의 두께를 갖도록 도포하며, 파라크실렌 중합으로 얻어지는 플라스틱 재질인 패럴린(parylene)으로 구성할 수 있다.

다음에, 도 2e에 도시한 바와 같이, 패럴린(parylene)으로 구성된 제1절연막(24)에 건식식각 즉, 에치백(etch back) 공정을 진행하여 감광막(23)의 양측면에 제1측벽 스페이서(24a)을 형성한다. 이에 의해서, 감광막(23) 상부 및 패터닝 대상층(22)의 일영역이 노출된다.

상기 에치백 공정시 가스(gas)는 주가스인 O2, C-F계열 가스, NH3, N2 또는 H2를 적어도 하나 사용하며, 상기 주가스에 안정화 가스를 혼합하여 사용한다.

그리고, 압력은 5m~100m torr정도에서 진행한다. 그러나 압력은 상기 조건 이외의 범위에서 진행할 수도 있다.

이후에, 도 2f에 도시한 바와 같이, 현상 용액을 사용하여 남아 있는 감광막(23)을 제거하여 제1측벽 스페이서(24a)만 남도록 한다.

다음에, 도 2g에 도시한 바와 같이, 제1측벽 스페이서(24a)를 포함한 패터닝 대상층(22) 상부에 제2절연막(25)을 형성한다.

이때, 상기 제2절연막(25)은 저온 공정(50~100℃)이 가능한 무기물(예: 산화막)을 형성하고자 하는 두께보다 좀 두껍게 도포한다.

이후에, 도 2h에 도시한 바와 같이, 제2절연막(25)을 에치백하여 제1측벽 스페이서(24a)의 양측면에 제2측벽 스페이서(25a)를 형성한다.

다음에, 도 2i에 도시한 바와 같이, 제2측벽 스페이서(25a)만 남도록 제1측벽 스페이서(24a)를 건식 식각 공정으로 제거한다. 이때, 건식 식각 공정은 O2, N2, NH3, H2, C-F계열 중 적어도 어느 하나의 주가스 및 안정화 가스를 사용하여 진행한다. 또는, 상기 건식각 공정 외에 습식 식각 공정으로 진행할 수도 있다. 단, C-F계열 가스 사용은 가급적 제한한다.

이와 같은 공정을 진행하면, 패터닝 대상층(22) 상부에 무기물로 구성된 측벽 마스크가 형성된다. 즉, 제2측벽 스페이서(25a)가 패턴을 형성할 마스크 역할을 하게 된다.

차후에 도면에는 도시되지 않았지만, 상기 제2측벽 스페이서(25a)를 마스크로, 하부의 패터닝 대상층(22)을 식각하여 미세 패턴을 완성한다.

이와 같이 본 발명의 제2실시예는 4배의 해상력을 갖는 공정으로, 제1, 제2측벽 스페이서(24a, 25a)를 형성하는 공정을 통하여 즉, 미세패턴 형성 방법을 2차례에 걸쳐서 형성하면, 한번에 2배의 해상력을 갖는 공정을 진행하는 것에 비하여, 해상력이 낮은 노광기를 사용할 수 있는 장점이 있다.

또한, 2배 해상력의 경우 라인(Line) 또는 스페이스(Space) 중 하나가 최종 패턴과 동일한 CD를 가져야 하나, 본 발명의 제2실시예에서와 같이 4배 해상력을 갖을 때는 최종 보다 3배 큰 패턴 라인, 5배의 큰 스페이스를 가지고 시작하여도 됨으로 노광기 해상력 부담이 매우 적다.

또한, 유기물과 무기물 박막 형성을 자유롭게 구성함에 따라 4배 축소 패턴 형성이 용이하다.

제3실시예

도 3a 내지 도 3i는 본 발명의 제3실시예에 따른 반도체 소자의 미세 패턴의 형성방법을 나타낸 공정 단면도이다.

본 발명의 제3실시예에 따른 반도체 소자의 미세 패턴 형성방법은, 도 3a에 도시한 바와 같이, 반도체 기판(30), 예컨대, 실리콘 기판 상에 하부층(31)을 형성하고, 하부층(31) 상에 패터닝 대상층(32)을 형성한다. 패터닝 대상층(32)은 본 발명의 실시예에서 구현하고자하는 미세 피치의 패턴을 이루는 층으로 이해될 수 있다.

상기와 같이 패터닝 대상층(32)이 형성된 상부에 감광막(33)을 스핀 코팅방법으로 균일하게 코팅한다.

이후에, 도 3b에 도시한 바와 같이, 마스크(300)를 이용하여 상기 감광막(33)을 노광시킨다.

좀 더 부연하면, 감광막(33)은 빛에 잘 반응하는 화학 물질로, 감광막(33)이 코팅된 반도체 기판(30)을 광 사진현상 장비인 이동식 축소 투영 노광장치에 올려놓고, 패턴이 새겨진 마스크(mask 혹은 reticle)(300)를 광원과 기판 사이에 놓아서 선택적으로 빛을 통과하게 한다. 그 결과 감광막(33)에는 빛을 받은 부분과 그렇지 못한 부분이 화학적으로 차이를 보인다. 빛을 받은 부분이 현상액(developer)에 반응하여 상대적으로 잘 용해되어 떨어져 나가는 감광막(33)을 양성 감광막(positive photoresist)이라고 하고, 반대로 빛을 받은 부분의 결합력이 커져서 현상액 속에서 용해되지 않고 남게 되는 감광막을 음성 감광막(negative photoresist)이라고 한다. 본 발명에서는 양성 감광막을 사용한 예를 설명하였다.

다음에, 도 3c에 도시한 바와 같이, 노광된 감광막(33)을 현상(DEVELOPMENT)하여 빛과 반응한 부분 즉, 노광된 부분의 감광막(33)을 제거한다.

이후에, 도 3d에 도시한 바와 같이, 남은 감광막(33)을 포함한 패터닝 대상층(32) 상부에 제1절연막(34)을 도포한다.

이때, 제1절연막(34)은 저온(50~100℃) 공정이 가능한 무기물(예:산화막)로 형성하는 것으로, 형성하고자 하는 두께보다 두껍게 형성한다.

상기에서 무기물로 구성된 제1절연막(34)과 감광막(33)의 변형을 고려하여 감광막(33) 하드닝(hardening)과 같은 보완 공정을 추가로 진행할 수 있다.

다음에, 도 3e에 도시한 바와 같이, 제1절연막(24)에 건식식각 즉, 에치백(etch back) 공정을 진행하여 감광막(33)의 양측면에 제1측벽 스페이서(34a)을 형성한다. 이에 의해서, 감광막(33) 상부 및 패터닝 대상층(32)의 일영역이 노출된다.

이후에, 도 3f에 도시한 바와 같이, 남아 있는 감광막(33)을 건식 식각으로 제거하여 제1측벽 스페이서(34a)만 남도록 한다.

다음에, 도 3g에 도시한 바와 같이, 제1측벽 스페이서(34a)를 포함한 패터닝 대상층(32) 상부에 제2절연막(35)을 형성한다.

이때, 상기 제2절연막(35)은 상온 대략 25℃에서 1nm~100nm의 두께를 갖도록 도포하며, 파라크실렌 중합으로 얻어지는 플라스틱 재질인 패럴린(parylene)으로 형성할 수 있다.

이후에, 도 3h에 도시한 바와 같이, 제2절연막(35)을 에치백하여 제1측벽 스페이서(34a)의 양측면에 제2측벽 스페이서(35a)를 형성한다.

상기 에치백 공정은 주가스인 O2, C-F계열 가스, NH3, N2 또는 H2를 적어도 하나 사용하며, 상기 주가스에 안정화 가스를 혼합하여 사용한다.

다음에, 도 3i에 도시한 바와 같이, 제2측벽 스페이서(35a)만 남도록 제1측벽 스페이서(34a)를 제거한다.

이와 같은 공정을 진행하면, 패터닝 대상층(32) 상부에 유기물로 구성된 측벽 마스크가 형성된다. 즉, 제2측벽 스페이서(35a)가 패턴을 형성할 마스크 역할을 하게 된다.

차후에 도면에는 도시되지 않았지만, 상기 제2측벽 스페이서(35a)를 마스크로, 하부의 패터닝 대상층(32)을 식각하여 미세 패턴을 완성한다.

이와 같이 본 발명의 제3실시예도 제2실시예와 같이 4배의 해상력을 갖는 공정으로, 제1, 제2측벽 스페이서(34a, 35a)를 형성하는 공정을 통하여 즉, 미세패턴 형성 방법을 2차례에 걸쳐서 형성하면, 한번에 2배의 해상력을 갖는 공정을 진행하는 것에 비하여, 해상력이 낮은 노광기를 사용할 수 있는 장점이 있다.

또한, 2배 해상력의 경우 라인(Line) 또는 스페이스(Space) 중 하나가 최종 패턴과 동일한 CD를 가져야 하나, 본 발명의 제2실시예에서와 같이 4배 해상력을 갖을 때는 최종 보다 3배 큰 패턴 라인, 5배의 큰 스페이스를 가지고 시작하여도 됨으로 노광기 해상력 부담이 매우 적다.

또한, 유기물과 무기물 박막 형성을 자유롭게 구성함에 따라 4배 축소 패턴 형성이 용이하다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 따라서, 본 발명의 범위는 설명된 예에 의해서가 아니라 청구범위에 의해서 정해져야 할 것이다.

* 도면의 주요 부분에 대한 부호의 설명
10, 20, 30 : 반도체 기판 11, 21, 31 : 하부층
12, 22, 32 : 패터닝 대상층 13, 23, 33 : 감광막
14 : 절연막 14a : 측벽 스페이서
24, 34 : 제1절연막 24a, 34a : 제1측벽 스페이서
25, 35 : 제2절연막 25a, 35a : 제2측벽 스페이서
100, 200, 300 : 마스크

Claims (17)

1. 기판상에 패터닝 대상층을 형성하는 단계;
   상기 패터닝 대상층 상에 패터닝된 감광막을 형성하는 단계;
   상기 패터닝된 감광막을 포함한 상기 기판을 전면에서 노광하는 단계;
   상기 감광막을 포함한 상기 기판상에 파라크실렌 중합으로 얻어지는 플라스틱 재질인 패럴린(parylene)으로 구성된 유기막으로 형성된 절연막을 도포하는 단계;
   상기 절연막을 에치백하여 상기 감광막의 양측면에 측벽 스페이서를 형성하는 단계;
   상기 감광막을 현상용액으로 제거하는 단계; 및
   상기 측벽 스페이서를 마스크로 상기 패터닝 대상층을 식각하는 단계를 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
2. 삭제
3. 제1항에 있어서,
   상기 절연막은 상온에서 1㎚~100㎚의 두께를 갖도록 도포하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
4. 제1항에 있어서,
   상기 측벽 스페이서는 상기 절연막을 에치백(etch back)할 때, O2, C-F계열, NH3, N2 또는 H2 중 적어도 어느 하나의 주가스 및 안정화 가스를 혼합하여 진행하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
5. 삭제
6. 기판상에 패터닝 대상층을 형성하는 단계;
   상기 패터닝 대상층 상에 패터닝된 감광막을 형성하는 단계;
   상기 패터닝된 감광막을 포함한 상기 기판을 전면에서 노광하는 단계;
   상기 노광된 감광막을 포함한 상기 기판상에 패럴린(parylene)과 같은 유기막으로 형성된 제1절연막을 도포하는 단계;
   상기 제1절연막을 식각하여 상기 감광막의 양측면에 제1측벽 스페이서를 형성하는 단계;
   상기 감광막을 현상 용액으로 제거하는 단계;
   상기 제1측벽 스페이서를 포함한 상기 기판상에 무기막으로 형성된 제2절연막을 도포하는 단계;
   상기 제2절연막을 식각하여 상기 제1측벽 스페이서의 양측면에 제2측벽 스페이서를 형성하는 단계;
   상기 제2측벽 스페이서만 남도록 상기 제1측벽 스페이서를 제거하는 단계; 및
   상기 제2측벽 스페이서를 마스크로 상기 패터닝 대상층을 식각하는 단계를 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
7. 삭제
8. 제6항에 있어서,
   상기 제1절연막은 상온에서 1㎚~100㎚의 두께를 갖도록 도포하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
9. 제6항에 있어서,
   상기 제1측벽 스페이서는 에치백(etch back) 공정으로 형성하며, O2, C-F계열, NH3, N2 또는 H2 중 적어도 어느 하나의 주가스 및 안정화 가스를 혼합하여 진행하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
10. 삭제
11. 제6항에 있어서,
    상기 제2절연막은 50~100℃의 온도범위에서 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
12. 제6항에 있어서,
    상기 제1측벽 스페이서는 건식 식각이나 습식 식각으로 제거할 수 있고, 상기 건식 식각 공정은 O2, N2, NH3 및 H2 중 적어도 어느 하나의 주가스 및 Ar과 같은 안정화 가스를 사용하여 진행하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
13. 기판상에 패터닝 대상층을 형성하는 단계;
    상기 패터닝 대상층 상에 패터닝된 감광막을 형성하는 단계;
    상기 감광막을 포함한 상기 기판상에 무기막으로 형성된 제1절연막을 도포하는 단계;
    상기 제1절연막을 식각하여 상기 감광막의 양측면에 제1측벽 스페이서를 형성하는 단계;
    상기 감광막을 제거하는 단계; 및
    상기 제1측벽 스페이서를 포함한 상기 기판상에 유기막으로 형성된 제2절연막을 도포하는 단계;
    상기 제2절연막을 에치백하여 상기 제1측벽 스페이서의 양측면에 제2측벽 스페이서를 형성하는 단계;
    상기 제2측벽 스페이서만 남도록 상기 제1측벽 스페이서를 제거하는 단계; 및
    상기 제2측벽 스페이서를 마스크로 상기 패터닝 대상층을 식각하는 단계를 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
14. 삭제
15. 제13항에 있어서,
    상기 제1절연막은 50~100℃의 온도범위에서 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
16. 제13항에 있어서,
    상기 제1절연막을 형성하기 전에 상기 감광막의 하드닝 공정을 더 진행하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
17. 제13항에 있어서,
    상기 제2측벽 스페이서를 에치백(etch back)할 때, O2, C-F계열, NH3, N2 또는 H2 중 적어도 어느 하나의 주가스 및 안정화 가스를 혼합하여 진행하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.

Images