KR20080025580A - 어레이 기판 및 이를 갖는 표시장치 - Google Patents

어레이 기판 및 이를 갖는 표시장치 Download PDF

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Abstract

어레이 기판 및 이를 갖는 표시장치에서, 게이트 라인은 현재 1H 구간동안 게이트 펄스를 입력받고, 데이터 라인은 프레임 단위로 극성이 반전되는 픽셀 전압을 입력받는다. 박막 트랜지스터가 현재단 1H 시간동안 게이트 펄스에 응답하여 턴-온되면, 화소전극은 박막 트랜지스터를 통해 현재단 1H 시간동안 픽셀전압을 입력받는다. 프리챠징부는 이전단 1H 시간동안 이전단 게이트 펄스에 응답하여 픽셀 전압의 기준이 되는 공통전압으로 화소전극을 프리챠징시킨다. 따라서, 표시장치의 응답속도를 향상시킬 수 있고, 고스트 현상으로 인해 표시품질이 저하되는 것을 방지할 수 있다.

Description

어레이 기판 및 이를 갖는 표시장치{ARRAY SUBSTRATE AND DISPLAY APPARATUS HAVING THE SAME}
도 1은 본 발명의 일 실시예에 따른 액정표시장치의 평면도이다.
도 2는 도 1에 도시된 가로 픽셀 구조를 갖는 단위 화소의 회로도이다.
도 3은 도 2에 도시된 단위 화소에서 게이트 펄스에 따른 픽셀전압의 변화를 나타낸 파형도이다.
도 4는 도 1에 도시된 어레이 기판의 레이아웃이다.
도 5는 도 4에 도시된 절단선 Ⅰ-Ⅰ` 및 절단선 Ⅱ-Ⅱ`에 따라 절단한 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 액정표시장치의 평면도이다.
도 7은 도 6에 도시된 세로 픽셀 구조를 갖는 단위 화소의 회로도이다.
도 8은 도 6에 도시된 어레이 기판의 레이아웃이다.
도 9는 도 8에 도시된 절단선 Ⅲ-Ⅲ` 및 절단선 Ⅳ-Ⅳ`에 따라 절단한 단면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 액정표시장치의 평면도이다.
도 11은 도 10에 도시된 세로 픽셀 구조를 갖는 단위 화소의 회로도이다.
도 12는 도 11에 도시된 단위 화소에서 게이트 펄스에 따른 픽셀전압의 변화 를 나타낸 파형도이다.
*도면의 주요 부분에 대한 부호의 설명*
100, 103, 105 -- 액정표시패널 110 -- 어레이 기판
210 -- 제1 게이트 구동회로 220 -- 제2 게이트 구동회로
300 -- 테이프 캐리어 패키지 310 -- 데이터 구동칩
400 -- 인쇄회로기판 500, 503, 505 -- 액정표시장치
본 발명은 어레이 기판 및 이를 갖는 표시장치에 관한 것으로, 더욱 상세하게는 응답속도를 향상시킬 수 있는 어레이 기판 및 이를 갖는 표시장치에 관한 것이다.
일반적으로, 액정표시장치는 하부기판, 하부기판과 대향하여 구비되는 상부기판 및 하부기판과 상부기판과의 사이에 형성된 액정층으로 이루어져 영상을 표시하는 액정표시패널을 구비한다.
액정표시패널에는 다수의 게이트 라인, 다수의 데이터 라인, 다수의 게이트 라인과 다수의 데이터 라인에 연결된 다수의 화소가 구비된다. 액정표시패널에는 다수의 게이트 라인에 게이트 신호를 순차적으로 출력하기 위한 게이트 구동회로가 박막 공정을 통해 직접적으로 형성된다.
일반적으로, 게이트 구동회로는 다수의 스테이지가 종속적으로 연결되어 이 루어진 하나의 쉬프트 레지스터로 이루어진다. 즉, 각 스테이지는 대응하는 게이트 라인에 게이트 신호를 제공하고, 이전 스테이지와 다음 스테이지의 구동을 제어한다.
그러나, 액정표시패널이 점차 대형화되고, 해상도가 높아짐에 따라서 게이트 라인의 개수가 증가한다. 이와 같이, 게이트 라인의 개수가 증가하면, 하나의 화소행을 구동하기 위한 액티브 구간(1H 시간)이 감소하고, 그 결과 액정의 충전율이 감소하며, 이로써 표시장치의 응답속도가 저하된다.
따라서, 본 발명의 목적은 응답속도를 향상시키고, 표시 품질을 개선하기 위한 어레이 기판을 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기한 어레이 기판을 구비하는 표시장치를 제공하는 것이다.
본 발명에 따른 어레이 기판은 베이스 기판 및 상기 베이스 기판 상에 구비된 다수의 화소로 이루어진다. 각 화소는 게이트 라인, 데이터 라인, 박막 트랜지스터, 화소전극 및 프리챠징부를 포함한다.
상기 게이트 라인은 현재 1H 구간동안 게이트 펄스를 입력받고, 상기 데이터 라인은 상기 게이트 라인과 절연되게 교차하고, 프레임 단위로 극성이 반전되는 픽셀 전압을 입력받는다. 상기 박막 트랜지스터는 상기 게이트 라인과 상기 데이터 라인에 전기적으로 연결되고, 상기 현재 1H 시간동안 상기 게이트 펄스에 응답하여 상기 픽셀 전압을 출력한다. 상기 화소전극은 상기 박막 트랜지스터에 연결되어 상기 현재 1H 시간동안 상기 픽셀전압을 입력받는다. 상기 프리챠징부는 이전단 1H 시간동안 이전단 게이트 펄스에 응답하여 상기 픽셀 전압의 기준이 되는 공통전압으로 상기 화소전극을 프리챠징시킨다.
본 발명에 따른 표시장치는 어레이 기판, 대향기판, 게이트 구동회로 및 데이터 구동회로를 포함한다. 상기 어레이 기판은 베이스 기판 및 상기 베이스 기판 상에 구비된 다수의 화소로 이루어지고, 상기 대향기판은 상기 어레이 기판과 대향하여 결합한다. 상기 게이트 구동회로는 상기 다수의 화소에 게이트 펄스를 인가하고, 상기 데이터 구동회로는 상기 다수의 화소에 프레임 단위로 극성이 반전되는 픽셀 전압을 인가한다.
상기 어레이 기판의 각 화소는 게이트 라인, 데이터 라인, 박막 트랜지스터, 화소전극 및 프리챠징부를 포함한다.
상기 게이트 라인은 현재 1H 구간동안 상기 게이트 펄스를 입력받고, 상기 데이터 라인은 상기 게이트 라인과 절연되게 교차하고, 상기 픽셀 전압을 입력받는다. 상기 박막 트랜지스터는 상기 게이트 라인과 상기 데이터 라인에 전기적으로 연결되고, 상기 현재 1H 시간동안 상기 게이트 펄스에 응답하여 상기 픽셀 전압을 출력한다. 상기 화소전극은 상기 박막 트랜지스터에 연결되어 상기 현재 1H 시간동안 상기 픽셀전압을 입력받는다. 상기 프리챠징부는 이전단 1H 시간동안 이전단 게이트 펄스에 응답하여 상기 픽셀 전압의 기준이 되는 공통전압으로 상기 화소전극을 프리챠징시킨다.
이러한 어레이 기판 및 이를 갖는 표시장치에 따르면, 이전 1H 시간동안 이전단 게이트 펄스에 응답하여 픽셀 전압의 기준이 되는 공통전압으로 현재단 화소전극을 프리챠징시키고, 현재 1H 시간동안 현재단 게이트 펄스에 응답하여 현재단 화소에 상기 픽셀 전압을 인가함으로써, 액정의 응답속도를 향상시킬 수 있고, 오버 챠지에 의한 고스트 현상을 방지할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 액정표시장치의 평면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 액정표시장치(500)는 영상을 표시하는 액정표시패널(100), 상기 액정표시패널(100)에 인접한 인쇄회로기판(400) 및 상기 액정표시패널(100)과 상기 인쇄회로기판(400)을 전기적으로 연결시키는 테이프 캐리어 패키지(300)를 포함한다.
상기 액정표시패널(100)은 어레이 기판(110), 상기 어레이 기판(110)과 마주하는 컬러필터기판(120) 및 상기 어레이 기판(110)과 상기 컬러필터기판(120)과의 사이에 개재된 액정층(미도시)으로 이루어진다. 상기 어레이 기판(110)은 영상을 표시하는 표시영역(DA), 상기 표시영역(DA)에 인접한 제1, 제2 및 제3 주변영역(PA1, PA2, PA3)으로 구분된다.
상기 어레이 기판(110)의 표시영역(DA)에는 매트릭스 형태로 다수의 화소가 구비된다. 구체적으로, 상기 표시영역(DA)은 제1 방향(D1)으로 연장된 다수의 게이트 라인(GL1 ~ GLn, 여기서, n은 2 이상의 짝수) 및 상기 제1 방향(D1)과 직교하는 제2 방향(D2)으로 연장된 다수의 데이터 라인(DL1 ~ DLm)에 의해서 다수의 화소영역이 정의된다. 상기 컬러필터기판(120)에는 상기 다수의 화소영역에 대응하여 다수의 색화소(예를 들어, 레드, 그린 및 블루 색화소들)가 구비된다.
상기 제1 주변영역(PA1)은 상기 다수의 게이트 라인(GL1 ~ GLn)의 제1 단부에 인접하는 영역이고, 상기 제1 주변영역(PA1)에는 상기 다수의 게이트 라인(GL1 ~ GLn)에 게이트 펄스를 순차적으로 인가하는 제1 게이트 구동회로(210)가 구비된다. 상기 제1 게이트 구동회로(210)는 서로 종속적으로 연결된 다수의 스테이지로 이루어진 하나의 쉬프트 레지스터를 포함한다. 상기 각 스테이지의 출력단자는 대응하는 게이트 라인의 제1 단부에 연결된다. 따라서, 상기 다수의 스테이지는 순차적으로 턴-온되면서 대응하는 게이트 라인에 순차적으로 게이트 펄스를 인가한다.
상기 제2 주변영역(PA2)은 상기 다수의 게이트 라인(GL1 ~ GLn)의 제2 단부에 인접하는 영역이고, 상기 제2 주변영역(PA2)에는 상기 다수의 게이트 라인(GL1 ~ GLn)에 상기 게이트 펄스를 순차적으로 인가하는 제2 게이트 구동회로(220)가 구비된다. 상기 제1 게이트 구동회로(220)는 서로 종속적으로 연결된 다수의 스테이지로 이루어진 하나의 쉬프트 레지스터를 포함한다. 상기 각 스테이지의 출력단자는 대응하는 게이트 라인의 제2 단부에 연결된다. 따라서, 상기 다수의 스테이지는 순차적으로 턴-온되면서 대응하는 게이트 라인에 순차적으로 게이트 펄스를 인가한다.
이와 같이, 각 게이트 라인은 양 단부에서 상기 제1 및 제2 게이트 구동회 로(210, 220)에 각각 연결됨으로써, 양 단부를 통해 게이트 펄스를 입력받는다. 따라서, 상기 게이트 펄스의 지연을 방지할 수 있다.
본 발명의 일 예로, 상기 제1 및 제2 게이트 구동회로(210, 220)는 상기 어레이 기판(110)에 화소들을 형성하는 박막 공정을 통해 상기 화소들과 동시에 형성된다. 이와 같이, 상기 제1 및 제2 게이트 구동회로(210, 220)가 상기 어레이 기판(110)에 집적됨으로써, 액정표시장치(500)에서 상기 제1 및 제2 게이트 구동회로가 내장되었던 구동칩들이 제거되고, 그 결과로 액정표시장치(500)의 생산성이 향상되며 전체적인 사이즈가 감소한다.
한편, 상기 제3 주변영역(PA3)은 상기 다수의 데이터 라인(DL1 ~ DLm)의 일단부에 인접하는 영역이고, 상기 테이프 캐리어 패키지(300)의 제1 단부가 부착된다. 상기 테이프 캐리어 패키지(300)의 제2 단부는 상기 인쇄회로기판(400)에 부착된다. 상기 테이프 캐리어 패키지(300) 상에는 상기 다수의 데이터 라인(DL1 ~ DLm)에 픽셀 전압을 제공하는 데이터 구동칩(310)이 실장된다. 따라서, 상기 데이터 구동칩(310)은 상기 인쇄회로기판(400)으로부터의 각종 제어신호에 응답하여 상기 다수의 데이터 라인(DL1 ~ DLm)에 상기 픽셀 전압을 제공할 수 있다.
또한, 상기 인쇄회로기판(400)으로부터 출력된 제1 및 제2 게이트 제어신호는 상기 테이프 캐리어 패키지(300)를 통해 상기 제1 및 제2 게이트 구동회로(210, 220)로 각각 제공된다. 따라서, 상기 제1 및 제2 게이트 구동회로(210, 220)는 상기 제1 및 제2 게이트 제어신호에 응답하여 상기 다수의 게이트 라인(GL1 ~ GLn)에 상기 게이트 펄스를 제공한다.
도 1에 도시된 바와 같이, 상기 어레이 기판(110)에 구비되는 다수의 화소는 상기 제2 방향(D2)보다 상기 제1 방향(D1)으로 긴 가로 픽셀 구조로 이루어진다. 이러한 가로 픽셀 구조에서는 상기 제2 방향(D2)으로 순차적으로 구비되는 상기 레드, 그린 및 블루 색화소(R, G, B)에 각각 대응하는 3개의 화소가 하나의 색을 표현하는 단위 화소로 정의된다. 가로 픽셀 구조는 세로 픽셀 구조보다 데이터 라인의 개수가 감소하는 대신 게이트 라인의 개수가 증가한다.
상기 가로 픽셀 구조를 채용하는 액정표시장치(500)는 데이터 라인의 감소로 인해서 데이터 신호를 출력하는 데이터 구동칩(310)의 개수가 감소하고, 그 결과로 액정표시장치(500)의 생산성이 향상된다. 반면에, 상기 게이트 라인의 개수가 증가하지만, 상술한 바와 같이 상기 제1 및 제2 게이트 구동회로(210, 220)가 상기 어레이 기판(110) 상에 박막 공정을 통해서 집적되므로 게이트 라인의 개수가 증가하더라도 상기 액정표시장치(500)의 칩의 개수는 증가되지 않는다.
상기 가로 픽셀 구조에 대해서는 이후 도 2 내지 도 5를 참조하여 구체적으로 설명하기로 한다.
도 2는 도 1에 도시된 가로 픽셀 구조를 갖는 단위 화소의 회로도이고, 도 3은 게이트 펄스에 따른 픽셀전압의 변화를 나타낸 파형도이다.
도 2를 참조하면, 단위 화소는 레드 색화소(R)에 대응하는 제1 화소(Pi×j), 그린 색화소(G)에 대응하는 제2 화소(P(i+1)×j) 및 블루 색화소(B)에 대응하는 제3 화소(P(i+2)×j)로 이루어진다. 상기 제1 내지 제3 화소(Pi×j, P(i+1)×j, P(i+2)×j)는 가로 픽셀 구조를 갖는다.
상기 제1 화소(Pi×j)는 제i 게이트 라인(GLi), 제j 데이터 라인(DLj), 스토리지 라인(SL), 제i 박막 트랜지스터(T1i), 제i 프라챠징 트랜지스터(T2i) 및 제i 화소전극(PEi)을 포함한다.
상기 제i 박막 트랜지스터(T1i)는 상기 제i 게이트 라인(GLi)과 상기 제j 데이터 라인(DLj)에 전기적으로 연결된다. 구체적으로, 상기 제i 박막 트랜지스터(T1i)의 게이트 전극은 상기 제i 게이트 라인(GLi)에 연결되고, 소오스 전극은 상기 제j 데이터 라인(DLj)에 연결되며, 드레인 전극은 상기 제i 화소전극(PEi)에 연결된다.
상기 제i 프리챠징 트랜지스터(T2i)는 상기 제i-1 게이트 라인(GLi-1)과 상기 스토리지 라인(SL)과의 사이에 전기적으로 연결된다. 구체적으로, 상기 제i 프리챠징 트랜지스터(T2i)의 게이트 전극은 상기 제i-1 게이트 라인(GLi-1)에 연결되고, 소오스 전극은 상기 스토리지 라인(SL)에 연결되며, 드레인 전극은 상기 제i 화소전극(PEi)에 연결된다.
상기 제2 화소(P(i+1)×j)는 제i+1 게이트 라인(GLi+1), 제j 데이터 라인(DLj), 스토리지 라인(SL), 제i+1 박막 트랜지스터(T1(i+1)), 제i+1 프라챠징 트랜지스터(T2(i+1)) 및 제i+1 화소전극(PEi+1)을 포함한다.
상기 제i+1 박막 트랜지스터(T1(i+1))는 상기 제i+1 게이트 라인(GLi+1), 상기 제j 데이터 라인(DLj) 및 제i+1 화소전극(PEi+1)에 전기적으로 연결된다. 상기 제i+1 프리챠징 트랜지스터(T2(i+1))는 상기 제i 게이트 라인(GLi), 상기 스토리지 라인(SL) 및 상기 제i+1 화소전극(PEi+1)에 연결된다.
상기 제3 화소(P(i+2)×j)는 제i+2 게이트 라인(GLi+2), 제j 데이터 라인(DLj), 스토리지 라인(SL), 제i+2 박막 트랜지스터(T1(i+2)), 제i+2 프라챠징 트랜지스터(T2(i+2)) 및 제i+2 화소전극(PEi+2)을 포함한다.
상기 제i+2 박막 트랜지스터(T1(i+2))는 상기 제i+2 게이트 라인(GLi+2), 상기 제j 데이터 라인(DLj) 및 제i+2 화소전극(PEi+2)에 전기적으로 연결된다. 상기 제i+2 프리챠징 트랜지스터(T2(i+2))는 상기 제i+1 게이트 라인(GLi+1), 상기 스토리지 라인(SL) 및 상기 제i+2 화소전극(PEi+2)에 연결된다.
도 2 및 도 3에 도시된 바와 같이, 제1 화소(Pi×j)는 상기 제i-1 게이트 라인(GLi-1)으로 인가된 제i-1 게이트 펄스(Gi-1)에 응답하여 상기 제i 화소전극(PEi)을 공통전압(Vcom)으로 프리챠징시킨다. 구체적으로, 상기 제i-1 게이트 펄스(Gi-1)에 의해서 상기 제i 프리챠징 트랜지스터(T2i)가 턴-온되면, 상기 스토리지 라인(SL)으로 인가된 공통전압(Vcom)은 상기 제i 프리챠징 트랜지스터(T2i)를 경유하여 상기 제i 화소전극(PEi)으로 인가된다. 따라서, 상기 제i-1 게이트 펄스(Gi-1)가 발생되는 1H 시간(제i-1 액티브 구간(Ai-1))동안 상기 제i 화소전극(PEi)은 상기 공통전압(Vcom)으로 프리챠징된다.
이후, 제i 액티브 구간(Ai)동안 상기 제i 게이트 펄스(Gi)에 응답하여 상기 제i 박막 트랜지스터(T1i)가 턴-온되면서 상기 제i 화소전극(PEi)에는 상기 제j 데이터 라인(DLj)으로 인가된 제i 픽셀전압(Vpi)이 인가된다.
상술한 바와 같이, 상기 제i 화소전극(PEi)에 인가되는 제i 픽셀전압(Vpi)의 극성이 한 프레임 단위로 전환될 때, 기준전압인 공통전압(Vcom)을 상기 제i-1 액 티브 구간(Ai-1)동안 상기 제i 화소전극(PEi)에 인가한다. 따라서, 주어진 제i 액티브 구간(Ai)에서 상기 제i 픽셀전압(Vpi)이 목표치에 도달하는 시간을 단축시킬 수 있고, 그로 인해서 액정의 응답속도를 향상시킬 수 있다.
한편, 상기 제2 화소(P(i+1)×j)의 제i+1 화소전극(PEi+1)은 는 제i 액티브 구간(Ai)동안 상기 제i 게이트 펄스(Gi)에 응답하여 상기 공통전압(Vcom)으로 프리챠징되고, 이후, 제i+1 액티브 구간(Ai+1)동안 상기 제i+1 게이트 펄스(Gi+1)에 응답하여 제i+1 픽셀전압(Vpi+1)을 입력받는다.
또한, 상기 제3 화소(P(i+2)×j)의 제i+2 화소전극(PEi+2)은 는 제i+1 액티브 구간(Ai+1)동안 상기 제i+1 게이트 펄스(Gi+1)에 응답하여 상기 공통전압(Vcom)으로 프리챠징되고, 이후, 제i+2 액티브 구간(Ai+2)동안 상기 제i+2 게이트 펄스(Gi+2)에 응답하여 제i+2 픽셀전압(Vpi)을 입력받는다.
이와 같이, 각 화소에 인가되는 픽셀전압의 극성이 프레임 단위로 반전될 때, 현재단 화소들은 이전단 게이트 펄스에 응답하여 극성의 기준이 되는 공통전압(Vcom)으로 프리챠징된 이후에 목표 픽셀전압을 입력받는다. 따라서, 주어진 액티브 구간 내에서 상기 각 화소의 픽셀전압이 목표치에 도달하는 시간을 단축시킬 수 있고, 그로 인해서 액정의 응답속도를 향상시킬 수 있다.
도 4는 도 1에 도시된 어레이 기판의 한 화소에 대한 레이아웃이고, 도 5는 도 4에 도시된 절단선 Ⅰ-Ⅰ` 및 절단선 Ⅱ-Ⅱ`에 따라 절단한 단면도이다.
어레이 기판(110)은 베이스 기판(111) 및 상기 베이스 기판(111) 상에 구비된 다수의 화소로 이루어진다. 상기 화소들은 모두 동일한 구조로 이루어지므로, 도 4 및 도 5에서는 상기 다수의 화소 중 하나의 화소(예를 들어, i×j번째 화소)에 대해서 구체적으로 설명하기로 한다.
도 4 및 도 5를 참조하면, 베이스 기판(111) 상에는 제1 방향(D1)으로 연장된 제i-1 게이트 라인(GLi-1) 및 제i 게이트 라인(GLi)이 형성된다. 여기서, i×j번째 화소를 기준으로 상기 제i 게이트 라인(GLi)은 현재단 게이트 라인으로 정의되고, 상기 제i-1 게이트 라인(GLi-1)은 이전단 게이트 라인으로 정의된다.
상기 베이스 기판(111) 상에는 제i 박막 트랜지스터(T1i)의 게이트 전극(GE1) 및 제i 프리챠징 트랜지스터(T2i)의 게이트 전극(GE2)이 형성된다. 구체적으로, 상기 제i 박막 트랜지스터(T1i)의 게이트 전극(GE1)은 상기 제i 게이트 라인(GLi)으로부터 분기되고, 상기 제i 프리챠징 트랜지스터(T2i)의 게이트 전극(GE2)은 상기 제i-1 게이트 라인(GLi-1)으로부터 분기된다.
상기 베이스 기판(111) 상에 구비된 상기 제i-1 게이트 라인(GLi-1), 제i 게이트 라인(GLi), 상기 제i 박막 트랜지스터(T1i)의 게이트 전극(GE1) 및 상기 제i 프리챠징 트랜지스터(T2i)의 게이트 전극(GE2)은 게이트 절연막(112)에 의해서 커버된다.
상기 게이트 절연막(112) 상에는 제2 방향(D2)으로 연장된 제j 데이터 라인(DLj), 제1 내지 제3 스토리지 라인(SL1, SL2, SL3)이 구비된다. 상기 제1 및 제2 스토리지 라인(SL1, SL2)은 상기 제1 방향(D1)으로 연장된다. 구체적으로, 상기 제1 스토리지 라인(SL1)은 상기 제i-1 게이트 라인(GLi-1)과 인접하여 구비되고, 상기 제2 스토리지 라인(SL2)은 상기 제i 게이트 라인(GLi)과 인접하여 구비된다. 상기 제3 스토리지 라인(SL3)은 상기 제2 방향(D2)으로 연장되고, 상기 제1 및 제2 스토리지 라인(SL1, SL2)을 전기적으로 연결시킨다.
또한, 상기 게이트 절연막(112) 상에는 상기 제i 박막 트랜지스터(T1i)의 소오스 및 드레인 전극(SE1, DE1), 상기 제i 프리챠징 트랜지스터(T2i)의 소오스 및 드레인 전극(SE2, DE2)이 형성된다. 상기 제i 박막 트랜지스터(T1i)의 소오스 전극은 상기 제j 데이터 라인(DLj)으로부터 분기되고, 상기 제i 박막 트랜지스터(T1i)의 드레인 전극은 상기 게이트 전극(GE1)의 상부에서 상기 소오스 전극(SE1)과 소정의 간격으로 이격된다. 상기 제i 프리챠징 트랜지스터(T2i)의 소오스 전극(SE2)은 상기 제1 스토리지 라인(SL1)으로부터 분기되고, 상기 제i 프리챠징 트랜지스터(T2i)의 드레인 전극(DE2)은 상기 게이트 전극(GE2)의 상부에서 상기 소오스 전극(SE2)과 소정의 간격으로 이격된다. 이로써, 상기 베이스 기판(111) 상에는 상기 제i 박막 트랜지스터(T1i) 및 상기 제i 프리챠징 트랜지스터(T2i)가 완성된다.
상기 게이트 절연막(112) 상에 구비된 제j 데이터 라인(DLj), 제1 내지 제3 스토리지 라인(SL1, SL2, SL3), 제i 박막 트랜지스터(T1i) 및 제i 프리챠징 트랜지스터(T2i)는 보호막(113)에 의해서 커버된다. 상기 보호막(113)에는 상기 제i 박막 트랜지스터(T1i)의 드레인 전극(DE1)을 노출시키는 제1 콘택홀(C1) 및 상기 제i 프리챠징 트랜지스터(T2i)의 드레인 전극(DE2)을 노출시키는 제2 콘택홀(C2)이 형성된다.
상기 보호막(113) 상에는 제i 화소전극(PEi)이 형성된다. 상기 제i 화소전극(PEi)은 투명성 도전 물질로 이루어진다. 또한, 상기 제i 화소전극(PEi)은 상기 제1 콘택홀(C1)을 통해 상기 제i 박막 트랜지스터(T1i)의 드레인 전극(DE1)과 전기적으로 연결되고, 상기 제2 콘택홀(C2)을 통해 상기 제i 프리챠징 트랜지스터(T2i)의 드레인 전극(DE2)과 전기적으로 연결된다.
상술한 바에 따르면 상기 제i 프리챠징 트랜지스터(T2i)는 이전단 게이트 라인(GLi-1)과 제1 스토리지 라인(SL1)과의 사이에 연결되어, 이전단 게이트 펄스에 응답하여 상기 제i 화소전극(PEi)을 공통전압으로 프리챠징시킨다.
본 발명의 일 예로, 가로 픽셀 구조를 갖는 화소에서 상기 제1 내지 제3 스토리지 라인(SL1 ~ SL3)은 상기 제j 데이터 라인(DLj)과 동일한 층으로부터 형성된다. 따라서, 상기 제i 프리챠징 트랜지스터(T2i)의 소오스 전극(SE2)은 상기 제1 내지 제3 스토리지 라인(SL1 ~ SL3) 중 어느 하나로부터 분기되어 형성될 수 있다. 그로 인해, 상기 어레이 기판(110)에 상기 제i 프리챠징 트랜지스터(Ti)를 형성하는 공정이 용이하다.
도 6은 본 발명의 다른 실시예에 따른 액정표시장치의 평면도이고, 도 7은 도 6에 도시된 세로 픽셀 구조를 갖는 단위 화소의 회로도이다. 단, 도 6에 도시된 구성요소 중 도 1에 도시된 구성요소와 동일한 구성요소에 대해서는 동일한 참조번호를 병기하고, 그에 대한 구체적인 설명은 생략한다.
도 6을 참조하면, 본 발명의 다른 실시예에 따른 액정표시장치(503)는 영상을 표시하는 액정표시패널(103), 상기 액정표시패널(103)에 인접한 인쇄회로기판(400) 및 상기 액정표시패널(103)과 상기 인쇄회로기판(400)을 전기적으로 연결시키는 테이프 캐리어 패키지(300)를 포함한다.
상기 액정표시패널(103)은 어레이 기판(110), 상기 어레이 기판(110)과 마주하는 컬러필터기판(120) 및 상기 어레이 기판(110)과 상기 컬러필터기판(120)과의 사이에 개재된 액정층(미도시)으로 이루어진다. 상기 어레이 기판(110)은 영상을 표시하는 표시영역(DA), 상기 표시영역(DA)에 인접한 제1 및 제3 주변영역(PA1, PA3)으로 구분된다.
상기 어레이 기판(110)의 표시영역(DA)에는 매트릭스 형태로 다수의 화소가 구비된다. 상기 제1 주변영역(PA1)은 상기 다수의 게이트 라인(GL1 ~ GLn)의 제1 단부에 인접하는 영역이고, 상기 제1 주변영역(PA1)에는 상기 다수의 게이트 라인(GL1 ~ GLn)에 게이트 펄스를 순차적으로 인가하는 게이트 구동회로(210)가 구비된다. 상기 게이트 구동회로(210)는 서로 종속적으로 연결된 다수의 스테이지로 이루어진 하나의 쉬프트 레지스터를 포함한다. 상기 각 스테이지의 출력단자는 대응하는 게이트 라인의 제1 단부에 연결된다. 따라서, 상기 다수의 스테이지는 순차적으로 턴-온되면서 대응하는 게이트 라인에 순차적으로 게이트 펄스를 인가한다.
한편, 상기 제3 주변영역(PA3)은 상기 다수의 데이터 라인(DL1 ~ DLm)의 일단부에 인접하는 영역이고, 상기 테이프 캐리어 패키지(300)의 제1 단부가 부착된다. 상기 테이프 캐리어 패키지(300)의 제2 단부는 상기 인쇄회로기판(400)에 부착된다. 상기 테이프 캐리어 패키지(300) 상에는 상기 다수의 데이터 라인(DL1 ~ DLm)에 픽셀 전압을 제공하는 데이터 구동칩(310)이 실장된다.
도 6에 도시된 바와 같이, 상기 어레이 기판(110)에 구비되는 다수의 화소는 제1 방향(D1)보다 제2 방향(D2)으로 긴 세로 픽셀 구조로 이루어진다. 이러한 세로 픽셀 구조에서는 상기 제1 방향(D1)으로 순차적으로 구비되는 상기 레드, 그린 및 블루 색화소(R, G, B)에 각각 대응하는 3개의 화소가 하나의 색을 표현하는 단위 화소로 정의된다.
따라서, 세로 픽셀 구조를 채용하는 액정표시장치(503)는 도 1에 도시된 가로 픽셀 구조보다 데이터 라인의 개수가 증가하고, 반면에 게이트 라인의 개수가 감소한다.
도 7을 참조하면, 단위 화소는 레드 색화소(R)에 대응하는 제1 화소(Pi×j), 그린 색화소(G)에 대응하는 제2 화소(Pi×(j+1)) 및 블루 색화소(B)에 대응하는 제3 화소(Pi×(j+2))로 이루어진다. 상기 제1 내지 제3 화소(Pi×j, Pi×(j+1), Pi×(j+2))는 세로 픽셀 구조를 갖는다.
상기 제1 화소(Pi×j)는 제i 게이트 라인(GLi), 제j 데이터 라인(DLj), 스토리지 라인(SL), 제j 박막 트랜지스터(T1j), 제j 프라챠징 트랜지스터(T2j) 및 제j 화소전극(PEj)을 포함한다.
상기 제j 박막 트랜지스터(T1j)는 상기 제i 게이트 라인(GLi)과 상기 제j 데이터 라인(DLj)에 전기적으로 연결된다. 구체적으로, 상기 제j 박막 트랜지스터(T1j)의 게이트 전극은 상기 제i 게이트 라인(GLi)에 연결되고, 소오스 전극은 상기 제j 데이터 라인(DLj)에 연결되며, 드레인 전극은 상기 제j 화소전극(PEj)에 연결된다.
상기 제j 프리챠징 트랜지스터(T2j)는 상기 제i-1 게이트 라인(GLi-1)과 상기 스토리지 라인(SL)과의 사이에 전기적으로 연결된다. 구체적으로, 상기 제j 프 리챠징 트랜지스터(T2j)의 게이트 전극은 상기 제i-1 게이트 라인(GLi-1)에 연결되고, 소오스 전극은 상기 스토리지 라인(SL)에 연결되며, 드레인 전극은 상기 제j 화소전극(PEj)에 연결된다.
상기 제2 화소(Pi×(j+1))는 제i 게이트 라인(GLi), 제j+1 데이터 라인(DLj+1), 스토리지 라인(SL), 제j+1 박막 트랜지스터(T1(j+1)), 제j+1 프라챠징 트랜지스터(T2(j+1)) 및 제j+1 화소전극(PEj+1)을 포함한다.
상기 제j+1 박막 트랜지스터(T1(j+1))는 상기 제i 게이트 라인(GLi), 상기 제j+1 데이터 라인(DLj+1) 및 제j+1 화소전극(PEj+1)에 전기적으로 연결된다. 상기 제j+1 프리챠징 트랜지스터(T2(j+1))는 상기 제i-1 게이트 라인(GLi-1), 상기 스토리지 라인(SL) 및 상기 제j+1 화소전극(PEj+1)에 연결된다.
상기 제3 화소(Pi×(j+2))는 제i 게이트 라인(GLi), 제j+2 데이터 라인(DLj+2), 스토리지 라인(SL), 제j+2 박막 트랜지스터(T1(j+2)), 제j+2 프라챠징 트랜지스터(T2(j+2)) 및 제j+2 화소전극(PEj+2)을 포함한다.
상기 제j+2 박막 트랜지스터(T1(j+2))는 상기 제i 게이트 라인(GLi), 상기 제j+2 데이터 라인(DLj+2) 및 제j+2 화소전극(PEj+2)에 전기적으로 연결된다. 상기 제j+2 프리챠징 트랜지스터(T2(j+2))는 상기 제i-1 게이트 라인(GLi-1), 상기 스토리지 라인(SL) 및 상기 제j+2 화소전극(PEj+2)에 연결된다.
상기 제1 내지 제3 화소(Pi×j, Pi×(j+1), Pi×(j+2))는 상기 제i-1 게이트 라인(GLi-1)으로 인가된 제i-1 게이트 펄스(Gi-1)에 응답하여 상기 제j 내지 제j+1 화소전극(PEj, PEj+1, PEj+2)을 공통전압으로 프리챠징시킨다. 구체적으로, 상기 제i-1 게이트 펄스(Gi-1)에 의해서 상기 제j 내지 제j+2 프리챠징 트랜지스터(T2j, T2(j+1), T2(j+2))가 턴-온되면, 상기 스토리지 라인(SL)으로 인가된 공통전압은 상기 제j 내지 제j+2 프리챠징 트랜지스터(T2j, T2(j+1), T2(j+2))를 경유하여 상기 제j 내지 제j+2 화소전극(PEj, PEj+1, PEj+2)으로 각각 인가된다. 따라서, 상기 제i-1 게이트 펄스(Gi-1)가 발생되는 1H 시간(제i-1 액티브 구간)동안 상기 제j 내지 제j+2 화소전극(PEj, PEj+1, PEj+2)은 상기 공통전압으로 프리챠징된다.
이후, 제i 액티브 구간동안 상기 제i 게이트 펄스(Gi)에 응답하여 상기 제j 내지 제j+2 박막 트랜지스터(T1j, T1(j+1), T1(j+2))가 턴-온되면서 상기 제j 내지 제j+2 화소전극(PEj, PEj+1, PEj+2)에는 상기 제j 내지 제j+2 데이터 라인(DLj, DLj+1, DLj+2)으로 인가된 제j 내지 제j+2 픽셀전압이 각각 인가된다.
상술한 바와 같이, 이전 액티브 구간에서 현재단 화소전극이 공통전압으로 프리챠징됨으로써, 현재단 액티브 구간에서 픽셀전압이 목표치에 도달하는 시간을 단축시킬 수 있다. 특히, 각 화소에 인가되는 픽셀전압의 극성이 프레임 단위로 반전될 때, 현재단 화소들은 이전단 게이트 펄스에 응답하여 극성의 기준이 되는 공통전압으로 프리챠징된 이후에 목표 픽셀전압을 입력받는다. 따라서, 주어진 액티브 구간 내에서 상기 각 화소의 픽셀전압이 목표치에 도달하는 시간을 단축시킬 수 있고, 그로 인해서 액정의 응답속도를 향상시킬 수 있다.
도 8은 도 6에 도시된 어레이 기판의 한 화소에 대한 레이아웃이고, 도 9는 도 8에 도시된 절단선 Ⅲ-Ⅲ` 및 절단선 Ⅳ-Ⅳ`에 따라 절단한 단면도이다.
어레이 기판(110)은 베이스 기판(111) 및 상기 베이스 기판(111) 상에 구비 된 다수의 화소로 이루어진다. 상기 화소들은 모두 동일한 구조로 이루어지므로, 도 8 및 도 9에서는 상기 다수의 화소 중 하나의 화소(예를 들어, i×j번째 화소)에 대해서 구체적으로 설명하기로 한다.
도 8 및 도 9를 참조하면, 베이스 기판(111) 상에는 제i-1 게이트 라인(GLi-1), 제i 게이트 라인(GLi), 제1 내지 제3 스토리지 라인(SL1, SL2, SL3)이 형성된다. 여기서, i×j번째 화소를 기준으로 상기 제i 게이트 라인(GLi)은 현재단 게이트 라인으로 정의되고, 상기 제i-1 게이트 라인(GLi-1)은 이전단 게이트 라인으로 정의된다. 상기 제i-1 및 제i 게이트 라인(GLi-1, GLi)은 제1 방향(D1)으로 연장된다. 상기 제1 및 제2 스토리지 라인(SL1, SL2)은 제2 방향(D2)으로 서로 평행하게 연장되고, 상기 제i-1 및 제i 게이트 라인(GLi-1, GLi) 사이의 이격 공간에 구비된다. 상기 제3 스토리지 라인(SL3)은 상기 제1 방향(D1)으로 연장되며 상기 제1 및 제2 스토리지 라인(SL1, SL2)을 전기적으로 연결시킨다.
상기 베이스 기판(111) 상에는 제j 박막 트랜지스터(T1j)의 게이트 전극(GE1) 및 제j 프리챠징 트랜지스터(T2j)의 게이트 전극(GE2)이 형성된다. 구체적으로, 상기 제j 박막 트랜지스터(T1j)의 게이트 전극(GE1)은 상기 제i 게이트 라인(GLi)으로부터 분기되고, 상기 제j 프리챠징 트랜지스터(T2j)의 게이트 전극(GE2)은 상기 제i-1 게이트 라인(GLi-1)으로부터 분기된다.
상기 베이스 기판(111) 상에 구비된 상기 제i-1 게이트 라인(GLi-1), 제i 게이트 라인(GLi), 상기 제1 내지 제3 스토리지 라인(SL1 ~ SL3), 상기 제i 박막 트랜지스터(T1i)의 게이트 전극(GE1) 및 상기 제i 프리챠징 트랜지스터(T2i)의 게이 트 전극(GE2)은 게이트 절연막(112)에 의해서 커버된다. 상기 게이트 절연막(112)에는 상기 제1 스토리지 라인(SL1)의 일 단부를 노출시키는 제3 콘택홀(C3)이 형성된다.
이후, 상기 게이트 절연막(112) 상에는 상기 제2 방향(D2)으로 연장된 제j 데이터 라인(DLj)이 구비된다. 또한, 상기 게이트 절연막(112) 상에는 상기 제j 박막 트랜지스터(T1j)의 소오스 및 드레인 전극(SE1, DE1), 상기 제j 프리챠징 트랜지스터(T2j)의 소오스 및 드레인 전극(SE2, DE2)이 형성된다. 상기 제j 박막 트랜지스터(T1j)의 소오스 전극은 상기 제j 데이터 라인(DLj)으로부터 분기되고, 상기 제j 박막 트랜지스터(T1j)의 드레인 전극은 상기 게이트 전극(GE1)의 상부에서 상기 소오스 전극(SE1)과 소정의 간격으로 이격된다.
상기 제j 프리챠징 트랜지스터(T2j)의 소오스 전극(SE2)은 상기 제1 스토리지 라인(SL1)으로부터 분기되고, 상기 제j 프리챠징 트랜지스터(T2j)의 드레인 전극(DE2)은 상기 게이트 전극(GE2)의 상부에서 상기 소오스 전극(SE2)과 소정의 간격으로 이격된다. 여기서, 상기 제j 프리챠징 트랜지스터(T2j)의 드레인 전극(DE2)은 상기 게이트 절연막(112)에 형성된 제3 콘택홀(C3)을 통해 상기 제1 스토리지 라인(SL1)에 전기적으로 연결된다. 이로써, 상기 베이스 기판(111) 상에는 상기 제j 박막 트랜지스터(T1j) 및 상기 제j 프리챠징 트랜지스터(T2j)가 완성된다.
상기 게이트 절연막(112) 상에 구비된 제j 데이터 라인(DLj), 제j 박막 트랜지스터(T1j) 및 제j 프리챠징 트랜지스터(T2j)는 보호막(113)에 의해서 커버된다. 상기 보호막(113)에는 상기 제j 박막 트랜지스터(T1j)의 드레인 전극(DE1)을 노출 시키는 제1 콘택홀(C1) 및 상기 제j 프리챠징 트랜지스터(T2j)의 드레인 전극(DE2)을 노출시키는 제2 콘택홀(C2)이 형성된다.
상기 보호막(113) 상에는 제j 화소전극(PEj)이 형성되고, 상기 제j 화소전극(PEj)은 상기 제1 콘택홀(C1)을 통해 상기 제j 박막 트랜지스터(T1j)의 드레인 전극(DE1)과 전기적으로 연결되고, 상기 제2 콘택홀(C2)을 통해 상기 제j 프리챠징 트랜지스터(T2j)의 드레인 전극(DE2)과 전기적으로 연결된다.
상술한 바에 따르면 상기 제j 프리챠징 트랜지스터(T2j)는 이전단 게이트 라인(GLi-1)과 제1 스토리지 라인(SL1)과의 사이에 연결되어, 이전단 게이트 펄스에 응답하여 상기 제j 화소전극(PEj)을 공통전압으로 프리챠징시킨다.
도 8 및 도 9는 세로 픽셀 구조를 갖는 화소에서 상기 제1 내지 제3 스토리지 라인(SL1 ~ SL3)가 상기 제i 게이트 라인(GLi)과 동일한 층으로부터 형성된 구조를 도시하였다. 그러나, 상기 세로 픽셀 구조를 갖는 화소에서 상기 제1 내지 제3 스토리지 라인(SL1 ~ SL3)는 상기 제j 데이터 라인(DLj)과 동일한 층으로부터 형성될 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 액정표시장치의 평면도이다. 단, 도 10에 도시된 구성요소 중 도 6에 도시된 구성요소와 동일한 구성요소에 대해서는 동일한 참조부호를 병기하고, 그에 대한 구체적인 설명은 생략한다.
도 10을 참조하면, 본 발명의 또 다른 실시예에 따른 액정표시장치(505)에서 어레이 기판(110)은 영상을 표시하는 표시영역(DA), 상기 표시영역(DA)에 인접한 제1 내지 제3 주변영역(PA1, PA2, PA3)으로 구분된다.
상기 어레이 기판(110)의 표시영역(DA)에는 매트릭스 형태로 다수의 화소가 구비된다. 상기 제1 주변영역(PA1)은 상기 다수의 게이트 라인(GL1 ~ GLn)의 제1 단부에 인접하는 영역이고, 상기 제1 주변영역(PA1)에는 상기 다수의 게이트 라인(GL1 ~ GLn)에 게이트 펄스를 순차적으로 인가하는 제1 게이트 구동회로(210)가 구비된다. 상기 제2 주변영역(PA2)은 상기 다수의 게이트 라인(GL1 ~ GLn)의 제2 단부에 인접하는 영역이고, 상기 제2 주변영역(PA2)에는 상기 다수의 게이트 라인(GL1 ~ GLn)에 게이트 펄스를 순차적으로 인가하는 제2 게이트 구동회로(220)가 구비된다.
한편, 상기 제3 주변영역(PA3)은 상기 다수의 데이터 라인(DL1 ~ DLm)의 일단부에 인접하는 영역이고, 상기 테이프 캐리어 패키지(300)가 부착되고, 상기 테이프 캐리어 패키지(300) 상에는 상기 다수의 데이터 라인(DL1 ~ DLm)에 픽셀 전압을 제공하는 데이터 구동칩(310)이 실장된다.
도 10에 도시된 바와 같이, 상기 어레이 기판(110)에 구비되는 다수의 화소는 제1 방향(D1)보다 제2 방향(D2)으로 긴 세로 픽셀 구조로 이루어진다. 이러한 세로 픽셀 구조에서는 상기 제1 방향(D1)으로 순차적으로 구비되는 상기 레드, 그린 및 블루 색화소(R, G, B)에 각각 대응하는 3개의 화소가 하나의 색을 표현하는 단위 화소로 정의된다.
도 10에서, 하나의 데이터 라인은 좌/우측에 구비된 두 개의 화소와 전기적으로 연결된다. 따라서, 도 10에 도시된 액정표시장치(505)는 도 6에 도시된 액정표시장치(503)보다 데이터 라인의 개수가 1/2로 감소하고, 반면에 게이트 라인의 개수는 2배로 증가한다.
도 11은 도 10에 도시된 세로 픽셀 구조를 갖는 단위 화소의 회로도이고, 도 12는 도 11에 도시된 단위 화소에서 게이트 펄스에 따른 픽셀전압의 변화를 나타낸 파형도이다.
도 11을 참조하면, 단위 화소는 레드 색화소(R)에 대응하는 제1 화소(PLi×j), 그린 색화소(G)에 대응하는 제2 화소(PRi×j) 및 블루 색화소(B)에 대응하는 제3 화소(PLi×(j+1))로 이루어진다. 상기 제1 내지 제3 화소(PLi×j, PRi×j, PLi×(j+1))는 세로 픽셀 구조를 갖는다.
상기 제1 화소(PLi×j)는 제i 게이트 라인(GLi), 제j 데이터 라인(DLj), 스토리지 라인(SL), 제j 좌측 박막 트랜지스터(T1j), 제j 좌측 프라챠징 트랜지스터(T2j) 및 제j 좌측 화소전극(PEj(L))을 포함한다.
상기 제j 좌측 박막 트랜지스터(T1j)는 상기 제i 게이트 라인(GLi)과 상기 제j 데이터 라인(DLj)에 전기적으로 연결된다. 구체적으로, 상기 제j 좌측 박막 트랜지스터(T1j)의 게이트 전극은 상기 제i 게이트 라인(GLi)에 연결되고, 소오스 전극은 상기 제j 데이터 라인(DLj)에 연결되며, 드레인 전극은 상기 제j 좌측 화소전극(PEj(L))에 연결된다.
상기 제j 좌측 프리챠징 트랜지스터(T2j)는 상기 제i-1 게이트 라인(GLi-1)과 상기 스토리지 라인(SL)과의 사이에 전기적으로 연결된다. 구체적으로, 상기 제j 프리챠징 트랜지스터(T2j)의 게이트 전극은 상기 제i-1 게이트 라인(GLi-1)에 연 결되고, 소오스 전극은 상기 스토리지 라인(SL)에 연결되며, 드레인 전극은 상기 제j 좌측 화소전극(PEj(L))에 연결된다.
상기 제2 화소(PRi×j)는 제i+1 게이트 라인(GLi+1), 제j 데이터 라인(DLj), 스토리지 라인(SL), 제j 우측 박막 트랜지스터(T3j), 제j 우측 프라챠징 트랜지스터(T4j) 및 제j 우측 화소전극(PEj(R))을 포함한다.
상기 제j 우측 박막 트랜지스터(T3j)는 상기 제i+1 게이트 라인(GLi+1), 상기 제j 데이터 라인(DLj) 및 제j 우측 화소전극(PEj(R))에 전기적으로 연결된다. 상기 제j 우측 프리챠징 트랜지스터(T4j)는 상기 제i 게이트 라인(GLi), 상기 스토리지 라인(SL) 및 상기 제j 우측 화소전극(PEj(R))에 연결된다.
상기 제3 화소(PLi×(j+1))는 제i 게이트 라인(GLi), 제j+1 데이터 라인(DLj+1), 스토리지 라인(SL), 제j+1 좌측 박막 트랜지스터(T1(j+1)), 제j+1 좌측 프라챠징 트랜지스터(T2(j+1)) 및 제j+1 좌측 화소전극(PEj+1(L))을 포함한다.
상기 제j+1 좌측 박막 트랜지스터(T1(j+1))는 상기 제i 게이트 라인(GLi), 상기 제j+1 데이터 라인(DLj+1) 및 제j+1 좌측 화소전극(PEj+1)에 전기적으로 연결된다. 상기 제j+1 좌측 프리챠징 트랜지스터(T2(j+1))는 상기 제i-1 게이트 라인(GLi-1), 상기 스토리지 라인(SL) 및 상기 제j+1 좌측 화소전극(PEj+1(L))에 연결된다.
도 11 및 도 12에 도시된 바와 같이, 상기 제1 및 제3 화소(PLi×j, PLi×(j+1))는 상기 제i-1 게이트 라인(GLi-1)으로 인가된 제i-1 게이트 펄스(Gi-1)에 응답하여 상기 제j 및 제j+1 좌측 화소전극(PEj(L), PEj+1(L))을 공통전압(Vcom)으로 프리챠징시킨다. 구체적으로, 상기 제i-1 게이트 펄스(Gi-1)에 의해서 상기 제j 및 제j+1 좌측 프리챠징 트랜지스터(T2j, T2(j+1))가 턴-온되면, 상기 스토리지 라인(SL)으로 인가된 상기 공통전압(Vcom)은 상기 제j 및 제j+1 좌측 프리챠징 트랜지스터(T2j, T2(j+1))를 경유하여 상기 제j 및 제j+1 좌측 화소전극(PEj(L), PEj+1(L))으로 각각 인가된다. 따라서, 상기 제i-1 게이트 펄스(Gi-1)가 발생되는 1H 시간(제i-1 액티브 구간(Ai-1)동안 상기 제j 및 제j+1 좌측 화소전극(PEj(L), PEj+1(L))은 상기 공통전압(Vcom)으로 프리챠징된다.
이후, 제i 액티브 구간(Ai)동안 상기 제i 게이트 펄스(Gi)에 응답하여 상기 제j 및 제j+1 좌측 박막 트랜지스터(T1j, T1(j+1))가 턴-온되면서 상기 제j 및 제j+1 좌측 화소전극(PEj(L), PEj+1(L))에는 상기 제j 및 제j+1 데이터 라인(DLj, DLj+1)으로 인가된 제j 및 제j+1 좌측 픽셀전압(Vpj(L), Vpj+1(L))이 각각 인가된다.
또한, 상기 제i 액티브 구간(Ai)동안 상기 제i 게이트 펄스(Gi)에 응답하여 상기 제j 우측 프리챠징 트랜지스터(T4j)가 턴-온되어, 상기 제j 우측 화소전극(PEj(R))에는 상기 공통전압(Vcom)이 프리챠징된다. 이후, 제i+1 액티브 구간(Ai+1)동안 상기 제i+1 게이트 펄스(Gi+1)에 응답하여 상기 제j 우측 박막 트랜지스터(T3j)가 턴-온되면서 상기 제j 우측 화소전극(PEj(R))에는 상기 제j 데이터 라인(DLj)으로 인가된 제j 우측 픽셀전압(Vpj(R))이 인가된다.
결과적으로, 하나의 화소행이 턴-온되는 시간을 1H 시간으로 정의할 때, 하 나의 화소행에서 짝수번째 화소행은 초기 H/2 시간동안 발생되는 제i 게이트 펄스(Gi)에 응답하여 턴온되고, 홀수번째 화소행은 후기 H/2 시간동안 발생되는 i+1 게이트 펄스(Gi+1)에 응답하여 턴-온된다. 또한, 상기 짝수번째 화소행은 제i-1 게이트 펄스(Gi-1)에 응답하여 상기 공통전압(Vcom)으로 프리챠징되고, 상기 홀수번째 화소행은 제i 게이트 펄스(Gi)에 응답하여 상기 공통전압(Vcom)으로 프리챠징된다.
상술한 바와 같이, 이전 액티브 구간에서 현재단 화소전극이 상기 공통전압(Vcom)으로 프리챠징됨으로써, 현재단 액티브 구간에서 픽셀전압이 목표치에 도달하는 시간을 단축시킬 수 있다. 특히, 각 화소에 인가되는 픽셀전압의 극성이 프레임 단위로 반전될 때, 현재단 화소들은 이전단 게이트 펄스에 응답하여 극성의 기준이 되는 공통전압으로 프리챠징된 이후에 목표 픽셀전압을 입력받는다. 따라서, 주어진 액티브 구간 내에서 상기 각 화소의 픽셀전압이 목표치에 도달하는 시간을 단축시킬 수 있고, 그로 인해서 액정의 응답속도를 향상시킬 수 있다.
도 1 내지 도 12에서는 게이트 구동회로가 어레이 기판(110) 상에 직접적으로 형성된 구조만을 도시하였다. 그러나, 상기 게이트 구동회로는 칩 형태로 이루어져 상기 어레이 기판(110) 상에 칩 온 글라스 방식으로 실장되거나, 테이프 캐리어 패키지 상에 실장될 수 있다.
도면에 도시하지는 않았지만, 공통전압으로 화소전극을 프리챠징시키는 본 발명의 이러한 방식은 광시야각 특성을 갖는 피브이에이(Patterned Vertical Alignment: PVA) 모드, 엠브이에이(Multi-domain Vertical Alignment: MVA) 모드 및 에스-피브이에이(Super-Patterned Vertical Alignment: S-PVA) 모드 액정표시장치에도 적용될 수 있다.
특히, S-PVA 모드 액정표시장치는 두 개의 서브화소로 이루어진 화소를 구비하고, 화소에 서로 다른 그레이를 갖는 도메인을 형성하기 위하여 두 개의 서브화소는 서로 다른 서브전압이 인가되는 메인 및 서브 화소전극을 각각 구비한다. 이때, 액정표시장치를 바라보는 사람의 눈은 두 개의 서브전압의 중간값을 인식하므로, 중간 계조 이하에서 감마커브가 왜곡되어 측면 시야각이 저하되는 것을 방지한다. 이로써, 액정표시장치의 측면 시인성을 개선할 수 있다.
상기한 S-PVA 모드 액정표시장치는 구동방식에 따라서 CC(Coupling Capacitor)-타입과 TT(Two Transistor)-타입으로 구분된다. CC-타입은 메인 화소전극과 서브 화소전극과의 사이에 커플링 커패시터를 추가하여 서브 화소전극으로 인가되는 데이터 전압을 전압 강하시켜 메인 픽셀전압보다 낮은 전압을 서브 픽셀전압으로써 인가하는 구동방식이다. 한편, TT-타입은 서로 시간차를 두고 턴온되는 두 개의 트랜지스터를 이용하여 메인 및 서브 화소전극에 각각 서로 다른 전압레벨을 갖는 메인 및 서브 픽셀전압을 각각 인가하는 구동방식이다. 따라서, TT-타입의 경우 메인 및 서브 픽셀전압의 충전시간이 CC-타입보다 H/2시간 만큼 감소한다.
따라서, TT-타입 S-PVA 모드 액정표시장치에서 메인 및 서브 화소전극을 공통전압으로 프리챠징시킴으로써, 메인 및 서브 화소영역에서의 액정의 충전율을 향상시킬 수 있고, 그 결과 S-PVA 모드 액정표시장치의 응답속도를 향상시킬 수 있다.
이와 같은 어레이 기판 및 이를 갖는 표시장치에 따르면, 이전 1H 시간동안 이전단 게이트 펄스에 응답하여 픽셀 전압의 기준이 되는 공통전압으로 현재단 화소전극을 프리챠징시키고, 현재 1H 시간동안 현재단 게이트 펄스에 응답하여 현재단 화소에 상기 픽셀 전압을 인가한다.
따라서, 현재단 화소행을 구동하는 액티브 구간 내에서 각 화소의 픽셀전압이 목표치에 도달하는 시간을 단축시킬 수 있고, 그로 인해서 액정의 응답속도를 향상시킬 수 있다.
또한, 이전단 픽셀전압으로 현재단 화소를 프리챠징하는 종래의 방식에서는 현재단 화소가 오버 챠지되어 표시하고자 하는 계조보다 높은 계조로 영상이 표시되는 고스트 현상이 발생하였다. 그러나, 본 발명에서는 픽셀전압의 기준이 되는 공통전압으로 프리챠징시킴으로써, 상기한 고스트 현상을 방지할 수 있고, 그 결과 표시장치의 표시품질을 개선할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (24)

  1. 베이스 기판 및 상기 베이스 기판 상에 구비된 다수의 화소로 이루어진 어레이 기판에서,
    각 화소는,
    현재단 1H 구간동안 게이트 펄스를 입력받는 게이트 라인;
    상기 게이트 라인과 절연되게 교차하고, 픽셀 전압을 입력받는 데이터 라인;
    상기 게이트 라인과 상기 데이터 라인에 전기적으로 연결되고, 상기 현재단 1H 시간동안 상기 게이트 펄스에 응답하여 프레임 단위로 극성이 반전되는 상기 픽셀 전압을 출력하는 박막 트랜지스터;
    상기 박막 트랜지스터에 연결되어 상기 현재단 1H 시간동안 상기 픽셀전압을 입력받는 화소전극; 및
    이전단 1H 시간동안 이전단 게이트 펄스에 응답하여 상기 픽셀 전압의 기준이 되는 공통전압으로 상기 화소전극을 프리챠징시키는 프리챠징부를 포함하는 것을 특징으로 하는 어레이 기판.
  2. 제1항에 있어서, 상기 픽셀전압은 상기 공통전압을 기준으로 정극성 또는 부극성을 갖는 것을 특징으로 하는 어레이 기판.
  3. 제1항에 있어서, 상기 공통전압을 입력받는 스토리지 라인을 더 포함하는 것 을 특징으로 하는 어레이 기판.
  4. 제3항에 있어서, 상기 프리챠징부는,
    이전단 게이트 라인과 상기 스토리지 라인에 전기적으로 연결되고, 이전단 1H 시간동안 이전단 게이트 펄스에 응답하여 상기 공통전압을 상기 화소전극으로 출력하는 프리챠징 트랜지스터를 포함하는 것을 특징으로 하는 어레이 기판.
  5. 제4항에 있어서, 상기 스토리지 라인은 상기 데이터 라인과 동일한 층으로부터 형성된 것을 특징으로 하는 어레이 기판.
  6. 제5항에 있어서, 상기 프리챠징 트랜지스터는 상기 이전단 게이트 라인으로부터 분기된 게이트 전극, 상기 스토리지 라인으로부터 분기된 소오스 전극 및 상기 화소전극에 전기적으로 연결된 드레인 전극을 포함하는 것을 특징으로 하는 어레이 기판.
  7. 제3항에 있어서, 상기 스토리지 라인은 상기 게이트 라인과 동일한 층으로부터 형성되는 것을 특징으로 하는 어레이 기판.
  8. 제3항에 있어서, 상기 각 화소들은 상기 데이터 라인이 연장된 방향보다 상기 게이트 라인이 연장된 방향으로 길게 연장된 가로 픽셀 구조를 갖는 것을 특징 으로 하는 어레이 기판.
  9. 제8항에 있어서, 상기 스토리지 라인은,
    상기 이전단 게이트 라인과 평행하고, 상기 이전단 게이트 라인에 인접하여 구비되며, 상기 화소전극과 오버랩되는 제1 스토리지 라인;
    상기 게이트 라인과 평행하고, 상기 게이트 라인에 인접하여 구비되며, 상기 화소전극과 오버랩되는 제2 스토리지 라인;
    상기 데이터 라인과 평행하고, 상기 제1 및 제2 스토리지 라인을 전기적으로 연결하며, 상기 화소전극과 오버랩되는 제3 스토리지 라인을 포함하는 것을 특징으로 하는 어레이 기판.
  10. 제3항에 있어서, 상기 각 화소들은 상기 게이트 라인이 연장된 방향보다 상기 데이터 라인이 연장된 방향으로 길게 연장된 세로 픽셀 구조를 갖는 것을 특징으로 하는 어레이 기판.
  11. 제10항에 있어서, 상기 스토리지 라인은,
    상기 데이터 라인과 평행하고, 서로 소정의 간격으로 이격되며, 상기 화소전극과 오버랩되는 제1 및 제2 스토리지 라인; 및
    상기 게이트 라인과 평행하고, 상기 제1 및 제2 스토리지 라인을 전기적으로 연결하며, 상기 화소전극과 오버랩되는 제3 스토리지 라인을 포함하는 것을 특징으 로 하는 어레이 기판.
  12. 베이스 기판 및 상기 베이스 기판 상에 구비된 다수의 화소로 이루어진 어레이 기판;
    상기 어레이 기판과 대향하여 결합하는 대향기판;
    상기 다수의 화소에 게이트 펄스를 인가하는 게이트 구동회로; 및
    상기 다수의 화소에 프레임 단위로 극성이 반전되는 픽셀 전압을 인가하는 데이터 구동회로를 포함하고,
    상기 각 화소는,
    현재단 1H 구간동안 상기 게이트 펄스를 입력받는 게이트 라인;
    상기 게이트 라인과 절연되게 교차하고, 상기 픽셀 전압을 입력받는 데이터 라인;
    상기 게이트 라인과 상기 데이터 라인에 전기적으로 연결되고, 상기 현재단 1H 시간동안 상기 게이트 펄스에 응답하여 상기 픽셀 전압을 출력하는 박막 트랜지스터;
    상기 박막 트랜지스터에 연결되어 상기 현재단 1H 시간동안 상기 픽셀전압을 입력받는 화소전극; 및
    이전단 1H 시간동안 이전단 게이트 펄스에 응답하여 상기 픽셀 전압의 기준이 되는 공통전압으로 상기 화소전극을 프리챠징시키는 프리챠징부를 포함하는 것을 특징으로 하는 표시장치.
  13. 제12항에 있어서, 상기 공통전압을 입력받는 스토리지 라인을 더 포함하는 것을 특징으로 하는 표시장치.
  14. 제13항에 있어서, 상기 프리챠징부는,
    이전단 게이트 라인과 상기 스토리지 라인에 전기적으로 연결되고, 이전단 1H 시간동안 이전단 게이트 펄스에 응답하여 상기 공통전압을 상기 화소전극으로 출력하는 프리챠징 트랜지스터를 포함하는 것을 특징으로 하는 표시장치.
  15. 제12항에 있어서, 상기 게이트 구동회로는 상기 어레이 기판에 상기 다수의 화소를 형성하는 박막 공정을 통해서 상기 어레이 기판 상에 직접적으로 형성되는 것을 특징으로 하는 표시장치.
  16. 제15항에 있어서, 상기 게이트 구동회로는,
    상기 게이트 라인의 제1 단부에 전기적으로 연결된 제1 게이트 구동회로; 및
    상기 게이트 라인의 제2 단부에 전기적으로 연결된 제2 게이트 구동회로를 포함하는 것을 특징으로 하는 표시장치.
  17. 제16항에 있어서, 상기 어레이 기판은 상기 다수의 화소가 구비되어 영상이 표시되는 표시영역, 상기 게이트 라인의 제1 단부에 인접하는 제1 주변영역, 상기 게이트 라인의 제2 단부에 인접하는 제2 주변영역으로 구분되고,
    상기 제1 게이트 구동회로는 상기 제1 주변영역에 구비되고, 상기 제2 게이트 구동회로는 상기 제2 주변영역에 구비되는 것을 특징으로 하는 표시장치.
  18. 제16항에 있어서, 상기 각 화소들은 상기 데이터 라인이 연장된 방향보다 상기 게이트 라인이 연장된 방향으로 길게 연장된 가로 픽셀 구조를 갖는 것을 특징으로 하는 표시장치.
  19. 제18항에 있어서, 상기 대향기판은 상기 데이터 라인이 연장된 방향으로 연속하는 세 개의 화소에 각각 대응하는 레드, 그린 및 블루 색화소를 포함하고,
    상기 세 개의 화소는 하나의 색 정보를 표시하는 단위 화소로 정의되는 것을 특징으로 하는 표시장치.
  20. 제16항에 있어서, 상기 각 화소들은 상기 게이트 라인이 연장된 방향보다 상기 데이터 라인이 연장된 방향으로 길게 연장된 세로 픽셀 구조를 갖는 것을 특징으로 하는 표시장치.
  21. 제20항에 있어서, 상기 대향기판은 상기 게이트 라인이 연장된 방향으로 연속하는 세 개의 화소에 각각 대응하는 레드, 그린 및 블루 색화소를 포함하고,
    상기 세 개의 화소는 하나의 색 정보를 표시하는 단위 화소로 정의되는 것을 특징으로 하는 표시장치.
  22. 제21항에 있어서, 하나의 화소행에 포함된 홀수번째 화소는 상기 현재단 1H 시간 중 초기 H/2 시간동안 턴-온되고, 짝수번째 화소는 후기 H/2 시간동안 턴-온되는 것을 특징으로 하는 표시장치.
  23. 제22항에 있어서, 상기 데이터 라인은 상기 초기 H/2 시간동안 상기 픽셀전압을 상기 홀수번째 화소에 인가하고, 상기 후기 H/2 시간동안 상기 픽셀전압을 짝수번째 화소에 인가하는 것을 특징으로 하는 표시장치.
  24. 제22항에 있어서, 상기 게이트 라인은,
    상기 초기 H/2 시간동안 상기 홀수번째 화소를 턴-온시키는 제1 게이트 라인; 및
    상기 후기 H/2 시간동안 상기 짝수번째 화소를 턴-온시키는 제2 게이트 라인을 포함하는 것을 특징으로 하는 표시장치.
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