CN101149550A - 阵列基底和具有该阵列基底的显示装置 - Google Patents

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Abstract

本发明公开了一种阵列基底和一种显示装置，在该阵列基底和该显示装置中，栅极线在当前1H时间段内接收栅极脉冲，数据线接收极性每帧被反转的像素电压。当薄膜晶体管在当前1H时间段内响应于栅极脉冲而导通时，像素电极在当前1H时间段内通过薄膜晶体管接收像素电压。在前1H时间段内，响应于前栅极脉冲，预充电部分将像素电极预充电至作为像素电压的基准电压的共电压。

Description

阵列基底和具有该阵列基底的显示装置
本申请要求于2006年9月18日提交的第10-2006-0090247号韩国专利申请的优先权，出于所有目的，其内容通过引用包含于此，好像完全在这里被提出一样。
技术领域
本发明涉及一种阵列基底和一种包括该阵列基底的显示装置。更具体地讲，本发明涉及一种可以提高响应速度的阵列基底和一种包括该阵列基底的显示装置。
背景技术
通常，液晶显示器包括液晶显示面板，液晶显示面板包括下基底、面对下基底的上基底以及置于下基底和上基底之间的液晶层，以显示图像。
液晶显示面板可包括多条栅极线、多条数据线以及连接到栅极线和数据线的多个像素，上述栅极线、数据线和像素都形成在液晶显示面板上。液晶显示面板包括通过薄膜工艺直接形成在其上的栅极驱动电路。栅极驱动电路顺序地向栅极线输出栅极信号。
通常，栅极驱动电路包括移位寄存器，在移位寄存器中，多个级相继地相互连接。即，每个级向对应的栅极线施加栅极信号，并控制下一级的驱动。
然而，随着液晶显示面板的尺寸变得更大且分辨率变得更高，栅极线的数目增加。当栅极线的数目增加时，有源时间段(active period)(一个水平扫描时间段，1H时间段)缩短，在有源时间段中操作连接到一行的像素。结果，液晶的充电速率会降低，从而显示装置的响应速度降低。
发明内容
本发明提供了一种可提高响应速度和显示品质的阵列基底。
本发明还提供了一种包括上述阵列基底的显示装置。
本发明的其它特征将在随后的描述中被提出，并部分地将从描述中清楚，或者可以通过本发明的实践而得知。
本发明公开了一种阵列基底，该阵列基底包括底基底和布置在底基底上的多个像素。每个像素包括栅极线、数据线、薄膜晶体管、像素电极和预充电部分。栅极线在当前1H时间段(一个水平扫描时间段)内接收栅极脉冲，数据线接收极性每帧被反转的像素电压。数据线与栅极线绝缘并与栅极线交叉。薄膜晶体管连接到栅极线和数据线，以在当前1H时间段内响应于栅极脉冲来输出像素电压。像素电极连接到薄膜晶体管，以在当前1H时间段内接收像素电压。在前1H时间段内，预充电部分响应于前栅极脉冲将像素电极预充电至作为像素电压的基准电压的共电压。
本发明还公开了一种显示装置，该显示装置包括阵列基底、相对基底、栅极驱动电路和数据驱动电路。阵列基底包括底基底和布置在底基底上的多个像素，相对基底与阵列基底结合并面对阵列基底。栅极驱动电路向像素施加栅极脉冲，数据驱动电路向像素施加极性每帧被反转的像素电压。布置在阵列基底上的每个像素包括栅极线、数据线、薄膜晶体管、像素电极和预充电部分。栅极线在当前1H时间段(一个水平扫描时间段)内接收栅极脉冲，数据线接收数据电压。数据线与栅极线绝缘并与栅极线交叉。薄膜晶体管连接到栅极线和数据线，以在当前1H时间段内响应栅极脉冲来输出像素电压。像素电极连接到薄膜晶体管，以在当前1H时间段内接收像素电压。在前1H时间段内，预充电部分响应于前栅极脉冲将像素电极预充电至作为像素电压的基准电压的共电压。
要理解的是，上面的总体描述和下面的详细描述都是示例性和说明性的，并意在提供对要求保护的本发明的进一步的说明。
附图说明
附图示出了本发明的实施例，并和说明书一起用来说明本发明的原理，其中，包括附图来提供对本发明的进一步理解，附图包含在该说明书中并构成该说明书的一部分。
图1是示出了根据本发明示例性实施例的液晶显示器的平面图。
图2是示出了图1中示出的具有水平像素结构的一个像素的电路图。
图3是示出了图2中的一个像素中像素电压根据栅极脉冲的变化的波形图。
图4是示出了图1中示出的阵列基底上的像素的布局图。
图5是沿着图4中示出的线I-I′和II-II′截取的剖视图。
图6是示出了根据本发明另一示例性实施例的液晶显示器的平面图。
图7是示出了图6中示出的具有垂直像素结构的一个像素的电路图。
图8是示出了图6中示出的阵列基底上的像素的布局图。
图9是沿着图8中示出的线III-III′和IV-IV′截取的剖视图。
图10是示出了根据本发明另一示例性实施例的液晶显示器的平面图。
图11是示出了图10中示出的具有垂直像素结构的一个像素的电路图。
图12是示出图11中的一个像素中像素电压根据栅极脉冲的变化的波形图。
具体实施方式
下文中，将参照附图来更充分地描述本发明，附图中示出了本发明的实施例。然而，本发明可以以许多不同的形式来实施，并不应该理解为限于这里阐述的实施例。相反，提供这些实施例，使得本公开是彻底的，并将本发明的范围充分传达给本领域的技术人员。在附图中，为了清晰起见，会夸大层和区域的尺寸和相对尺寸。附图中相同的标号表示相同的元件。
应该理解的是，当元件或层被称作在另一元件或层上或连接到另一元件或层时，它可以直接在另一元件或层上或者直接连接到另一元件或层，或者可存在中间元件或层。相反，当元件或层被称作直接在另一元件或层上或者直接连接到另一元件或层时，不存在中间元件或层。
图1是示出了根据本发明示例性实施例的液晶显示器的平面图。
参照图1，液晶显示器500包括：液晶显示面板100，用于显示图像；印刷电路板400，与液晶显示面板100相邻地布置；载带封装(TCP)300，连接液晶显示面板100和印刷电路板400。
液晶显示面板100包括：阵列基底110；滤色器基底120，面对阵列基底110；液晶层(未示出)，置于阵列基底110和滤色器基底120之间。阵列基底110被划分为其上显示图像的显示区DA、第一外围区PA1、第二外围区PA2和第三外围区PA3。外围区PA1、PA2和PA3与显示区DA相邻。
在阵列基底110的显示区DA中，多个像素区被限定成矩阵构造。具体地讲，在显示区DA中，通过沿着第一方向D1延伸的多条栅极线GL1-GLn(n是大于2的偶数)和沿着第二方向D2延伸的多条数据线DL1-DLm来限定像素区，其中，第二方向D2与第一方向D1基本上垂直。滤色器基底120包括与布置在其上的像素区对应的多个有色像素(例如红色、绿色和蓝色像素)。
第一外围区PA1与栅极线GL1-GLn的第一端相邻，第一栅极驱动电路210布置在第一外围区PA1中，以顺序地向栅极线GL1-GLn施加栅极脉冲。第一栅极驱动电路210包括移位寄存器，在移位寄存器中，多个级相继地相互连接。每个级包括与对应的栅极线GL1-GLn的第一端连接的输出端。因此，每个级顺序地导通，以顺序地向对应的栅极线GL1-GLn施加栅极脉冲。
第二外围区PA2与栅极线GL1-GLn的第二端相邻，第二栅极驱动电路220布置在第二外围区PA2中，以顺序地向栅极线GL1-GLn施加栅极脉冲。第二栅极驱动电路220包括移位寄存器，移位寄存器中具有相继地相互连接的多个级。每个级包括与对应的栅极线GL1-GLn的第二端连接的输出端。因此，每个级顺序地导通，以顺序地向对应的栅极线GL1-GLn施加栅极脉冲。
由于每条栅极线的第一端和第二端分别连接到第一栅极驱动电路210和第二栅极驱动电路220，因此通过栅极线的两端来输入栅极脉冲，这样可防止栅极脉冲的延迟。
在本示例性实施例中，第一栅极驱动电路210和第二栅极驱动电路220通过薄膜工艺基本上同时形成在阵列基底110上。该薄膜工艺可以与应用于形成像素的薄膜工艺相同。因此，第一栅极驱动电路210和第二栅极驱动电路220被集成在阵列基底110上，使得可以从液晶显示器500中去除第一栅极驱动电路210和第二栅极驱动电路220安装在其上的驱动芯片。结果，可以提高液晶显示器500的生产能力，并可以减小液晶显示器500的尺寸。
第三外围区PA3与数据线DL1-DLm的一端相邻，TCP 300的第一端附于第三外围区PA3。TCP 300的第二端附于印刷电路板400。向数据线DL1-DLm提供像素电压的数据驱动芯片310安装在TCP 300上。因此，响应于来自印刷电路板400的各种控制信号，数据驱动芯片310可以向数据线DL1-DLm提供像素电压。
从印刷电路板400输出的第一栅极控制信号和第二栅极控制信号通过TCP 300分别被提供到第一栅极驱动电路210和第二栅极驱动电路220。因此，响应于第一栅极控制信号和第二栅极控制信号，第一栅极驱动电路210和第二栅极驱动电路220分别向栅极线GL1-GLn提供栅极脉冲。
如图1所示，布置在阵列基底110上的像素具有水平像素结构，在该水平像素结构中，沿着第一方向D1的长度比沿着第二方向D2的长度长。在该水平像素结构中，沿着第二方向D2布置的与红色R、绿色G和蓝色B像素对应的三个连续的像素被定义为在其中显示一种颜色的一个像素。与垂直像素结构相比，在水平像素结构中，数据线的数目减少，栅极线的数目增加。
在采用水平像素结构的液晶显示器500中，由于数据线的数目减少导致输出数据信号的数据驱动芯片310的数目减少，这样可以提高液晶显示器500的生产能力。另一方面，虽然栅极线的数目增加，但是由于第一栅极驱动芯片210和第二栅极驱动芯片220通过薄膜工艺被集成到阵列基底110上，因此液晶显示器500中的芯片的数目不会增加。
下文中，将参照图2、图3、图4和图5来详细描述水平像素结构。
图2是示出了图1中示出的具有水平像素结构的一个像素的电路图，图3是示出了像素电压根据栅极脉冲的变化的波形图。
参照图2，一个像素包括：第一像素Pixj，对应于红色像素R；第二像素P(i+1)xj，对应于绿色像素G；第三像素P(i+2)xj，对应于蓝色像素B。第一像素Pixj、第二像素P(i+1)xj和第三像素P(i+2)xj中的每个都具有水平像素结构。
第一像素Pixj包括第i栅极线GLi、第j数据线DLj、存储线SL、第i薄膜晶体管T1i、第i预充电晶体管T2i和第i像素电极PEi。
第i薄膜晶体管T1i连接到第i栅极线GLi和第j数据线DLj。具体地讲，第i薄膜晶体管T1i包括：栅电极，连接到第i栅极线GLi；源电极，连接到第j数据线DLj；漏电极，连接到第i像素电极PEi。
第i预充电晶体管T2i连接在第(i-1)栅极线GLi-1和存储线SL之间。具体地讲，第i预充电晶体管T2i包括：栅电极，连接到第(i-1)栅极线GLi-1；源电极，连接到存储线SL；漏电极，连接到第i像素电极PEi。
第二像素P(i+1)xj包括第(i+1)栅极线GLi+1、第j数据线DLj、存储线SL、第(i+1)薄膜晶体管T1(i+1)、第(i+1)预充电晶体管T2(i+1)和第(i+1)像素电极PEi+1。
第(i+1)薄膜晶体管T1(i+1)连接到第(i+1)栅极线GLi+1、第j数据线DLj和第(i+1)像素电极PEi+1。第(i+1)预充电晶体管T2(i+1)连接到第i栅极线GLi、存储线SL和第(i+1)像素电极PEi+1。
第三像素P(i+2)xj包括第(i+2)栅极线GLi+2、第j数据线DLj、存储线SL、第(i+2)薄膜晶体管T1(i+2)、第(i+2)预充电晶体管T2(i+2)和第(i+2)像素电极PEi+2。
第(i+2)薄膜晶体管T1(i+2)连接到第(i+2)栅极线GLi+2、第j数据线DLj和第(i+2)像素电极PEi+2。第(i+2)预充电晶体管T2(i+2)连接到第(i+1)栅极线GLi+1、存储线SL和第(i+2)像素电极PEi+2。
如图2和图3所示，响应于施加到第(i-1)栅极线GLi-1的第(i-1)栅极脉冲Gi-1，第一像素Pixj将第i像素电极PEi预充电至共电压Vcom。具体地讲，当第i预充电晶体管T2i响应于第(i-1)栅极脉冲Gi-1而导通时，施加到存储线SL的共电压Vcom通过第i预充电晶体管T2i被施加到第i像素电极PEi。因此，在当产生第(i-1)栅极脉冲Gi-1的1H时间段(第(i-1)有源时间段Ai-1)内，第i像素电极PEi被预充电至共电压Vcom。
然后，第i薄膜晶体管T1i响应于第i栅极脉冲Gi而导通，使得施加到第j数据线DLj的第i像素电压Vpi在第i有源时间段Ai内被施加到第i像素电极PEi。
当施加到第i像素电极PEi的第i像素电压Vpi的极性每帧被反转时，在第(i-1)有源时间段Ai-1内，共电压Vcom被作为基准电压施加到第i像素电极PEi。因此，在第i有源时间段Ai内，第i像素电压Vpi达到目标电压的时间会缩短，使得液晶的响应速度会提高。
在第i有源时间段Ai内，响应于第i栅极脉冲Gi，第二像素P(i+1)xj的第(i+1)像素电极PEi+1被预充电至共电压Vcom，然后在第(i+1)有源时间段Ai+1内，响应于第(i+1)栅极脉冲Gi+1来接收第(i+1)像素电压Vpi+1。
在第(i+1)有源时间段Ai+1内，响应于第(i+1)栅极脉冲Gi+1，第三像素P(i+2)xj的第(i+2)像素电极PEi+2被预充电至共电压Vcom，然后，在第(i+2)有源时间段Ai+2内，响应于第(i+2)栅极脉冲Gi+2来接收第(i+2)像素电压Vpi+2。
如上所述，当施加到每个像素的像素电压的极性每帧被反转时，响应于前栅极脉冲，当前像素被预充电至作为极性的基准电压的共电压，然后接收目标像素电压。因此，在有源时间段内，每个像素的像素电压用来达到目标电压所需的时间会缩短，使得液晶的响应速度会提高。
图4是示出了图1中示出的阵列基底上的像素的布局图，图5是沿着图4中示出的线I-I′和II-II′截取的剖视图。
阵列基底110包括底基底111和布置在底基底111上的像素。由于像素具有相同的构造，因此将参照图4和图5仅详细描述一个像素。
参照图4和图5，第(i-1)栅极线GLi-1和第i栅极线GLi布置在底基底111上且沿着第一方向D1延伸。在本实施例中，对于第ixj像素，第i栅极线GLi被定义为当前栅极线，第(i-1)栅极线GLi-1被定义为前栅极线。
第i薄膜晶体管T1i的栅电极GE1和第i预充电晶体管T2i的栅电极GE2形成在底基底111上。具体地讲，第i薄膜晶体管T1i的栅电极GE1从第i栅极线GLi分支出来，第i预充电晶体管T2i的栅电极GE2从第(i-1)栅极线GLi-1分支出来。
布置在底基底111上的第(i-1)栅极线GLi-1、第i栅极线GLi、第i薄膜晶体管T1i的栅电极GE1和第i预充电晶体管T2i的栅电极GE2被栅极绝缘层112覆盖。
沿着第二方向D2延伸的第j数据线DLj、第一存储线SL1、第二存储线SL2和第三存储线SL3布置在栅极绝缘层112上。第一存储线SL1和第二存储线SL2沿着第一方向D1延伸。具体地讲，第一存储线SL1与第(i-1)栅极线GLi-1相邻地布置，第二存储线SL2与第i栅极线GLi相邻地布置。第三存储线SL3沿着第二方向D2延伸，并连接第一存储线SL1和第二存储线SL2。
第i薄膜晶体管T1i的源电极SE1和漏电极DE1以及第i预充电晶体管T2i的源电极SE2和漏电极DE2形成在栅极绝缘层112上。第i薄膜晶体管T1i的源电极SE1从第j数据线DLj分支出来，第i薄膜晶体管T1i的漏电极DE1在栅电极GE1的上部与源电极SE1分隔预定距离。第i预充电晶体管T2i的源电极SE2从第一存储线SL1分支出来，第i预充电晶体管T2i的漏电极DE2在栅电极GE2的上部与源电极SE2分隔预定距离。因此，在底基底111上完成第i薄膜晶体管T1i和第i预充电晶体管T2i。
布置在栅极绝缘层112上的第j数据线DLj、第一存储线SL1、第二存储线SL2、第三存储线SL3、第i薄膜晶体管T1i和第i预充电晶体管T2i被保护层113覆盖。保护层113设置有穿过保护层113形成的第一接触孔C1和第二接触孔C2，用于分别暴露第i薄膜晶体管T1i的漏电极DE1和第i预充电晶体管T2i的漏电极DE2。
第i像素电极PEi形成在保护层113上。第i像素电极PEi包含透明导电材料。此外，第i像素电极PEi通过第一接触孔C1连接到第i薄膜晶体管T1i的漏电极DE1，并通过第二接触孔C2连接到第i预充电晶体管T2i的漏电极DE2。
根据以上描述，第i预充电晶体管T2i连接在前栅极线GLi-1和第一存储线SL1之间，用于响应于前栅极脉冲将第i像素电极PEi预充电至共电压Vcom。
作为本示例性实施例的示例，在具有水平像素结构的像素中，第一存储线SL1、第二存储线SL2和第三存储线SL3由与第j数据线DLj相同的层形成。因此，第i预充电晶体管T2i的源电极SE2可以从第一存储线SL1、第二存储线SL2和第三存储线SL3中的一个分支出来。因此，用于在阵列基底110上形成第i预充电晶体管T2i的工艺可以得到简化。
图6是示出了根据本发明另一示例性实施例的液晶显示器的平面图；图7是示出了图6中示出的具有垂直像素结构的一个像素的电路图。在图6中，相同的标号表示与图1相同的元件，因此，将省略对相同元件的详细描述。
参照图6，液晶显示器503包括：液晶显示面板103，用于显示图像；印刷电路板400，与液晶显示面板103相邻地布置；载带封装(TCP)300，连接液晶显示面板103和印刷电路板400。
液晶显示面板103包括：阵列基底110；滤色器基底120，面对阵列基底110；液晶层(未示出)，置于阵列基底110和滤色器基底120之间。阵列基底110被划分为在其上显示图像的显示区DA以及与显示区DA相邻的第一外围区PA1和第三外围区PA3。
在阵列基底110的显示区DA中，多个像素区被限定成矩阵构造。第一外围区PA1与栅极线GL1-GLn的第一端相邻，栅极驱动电路210布置在第一外围区PA1中，以顺序地向栅极线GL1-GLn施加栅极脉冲。栅极驱动电路210包括移位寄存器，移位寄存器具有相继地相互连接的多个级。每个级包括与对应的栅极线GL1-GLn的第一端连接的输出端。因此，每个级顺序地导通，以顺序地向栅极线GL1-GLn中对应的栅极线施加栅极脉冲。
第三外围区PA3与数据线DL1-DLm的一端相邻，TCP 300的第一端附于第三外围区PA3。TCP 300的与第一端相对的第二端附于印刷电路板400。向数据线DL1-DLm提供像素电压的数据驱动芯片310安装在TCP 300上。
如图6所示，布置在阵列基底110上的每个像素具有垂直像素结构，在该垂直像素结构中，沿着第二方向D2的长度比沿着第一方向D1的长度长。在垂直像素结构中，沿着第一方向D1布置的与红色R、绿色G和蓝色B像素对应的三个连续的像素被定义为在其上显示一种颜色信息的一个像素。
因此，与图1中示出的水平像素结构相比，在采用垂直像素结构的液晶显示器503中，数据线的数目增加，栅极线的数目减少。
参照图7，一个像素包括：第一像素Pixj，对应于红色像素R；第二像素Pix(j+1)，对应于绿色像素G；第三像素Pix(j+2)，对应于蓝色像素B。第一像素、第二像素和第三像素中的每个都具有垂直像素结构。
第一像素Pixj包括第i栅极线GLi、第j数据线DLj、存储线SL、第j薄膜晶体管T1j、第j预充电晶体管T2j和第j像素电极PEj。
第j薄膜晶体管T1j连接到第i栅极线GLi和第j数据线DLj。具体地讲，第j薄膜晶体管T1j包括：栅电极，连接到第i栅极线GLi；源电极，连接到第j数据线DLj；漏电极，连接到第j像素电极PEj。
第j预充电晶体管T2j连接到第(i-1)栅极线GLi-1和存储线SL。具体地讲，第j预充电晶体管T2j包括：栅电极，连接到第(i-1)栅极线GLi-1；源电极，连接到存储线SL；漏电极，连接到第j像素电极PEj。
第二像素Pix(j+1)包括第i栅极线GLi、第(j+1)数据线DLj+1、存储线SL、第(j+1)薄膜晶体管T1(j+1)、第(j+1)预充电晶体管T2(j+1)和第(j+1)像素电极PEj+1。
第(j+1)薄膜晶体管T1(j+1)连接到第i栅极线GLi、第(j+1)数据线DLj+1和第(j+1)像素电极PEj+1。第(j+1)预充电晶体管T2(j+1)连接到第(i-1)栅极线GLi-1、存储线SL和第(j+1)像素电极PEj+1。
第三像素Pix(j+2)包括第i栅极线GLi、第(j+2)数据线DLj+2、存储线SL、第(j+2)薄膜晶体管T1(j+2)、第(j+2)预充电晶体管T2(j+2)和第(j+2)像素电极PEj+2。
第(j+2)薄膜晶体管T1(j+2)连接到第i栅极线GLi、第(j+2)数据线DLj+2和第(j+2)像素电极PEj+2。第(j+2)预充电晶体管T2(j+2)连接到第(i-1)栅极线GLi-1、存储线SL和第(j+2)像素电极PEj+2。
响应于施加到第(i-1)栅极线GLi-1的第(i-1)栅极脉冲Gi-1，第一像素Pixj、第二像素Pix(j+1)和第三像素Pix(j+2)分别将第j像素电极PEj、第(j+1)像素电极PEj+1和第(j+2)像素电极PEj+2预充电至共电压。具体地讲，当第j预充电晶体管T2j、第(j+1)预充电晶体管T2(j+1)和第(j+2)预充电晶体管T2(j+2)被第(i-1)栅极脉冲Gi-1而导通时，施加到存储线SL的共电压通过第j预充电晶体管T2j、第(j+1)预充电晶体管T2(j+1)和第(j+2)预充电晶体管T2(j+2)被分别施加到第j像素电极PEj、第(j+1)像素电极PEj+1和第(j+2)像素电极PEj+2。因此，在产生第(i-1)栅极脉冲Gi-1的1H时间段(第(i-1)有源时间段)内，第j像素电极PEj、第(j+1)像素电极PEj+1和第(j+2)像素电极PEj+2被预充电至共电压。
然后，为了向第j像素电极PEj、第(j+1)像素电极PEj+1和第(j+2)像素电极PEj+2分别施加通过第j数据线DLj、第(j+1)数据线DLj+1和第(j+2)数据线DLj+2施加的第j像素电压、第(j+1)像素电压和第(j+2)像素电压，在第i有源时间段内，第j薄膜晶体管T1j、第(j+1)薄膜晶体管T1(j+1)和第(j+2)薄膜晶体管T1(j+2)响应于第i栅极脉冲Gi而导通。
如上所述，在前有源时间段内，当前像素电极被预充电至共电压，使得在当前有源时间段内，像素电压用来达到目标电压所需的时间会缩短。具体地讲，当施加到每个像素的像素电压的极性每帧被反转时，当前像素被预充电至作为极性的基准电压的共电压，然后响应当前栅极脉冲来接收目标像素电压。因此，在有源时间段内，像素电压用来达到目标电压所需的时间会缩短，使得液晶的响应速度可提高。
图8是示出了图6中示出的阵列基底上的像素的布局图，图9是沿着图8中示出的线III-III′和IV-IV′截取的剖视图。
阵列基底110包括底基底111和布置在底基底111上的多个像素。由于每个像素具有相同的结构，因此将参照图8和图9仅详细描述一个像素(例如第ixj像素)。
参照图8和图9，第(i-1)栅极线GLi-1、第i栅极线GLi、第一存储线SL1、第二存储线SL2和第三存储线SL3形成在底基底111上。对于第ixj像素，第i栅极线GLi被定义为当前栅极线，第(i-1)栅极线被定义为前栅极线。第(i-1)栅极线GLi-1和第i栅极线GLi沿着第一方向D1延伸。第一存储线SL1和第二存储线SL2彼此平行地沿着第二方向D2延伸，且布置在第(i-1)栅极线GLi-1和第i栅极线GLi之间。第三存储线SL3沿着第一方向D1延伸，并连接第一存储线SL1和第二存储线SL2。
第j薄膜晶体管T1j的栅电极GE1和第j预充电晶体管T2j的栅电极GE2形成在底基底111上。具体地讲，第j薄膜晶体管T1j的栅电极GE1从第i栅极线GLi分支出来，第j预充电晶体管T2j的栅电极GE2从第(i-1)栅极线GLi-1分支出来。
布置在底基底111上的第(i-1)栅极线GLi-1、第i栅极线GLi、第一存储线SL1、第二存储线SL2、第三存储线SL3、第j薄膜晶体管T1j的栅电极GE1和第j预充电晶体管T2j的栅电极GE2被栅极绝缘层112覆盖。栅极绝缘层112设置有穿过栅极绝缘层112形成的第三接触孔C3，以暴露第一存储线SL1的一端。
然后，沿着第二方向D2延伸的第j数据线DLj布置在栅极绝缘层112上。此外，第j薄膜晶体管T1j的源电极SE1和漏电极DE1以及第j预充电晶体管T2j的源电极SE2和漏电极DE2形成在栅极绝缘层112上。第j薄膜晶体管T1j的源电极SE1从第j数据线DLj分支出来，第j薄膜晶体管T1j的漏电极DE1在栅电极GE1的上部与源电极SE1分隔预定距离。
第j预充电晶体管T2j的源电极SE2连接到第一存储线SL1，第j预充电晶体管T2j的漏电极DE2在栅电极GE2的上部与源电极SE2分隔预定距离。第j预充电晶体管T2j的源电极SE2通过穿过栅极绝缘层112形成的第三接触孔C3连接到第一存储线SL1。因此，在底基底111上完成第j薄膜晶体管T1j和第j预充电晶体管T2j。
布置在栅极绝缘层112上的第j数据线DLj、第j薄膜晶体管T1j和第j预充电晶体管T2j被保护层113覆盖。保护层113设置有第一接触孔C1和第二接触孔C2，第j薄膜晶体管T1j的漏电极DE1和第j预充电晶体管T2j的漏电极DE2分别通过第一接触孔C1和第二接触孔C2被暴露。
第j像素电极PEj形成在保护层113上，第j像素电极PEj通过第一接触孔C1连接到第j薄膜晶体管T1j的漏电极DE1，并通过第二接触孔C2连接到第j预充电晶体管T2j的漏电极DE2。
如上所述，第j预充电晶体管T2j连接在前栅极线GLi-1和第一存储线SL1之间，以响应于前栅极脉冲将第j像素电极PEj预充电至共电压。
在图8和图9中，描述了其中在具有垂直像素结构的像素中第一存储线SL1、第二存储线SL2和第三存储线SL3由与第i栅极线GLi相同的层形成的结构。然而，在具有垂直像素结构的像素中，第一存储线SL1、第二存储线SL2和第三存储线SL3可以由与第j数据线DLj相同的层形成。
图10是示出了根据本发明另一示例性实施例的液晶显示器的平面图。在图10中，相同的标号表示与图6中相同的元件，因此，将省略对相同元件的详细描述。
参照图10，液晶显示器505包括阵列基底110，阵列基底110被划分为在其上显示的图像的显示区DA、第一外围区PA1、第二外围区PA2和第三外围区PA3。外围区PA1、PA2和PA3与显示区DA相邻。
在阵列基底110的显示区DA中，多个像素区被限定成矩阵构造。第一外围区PA1与栅极线GL1-GLn的第一端相邻，第一栅极驱动电路210布置在第一外围区PA1中，以顺序地向栅极线GL1-GLn施加栅极脉冲。第二外围区PA2与栅极线GL1-GLn的第二端相邻，第二栅极驱动电路220布置在第二外围区PA2中，以顺序地向栅极线GL1-GLn施加栅极脉冲。
第三外围区PA3与数据线DL1-DLm的一端相邻，TCP 300附于第三外围区PA3。向数据线DL1-DLm提供像素电压的数据驱动芯片310安装在TCP300上。
如图10所示，布置在阵列基底110上的每个像素具有沿着第二方向D2的长度比沿着第一方向D1的长度长的垂直像素结构。在该垂直像素结构中，沿着第一方向D1布置的与红色R、绿色G和蓝色B像素对应的三个连续的像素被定义为在其中显示一种颜色的一个像素。
在图10中，一条数据线连接到布置在其左侧和右侧的两个像素。因此，与图6中示出的液晶显示器503相比，在图10中示出的液晶显示器505中，数据线的数目减半，栅极线的数目增加两倍。
图11是示出了图10中示出的具有垂直像素结构的一个像素的电路图，图12是示出了图11中示出的一个像素中像素电压根据栅极脉冲的变化的波形图。
参照图11，一个像素包括：第一像素PLixj，对应于红色像素R；第二像素PRixj，对应于绿色像素G；第三像素PLix(j+1)，对应于蓝色像素B。第一像素PLixj、第二像素PRixj和第三像素PLix(j+1)中的每个都具有垂直像素结构。
第一像素PLixj包括第i栅极线GLi、第j数据线DLj、存储线SL、第j左薄膜晶体管T1j第j左预充电晶体管T2j和第j左像素电极PEj(L)。
第j左薄膜晶体管T1j连接到第i栅极线GLi和第j数据线DLj。具体地讲，第j左薄膜晶体管T1j包括：栅电极，连接到第i栅极线GLi；源电极，连接到第j数据线DLj；漏电极，连接到第j左像素电极PEj(L)。
第j左预充电晶体管T2j连接到第(i-1)栅极线GLi-1和存储线SL。具体地讲，第j左预充电晶体管T2j包括：栅电极，连接到第(i-1)栅极线GLi-1；源电极，连接到存储线SL；漏电极，连接到第j左像素电极PEj(L)。
第二像素PRixj包括第(i+1)栅极线GLi+1、第j数据线DLj、存储线SL、第j右薄膜晶体管T3j、第j右预充电晶体管T4j和第j右像素电极PEj(R)。
第j右薄膜晶体管T3j连接到第(i+1)栅极线GLi+1、第j数据线DLj和第j右像素电极PEj(R)。第j右预充电晶体管T4j连接到第i栅极线GLi、存储线SL和第j右像素电极PEj(R)。
第三像素PLix(j+1)包括第i栅极线GLi、第(j+1)数据线DLj+1、存储线SL、第(j+1)左薄膜晶体管T1(j+1)、第(j+1)左预充电晶体管T2(j+1)和第(j+1)左像素电极PEj+1(L)。
第(j+1)左薄膜晶体管T1(j+1)连接到第i栅极线GLi、第(j+1)数据线DLj+1和第(j+1)左像素电极PEj+1(L)。第(j+1)左预充电晶体管T2(j+1)连接到第(i-1)栅极线GLi-1、存储线SL和第(j+1)左像素电极PEj+1(L)。
如图11和图12所示，响应于施加到第(i-1)栅极线GLi-1的第(i-1)栅极脉冲Gi-1，第一像素PLixj和第三像素PLix(j+1)将第j左像素电极PEj(L)和第(j+1)左像素电极PEj+1(L)预充电至共电压Vcom。具体地讲，当第j左预充电晶体管T2j和第(j+1)左预充电晶体管T2(j+1)响应于第(i-1)栅极脉冲Gi-1而导通时，施加到存储线SL的共电压Vcom通过第j左预充电晶体管T2j和第(j+1)左预充电晶体管T2(j+1)分别施加到第j左像素电极PEj(L)和第(j+1)左像素电极PEj+1(L)。因此，在产生第(i-1)栅极脉冲Gi-1的1H时间段(第(i-1)有源时间段Ai-1)内，第j左像素电极PEj(L)和第(j+1)左像素电极PEj+1(L)被预充电至共电压Vcom。
然后，在第i有源时间段Ai内，第j左薄膜晶体管T1j和第(j+1)左薄膜晶体管T1(j+1)响应于第i栅极脉冲Gi而导通，以将通过第j数据线DLj和第(j+1)数据线DLj+1施加的第j左像素电压Vpj(L)和第(j+1)左像素电压Vpj+1(L)分别施加到第j左像素电极PEj(L)和第(j+1)左像素电极PEj+1(L)。
此外，在第i有源时间段Ai内，第j右预充电晶体管T4j响应于第i栅极脉冲Gi而导通，使得在第j右像素电极PEj(R)中预充入共电压Vcom。然后，在第(i+1)有源时间段Ai+1内，当第j右薄膜晶体管T3j响应于第(i+1)栅极脉冲Gi+1而导通时，第j右像素电压Vpj(R)通过第j数据线Dlj被施加到第j右像素电极PEj(R)。
结果，当连接到一行的像素导通的时间被定义为1H时间段时，连接到一行的像素中的偶数像素响应于在前H/2的时间段内产生的第i栅极脉冲Gi而导通，奇数像素在后H/2的时间段内响应于第(i+1)栅极脉冲Gi+1而导通。此外，偶数像素响应于第(i-1)栅极脉冲Gi-1而被预充电至共电压Vcom，奇数像素响应于第i栅极脉冲Gi被预充电至共电压Vcom。
如上所述，由于在前有源时间段内当前像素电极被预充电至共电压，因此在当前有源时间段内像素电压用来达到目标电压所需的时间会缩短。具体地讲，当施加到每个像素的像素电压的极性每帧被反转时，当前像素被预充电至作为极性的基准电压的共电压，然后接收目标像素电压。因此，在有源时间段内，像素电压用来达到目标电压所需的时间会缩短，从而提高了液晶的响应速度。
在图1、图2、图3、图4、图5、图6、图7、图8、图9、图10、图11和图12中，只描述了其中栅极驱动电路直接形成在阵列基底110上的结构。然而，可以用芯片的形式来制备栅极驱动电路，采用玻璃上芯片(chip-on-glass)法将其安装在阵列基底110上或者将其安装在TCP上。
虽然没有在附图中示出，但是可以在具有宽视角特性的液晶显示器中采用其中像素电极被预充电至共电压的本发明的方法，其中，具有宽视角特性的液晶显示器例如垂直取向构型模式液晶显示器、多畴垂直取向模式液晶显示器、超级垂直取向构型(S-PVA)模式液晶显示器等。
具体地讲，S-PVA模式液晶显示器包括具有向其施加不同的子电压的子像素和主像素的像素，以在像素中形成具有不同灰阶的区域(domain)。由于注视着液晶显示器的人眼仅识别到两个子电压之间的中间值，因此可以防止由于在中间灰阶以下的扭曲的伽玛曲线导致的侧视角的劣化，从而提高液晶显示器的侧面可视性。
上述的S-PVA模式液晶显示器根据其驱动方法被分为耦合电容器(coupling capacitor，CC)型和双晶体管(TT)型。在CC-型S-PVA模式液晶显示器中，在主像素电极和子像素电极之间添加耦合电容器，以降低施加到子像素电极的数据电压，使得低于主像素电压的像素电压被作为子像素电压施加。同时，在TT-型S-PVA模式液晶显示器中，利用导通预定时间间隔的两个晶体管，具有不同电压电平的主像素电压和子像素电压分别被施加到主像素电极和子像素电极。因此，与CC-型驱动方法相比，在TT-型驱动方法的情况下，充入主像素电压和子像素电压所需的时间会减小H/2的时间段。
因此，在采用TT-型驱动方法的S-PVA模式液晶显示器中，由于主像素电极和子像素电极被预充电至共电压，因此主像素区和子像素区中的液晶的充电速率会提高，从而S-PVA液晶显示器的响应速度提高。
根据以上描述，在前1H时间段内，响应于前栅极脉冲，当前像素电极被预充电至作为基准像素电压的共电压，在当前1H时间段内，响应于当前栅极脉冲，像素电压被施加到当前像素。
因此，在有源时间段(连接到一行的当前像素被操作的时间)内，每个像素的像素电压用来达到目标电压需要的时间会缩短，从而液晶的响应速度提高。
此外，在当前像素被预充电至前像素电压的传统方法中，会出现由于过充电的当前像素导致的重像现象(ghost phenomenon)，在该重像现象中，显示灰阶比期望的灰阶高的图像。然而，根据本发明的示例性实施例，当前像素被预充电至用作像素电压的基准电压的共电压。因此，可以防止重像现象，从而提高显示装置的显示品质。
对于本领域的技术人员将清楚的是，在不脱离本发明的精神或范围的情况下，可以在本发明中作各种更改和变化。因此，本发明意在覆盖本发明的更改和变化，只要这些更改和变化落入权利要求及其等同物的范围内。

Claims (24)

1.一种阵列基底，包括：
底基底；
多个像素，布置在底基底上；
每个像素包括：
栅极线，用于在当前一个水平扫描时间段内接收栅极脉冲；
数据线，用于接收像素电压，数据线与栅极线绝缘并与栅极线交叉；
薄膜晶体管，连接到栅极线和数据线，以在当前一个水平扫描时间段内响应于栅极脉冲来输出极性每帧被反转的像素电压；
像素电极，连接到薄膜晶体管，以在当前一个水平扫描时间段内接收像素电压；
预充电部分，用于在前一个水平扫描时间段内响应于前栅极脉冲将像素电极预充电至共电压，其中，共电压是像素电压的基准电压。
2.如权利要求1所述的阵列基底，其中，像素电压具有相对于共电压的正极性或负极性。
3.如权利要求1所述的阵列基底，还包括用于接收共电压的存储线。
4.如权利要求3所述的阵列基底，其中，预充电部分包括预充电晶体管，预充电晶体管连接到前栅极线和存储线，以在前一个水平扫描时间段内响应于前栅极脉冲来向像素电极输出共电压。
5.如权利要求4所述的阵列基底，其中，存储线由与数据线相同的层形成。
6.如权利要求5所述的阵列基底，其中，预充电晶体管包括：
栅电极，从前栅极线分支出来；
源电极，从存储线分支出来；
漏电极，连接到像素电极。
7.如权利要求3所述的阵列基底，其中，存储线由与栅极线相同的层形成。
8.如权利要求3所述的阵列基底，其中，每个像素具有水平像素结构，在所述水平像素结构中，像素沿着栅极线延伸的方向的长度比像素沿着数据线延伸的方向的长度长。
9.如权利要求8所述的阵列基底，其中，存储线包括：
第一存储线，与前栅极线相邻地布置，第一存储线基本上与前栅极线平行并与像素电极叠置；
第二存储线，与栅极线相邻地布置，第二存储线基本上与栅极线平行并与像素电极叠置；
第三存储线，与数据线基本平行，第三存储线连接第一存储线和第二存储线并与像素电极叠置。
10.如权利要求3所述的阵列基底，其中，每个像素具有垂直像素结构，在所述垂直像素结构中，像素沿着数据线延伸的方向的长度比像素沿着栅极线延伸的方向的长度长。
11.如权利要求10所述的阵列基底，其中，存储线包括：
第一存储线和第二存储线，彼此分隔开，基本与数据线平行并与像素电极叠置；
第三存储线，基本与栅极线平行，第三存储线连接第一存储线和第二存储线并与像素电极叠置。
12.一种显示装置，包括：
阵列基底，包括底基底和布置在底基底上的多个像素；
相对基底，与阵列基底结合并面对阵列基底；
栅极驱动电路，用于向像素施加栅极脉冲；
数据驱动电路，用于向像素施加极性每帧被反转的像素电压，
每个像素包括：
栅极线，用于在当前一个水平扫描时间段内接收栅极脉冲；
数据线，用于接收像素电压，数据线与栅极线绝缘并与栅极线交叉；
薄膜晶体管，连接到栅极线和数据线，以在当前一个水平扫描时间段内响应于栅极脉冲来输出像素电压；
像素电极，连接到薄膜晶体管，以在当前一个水平扫描时间段内接收像素电压；
预充电部分，用于在前一个水平扫描时间段内响应于前栅极脉冲将像素电极预充电至共电压，
其中，共电压是像素电压的基准电压。
13.如权利要求12所述的显示装置，还包括用于接收共电压的存储线。
14.如权利要求13所述的显示装置，其中，预充电部分包括预充电晶体管，预充电晶体管连接到前栅极线和存储线，以在前一个水平扫描时间段内响应于前栅极脉冲来向像素电极输出共电压。
15.如权利要求12所述的显示装置，其中，通过在阵列基底上形成像素的薄膜工艺，栅极驱动电路直接形成在阵列基底上。
16.如权利要求15所述的显示装置，其中，栅极驱动电路包括：
第一栅极驱动电路，连接到栅极线的第一端；
第二栅极驱动电路，连接到栅极线的第二端。
17.如权利要求16所述的显示装置，其中，阵列基底包括：显示区，像素布置在其中以显示图像；第一外围区，与栅极线的第一端相邻；第二外围区，与栅极线的第二端相邻，
第一栅极驱动电路和第二栅极驱动电路分别布置在第一外围区和第二外围区中。
18.如权利要求16所述的显示装置，其中，每个像素具有水平像素结构，在所述水平像素结构中，像素沿着栅极线延伸的方向的长度比像素沿着数据线延伸的方向的长度长。
19.如权利要求18所述的显示装置，其中，相对基底包括分别与沿着数据线延伸的方向布置的三个连续的像素对应的红色像素、绿色像素和蓝色像素，所述三个连续的像素被定义为用于显示一种颜色的一个像素。
20.如权利要求16所述的显示装置，其中，每个像素具有垂直像素结构，在所述垂直像素结构中，像素沿着数据线延伸的方向的长度比像素沿着栅极线延伸的方向的长度长。
21.如权利要求20所述的显示装置，其中，相对基底包括分别与沿着栅极线延伸的方向布置的三个连续的像素对应的红色像素、绿色像素和蓝色像素，所述三个连续的像素被定义为用于显示一种颜色的一个像素。
22.如权利要求21所述的显示装置，其中，在当前一个水平扫描时间段内的前二分之一的时间段内，布置在一行中的像素之中的偶数像素导通，在当前一个水平扫描时间段内的后二分之一的时间段内，布置在一行中的像素之中的奇数像素导通。
23.如权利要求22所述的显示装置，其中，数据线用于在所述当前一个水平扫描时间段内的前二分之一的时间段内向偶数像素施加像素电压，并在所述当前一个水平扫描时间段内的后二分之一的时间段内向奇数像素施加像素电压。
24.如权利要求22所述的显示装置，其中，栅极线包括：
第一栅极线，用于在所述当前一个水平扫描时间段内的前二分之一的时间段内导通偶数像素；
第二栅极线，用于在所述当前一个水平扫描时间段内的后二分之一的时间段内导通奇数像素。
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PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

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