TWI406257B - 用於一顯示器之顯示電路及顯示器 - Google Patents

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Description

用於一顯示器之顯示電路及顯示器
本發明係關於用於一顯示器之顯示電路及顯示器。更具體而言，本發明之顯示電路係將二個子畫素串接，以透過單一資料線接受由一資料驅動裝置所提供之資料電壓，使得顯示電路整體所需的資料線數目減少為習知顯示電路的一半。
隨著電子顯示科技的進步，各式電子顯示器大量使用於日常生活中，且其顯示品質也越來越符合人們的需求。電子顯示器係藉由控制排列成矩陣型式之多個顯示單元來呈現影像，其中各畫素皆具有一電晶體及一畫素電極。各畫素之電晶體分別連接至不同的資料線以接收一資料電壓，並將資料電壓傳導至畫素電極，以使畫素發光。
由於現今電子顯示器的尺寸越做越大，為使呈現的影像保有精確及細緻的顯示品質，顯示器內部的畫素數量，便需與電子顯示器之尺寸呈正比。相應地，便需具有大量的資料線以提供資料電壓給各個畫素。如此一來，大尺寸的電子顯示器即存在著耗電量大之缺點。
有鑑於此，如何降低電子顯示器之耗電量，並同時維持其顯示品質，進而提升電子顯示器的市場價值，乃為此一業界亟待達成之目標。
鑑於先前技術所面臨的問題，本發明之一目的在於提供一種顯示器及其顯示電路。顯示電路利用將各畫素之二子畫素串接以接收同一資料電壓，並配合畫素排列方式以及資料線及閘極線與畫素的連接關係，減少整體所需之資料線數目，進而降低電子顯示器之耗電量。
為達上述目的，本發明提供一種顯示器，其包含一種顯示電路、一閘極驅動裝置以及一資料驅動裝置。閘極驅動裝置用以產生複數個閘極訊號，資料驅動裝置則用以產生複數個資料訊號，其中該等閘極訊號包含一第一閘極訊號、一第二閘極訊號及一第三閘極訊號，該等資料訊號包含一第一資料訊號、一第二資料訊號及一第三資料訊號。
此種顯示電路包含一第一閘極線、一第二閘極線、一第三閘極線、一第一資料線、一第二資料線、一第三資料線以及至少一顯示單元。第一閘極線沿一列(row)方向設置且電性連接閘極驅動裝置，用以接收第一閘極訊號。第二閘極線沿列方向平行設置於第一閘極線之下方且電性連接閘極驅動裝置，用以接收第二閘極訊號。第三閘極線沿列方向平行設置，且位於第二閘極線之下方，第三閘極線電性連接閘極驅動裝置，用以接收第三閘極訊號。第一資料線，沿一與列方向垂直之行(column)方向設置且電性連接資料驅動裝置，用以接收第一資料訊號。第二資料線，沿行方向平行設置於第一資料線之左側且電性連接資料驅動裝置，用以接收第二資料訊號，其中第二資料訊號之極性係與第一資料訊號之極性相反。第三資料線，沿行方向平行設置於第二資料線之左 側且電性連接資料驅動裝置，用以接收一第三資料訊號，其中第三資料訊號之極性係與第二資料訊號之極性相反且與第一資料訊號之極性相同。
另外，顯示單元包含一第一畫素(pixel)、一第二畫素、一第三畫素以及一第四畫素。第一畫素包含一第1A子畫素(sub-pixel)以及一第1B子畫素，第1A子畫素包含一第1A電晶體(transistor)，第1A電晶體包含一第1A閘極(gate)、一第1A源極(source)以及一第1A汲極(drain)，第1B子畫素包含一第1B電晶體，第1B電晶體包含一第1B閘極、一第1B源極以及一第1B汲極，其中第1A子畫素沿著列方向設置於第1B子畫素之左側，第1A源極耦合至第一資料線，第1A閘極耦合至第二閘極線，第1A汲極係與第1B源極耦合，第1B閘極耦合至第一閘極線。
第二畫素沿著列方向設置於第一畫素之左側，其包含一第2A子畫素以及一第2B子畫素，第2A子畫素包含一第2A電晶體，第2A電晶體包含一第2A閘極、一第2A源極以及一第2A汲極，第2B子畫素包含一第2B電晶體，第2B電晶體包含一第2B閘極、一第2B源極以及一第2B汲極，其中第2A子畫素沿著列方向設置於第2B子畫素之右側，第2A源極耦合至第二資料線，第2A閘極耦合至第二閘極線，第2A汲極係與第2B源極耦合，第2B閘極耦合至第一閘極線。
第三畫素沿著行方向設置於第一畫素之下方，其包含一第3A子畫素及第3B子畫素，第3A子畫素包含一第3A電晶體，第3A電 晶體包含一第3A閘極、一第3A源極以及一第3A汲極，第3B子畫素包含一第3B電晶體，第3B電晶體包含一第3B閘極、一第3B源極以及一第3B汲極，其中第3A子畫素沿著列方向設置於第3B子畫素之右側，第3A源極耦合至第二資料線，第3A閘極耦合至第三閘極線，第3A汲極係與第3B源極耦合，第3B閘極耦合至第二閘極線。
第四畫素沿著列方向設置於第三畫素之左側，並沿著行方向設置於第二畫素之下方，其包含一第4A子畫素以及一第4B子畫素，第4A子畫素包含一第4A電晶體，第4A電晶體包含一第4A閘極、一第4A源極以及一第4A汲極，第4B子畫素包含一第4B電晶體，第4B電晶體包含一第4B閘極、一第4B源極以及一第4B汲極，其中第4A子畫素沿著列方向設置於第4B子畫素之左側，第4A源極耦合至第三資料線，第4A閘極耦合至第三閘極線，第4A汲極係與第4B源極耦合，第4B閘極耦合至第二閘極線。
為達前述目的，顯示器亦可包含另一種顯示電路。此顯示電路包含一第一閘極線、一第二閘極線、一第一資料線以及一第一畫素。閘極線係沿一列(row)方向相鄰且平行設置，資料線則沿與該列方向垂直之行(column)方向設置。第一畫素包含一第1A子畫素及一第1B子畫素。1A子畫素包含一第一開關以及一第一畫素電極，且第一開關包含一控制端、一第一端以及一第二端，第一開關之該控制端耦合於第二閘極線，第一開關之第一端耦合於第一資料線，且第一開關之第二端耦合於第一畫素電極。第1B子畫素包含一第二開關以及一第二畫素電極，且第二開關包含一控 制端、一第一端以及一第二端；第二開關之控制端耦合於第一閘極線，第二開關之第一端耦合於第一畫素電極，且第二開關之第二端耦合於第二畫素電極，並且第二畫素電極位於第一畫素電極與第一資料線之間。
在參閱圖式及隨後描述的實施方式後，所屬技術領域具有通常知識者便可瞭解本發明之其它目的，以及本發明之技術手段及實施態樣。
本發明係提供一種顯示器及其顯示電路。以下將透過實施例來解釋本發明內容，然而，本發明的實施例並非用以限制本發明需在如實施例所述之任何環境、應用或方式方能實施。因此，關於實施例之說明僅為闡釋本發明之目的，而非用以直接限制本發明。需說明者，以下實施例及圖示中，與本發明非直接相關之元件已省略而未繪示。
本發明之一實施例如第1圖所示，其顯示本發明之顯示器1之示意圖。顯示器1包含一閘極驅動裝置11、一顯示電路13以及一資料驅動裝置15。閘極驅動裝置11係用以產生複數個閘極訊號，並透過複數個閘極線(即g1、g2、g3、...、gn-1、gn-1、gn)提供該等閘極訊號給顯示電路13。資料驅動裝置15係用以產生複數個資料訊號，透過複數個資料線(即d1、d2、d3、...、dm-2、dm-1、dm)並提供該等資料訊號給顯示電路13。因版面之大小限制且為更清楚地闡述本發明之技術內容，後續說明及相關圖式僅描繪出顯示電路13之局部電路(即下述之單一顯示單元135)、部份閘極線 (即下述之閘極線g1、g2、g3)及部份資料線(即下述之資料線d1、d2、d3)作為代表，其餘部份則省略未繪示出。
進一步參考第2圖，其顯示用於顯示器1之顯示電路13的局部。顯示電路13包含一第一閘極線g1、一第二閘極線g2、一第三閘極線g3、一第一資料線d1、一第二資料線d2、一第三資料線d3、複數個顯示單元135以及一共通電極(圖未繪出)。第一閘極線g1、第二閘極線g2及第三閘極線g3分別夾帶一第一閘極訊號Sg1、一第二閘極訊號Sg2及一第三閘極訊號Sg3，且第一資料線d1、第二資料線d2及第三資料線d3分別夾帶一第一資料訊號Sd1、一第二資料訊號Sd2及一第三資料訊號Sd3。共通電極係用以提供一共通電壓至該等顯示單元135。各顯示單元135係包含四個畫素，亦即一第一畫素135a、一第二畫素135b、一第三畫素135c及一第四畫素135d。如同先前所述，為便於了解，且因版面之大小限制，本實施例第2圖僅繪示出單一顯示單元135，而整體的顯示電路係為第2圖之局部電路重覆延伸。於實際應用時，熟知本領域技術者當可視需求增加顯示單元之數目。
如第2圖所示，第一閘極線g1係沿一列(row)方向設置，並透過電性連接至閘極驅動裝置11，藉以接收由閘極驅動裝置11所產生之一第一閘極訊號Sg1。第二閘極線g2亦沿列方向平行設置於第一閘極線g1之下方，並透過電性連接至閘極驅動裝置11，藉以接收由閘極驅動裝置11所產生之一第二閘極訊號Sg2。同樣地，第三閘極線g3亦沿列方向平行設置於第二閘極線g2之下方，並透過電性連接至閘極驅動裝置11以接收由閘極驅動裝置11所產生 之一第三閘極訊號Sg3。
第一閘極訊號Sg1、第二閘極訊號Sg2及第三閘極訊號Sg3之電壓波形係如第3圖至第6圖所描繪之電壓波形其中之一。於第3圖中，各閘極訊號Sg1、Sg2、Sg3之電壓波形均包含一第一區間T1、一第二區間T2以及一第三區間T3三種時間區間，其中第一區間T1之電壓值為V1，第二區間T2之電壓值為V2，第三區間T3之電壓值為V3。另外，於第3圖中，V1及V3係為一高電壓準位，且V2係為一低電壓準位，其中V1=V3>V2，T1=T2，T3=2T1。另外，任何熟悉此技術者可輕易了解第一閘極訊號Sg1、第二閘極訊號Sg2及第三閘極訊號Sg3具有相同波形，且彼此僅於時序上具有一固定差(亦即Sg2(t-τ)=Sg1(t)且Sg3(t-τ)=Sg2(t)，其中t為一時間變數，τ為一固定值)，其餘閘極訊號間之關係亦與上述相同。此外，第4圖至第6圖所描繪的閘極訊號間之關係亦與上述相同，故於後續段落中不另贅述。
於第4圖中，各閘極訊號Sg1、Sg2、Sg3之電壓波形均包含一第一區間T1、一第二區間T2、一第三區間T3、一第四區間T4以及一第五區間T5等時間區間，其中第一區間T1之電壓值為V1，第二區間T2之電壓值為V2，第三區間T3之電壓值為V3，第四區間T4之電壓值為V4，第五區間T5之電壓值為V4。另外，於第4圖中，V1、V3及V5係為一高電壓準位，且V2及V4係為一低電壓準位，其中V1=V3=V5>V2=V4，T1>>λ，T2=(T1+2λ)，T3=(T1-λ)，T4=2λ，λ為一固定值。
於第5圖中，各閘極訊號Sg1、Sg2、Sg3之電壓波形均包含一第 一區間T1、一第二區間T2以及一第三區間T3等時間區間，其中第一區間T1更可分為T0區間及(T1-T0)區間，T0區間之電壓值為V1，(T1-T0)區間之電壓值為一隨時間由V1遞減至V0之函數，第二區間T2之電壓值為V2，第三區間T3更可分為T0區間及(T3-T0)區間，T0區間之電壓值為V3，(T3-T0)區間之電壓值為一隨時間由V1遞減至V0之函數。第四區間T4之電壓值為V4。另外，於第5圖中，V1、V3及V4係為一高電壓準位，V2係為一低電壓準位，且V0係為介於高電壓準位及低電壓準位間之一電壓準位，其中V1=V3=V4>V2，V1>V0≧V2，T1=T2=T3=T4，T=T1-T0。
於第6圖中，各閘極訊號Sg1、Sg2、Sg3之電壓波形均包含一第一區間T1、一第二區間T2、一第三區間T3、一第四區間T4以及一第五區間T5等時間區間，其中第一區間T1之電壓值為V1，第二區間T2之電壓值為V2，第三區間T3之電壓值為V3，第四區間T4之電壓值為V4，第五區間T5之電壓值為V5。另外，於第6圖中，V1、V3及V5係為一高電壓準位，且V2及V4係為一低電壓準位，其中V1=V3=V5>V2=V4，T1=T3=T5，T2=2T1，T4<T1。
第一資料線d1係沿一與列方向垂直之行(column)方向設置，並透過電性連接至資料驅動裝置15，以接收由資料驅動裝置15所產生之一第一資料訊號Sd1。第二資料線d2沿行方向平行設置於第一資料線d1之左側，並透過電性連接至資料驅動裝置15，以接收由資料驅動裝置15所產生之一第二資料訊號Sd2。第三資料線d3沿行方向平行設置於第二資料線d2之左側，並透過電性連接資料驅動裝置15，以接收由資料驅動裝置15所產生之一第三資料 訊號Sd3。於本發明中，為使第一畫素135a、第二畫素135b、第三畫素135c及第四畫素135d間之極性以一點轉換(dot inversion)方式運作，第二資料訊號Sd2之極性係設計成與第一資料訊號Sd1之極性相反，以及第三資料訊號Sd3之極性係設計成與第二資料訊號Sd2之極性相反，且與第一資料訊號Sd1之極性相同，如此一來，藉由畫素間之極性以點反轉方式運作之設計，可更進一步地改善耗電問題。
本發明中，各畫素皆具有二個子畫素，其中二子畫素會以串接方式共同接收一資料驅動裝置15所提供之資料訊號，故本發明之顯示電路1在畫素數目與於習知技術相同的情況下，可減少一半的資料線，進而達到省電的效果。各畫素之詳細電路結構，亦即子畫素間的連接關係以及與資料線及閘極線間的連接關係，則於後續段落加以詳細說明。
第一畫素135a包含一子畫素(sub-pixel)1A以及一子畫素1B，子畫素1A包含一電晶體(transistor)1A1及一畫素電極1A3。電晶體1A1包含一閘極(gate)1Ag、一源極(source)1As以及一汲極(drain)1Ad。子畫素1B包含一電晶體1B1，且電晶體1B1包含一閘極1B1g、一源極1B1s以及一汲極1B1d。子畫素1A係沿著列方向設置於子畫素1B之左側，且電晶體1A1之源極1A1s係耦合至第一資料線d1以接受第一資料訊號Sd1，以及閘極1A1g係耦合至第二閘極線g2以透過接收第二閘極訊號Sg2開關電晶體1A1。子畫素1A之電晶體1A1之汲極1A1d係與子畫素1B之電晶體1B1之源極1B1s耦合，使子畫素1A與子畫素1B串接以達 到共同接收第一資料線d1所夾帶之第一資料訊號Sd1。閘極1B1g耦合至第一閘極線g1以透過接收第一閘極訊號Sg1開關電晶體1B1。
另外，畫素電極(pixel electrode)1A3耦合至電晶體1A1之汲極1A1d，且電晶體1B1之源極1B1s係透過畫素電極1A3耦合至電晶體1A1之汲極1A1d。子畫素1B包含一畫素電極1B3，且電晶體1B1之汲極1B1d耦合至畫素電極1B3。此外，子畫素1A存在一液晶電容(圖未繪出)及一儲存電容(圖未繪出)並聯地耦合於畫素電極1A3與共通電極間。同樣地，子畫素1B亦存在一液晶電容及一儲存電容並聯地耦合於畫素電極1B3與共通電極間。
第二畫素135b包含一子畫素2A以及一子畫素2B。子畫素2A包含一電晶體2A1及一畫素電極2A3。電晶體2A1包含一閘極2A1g、一源極2A1s以及一汲極2A1d。子畫素2B包含一電晶體2B1，且電晶體2B1包含一閘極2B1g、一源極2B1s以及一汲極2B1d。子畫素2A係沿著列方向設置於子畫素2B之右側，且電晶體2A1之源極2A1s係耦合至第二資料線d2以接收第二資料訊號Sd2，以及閘極2A1g係耦合至第二閘極線g2以透過接收第二閘極訊號Sg2開關電晶體2A1。子畫素2A之電晶體2A1之汲極2A1d係與子畫素2B之電晶體2B1之源極2B1s耦合，使子畫素2A與子畫素2B串接以達到共用接收第二資料線d2所夾帶之第二資料訊號Sd2。閘極2B1g耦合至第一閘極線g1以透過接收第一閘極訊號Sg1開關電晶體2B1。
另外，畫素電極2A3耦合至電晶體2A1之汲極2A1d，且電晶體 2B1之源極2B1s係透過畫素電極2A3耦合至電晶體2A1之汲極2A1d。子畫素2B包含一畫素電極2B3，且電晶體2B1之汲極2B1d耦合至畫素電極2B3。子畫素2A存在一液晶電容(圖未繪出)及一儲存電容(圖未繪出)並聯地耦合於畫素電極2A3與共通電極間。同樣地，子畫素2B亦存在一液晶電容及一儲存電容並聯地耦合於畫素電極2B3與共通電極間。
第三畫素135c係沿著列方向設置於第四畫素135d之左側及沿著行方向設置於第一畫素135a之下方，且包含一子畫素3A及子畫素3B。子畫素3A包含一電晶體3A1及一畫素電極3A3。電晶體3A1包含一閘極3A1g、一源極3A1s以及一汲極3A1d。子畫素3B包含一電晶體3B1，且電晶體3B1包含一閘極3B1g、一源極3B1s以及一汲極3B1d。子畫素3A係沿著列方向設置於子畫素3B之右側，且電晶體3A1之源極3A1s係耦合至第二資料線d2以接收第二資料訊號Sd2，以及閘極3A1g係耦合至第三閘極線g3以透過接收第三閘極訊號Sg3開關電晶體3A1。子畫素3A之電晶體3A1之汲極3A1d係與子畫素3B之電晶體3B1之源極3B1s耦合，使子畫素3A與子畫素3B串接以達到共同接收第二資料線d2所夾帶之第二資料訊號Sd2。閘極3B1g耦合至第二閘極線g2以透過接收第二閘極訊號Sg2開關電晶體3B1。
另外，畫素電極3A3耦合至電晶體3A1之汲極3A1d，且電晶體3B1之源極3B1s係透過畫素電極3A3耦合至電晶體3A1之汲極3A1d。子畫素3B包含一畫素電極3B3，且電晶體3B1之汲極3B1d耦合至畫素電極3B3。此外，子畫素3A存在一液晶電容(圖未繪 出)及一儲存電容(圖未繪出)並聯地耦合於畫素電極3A3與共通電極間。同樣地，子畫素3B亦存在一液晶電容及一儲存電容並聯地耦合於畫素電極3B3與共通電極間。
第四畫素131c係沿著行方向設置於第二畫素135b之下方且包含一子畫素4A以及一子畫素4B。畫素4A包含一電晶體4A1及一畫素電極4A3。電晶體4A1包含一閘極4A1g、一源極4A1s以及一汲極4A1d。子畫素4B包含一電晶體4B1，且電晶體4B1包含一閘極4B1g、一源極4B1s以及一汲極4B1d。子畫素4A係沿著列方向設置於子畫素4B之左側，且電晶體4A1之源極4A1s係耦合至第三資料線d3以接收第三資料訊號Sd3，以及閘極4A1g係耦合至第三閘極線g3以透過接收第三閘極訊號Sg3開關電晶體4A1。電晶體4A1之汲極4A1d係與電晶體4B1之源極4B1s耦合，使子畫素4A與子畫素4B串接以達到共同接收第三資料線d3所夾帶之第三資料訊號Sd3。閘極4B1g耦合至第二閘極線g2以透過接收第二閘極訊號Sg2開關電晶體4B1。
另外，畫素電極4A3耦合至電晶體4A1之汲極4A1d，且電晶體4B1之源極4B1s係透過畫素電極4A3耦合至電晶體4A1之汲極4A1d。子畫素4B包含一畫素電極4B3，且電晶體4B1之汲極4B1d耦合至畫素電極4B3。此外，子畫素4A存在一液晶電容(圖未繪出)及一儲存電容(圖未繪出)並聯地耦合於畫素電極4A3與共通電極間。同樣地，子畫素4B亦存在一液晶電容及一儲存電容並聯地耦合於畫素電極4B3與共通電極間。
需注意者，於本實施例中，各子畫素之電晶體係為一場效 (field-effect)薄膜電晶體(thin-film transistor,TFT)，但並不僅限於此，於其他實施態樣中，電晶體亦可代換為其他具有開關功能之電路或電子元件。此等具有開關功能之電路或電子元件亦可如前述實施例具有對應於閘極之一控制端、對應於源極之一第一端以及對應於汲極之一第二端，藉以達成前述之耦合關係。
此外，如先前所述，藉由資料訊號之極性設計，可使畫素間之極性以點反轉方式運作，因此當畫素間之極性以點反轉方式運作時，則子畫素間之極性係以列反轉(column inversion)方式運作。
詳細而言，當第一資料訊號Sd1與第三資料訊號Sd3之極性皆為正極性(+)，且第二資料訊號Sd2為負極性(-)時，畫素電極1A3、1B3、2A2、2B3、3A3、3B3、4A3及4B3的極性關係如第7A圖所示，亦即，連接第一資料訊號Sd1之子畫素畫素電極1A3及1B3為正極性(+)，連接第二資料訊號Sd2之子畫素之畫素電極1A3、1B3、3A3及3B3為負極性(-)，且連接第三資料訊號Sd3之子畫素之畫素電極4A3及4B3為正極性(+)。因此，畫素間之極性係以點反轉(dot inversion)方式運作，且子畫素間之極性係以列反轉(column inversion)方式運作。
另外，由於兩相鄰之子畫素是由串接方式連接至一資料線，因此當接收如第3圖至第6圖所繪之閘極訊號時，畫素間會因閘極線彼此時序的不同而具有亮度的差異，且相鄰子畫素則會因彼此充電時間長短不同而具有亮度的差異，故而使得本發明之畫素電極具有四種不同的亮度表現(I、II、III及IV)，如第7B圖所示。然而，藉由本發明之跨接電路設計及畫素的排列可有效地使具四 種不同的亮度表現的畫素電極規律地分布於整個顯示電路，相鄰兩列或相鄰兩行之子畫素具有相異亮度表現，使顯示畫面更均勻。
如本實施例所描述，第一畫素135a之子畫素電性連接方式雖相似於第二畫素135b之子畫素電性連接方式，但第一畫素135a藉由子畫素1A之電晶體1A1之源極1A1s透過線路跨接經過子畫素1B耦合於第一資料線d1的方式來改變子畫素間的連接順序。如此一來，透過上述之跨接電路設計及畫素的排列即可達到相同畫素電極的充電效果，進而減少人眼察覺畫面閃爍的異常現象。
綜上所述，本發明之顯示器之顯示電路中，係將二子畫素之電晶體串接以接受同一資料電壓，使其整體所需之資料線減少為習知顯示器的一半。此外，透過顯示電路之跨接電路設計、畫素的排列以及資料線及閘極線與畫素間的連接關係，可有效地達到相同畫素電極的充電效果，進而避免顯示畫面的閃爍問題。因此，本發明之顯示器不但可維持其顯示品質，更可有效地降低顯示電路之耗電量，以克服習知技術之缺點。
上述之實施例僅用來例舉本發明之實施態樣，以及闡釋本發明之技術特徵，並非用來限制本發明之保護範疇。任何熟悉此技術者可輕易完成之改變或均等性之安排均屬於本發明所主張之範圍，本發明之權利保護範圍應以申請專利範圍為準。
1‧‧‧顯示器
11‧‧‧閘極驅動裝置
13‧‧‧顯示電路
15‧‧‧資料驅動裝置
135‧‧‧顯示單元
135a‧‧‧第一畫素
135b‧‧‧第二畫素
135c‧‧‧第三畫素
135d‧‧‧第四畫素
1A‧‧‧子畫素
1A1‧‧‧電晶體
1A1s‧‧‧源極
1A1g‧‧‧閘極
1A1d‧‧‧汲極
1A3‧‧‧畫素電極
1B‧‧‧子畫素
1B1‧‧‧電晶體
1B1s‧‧‧源極
1B1g‧‧‧閘極
1B1d‧‧‧汲極
1B3‧‧‧畫素電極
2A‧‧‧子畫素
2A1‧‧‧電晶體
2A1s‧‧‧源極
2A1g‧‧‧閘極
2A1d‧‧‧汲極
2A3‧‧‧畫素電極
2B‧‧‧子畫素
2B1‧‧‧電晶體
2B1s‧‧‧源極
2B1g‧‧‧閘極
2B1d‧‧‧汲極
2B3‧‧‧畫素電極
3A‧‧‧子畫素
3A1‧‧‧電晶體
3A1s‧‧‧源極
3A1g‧‧‧閘極
3A1d‧‧‧汲極
3A3‧‧‧畫素電極
3B‧‧‧子畫素
3B1‧‧‧電晶體
3B1s‧‧‧源極
3B1g‧‧‧閘極
3B1d‧‧‧汲極
3B3‧‧‧畫素電極
4A‧‧‧子畫素
4A1‧‧‧電晶體
4A1s‧‧‧源極
4A1g‧‧‧閘極
4A1d‧‧‧汲極
4A3‧‧‧畫素電極
4B‧‧‧子畫素
4B1‧‧‧電晶體
4B1s‧‧‧源極
4B1g‧‧‧閘極
4B1d‧‧‧汲極
4B3‧‧‧畫素電極
g1‧‧‧第一閘極線
g2‧‧‧第二閘極線
g3‧‧‧第三閘極線
gn-2‧‧‧第n-2閘極線
gn-1‧‧‧第n-1閘極線
gn‧‧‧第n閘極線
d1‧‧‧第一資料線
d2‧‧‧第二資料線
d3‧‧‧第三資料線
dm-2‧‧‧第m-2資料線
dm-1‧‧‧第m-1資料線
dm‧‧‧第m資料線
Sg1‧‧‧第一閘極訊號
Sg2‧‧‧第二閘極訊號
Sg3‧‧‧第三閘極訊號
Sd1‧‧‧第一資料訊號
Sd2‧‧‧第二資料訊號
Sd3‧‧‧第三資料訊號
T‧‧‧時間變數
λ‧‧‧固定值
V0、V1、V2、V3、V4、V5‧‧‧電壓值
T0、T1、T2、T3、T4、T5‧‧‧時間區間
第1圖係為本發明之一實施例之顯示器之示意圖；第2圖係為本發明之實施例之顯示器之顯示電路之示意圖； 第3圖係為用於本發明之顯示電路之一閘極電壓波形；第4圖係為用於本發明之顯示電路之另一閘極電壓波形；第5圖係為用於本發明之顯示電路之又一閘極電壓波形；第6圖係為用於本發明之顯示電路之再一閘極電壓波形；第7A圖係描繪本發明之各子畫素之畫素電極之極性；以及第7B圖係描繪本發明之各子畫素之畫素電極之亮度表現。
13‧‧‧顯示電路
135‧‧‧顯示單元
135a‧‧‧第一畫素
135b‧‧‧第二畫素
135c‧‧‧第三畫素
135d‧‧‧第四畫素
1A‧‧‧子畫素
1A1‧‧‧電晶體
1A1s‧‧‧源極
1A1g‧‧‧閘極
1A1d‧‧‧汲極
1A3‧‧‧畫素電極
1B‧‧‧子畫素
1B1‧‧‧電晶體
1B1s‧‧‧源極
1B1g‧‧‧閘極
1B1d‧‧‧汲極
1B3‧‧‧畫素電極
2A‧‧‧子畫素
2A1‧‧‧電晶體
2A1s‧‧‧源極
2A1g‧‧‧閘極
2A1d‧‧‧汲極
2A3‧‧‧畫素電極
2B‧‧‧子畫素
2B1‧‧‧電晶體
2B1s‧‧‧源極
2B1g‧‧‧閘極
2B1d‧‧‧汲極
2B3‧‧‧畫素電極
3A‧‧‧子畫素
3A1‧‧‧電晶體
3A1s‧‧‧源極
3A1g‧‧‧閘極
3A1d‧‧‧汲極
3A3‧‧‧畫素電極
3B‧‧‧子畫素
3B1‧‧‧電晶體
3B1s‧‧‧源極
3B1g‧‧‧閘極
3B1d‧‧‧汲極
3B3‧‧‧畫素電極
4A‧‧‧子畫素
4A1‧‧‧電晶體
4A1s‧‧‧源極
4A1g‧‧‧閘極
4A1d‧‧‧汲極
4A3‧‧‧畫素電極
4B‧‧‧子畫素
4B1‧‧‧電晶體
4B1s‧‧‧源極
4B1g‧‧‧閘極
4B1d‧‧‧汲極
4B3‧‧‧畫素電極
g1‧‧‧第一閘極線
g2‧‧‧第二閘極線
g3‧‧‧第三閘極線
d1‧‧‧第一資料線
d2‧‧‧第二資料線
d3‧‧‧第三資料線
Sg1‧‧‧第一閘極訊號
Sg2‧‧‧第二閘極訊號
Sg3‧‧‧第三閘極訊號
Sd1‧‧‧第一資料訊號
Sd2‧‧‧第二資料訊號
Sd3‧‧‧第三資料訊號

Claims (14)

  1. 一種用於一顯示器之顯示電路，該顯示器包含該顯示電路、一閘極驅動裝置(gate driver)以及一資料驅動裝置(data driver)，該閘極驅動裝置係用以產生複數個閘極訊號，該資料驅動裝置係用以產生複數個資料訊號，該等閘極訊號包含一第一閘極訊號、一第二閘極訊號及一第三閘極訊號，該等資料訊號包含一第一資料訊號、一第二資料訊號及一第三資料訊號，該顯示電路包含：一第一閘極線，沿一列(row)方向設置，且電性連接該閘極驅動裝置，用以接收該第一閘極訊號；一第二閘極線，沿該列方向平行設置於該第一閘極線之下方，且電性連接該閘極驅動裝置，用以接收該第二閘極訊號；一第三閘極線，沿該列方向平行設置於該第二閘極線之下方，且電性連接該閘極驅動裝置，用以接收該第三閘極訊號；一第一資料線，沿一與該列方向垂直之行(column)方向設置，且電性連接該資料驅動裝置，用以接收該第一資料訊號；一第二資料線，沿該行方向平行設置於該第一資料線之左側，且電性連接該資料驅動裝置，用以接收該第二資料訊號，該第二資料訊號之極性係與該第一資料訊號之極性相反；一第三資料線，沿該行方向平行設置於該第二資料線之左側，且電性連接該資料驅動裝置，用以接收一第三資料訊 號，該第三資料訊號之極性係與該第二資料訊號之極性相反，且與該第一資料訊號之極性相同；以及至少一顯示單元，包含：一第一畫素(pixel)，包含一第1A子畫素(sub-pixel)以及一第1B子畫素，該第1A子畫素包含一第1A電晶體(transistor)，該第1A電晶體包含一第1A閘極(gate)、一第1A源極(source)以及一第1A汲極(drain)，該第1B子畫素包含一第1B電晶體，該第1B電晶體包含一第1B閘極、一第1B源極以及一第1B汲極，其中該第1A子畫素沿著該列方向設置於該第1B子畫素之左側，該第1A源極耦合至該第一資料線，該第1A閘極耦合至該第二閘極線，該第1A汲極係與該第1B源極耦合，該第1B閘極耦合至該第一閘極線；一第二畫素，沿著該列方向設置於該第一畫素之左側，包含一第2A子畫素以及一第2B子畫素，該第2A子畫素包含一第2A電晶體，該第2A電晶體包含一第2A閘極、一第2A源極以及一第2A汲極，該第2B子畫素包含一第2B電晶體，該第2B電晶體包含一第2B閘極、一第2B源極以及一第2B汲極，其中該第2A子畫素沿著該列方向設置於該第2B子畫素之右側，該第2A源極耦合至該第二資料線，該第2A閘極耦合至該第二閘極線，該第2A汲極係與該第2B源極耦合，該第2B閘極耦合至該第一閘極線；一第三畫素，沿著該行方向設置於該第一畫素之下 方，包含一第3A子畫素及第3B子畫素，該第3A子畫素包含一第3A電晶體，該第3A電晶體包含一第3A閘極、一第3A源極以及一第3A汲極，該第3B子畫素包含一第3B電晶體，該第3B電晶體包含一第3B閘極、一第3B源極以及一第3B汲極，其中該第3A子畫素沿著該列方向設置於該第3B子畫素之右側，該第3A源極耦合至該第二資料線，該第3A閘極耦合至該第三閘極線，該第3A汲極係與該第3B源極耦合，該第3B閘極耦合至該第二閘極線；以及一第四畫素，沿著該列方向設置於該第三畫素之左側及沿著該行方向設置於該第二畫素之下方，包含一第4A子畫素以及一第4B子畫素，該第4A子畫素包含一第4A電晶體，該第4A電晶體包含一第4A閘極、一第4A源極以及一第4A汲極，該第4B子畫素包含一第4B電晶體，該第4B電晶體包含一第4B閘極、一第4B源極以及一第4B汲極，其中該第4A子畫素沿著該列方向設置於該第4B子畫素之左側，該第4A源極耦合至該第三資料線，該第4A閘極耦合至該第三閘極線，該第4A汲極係與該第4B源極耦合，該第4B閘極耦合至該第二閘極線。
  2. 如請求項1所述之顯示電路，其中該第2A子畫素包含一第2A畫素電極(pixel electrode)，該第2B子畫素包含一第2B畫素電極，該第1A子畫素包含一第1A畫素電極，該第1B子畫素包含一第1B畫素電極，該第4A子畫素包含一第4A 畫素電極，該第4B子畫素包含一第4B畫素電極，該第3A子畫素包含一第3A畫素電極，該第3B子畫素包含一第3B畫素電極以及一第3B電晶體，且該第2A汲極與該第2B源極係透過該第2A畫素電極耦合，該第2B汲極耦合至該第2B畫素電極，該第1A汲極與該第1B源極係透過該第1A畫素電極耦合，該第1B汲極耦合至該第1B畫素電極，該第4A汲極與該第4B源極係透過該第4A畫素電極耦合，該第4B汲極耦合至該第4B畫素電極，該第3A汲極與該第3B源極係透過該第3A畫素電極耦合，該第3B汲極耦合至該第3B畫素電極。
  3. 如請求項2所述之顯示電路，其中該第2A子畫素更包含一第2A液晶電容耦合於該第2A畫素電極與該共通電極間，該第2B子畫素更包含一第2B液晶電容耦合於該第2B畫素電極與該共通電極間，該第1A子畫素更包含一第1A液晶電容耦合於該第1A畫素電極與該共通電極間，該第1B子畫素更包含一第1B液晶電容耦合於該第1B畫素電極與該共通電極間，該第4A子畫素更包含一第4A液晶電容耦合於該第4A畫素電極與該共通電極間，該第4B子畫素更包含一第4B液晶電容耦合於該第4B畫素電極與該共通電極間，該第3A子畫素更包含一第3A液晶電容耦合於該第3A畫素電極與該共通電極間，以及該第3B子畫素更包含一第3B液晶電容耦合於該第3B畫素電極與該共通電極間。
  4. 如請求項3所述之顯示電路，其中該第2A子畫素更包含一第2A儲存電容耦合於該第2A畫素電極與該共通電極間，該第 2B子畫素更包含一第2B儲存電容耦合於該第2B畫素電極與該共通電極間，該第1A子畫素更包含一第1A儲存電容耦合於該第1A畫素電極與該共通電極間，該第1B子畫素更包含一第1B儲存電容耦合於該第1B畫素電極與該共通電極間，該第4A子畫素更包含一第4A儲存電容耦合於該第4A畫素電極與該共通電極間，該第4B子畫素更包含一第4B儲存電容耦合於該第4B畫素電極與該共通電極間，該第3A子畫素更包含一第3A儲存電容耦合於該第3A畫素電極與該共通電極間，以及該第3B子畫素更包含一第3B儲存電容耦合於該第3B畫素電極與該共通電極間。
  5. 如請求項1所述之顯示電路，其中該第一畫素、該第二畫素、該第三畫素以及該第四畫素係根據該第一資料訊號之極性與該第二資料訊號之極性相反及該第三資料訊號之極性與該第二資料訊號之極性相反且與該第一資料訊號之極性相同，以一點轉換(dot inversion)方式運作。
  6. 一顯示器，包含：一閘極驅動裝置，用以產生複數個閘極訊號；一資料驅動裝置，用以產生複數個資料訊號；以及一如請求項1所述之顯示電路，其中該等閘極訊號包含該第一閘極訊號、第二閘極訊號及第三閘極訊號，該等資料訊號包含該第一資料訊號、該第二資料訊號及第三資料訊號。
  7. 如請求項6所述之顯示器，其中該第2A子畫素包含一第2A畫素電極(pixel electrode)，該第2B子畫素包含一第2B畫素 電極，該第1A子畫素包含一第1A畫素電極，該第1B子畫素包含一第1B畫素電極，該第4A子畫素包含一第4A畫素電極，該第4B子畫素包含一第4B畫素電極，該第3A子畫素包含一第3A畫素電極，該第3B子畫素包含一第3B畫素電極以及一第3B電晶體，且該第2A汲極與該第2B源極係透過該第2A畫素電極耦合，該第2B汲極耦合至該第2B畫素電極，該第1A汲極與該第1B源極係透過該第1A畫素電極耦合，該第1B汲極耦合至該第1B畫素電極，該第4A汲極與該第4B源極係透過該第4A畫素電極耦合，該第4B汲極耦合至該第4B畫素電極，該第3A汲極與該第3B源極係透過該第3A畫素電極耦合，該第3B汲極耦合至該第3B畫素電極。
  8. 如請求項7所述之顯示器，其中該第2A子畫素更包含一第2A液晶電容耦合於該第2A畫素電極與該共通電極間，該第2B子畫素更包含一第2B液晶電容耦合於該第2B畫素電極與該共通電極間，該第1A子畫素更包含一第1A液晶電容耦合於該第1A畫素電極與該共通電極間，該第1B子畫素更包含一第1B液晶電容耦合於該第1B畫素電極與該共通電極間，該第4A子畫素更包含一第4A液晶電容耦合於該第4A畫素電極與該共通電極間，該第4B子畫素更包含一第4B液晶電容耦合於該第4B畫素電極與該共通電極間，該第3A子畫素更包含一第3A液晶電容耦合於該第3A畫素電極與該共通電極間，以及該第3B子畫素更包含一第3B液晶電容耦合於該第3B畫素電極與該共通電極間。
  9. 如請求項8所述之顯示器，其中該第2A子畫素更包含一第2A儲存電容耦合於該第2A畫素電極與該共通電極間，該第2B子畫素更包含一第2B儲存電容耦合於該第2B畫素電極與該共通電極間，該第1A子畫素更包含一第1A儲存電容耦合於該第1A畫素電極與該共通電極間，該第1B子畫素更包含一第1B儲存電容耦合於該第1B畫素電極與該共通電極間，該第4A子畫素更包含一第4A儲存電容耦合於該第4A畫素電極與該共通電極間，該第4B子畫素更包含一第4B儲存電容耦合於該第4B畫素電極與該共通電極間，該第3A子畫素更包含一第3A儲存電容耦合於該第3A畫素電極與該共通電極間，以及該第3B子畫素更包含一第3B儲存電容耦合於該第3B畫素電極與該共通電極間。
  10. 如請求項6所述之顯示器，其中該第一畫素、該第二畫素、該第三畫素以及該第四畫素係根據該第一資料訊號之極性與該第二資料訊號之極性相反及該第三資料訊號之極性與該第二資料訊號之極性相反且與該第一資料訊號之極性相同，以一點轉換(dot inversion)方式運作。
  11. 一種用於一顯示器之顯示電路，包含：一第一閘極線以及一第二閘極線，沿一列(row)方向相鄰且平行設置；一第一資料線，沿一與該列方向垂直之行(column)方向設置；以及一第一畫素，包含：一第1A子畫素(sub-pixel)，包含一第一開關以及 一第一畫素電極，且該第一開關包含一控制端、一第一端以及一第二端，該第一開關之該控制端耦合於該第二閘極線，該第一開關之該第一端耦合於該第一資料線，且該第一開關之該第二端耦合於該第一畫素電極；一第1B子畫素，包含一第二開關以及一第二畫素電極，且該第二開關包含一控制端、一第一端以及一第二端；該第二開關之該控制端耦合於該第一閘極線，該第二開關之該第一端耦合於該第一畫素電極，且該第二開關之該第二端耦合於該第二畫素電極，並且該第二畫素電極位於該第一畫素電極與該第一資料線之間。
  12. 如請求項11所述之顯示電路，更包含一第二資料線以及一第二畫素，該第二資料線相鄰於該第一資料線，且該第二畫素包含：一第2A子畫素，包含一第一開關以及一第一畫素電極，且該第一開關包含一控制端、一第一端以及一第二端，該第一開關之該控制端耦合於該第二閘極線，該第一開關之該第一端耦合於該第二資料線，且該第一開關之該第二端耦合於該第一畫素電極；以及一第2B子畫素，包含一第二開關以及一第二畫素電極，且該第二開關包含一控制端、一第一端以及一第二端；該第二開關之該控制端耦合於該第一閘極線，該第二開關之該第一端耦合於該第一畫素電極，且該第二開關之該第二端耦合於該第二畫素電極，並且該第一畫素電極位於該第二畫素電極與該第二資料線之間。
  13. 如請求項11所述之顯示電路，更包含一第二資料線、一第三閘極線以及一第三畫素，該第二閘極線位於該第一閘極線與該第三閘極線之間，該第二資料線相鄰於該第一資料線，且該第三畫素包含：一第3A子畫素，包含一第一開關以及一第一畫素電極，且該第一開關包含一控制端、一第一端以及一第二端，該第一開關之該控制端耦合於第三閘極線，該第一開關之該第一端耦合於該第二資料線，且該第一開關之該第二端耦合於該第一畫素電極；以及一第3B子畫素，包含一第二開關以及一第二畫素電極，且該第二開關包含一控制端、一第一端以及一第二端；該第二開關之該控制端耦合於該第二閘極線，該第二開關之該第一端耦合於該第一畫素電極，且該第二開關之該第二端耦合於該第二畫素電極，並且該第二畫素電極位於該第一畫素電極與該第二資料線之間。
  14. 如請求項12所述之顯示電路，更包含一第三閘極線以及一第三畫素，該第二閘極線位於該第一閘極線與第三閘極線之間，該第二資料線相鄰於該第一資料線，且該第三畫素包含：一第3A子畫素，包含一第一開關以及一第一畫素電極，且該第一開關包含一控制端、一第一端以及一第二端，該第一開關之控制端耦合於該第三閘極線，該第一開關之該第一端耦合於該第二資料線，且該第一開關之該第二端耦合於該第一畫素電極；以及一第3B子畫素，包含一第二開關以及一第二畫素電極， 且該第二開關包含一控制端、一第一端以及一第二端；該第二開關之該控制端耦合於該第二閘極線，該第二開關之第一端耦合於該第一畫素電極，且該第二開關之該第二端耦合於該第二畫素電極，並且該第二畫素電極位於該第一畫素電極與該第二資料線之間。
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