KR20080023015A - 어레이 기판, 이를 갖는 표시장치 및 표시장치의 구동방법 - Google Patents

어레이 기판, 이를 갖는 표시장치 및 표시장치의 구동방법 Download PDF

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Abstract

어레이 기판, 이를 갖는 표시장치 및 표시장치의 구동방법에서, 제1 스위칭 소자는 현재단 게이트 라인, 데이터 라인 및 액정 커패시터에 연결되고, 제2 스위칭 소자는 다음단 게이트 라인, 액정 커패시터의 화소전극 및 쉐어링 커패시터에 연결된다. 제1 게이트 펄스에 응답하여 화소전극에는 제1 픽셀전압이 인가된 후, 제2 게이트 펄스에 응답하여 스탭-다운 커패시터는 이전 프레임의 이전 픽셀전압을 이용하여 액정 커패시터에 충전된 제1 픽셀전압을 제2 픽셀전압까지 다운시킨다. 따라서, 현재 픽셀전압을 오버-슈트 또는 다운-슈트시킬 수 있고, 결과적으로 액정의 응답속도를 향상시킬 수 있다.

Description

어레이 기판, 이를 갖는 표시장치 및 표시장치의 구동방법{ARRAY SUBSTRATE AND DISPLAY APPARATUS HAVING THE SAME AND METHOD OF DRIVING THE DISPLAY APPARATUS}
도 1은 본 발명의 일 실시예에 따른 액정표시장치의 블럭도이다.
도 2는 도 1에 도시된 액정표시장치의 i×j번째 화소의 등가 회로도이다.
도 3은 노멀리 화이트 모드에서 블랙 계조로부터 화이트 계조로 변화될 때 화소전극과 제2 스탭-다운전극의 전위를 나타낸 파형도이다.
도 4a 내지 도 4c는 블랙 계조로부터 화이트 계조로 변화될 때 액정 커패시터, 스토리지 커패시터 및 스탭-다운 커패시터의 충전 변화를 나타낸 도면들이다.
도 5는 노멀리 화이트 모드에서 화이트 계조로부터 블랙 계조로 변화될 때 화소전극과 제2 스탭-다운전극의 전위를 나타낸 파형도이다.
도 6a 내지 도 6c는 화이트 계조로부터 블랙 계조로 변화될 때 액정 커패시터, 스토리지 커패시터 및 스탭-다운 커패시터의 충전 변화를 나타낸 도면들이다.
도 7은 노멀리 화이트 모드에서 화이트 계조로부터 화이트 계조로 변화될 때 화소전극과 제2 스탭-다운전극의 전위를 나타낸 파형도이다.
도 8a 내지 도 8c는 화이트 계조로부터 화이트 계조로 변화될 때 액정 커패시터, 스토리지 커패시터 및 스탭-다운 커패시터의 충전 변화를 나타낸 도면들이 다.
도 9는 노멀리 화이트 모드에서 블랙 계조로부터 화이트 계조로 변화될 때 화소전극과 제2 스탭-다운전극의 전위를 나타낸 파형도이다.
도 10a 내지 도 10c는 블랙 계조로부터 화이트 계조로 변화될 때 액정 커패시터, 스토리지 커패시터 및 스탭-다운 커패시터의 충전 변화를 나타낸 도면들이다.
도 11은 계조 변경에 따른 프레임별 제2 픽셀전압의 절대값을 나타낸 그래프이다.
도 12은 도 1에 도시된 i×j번째 화소의 레이아웃이다.
도 13은 도 12에 도시된 절단선 Ⅰ-Ⅰ`에 따라 절단한 단면도이다.
도 14는 본 발명의 다른 실시예에 따른 i×j번째 화소의 레이아웃이다.
도 15는 도 14에 도시된 절단선 Ⅱ-Ⅱ`에 따라 절단한 단면도이다.
도 16은 도 14에 도시된 i×j번째 화소의 등가 회로도이다.
도 17은 본 발명의 또 다른 실시예에 따른 i×j번째 화소의 레이아웃이다.
도 18은 도 17에 도시된 절단선 Ⅲ-Ⅲ`에 따라 절단한 단면도이다.
도 19는 도 17에 도시된 i×j번째 화소의 등가 회로도이다.
도 20은 본 발명의 또 다른 실시예에 따른 i×j번째 화소의 레이아웃이다.
*도면의 주요 부분에 대한 부호의 설명*
100 -- 표시부 110 -- 어레이 기판
200 -- 게이트 구동회로 300 -- 데이터 구동회로
400 -- 액정표시장치
본 발명은 어레이 기판, 이를 갖는 표시장치 및 표시장치의 구동방법에 관한 것으로, 더욱 상세하게는 응답속도를 향상시킬 수 있는 어레이 기판, 이를 갖는 표시장치 및 표시장치의 구동방법에 관한 것이다.
일반적으로 액정표시장치는 두 개의 표시기판과 그 사이에 개재된 액정층으로 이루어진다. 액정표시장치는 액정층에 전계를 인가하고, 전계의 세기를 조절하여 액정층을 통과하는 빛의 투과율을 조절함으로써 원하는 영상을 표시한다.
이러한 액정표시장치는 최근 컴퓨터의 표시장치 뿐만 아니라 텔레비젼의 표시화면으로 널리 사용됨에 따라서 동영상을 구현할 필요성이 높아지고 있다. 그러나 종래의 액정표시장치는 액정의 응답 속도가 느리기 때문에 동영상을 구현하기 어렵다.
구체적으로, 액정 분자의 응답 속도가 느리기 때문에 액정 커패시터에 충전되는 전압이 목표전압(즉, 원하는 휘도를 얻을 수 있는 전압)까지 도달하는데는 어느 정도의 시간이 소요된다. 이러한 딜레이 시간은 이전 프레임에 액정 커패시터에 이미 충전되어 있는 이전 전압과의 전위차에 따라서 달라진다.
특히, 목표 전압과 이전 전압의 차가 큰 경우 처음부터 목표 전압만을 인가하면 스위칭 소자가 턴-온되는 1H 시간동안 목표 전압에 도달하지 못할 수 있다.
따라서, 본 발명의 목적은 응답속도를 향상시키기 위한 어레이 기판을 제공하는 것이다.
본 발명의 다른 목적은 응답속도를 향상시키기 위한 표시장치를 제공하는 것이다.
본 발명의 또 다른 목적은 상기한 표시장치를 구동하는데 적용되는 방법을 제공하는 것이다.
본 발명에 따른 어레이 기판은 제1 베이스 기판, 현재단 게이트 라인, 다음단 게이트 라인, 데이터 라인, 제1 스위칭 소자, 화소전극 및 전압레벨 조절부를 포함한다.
현재단 게이트 라인은 상기 제1 베이스 기판 상에 구비되고, 제1 게이트 펄스를 입력받고, 상기 데이터 라인은 상기 현재단 게이트 라인과 절연되게 교차하고, 제1 픽셀전압을 입력받는다. 상기 제1 스위칭 소자는 상기 현재단 게이트 라인과 상기 데이터 라인과의 사이에 연결되고, 상기 제1 게이트 펄스에 응답하여 상기 제1 픽셀전압을 출력한다. 상기 화소전극은 상기 제1 스위칭 소자의 출력전극에 연결되어 상기 제1 픽셀전압을 입력받는다. 상기 전압레벨 조절부는 상기 제1 게이트 펄스와 다른 제2 게이트 펄스에 응답하여 턴-온되고, 이전 프레임의 이전 픽셀전압을 이용하여 상기 화소전극으로 인가된 상기 제1 픽셀전압을 제2 픽셀전압까지 다운시킨다.
본 발명에 따른 표시장치는 게이트 구동회로, 데이터 구동회로, 현재단 게이트 라인, 다음단 게이트 라인, 데이터 라인, 제1 스위칭 소자, 액정 커패시터, 스토리지 커패시터 및 전압레벨 조절부를 포함한다.
상기 게이트 구동회로는 제1 게이트 펄스 및 상기 제2 게이트 펄스를 순차적으로 출력하고, 상기 데이터 구동회로는 제1 픽셀전압을 출력한다. 상기 현재단 게이트 라인은 상기 게이트 구동회로로부터의 상기 제1 게이트 펄스를 입력받고, 상기 데이터 라인은 상기 데이터 구동회로로부터의 상기 제1 픽셀 전압을 입력받는다. 상기 제1 스위칭 소자는 상기 현재단 게이트 라인과 상기 데이터 라인과의 사이에 연결되고, 상기 제1 게이트 펄스에 응답하여 상기 데이터 신호를 출력한다. 상기 액정 커패시터는 상기 제1 스위칭 소자의 출력전극에 연결되어 상기 제1 픽셀 전압을 입력받는 화소전극, 공통전압을 입력받는 공통전극 및 상기 화소전극과 상기 공통전극과의 사이에 개재된 액정층으로 이루어진다. 상기 스토리지 커패시터는 상기 공통전압을 입력받는 스토리지 전극, 상기 화소전극 및 상기 스토리지 전극과 상기 화소전극과의 사이에 개재된 절연층으로 이루어진다. 상기 전압레벨 조절부는 상기 제1 게이트 펄스와 다른 제2 게이트 펄스에 응답하여 턴-온되고, 이전 프레임의 이전 픽셀전압을 이용하여 상기 화소전극으로 인가된 상기 제1 픽셀전압을 제2 픽셀전압까지 다운시킨다.
본 발명에 따른 표시장치의 구동방법에 따르면, 현재 프레임에서 제1 게이트 펄스 및 제1 픽셀전압을 출력하여 제1 픽셀전압으로 액정 커패시터를 충전한다. 상기 제1 게이트 펄스와 다른 제2 게이트 펄스에 응답하여 상기 제1 픽셀전압을 제2 픽셀전압까지 다운시킨다.
이러한 어레이 기판, 표시장치 및 표시장치의 구동방법에 따르면, 스탭-다운 커패시터는 이전 프레임의 이전 픽셀전압을 저장하고, 현재 프레임에서 상기 이전 픽셀전압을 이용하여 현재 픽셀전압의 전압레벨을 다운시킴으로써, 현재 픽셀전압을 오버-슈트 또는 다운-슈트시킨다. 따라서, 액정의 응답속도를 향상시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 액정표시장치의 블럭도이고, 도 2는 도 1에 도시된 액정표시장치의 i×j번째 화소의 등가 회로도이다.
도 1을 참조하면, 액정표시장치(400)는 영상을 표시하는 표시부(100), 게이트 펄스를 순차적으로 출력하는 게이트 구동회로(200) 및 픽셀 전압을 출력하는 데이터 구동회로(300)를 포함한다.
상기 표시부(100)는 제1 내지 제n 게이트 라인(GL1 ~ GLn), 제1 내지 제m 데이터 라인(DL1 ~ DLm) 및 m×n개의 화소로 이루어진다. 상기 제1 내지 제n 게이트 라인(GL1 ~ GLn)은 제1 방향(D1)으로 연장되고, 상기 제1 내지 제m 데이터 라인(DL1 ~ DLm)은 상기 제1 방향(D1)과 직교하는 제2 방향(D2)으로 연장된다.
상기 제1 내지 제n 게이트 라인(GL1 ~ GLn)은 상기 게이트 구동회로(200)와 전기적으로 연결되어 상기 게이트 펄스를 순차적으로 입력받는다. 상기 제1 내지 제m 데이터 라인(DL1 ~ DLm)은 상기 데이터 구동회로(300)와 전기적으로 연결되어 상기 픽셀 전압을 입력받는다. 상기 픽셀 전압의 극성은 한 프레임 단위로 반전된다. 또한, 상기 픽셀 전압의 극성은 한 행 또는 두 행 단위로 반전되거나, 도트 단위로 반전될 수 있다.
상기 제1 내지 제n 게이트 라인(GL1 ~ GLn)과 상기 제1 내지 제m 데이터 라인(DL1 ~ DLm)은 서로 절연되게 교차하여 상기 표시부(100)에 매트릭스 형태로 n×m개의 화소영역을 정의한다. 여기서, 상기 n×m개의 화소는 상기 m×n개의 화소영역에 구비된다. 상기 n×m개의 화소 각각은 서로 동일한 구조를 갖는다.
도 2에 도시된 바와 같이, i×j번째 화소(여기서, i는 n보다 작은 정수이고, j는 m보다 작은 정수임)는 제1 박막 트랜지스터(T1), 액정 커패시터(Clc), 스토리지 커패시터(Cst), 쉐어링 커패시터(Csh) 및 제2 박막 트랜지스터(T2)를 포함한다.
상기 제1 박막 트랜지스터(T1)의 제1 게이트 전극(GE1)은 제i 게이트 라인(GLi)에 전기적으로 연결되고, 제1 소오스 전극(SE1)은 제j 데이터 라인(DLj)에 전기적으로 연결되며, 제1 드레인 전극(DE1)은 상기 액정 커패시터(Clc)에 전기적으로 연결된다. 상기 액정 커패시터(Clc)는 상기 제1 드레인 전극(DE1)에 연결된 화소전극(PE), 상기 화소전극(PE)과 마주하는 공통전극(미도시) 및 상기 화소전극(PE)과 상기 공통전극과의 사이에 개재된 액정층(미도시)으로 이루어진다.
상기 스토리지 커패시터(Cst)는 상기 액정 커패시터(Clc)와 병렬 연결된다. 따라서, 상기 화소전극(PE)이 상기 스토리지 커패시터(Cst)의 제1 전극이 되고, 공통전압을 입력받는 스토리지 전극(미도시)이 상기 스토리지 커패시터(Cst)의 제2 전극이 된다. 상기 화소전극(PE)과 상기 스토리지 전극 사이에는 절연막이 개재된 다.
상기 제2 박막 트랜지스터(T2)는 상기 제i+1 게이트 라인(GLi+1)에 전기적으로 연결된 제2 게이트 전극(GE2), 상기 액정 커패시터(Clc)의 화소전극(PE)에 전기적으로 연결된 제2 소오스 전극(SE2) 및 상기 쉐어링 커패시터(Csh)에 전기적으로 연결된 제2 드레인 전극(DE2)을 포함한다. 상기 쉐어링 커패시터(Csh)는 상기 스토리지 전극과 전기적으로 연결된 제1 쉐어링 전극(미도시) 및 상기 제2 드레인 전극(DE2)과 전기적으로 연결된 제2 쉐어링 전극(미도시)을 포함한다. 상기 제1 및 제2 쉐어링 전극 사이에는 절연막(미도시)이 개재된다.
상기 제1 박막 트랜지스터(T1)는 i번째 액티브 구간(i번째 행의 화소들을 구동시키는 구간으로 정의됨)동안 상기 제i 게이트 라인(GLi)으로 인가되는 제1 게이트 펄스에 응답하여 상기 제j 데이터 라인(DLj)으로 인가된 제1 픽셀전압을 출력한다. 상기 화소전극(PE)에는 상기 제1 박막 트랜지스터(T1)로부터의 상기 제1 픽셀전압이 인가되고, 상기 공통전극에는 기준전압인 공통전압이 인가된다. 여기서, 상기 제1 픽셀전압은 한 프레임 단위로 상기 공통전압을 기준으로 반전된 극성을 갖는다. 따라서, 상기 액정 커패시터(Clc)에는 상기 제1 픽셀전압과 상기 공통전압의 전위차만큼 충전된다.
상기 제2 박막 트랜지스터(T2)는 i+1번째 액티브 구간(i+1번째 행의 화소들을 구동시키는 구간으로 정의됨)동안 상기 제i+1 게이트 라인(GLi+1)으로 인가되는 제2 게이트 펄스에 응답하여 상기 화소전극과 상기 제2 쉐어링 전극을 전기적으로 연결시킨다. 여기서, 상기 제2 박막 트랜지스터(T2)는 상기 제1 박막 트랜지스 터(T1)가 턴-오프되는 직후에 턴-온된다.
상기 제2 박막 트랜지스터(T2)를 통해 상기 화소전극과 상기 쉐어링 전극이 전기적으로 연결되면, 상기 액정 커패시터(Clc) 및 상기 스토리지 커패시터(Cst)와 상기 쉐어링 커패시터(Csh)는 서로 충전을 공유하게 된다. 따라서, 상기 i+1번째 액티브 구간에서 상기 액정 커패시터(Clc), 상기 스토리지 커패시터(Cst) 및 쉐어링 커패시터(Csh)의 충전량이 변화된다.
상기 공통전압이 0V라고 가정할 때, 현재 프레임에서 상기 i번째 액티브 구간동안 상기 액정 커패시터(Clc)와 상기 스토리지 커패시터(Cst)에는 상기 제1 픽셀전압(상기 공통전압에 대해서 정극성을 가짐)이 충전된다. 이후, 상기 i+1번째 액티브 구간에서 이전 프레임의 픽셀전압(상기 공통전압에 대해서 부극성을 가짐)이 충전된 상기 쉐어링 커패시터(Csh)는 상기 액정 커패시터(Clc) 및 상기 스토리지 커패시터(Cst)와 전기적으로 연결된다. 따라서, 상기 액정 커패시터(Clc) 및 상기 스토리지 커패시터(Cst)의 충전량은 상기 쉐어링 커패시터(Csh)에 의해서 감소된다. 즉, 상기 액정 및 스토리지 커패시터(Clc, Cst)에 충전된 전압은 상기 제1 픽셀전압에서 소정의 전압레벨만큼 다운된 제2 픽셀전압으로 다운된다.
상기 제2 픽셀전압(V')은 수학식 1에 의해서 정의된다.
Figure 112006065168219-PAT00001
Figure 112006065168219-PAT00002
여기서, 'Vp'는 쉐어링 커패시터(Csh)에 충전된 이전 프레임의 픽셀전압이고, 'V'는 상기 제1 픽셀전압이다.
전하량 보존의 법칙에 따르면 상기 제2 픽셀전압(V')는 상기한 수학식 1을 만족한다.
수학식 1에 따르면, 상기 제2 픽셀전압(V')는 상기 액정 커패시터(Clc), 상기 스토리지 커패시터(Cst) 및 쉐어링 커패시터(Csh)의 정전용량에 영향을 받는다. 본 발명의 일 예로, 상기 스토리지 커패시터(Cst)는 상기 액정 커패시터(Clc)보다 20배 작은 정전용량을 갖는다. 또한, 상기 액정 커패시터(Clc)와 상기 쉐어링 커패시터(Csh)의 정전용량의 비율은 1 : 0.1 내지 1 : 1의 범위에 존재한다. 더욱 상세하게, 상기 액정 커패시터(Clc), 상기 스토리지 커패시터(Cst) 및 상기 쉐어링 커패시터(Csh)의 정전용량의 비율은 1 : 0.75 : 0.3일 수 있다.
도 3은 노멀리 화이트 모드에서 블랙 계조로부터 블랙 계조로 변화될 때 화소전극과 제2 쉐어링 전극의 전위를 나타낸 파형도이다. 도 4a 내지 도 4c는 블랙 계조로부터 블랙 계조로 변화될 때 액정 커패시터, 스토리지 커패시터 및 쉐어링 커패시터의 충전 변화를 나타낸 도면들이다.
도 3을 참조하면, 이전 프레임 동안 화소전극(PE)과 제2 쉐어링 전극(SSE)에는 블랙 계조(B)를 갖는 이전 픽셀전압(PPV)이 인가된다. 여기서, 상기 이전 픽셀전압(PPV)은 공통전압(Vcom)에 대해서 부극성(-)을 갖는다고 가정한다. 이후, 현재 프레임의 i번째 액티브 구간(Ai)동안 제1 게이트 펄스(GP1)가 발생되면, 상기 화소전극(PE)에는 블랙 계조(B)를 갖는 제1 픽셀전압(PV1)이 인가된다. 여기서, 상기 제1 픽셀전압(PV1)은 상기 공통전압(Vcom)에 대해서 정극성(+)을 갖는다.
다음, 현재 프레임의 i+1번째 액티브 구간(Ai+1)동안 제2 게이트 펄스(GP2)가 발생되면, 상기 화소전극(PE)과 상기 제2 쉐어링 전극(SSE)이 전기적으로 연결된다. 따라서, 상기 화소전극(PE)의 전위는 상기 제2 쉐어링 전극(SSE)의 전위에 의해서 다운되고, 상기 제2 쉐어링 전극(SSE)의 전위는 상기 화소전극(PE)의 전위에 의해서 상승하여, 결과적으로 두 전극의 전위가 동일해진다. 즉, 상기 화소전극(PE)과 상기 제2 쉐어링 전극(SSE)에는 상기 제1 픽셀전압(PV1)보다 소정의 전압레벨만큼 다운된 제2 픽셀전압(PV2)이 인가된다. 여기서, 상기 제2 픽셀전압(PV2)은 상기 제1 픽셀전압(PV1)으로부터 제1 전압(V1)만큼 다운된 전압이다.
도 4a 내지 도 4c를 참조하면, i번째 액티브 구간(Ai)동안 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)에는 블랙 계조를 갖는 제1 픽셀전압(PV1, 예를 들어 7V)가 충전된다. 한편, 쉐어링 커패시터(Csh)에는 이전 프레임에서 충전되고 블랙 계조를 갖는 이전 픽셀전압(PPV)이 충전된다. 이후, i+1번째 액티브 구간(Ai+1)동안 상기 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)는 쉐어링 커패시터(Csh)와 전기적으로 연결된다. 따라서, 상기 액정 커패시터(Clc), 스토리지 커패시터(Cst) 및 쉐어링 커패시터(Csh)의 충전량이 제2 픽셀전압(PV2, 예를 들어 6V)로 동일해진다. 본 발명의 일 예로, 상기 제1 및 제2 픽셀전압(PV1, PV2)의 전위차인 상기 제1 전압(V1)은 1V로 나타난다.
도 5는 노멀리 화이트 모드에서 화이트 계조로부터 블랙 계조로 변화될 때 화소전극과 제2 쉐어링 전극의 전위를 나타낸 파형도이다. 도 6a 내지 도 6c는 화이트 계조로부터 블랙 계조로 변화될 때 액정 커패시터, 스토리지 커패시터 및 쉐어링 커패시터의 충전 변화를 나타낸 도면들이다.
도 5를 참조하면, 이전 프레임 동안 화소전극(PE)과 제2 쉐어링 전극(SSE)에는 화이트 계조(W)를 갖는 이전 픽셀전압(PPV)이 인가된다. 여기서, 상기 이전 픽셀전압(PPV)은 공통전압(Vcom)에 대해서 부극성(-)을 갖는다고 가정한다. 이후, 현재 프레임의 i번째 액티브 구간(Ai)동안 제1 게이트 펄스(GP1)가 발생되면, 상기 화소전극(PE)에는 블랙 계조(B)를 갖는 제1 픽셀전압(PV1)이 인가된다. 여기서, 상기 제1 픽셀전압(PV1)은 상기 공통전압(Vcom)에 대해서 정극성(+)을 갖는다.
다음, 현재 프레임의 i+1번째 액티브 구간(Ai+1)동안 제2 게이트 펄스(GP2)가 발생되면, 상기 화소전극(PE)과 상기 제2 쉐어링 전극(SSE)이 전기적으로 연결된다. 따라서, 상기 화소전극(PE)의 전위는 상기 제2 쉐어링 전극(SSE)의 전위에 의해서 다운되고, 상기 제2 쉐어링 전극(SSE)의 전위는 상기 화소전극(PE)의 전위에 의해서 상승하여, 결과적으로 두 전극의 전위가 동일해진다. 즉, 상기 화소전극(PE)과 상기 제2 쉐어링 전극(SSE)에는 상기 제1 픽셀전압(PV1)보다 소정의 전압레벨만큼 다운된 제2 픽셀전압(PV2)이 인가된다. 여기서, 상기 제2 픽셀전압(PV2)은 상기 제1 픽셀전압(PV1)으로부터 제2 전압(V2)만큼 다운된 전압이다.
도 6a 내지 도 6c를 참조하면, i번째 액티브 구간(Ai)동안 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)에는 블랙 계조(B)를 갖는 제1 픽셀전압(PV1, 예를 들어 7V)가 충전된다. 한편, 쉐어링 커패시터(Csh)에는 이전 프레임에서 충전되고 화이트 계조(W)를 갖는 이전 픽셀전압(PPV)이 충전된다. 이후, i+1번째 액티브 구간(Ai+1)동안 상기 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)는 쉐어링 커패시터(Csh)와 전기적으로 연결된다. 따라서, 상기 액정 커패시터(Clc), 스토리지 커패시터(Cst) 및 쉐어링 커패시터(Csh)의 충전량이 제2 픽셀전압(PV2, 예를 들어 6.6V)로 동일해진다. 본 발명의 일 예로, 상기 제1 및 제2 픽셀전압(PV1, PV2)의 전위차인 상기 제2 전압(V2)은 0.4V로 나타났다.
상술한 바에 따르면, 블랙 계조(B)에서 블랙 계조(B)로 변화될 때 상기 제2 픽셀전압(PV2)이 6.0V로 나타났고, 화이트 계조(W)에서 블랙 계조(B)로 변화될 때 상기 제2 픽셀전압(PV2)은 6.6V로 나타났다. 결과적으로, 저계조에서 고계조로 변화될 때 상기 화소전극(PE)에 인가되는 픽셀전압에 오버-슈트(over-shoot)가 발생한다. 이처럼, 계조 변화에 따라서 화소전극(PE)에 인가되는 픽셀전압이 자동적으로 조절됨으로써, 액정표시장치의 응답속도가 향상될 수 있다.
도 7은 노멀리 화이트 모드에서 화이트 계조로부터 화이트 계조로 변화될 때 화소전극과 제2 스탭-다운전극의 전위를 나타낸 파형도이다. 도 8a 내지 도 8c는 화이트 계조로부터 화이트 계조로 변화될 때 액정 커패시터, 스토리지 커패시터 및 스탭-다운 커패시터의 충전 변화를 나타낸 도면들이다.
도 7을 참조하면, 이전 프레임 동안 화소전극(PE)과 제2 쉐어링 전극(SSE)에는 화이트 계조(W)를 갖는 이전 픽셀전압(PPV)이 인가된다. 여기서, 상기 이전 픽셀전압(PPV)은 공통전압(Vcom)에 대해서 부극성(-)을 갖는다고 가정한다. 이후, 현 재 프레임의 i번째 액티브 구간(Ai)동안 제1 게이트 펄스(GP1)가 발생되면, 상기 화소전극(PE)에는 화이트 계조(W)를 갖는 제1 픽셀전압(PV1)이 인가된다. 여기서, 상기 제1 픽셀전압(PV1)은 상기 공통전압(Vcom)에 대해서 정극성(+)을 갖는다.
다음, 현재 프레임의 i+1번째 액티브 구간(Ai+1)동안 제2 게이트 펄스(GP2)가 발생되면, 상기 화소전극(PE)과 상기 제2 쉐어링 전극(SSE)이 전기적으로 연결된다. 따라서, 상기 화소전극(PE)의 전위는 상기 제2 쉐어링 전극(SSE)의 전위에 의해서 다운되고, 상기 제2 쉐어링 전극(SSE)의 전위는 상기 화소전극(PE)의 전위에 의해서 상승하여, 결과적으로 두 전극의 전위가 동일해진다. 즉, 상기 화소전극(PE)과 상기 제2 쉐어링 전극(SSE)에는 상기 제1 픽셀전압(PV1)보다 소정의 전압레벨만큼 다운된 제2 픽셀전압(PV2)이 인가된다. 여기서, 상기 제2 픽셀전압(PV2)은 상기 제1 픽셀전압(PV1)으로부터 제3 전압(V3)만큼 다운된 전압이다.
도 8a 내지 도 8c를 참조하면, i번째 액티브 구간(Ai)동안 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)에는 화이트 계조(W)를 갖는 제1 픽셀전압(PV1, 예를 들어 1.2V)가 충전된다. 한편, 쉐어링 커패시터(Csh)에는 이전 프레임에서 충전되고 화이트 계조(W)를 갖는 이전 픽셀전압(PPV)이 충전된다. 이후, i+1번째 액티브 구간(Ai+1)동안 상기 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)는 쉐어링 커패시터(Csh)와 전기적으로 연결된다. 따라서, 상기 액정 커패시터(Clc), 스토리지 커패시터(Cst) 및 쉐어링 커패시터(Csh)의 충전량이 제2 픽셀전압(PV2, 예를 들어 1.1V)로 동일해진다. 본 발명의 일 예로, 상기 제1 및 제2 픽셀전압(PV1, PV2)의 전위차인 상기 제3 전압(V3)은 0.1V로 나타난다.
도 9는 노멀리 화이트 모드에서 블랙 계조로부터 화이트 계조로 변화될 때 화소전극과 제2 스탭-다운전극의 전위를 나타낸 파형도이다. 도 10a 내지 도 10c는 블랙 계조로부터 화이트 계조로 변화될 때 액정 커패시터, 스토리지 커패시터 및 스탭-다운 커패시터의 충전 변화를 나타낸 도면들이다.
도 9를 참조하면, 이전 프레임 동안 화소전극(PE)과 제2 쉐어링 전극(SSE)에는 블랙 계조(B)를 갖는 이전 픽셀전압(PPV)이 인가된다. 여기서, 상기 이전 픽셀전압(PPV)은 공통전압(Vcom)에 대해서 부극성(-)을 갖는다고 가정한다. 이후, 현재 프레임의 i번째 액티브 구간(Ai)동안 제1 게이트 펄스(GP1)가 발생되면, 상기 화소전극(PE)에는 화이트 계조(W)를 갖는 제1 픽셀전압(PV1)이 인가된다. 여기서, 상기 제1 픽셀전압(PV1)은 상기 공통전압(Vcom)에 대해서 정극성(+)을 갖는다.
다음, 현재 프레임의 i+1번째 액티브 구간(Ai+1)동안 제2 게이트 펄스(GP2)가 발생되면, 상기 화소전극(PE)과 상기 제2 쉐어링 전극(SSE)이 전기적으로 연결된다. 따라서, 상기 화소전극(PE)의 전위는 상기 제2 쉐어링 전극(SSE)의 전위에 의해서 다운되고, 상기 제2 쉐어링 전극(SSE)의 전위는 상기 화소전극(PE)의 전위에 의해서 상승하여, 결과적으로 두 전극의 전위가 동일해진다. 즉, 상기 화소전극(PE)과 상기 제2 쉐어링 전극(SSE)에는 상기 제1 픽셀전압(PV1)보다 소정의 전압레벨만큼 다운된 제2 픽셀전압(PV2)이 인가된다. 여기서, 상기 제2 픽셀전압(PV2)은 상기 제1 픽셀전압(PV1)으로부터 제4 전압(V4)만큼 다운된 전압이다.
도 10a 내지 도 10c를 참조하면, i번째 액티브 구간(Ai)동안 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)에는 화이트 계조(W)를 갖는 제1 픽셀전압(PV1, 예를 들어 1.2V)가 충전된다. 한편, 쉐어링 커패시터(Csh)에는 이전 프레임에서 충전되고 블랙 계조(B)를 갖는 이전 픽셀전압(PPV)이 충전된다. 이후, i+1번째 액티브 구간(Ai+1)동안 상기 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)는 쉐어링 커패시터(Csh)와 전기적으로 연결된다. 따라서, 상기 액정 커패시터(Clc), 스토리지 커패시터(Cst) 및 쉐어링 커패시터(Csh)의 충전량이 제2 픽셀전압(PV2, 예를 들어 0.5V)로 동일해진다. 본 발명의 일 예로, 상기 제1 및 제2 픽셀전압(PV1, PV2)의 전위차인 상기 제4 전압(V4)은 0.7V로 나타난다. 본 발명의 일 예로, 상기 제1 및 제2 픽셀전압(PV1, PV2)의 전위차인 상기 제2 전압(V2)은 0.4V로 나타났다.
상술한 바에 따르면, 화이트 계조(W)에서 화이트 계조(W)로 변화될 때 상기 제2 픽셀전압(PV2)이 1.1V로 나타났고, 블랙 계조(B)에서 화이트 계조(W)로 변화될 때 상기 제2 픽셀전압(PV2)은 0.5V로 나타났다. 결과적으로, 고계조에서 저계조 변화될 때 상기 화소전극(PE)에 인가되는 픽셀전압에 언더-슈트(under-shoot)가 발생한다. 이처럼, 계조 변화에 따라서 상기 화소전극(PE)에 인가되는 픽셀전압이 자동적으로 조절됨으로써, 액정표시장치의 응답속도가 향상될 수 있다.
도 3 내지 도 10c는 노멀리 화이트 모드로 동작하는 액정표시장치에서 계조 변화에 따라 액정 커패시터(Clc), 스토리지 커패시터(Cst) 및 쉐어링 커패시터(Csh)에 충전되는 전압의 변화를 나타내었다. 도면에 도시하지는 않았지만, 노멀리 블랙 모드로 동작하는 액정표시장치에서도 상기 액정 커패시터(Clc), 스토리지 커패시터(Cst) 및 쉐어링 커패시터(Csh)에 충전되는 전압이 계조 변화에 따라서 달라지는 것을 자명하다. 따라서, 노멀리 블랙 모드로 동작하는 액정표시장치도 상기 쉐어링 커패시터(Csh)에 의해서 응답속도가 향상될 수 있다.
도 11은 계조 변경에 따른 프레임별 제2 픽셀전압의 절대값을 나타낸 그래프이다. 도 11에서, x축은 프레임을 나타내고, y축은 제2 픽셀전압의 절대값을 나타낸다. 도 11에서는 60 프레임 동안 계조를 변경시키면서, 화소전극에 인가되는 제2 픽셀전압의 절대값을 측정하였다. 측정에는 피브이에이 모드용 액정을 사용하며, 액정 커패시터의 정전용량, 스토리지 커패시터의 정전용량 및 쉐어링 커패시터의 정전용량이 1 : 0.75 : 0.3의 비율을 갖는 액정표시장치를 사용하였다.
도 11에 도시된 바와 같이, 화이트 계조에서 블랙 계조로 변화될 때 제2 픽셀전압에 오버-슈트가 발생하였고, 블랙 계조에서 화이트 계조로 변화될 때 상기 제2 픽셀전압에 다운-슈트가 발생하였다. 또한, 계조 변화의 정도에 따라서 상기 제2 픽셀전압의 오버-슈트 또는 다운-슈트의 정도도 달라진다. 따라서, 고계조에서 저계조로 전환될 때 그리고 저계조에서 고계조로 전환될 때 액정의 응답속도를 향상시킬 수 있다.
도 12은 도 1에 도시된 i×j번째 화소의 레이아웃이고, 도 13은 도 12에 도시된 절단선 Ⅰ-Ⅰ`에 따라 절단한 단면도이다.
도 12 및 도 13을 참조하면, 표시부(100, 도 1에 도시됨)는 어레이 기판(110), 어레이 기판(110)과 마주하는 대향기판(120) 및 어레이 기판(110)과 대향기판(120)과의 사이에 개재된 액정층(미도시)으로 이루어져 영상을 표시한다.
상기 어레이 기판(100)은 제1 베이스 기판(110), 제i 및 제i+1 게이트 라인(GLi, GLi+1), 제j 데이터 라인(DLj), 제1 박막 트랜지스터(T1), 제2 박막 트랜 지스터(T2), 화소전극(PE), 쉐어링 전극(SSE) 및 스토리지 전극(SE)을 포함한다.
구체적으로, 상기 제1 베이스 기판(111) 상에는 게이트 메탈이 형성되고, 이후 상기 게이트 메탈을 패터닝하여 상기 제i 및 제i+1 게이트 라인(GLi, GLi+1), 상기 제1 박막 트랜지스터(T1)의 제1 게이트 전극(GE1), 상기 제2 박막 트랜지스터(T2)의 제2 게이트 전극(GE2) 및 상기 스토리지 전극(SE)을 형성한다.
상기 제i 및 제i+1 게이트 라인(GLi, GLi+1)은 제1 방향(D1)으로 연장되고, 서로 소정의 간격으로 이격된다. 상기 제1 게이트 전극(GE1)은 상기 제i 게이트 라인(GLi)으로부터 분기되고, 상기 제2 게이트 전극(GE2)은 상기 제i+1 게이트 라인(GLi+1)으로부터 분기된다. 상기 스토리지 전극(SE)은 상기 제i 및 제i+1 게이트 라인 사이에 구비된다.
이후, 상기 제1 베이스 기판(111) 상에는 상기 제i 및 제i+1 게이트 라인(GLi, GLi+1), 상기 제1 및 제2 게이트 전극(GE1, GE2) 및 상기 스토리지 전극(SE)을 커버하는 상기 게이트 절연막(112)이 구비된다.
상기 게이트 절연막(112) 상에는 데이터 메탈이 구비되고, 이후 상기 데이터 메탈을 패터닝하여 제j 데이터 라인(DLj), 상기 제1 박막 트랜지스터(T1)의 제1 소오스 전극(SE1)과 제1 드레인 전극(DE1), 상기 제2 박막 트랜지스터(T2)의 제2 소오스 전극(SE2)과 제2 드레인 전극(DE2) 및 상기 쉐어링 전극(SSE)을 형성한다.
상기 제j 데이터 라인(DLj)은 상기 제2 방향(D2)으로 연장되고, 상기 제1 소오스 전극(SE1)은 상기 제j 데이터 라인(DLj)으로부터 분기되어 상기 제1 게이트 전극(GE1)의 상부에 구비된다. 상기 제1 드레인 전극(DE1)은 상기 제1 게이트 전 극(GE1)의 상부에서 상기 제1 소오스 전극(SE1)과 소정의 간격으로 이격된다. 상기 제2 소오스 전극(SE2)과 상기 제2 드레인 전극(DE2)은 상기 제2 게이트 전극(GE2)의 상부에서 서로 소정의 간격으로 이격된다.
상기 쉐어링 전극(SSE)은 상기 제2 드레인 전극(DE2)으로부터 연장되고, 상기 게이트 절연막(112)을 사이에 두고 상기 스토리지 전극(SE)과 마주한다. 따라서, 상기 쉐어링 전극(SSE), 상기 게이트 절연막(112) 및 상기 스토리지 전극(SE)에 의해서 쉐어링 커패시터(Csh)가 정의된다. 여기서, 상기 쉐어링 커패시터(Csh)의 크기는 상기 쉐어링 전극(SSE)과 상기 스토리지 전극(SE)의 오버랩 면적에 의해서 결정된다.
한편, 상기 게이트 절연막(112) 상에는 상기 제j 데이터 라인(DLj), 상기 제1 및 제2 소오스 전극(SE1, SE2), 상기 제1 및 제2 드레인 전극(DE1, DE2), 상기 쉐어링 전극(SSE)을 커버하는 보호막(113)이 구비된다. 상기 보호막(113)에는 상기 제1 드레인 전극(DE1)을 노출시키는 제1 콘택홀(C1)이 형성되고, 상기 제2 소오스 전극(SE2)을 노출시키는 제2 콘택홀(C2)이 형성된다.
상기 보호막(113) 상에는 인듐 틴 옥사이드(Indium Tin Oxide; ITO) 또는 인듐 징크 옥사이드(Indium Zinc Oxide: IZO)와 같은 투명한 도전성 물질로 이루어진 화소전극(PE)이 형성된다. 상기 화소전극(PE)은 상기 제1 콘택홀(C1)을 통해 상기 제1 드레인 전극(DE1)과 전기적으로 연결되고, 상기 제2 콘택홀(C2)을 통해 상기 제2 소오스 전극(SE2)과 전기적으로 연결된다.
상기 화소전극(PE)은 상기 보호막(113) 및 게이트 절연막(112)을 사이에 두 고 상기 스토리지 전극(SE)과 부분적으로 오버랩된다. 따라서, 상기 화소전극(PE), 보호막(113), 게이트 절연막(112) 및 스토리지 전극(SE)에 의해서 스토리지 커패시터(Cst)가 정의된다.
상기 대향기판(120)은 제2 베이스 기판(121), 컬러필터층(122) 및 공통전극(123)을 포함한다. 상기 제2 베이스 기판(121) 상에는 레드, 그린 및 블루 색화소로 이루어진 상기 컬러필터층(122)이 형성되고, 그 위로 상기 공통전극(123)이 균일한 두께로 형성된다. 상기 공통전극(123)은 상기 액정층을 사이에 두고 상기 화소전극(PE)과 마주한다. 따라서, 액정 커패시터(Clc)는 상기 공통전극(123), 액정층 및 화소전극(PE)에 의해서 정의된다.
도 12 및 도 13에서는 상기 쉐어링 전극(SSE)이 데이터 메탈로 이루어진 구조를 제시하였다. 이하, 도 14 내지 도 20에서는 상기 쉐어링 전극(SSE)이 상기 화소전극(PE)과 동일한 메탈로 이루어진 구조를 제시하여 설명하기로 한다.
도 14는 본 발명의 다른 실시예에 따른 i×j번째 화소의 레이아웃이고, 도 15는 도 14에 도시된 절단선 Ⅱ-Ⅱ`에 따라 절단한 단면도이며, 도 16은 도 14에 도시된 i×j번째 화소의 등가 회로도이다.
도 14 내지 도 16을 참조하면, 어레이 기판(100)은 제1 베이스 기판(110), 제i 및 제i+1 게이트 라인(GLi, GLi+1), 제j 데이터 라인(DLj), 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2), 화소전극(PE), 쉐어링 전극(SSE) 및 스토리지 전극(SE)을 포함한다.
상기 제1 베이스 기판(111) 상에는 게이트 메탈로 이루어진 상기 제i 및 제 i+1 게이트 라인(GLi, GLi+1), 상기 제1 박막 트랜지스터(T1)의 제1 게이트 전극(GE1), 상기 제2 박막 트랜지스터(T2)의 제2 게이트 전극(GE2) 및 상기 스토리지 전극(SE)이 형성된다. 상기 제1 게이트 전극(GE1)은 상기 제i 게이트 라인(GLi)으로부터 분기되고, 상기 제2 게이트 전극(GE2)은 상기 제i+1 게이트 라인(GLi+1)으로부터 분기된다.
상기 제1 베이스 기판(111) 상에는 상기 제i 및 제i+1 게이트 라인(GLi, GLi+1), 상기 제1 및 제2 게이트 전극(GE1, GE2) 및 상기 스토리지 전극(SE)을 커버하는 상기 게이트 절연막(112)이 구비된다.
상기 게이트 절연막(112) 상에는 데이터 메탈로 이루어진 제j 데이터 라인(DLj), 상기 제1 박막 트랜지스터(T1)의 제1 소오스 전극(SE1)과 제1 드레인 전극(DE1), 상기 제2 박막 트랜지스터(T2)의 제2 소오스 전극(SE2)과 제2 드레인 전극(DE2)이 형성된다.
상기 제1 소오스 전극(SE1)은 상기 제j 데이터 라인(DLj)으로부터 분기되어 상기 제1 게이트 전극(GE1)의 상부에 구비된다. 상기 제1 드레인 전극(DE1)은 상기 제1 게이트 전극(GE1)의 상부에서 상기 제1 소오스 전극(SE1)과 소정의 간격으로 이격된다. 상기 제2 소오스 전극(SE2)과 상기 제2 드레인 전극(DE2)은 상기 제2 게이트 전극(GE2)의 상부에서 서로 소정의 간격으로 이격된다.
상기 게이트 절연막(112) 상에는 상기 제j 데이터 라인(DLj), 상기 제1 및 제2 소오스 전극(SE1, SE2), 상기 제1 및 제2 드레인 전극(DE1, DE2), 상기 쉐어링 전극(SSE)을 커버하는 보호막(113)이 구비된다. 상기 보호막(113)에는 상기 제1 드 레인 전극(DE1)을 노출시키는 제1 콘택홀(C1), 상기 제2 소오스 전극(SE2)을 노출시키는 제2 콘택홀(C2) 및 상기 제2 드레인 전극(DE2)을 노출시키는 제3 콘택홀(C3)이 형성된다.
상기 보호막(113) 상에는 투명한 도전성 물질로 이루어진 화소전극(PE)이 형성된다. 상기 화소전극(PE)은 상기 제1 콘택홀(C1)을 통해 상기 제1 드레인 전극(DE1)과 전기적으로 연결되고, 상기 제2 콘택홀(C2)을 통해 상기 제2 소오스 전극(SE2)과 전기적으로 연결된다.
상기 쉐어링 전극(SSE)은 상기 화소전극(PE)과 동일한 물질로 이루어져 상기 보호막(113) 상에 형성된다. 상기 쉐어링 전극(SSE)은 상기 보호막(113)에 형성된 제3 콘택홀(C3)을 통해 상기 제2 드레인 전극(DE2)과 전기적으로 연결된다. 상기 쉐어링 전극(SSE)은 액정층을 사이에 두고 대향기판(120)에 구비된 공통전극(123)과 마주한다. 따라서, 제1 쉐어링 커패시터(Csh1)는 상기 쉐어링 전극(SSE), 상기 액정층 및 상기 공통전극(123)에 의해서 정의된다.
또한, 상기 쉐어링 전극(SSE)은 상기 스토리지 전극(SE)과 부분적으로 오버랩된다. 따라서, 제2 쉐어링 커패시터(Csh2)는 상기 쉐어링 전극(SSE), 상기 게이트 절연막(112), 상기 보호막(113) 및 상기 스토리지 전극(SE)에 의해서 정의된다.
이와 같이, 상기 쉐어링 전극(SSE)을 상기 화소전극(PE)과 동일한 물질로 형성하고, 쉐어링 전극(SSE)을 부분적으로 상기 스토리지 전극(SSE)과 오버랩시킴으로써, 상기 제2 박막 트랜지스터(T1, T2)에는 상기 제1 및 제2 쉐어링 커패시터(Csh1, Csh2)가 연결될 수 있다.
도 14 내지 도 16에서는 액정층을 이용하는 제1 쉐어링 커패시터(Csh1)와 절연막을 이용하는 제2 쉐어링 커패시터(Csh2)가 복합된 하이브리드 구조를 제시하였다.
이하, 도 17 내지 도 19에서는 액정층을 이용하는 하나의 쉐어링 커패시터(Csh)가 구비된 구조에 대해서 설명하고자 한다.
도 17은 본 발명의 또 다른 실시예에 따른 i×j번째 화소의 레이아웃이고, 도 18은 도 17에 도시된 절단선 Ⅲ-Ⅲ`에 따라 절단한 단면도이며, 도 19는 도 17에 도시된 i×j번째 화소의 등가 회로도이다.
도 17 내지 도 19를 참조하면, 보호막(113) 상에 구비된 쉐어링 전극(SSE)은 화소전극(PE)과 동일한 물질로 이루어지고, 상기 보호막(113)에 형성된 제3 콘택홀(C3)을 통해 제2 박막 트랜지스터(T2)의 제2 드레인 전극(DE2)과 전기적으로 연결된다. 상기 쉐어링 전극(SSE)은 액정층을 사이에 두고 대향기판(120)에 구비된 공통전극(123)과 마주한다. 따라서, 쉐어링 커패시터(Csh)는 상기 쉐어링 전극(SSE), 상기 액정층 및 상기 공통전극(123)에 의해서 정의된다.
한편, 상기 쉐어링 전극(SSE)은 상기 스토리지 전극(SE)과 부분적으로 오버랩되지 않는다. 따라서, 상기 제2 박막 트랜지스터(T2)에는 하나의 쉐어링 커패시터(Csh)만이 연결된다.
도 12 내지 도 19에서는 상기 액정 커패시터(Clc)의 정전용량이 상기 스토리지 커패시터(Cst)의 정전용량보다 큰 트위스트 네마틱(Twist Nematic: TN) 모드 액정표시장치에 쉐어링 커패시터(Csh)가 적용된 구조를 도시하였다. TN 모드 액정표 시장치에서는 액정층을 이용하는 하나의 쉐어링 커패시터(Csh)를 구비하는 구조 및 액정층과 절연막을 각각 이용하는 두 개의 쉐어링 커패시터(Csh1, Csh2)를 구비하는 하이브리드 구조가 적용될 수도 있다.
그러나, 상기 스토리지 커패시터(Cst)의 정전용량이 상기 액정 커패시터(Clc)의 정전용량보다 큰 피엘에스(Plane to Line Switching: PLS) 모드 액정표시장치에서는 절연막을 이용하는 하나의 쉐어링 커패시터(Csh)를 구비하는 구조가 적절할 수 있다. 상기 PLS 모드 액정표시장치에 대해서는 '미국등록특허번호 6,577,368'에 상세하게 기재되어 있다.
도면에 도시하지는 않았지만, 상기 PLS 모드 액정표시장치 뿐만 아니라 다른 수평전계모드(예를 들어, 아이피에스(In Plan Switching: IPS) 모드, 디에프에스(Dual Field Switching: DFS)모드 등등) 액정표시장치에서도 상기 쉐어링 커패시터(Csh)가 적용될 수 있다.
이하, 도 20에서는 수직배향모드의 하나인 피브이에이(Patterned Vertical Alignment: PVA) 모드 액정표시장치에 상기 쉐어링 커패시터(Csh)가 적용된 구조에 대해서 구체적으로 설명하고자 한다.
도 20은 본 발명의 또 다른 실시예에 따른 i×j번째 화소의 레이아웃이다.
도 20을 참조하면, 어레이 기판의 제1 베이스 기판(111) 상에는 게이트 메탈로 이루어진 제i 및 제i+1 게이트 라인(GLi, GLi+1), 제1 박막 트랜지스터(T1)의 제1 게이트 전극(GE1), 제2 박막 트랜지스터(T2)의 제2 게이트 전극(GE2) 및 상기 스토리지 전극(SE)이 형성된다.
상기 제1 베이스 기판(111) 상에는 상기 제i 및 제i+1 게이트 라인(GLi, GLi+1), 상기 제1 및 제2 게이트 전극(GE1, GE2) 및 상기 스토리지 전극(SE)을 커버하는 상기 게이트 절연막(112)이 구비된다.
상기 게이트 절연막(112) 상에는 데이터 메탈로 이루어진 제j 데이터 라인(DLj), 상기 제1 박막 트랜지스터(T1)의 제1 소오스 전극(SE1)과 제1 드레인 전극(DE1), 상기 제2 박막 트랜지스터(T2)의 제2 소오스 전극(SE2)과 제2 드레인 전극(DE2) 및 쉐어링 전극(SSE)을 형성한다.
상기 쉐어링 전극(SSE)은 상기 제2 드레인 전극(DE2)으로부터 연장되고, 상기 게이트 절연막(112)을 사이에 두고 상기 스토리지 전극(SE)과 마주한다. 따라서, 상기 쉐어링 전극(SSE), 상기 게이트 절연막(112) 및 상기 스토리지 전극(SE)에 의해서 쉐어링 커패시터(Csh)가 정의된다.
상기 게이트 절연막(112) 상에는 상기 제j 데이터 라인(DLj), 상기 제1 및 제2 소오스 전극(SE1, SE2), 상기 제1 및 제2 드레인 전극(DE1, DE2), 상기 쉐어링 전극(SSE)을 커버하는 보호막(113)이 구비된다. 상기 보호막(113)에는 상기 제1 드레인 전극(DE1)을 노출시키는 제1 콘택홀(C1)이 형성되고, 상기 제2 소오스 전극(SE2)을 노출시키는 제2 콘택홀(C2)이 형성된다.
상기 보호막(113) 상에는 투명한 도전성 물질로 이루어진 화소전극(PE)이 형성된다. 상기 화소전극(PE)은 상기 제1 콘택홀(C1)을 통해 상기 제1 드레인 전극(DE1)과 전기적으로 연결되고, 상기 제2 콘택홀(C2)을 통해 상기 제2 소오스 전극(SE2)과 전기적으로 연결된다. 상기 화소전극(PE)에는 상기 보호막(113)을 노출 시키는 제1 개구패턴(114)이 형성된다.
한편, 대향기판(120)의 제2 베이스 기판(121) 상에는 컬러필터층(122)과 공통전극(123)이 순차적으로 형성된다. 상기 공통전극(123)은 상기 액정층을 사이에 두고 상기 화소전극(PE)과 마주한다. 상기 공통전극(123)을 패터닝하는 공정을 통해서 상기 공통전극에는 다수의 제2 개구패턴(123a)이 형성된다. 상기 제1 개구패턴(114)는 인접하는 두 개의 제2 개구패턴(123a)의 중간에 위치한다.
따라서, 상기 i×j 화소는 액정 분자들이 서로 다른 방향으로 배열되는 다수의 도메인(예를 들어, 8개의 도메인)으로 분할된다. 이와 같이, 각 도메인에 따라서 액정 분자의 배열 방향을 서로 다르게 함으로써, 각 도메인의 상호 보상효과로 인해서 시야각에 따른 시인성의 변화를 감소시킬 수 있다. 이로써, 액정표시장치의 광 시약각을 확보할 수 있다.
도면에 도시하지는 않았지만, PVA 모드 액정표시장치 뿐만 아니라 다른 수직배향모드(예를 들어, 에스피브이에이(Super Patterned Vertical Alignment: SPVA) 모드, 엠피브이에이(Multi-domain Vertical Alignment: MVA) 모드 등등) 액정표시장치에서도 상기 쉐어링 커패시터(Csh)가 적용될 수 있다.
이와 같은 어레이 기판, 표시장치 및 표시장치의 구동방법에 따르면, 쉐어링 커패시터는 이전 프레임의 이전 픽셀전압을 저장하고, 현재 프레임에서 상기 이전 픽셀전압을 이용하여 현재 픽셀전압의 전압레벨을 다운시킨다. 현재 픽셀전압의 전압레벨이 다운되는 정도는 상기 이전 픽셀전압과 상기 현재 픽셀전압의 계조에 따 라 달라진다.
따라서, 저계조에서 고계조로 변화될 때 현재 픽셀전압에 오버-슈트가 발생하고, 고계조에서 저계조로 변화될 때 다운-슈트가 발생한다. 이로써, 액정의 응답속도를 향상시킬 수 있다.
또한, 현재 픽셀전압을 오버-슈트 또는 다운-슈트시키는 기존의 방식에서는 이전 픽셀전압을 저장하는 메모리 및 이전 픽셀전압에 근거하여 현재 픽셀전압을 보상하는 보상회로 등을 필요로 했으나, 본 발명에서는 이러한 회로 및 부품들을 제거할 수 있다. 따라서, 액정표시장치의 구동회로를 단순화시킬 수 있고, 전체 사이즈를 감소시킬 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (29)

  1. 베이스 기판;
    상기 베이스 기판 상에 구비되고, 제1 게이트 펄스를 입력받는 현재단 게이트 라인;
    상기 현재단 게이트 라인과 절연되게 교차하고, 제1 픽셀전압을 입력받는 데이터 라인;
    상기 현재단 게이트 라인과 상기 데이터 라인과의 사이에 연결되고, 상기 제1 게이트 펄스에 응답하여 상기 제1 픽셀전압을 출력하는 제1 스위칭 소자;
    상기 제1 스위칭 소자의 출력전극에 연결되어 상기 제1 픽셀전압을 입력받는 화소전극; 및
    상기 제1 게이트 펄스와 다른 제2 게이트 펄스에 응답하여 턴-온되고, 이전 프레임의 이전 픽셀전압을 이용하여 상기 화소전극으로 인가된 상기 제1 픽셀전압을 제2 픽셀전압까지 다운시키는 전압레벨 조절부를 포함하는 것을 특징으로 하는 어레이 기판.
  2. 제1항에 있어서, 고계조에서 고계조로 변화될 때보다 저계조에서 고계조로 변화될 때 상기 제2 픽셀 전압의 전압레벨이 더 높고,
    저계조에서 저계조로 변화될 때보다 고계조에서 저계조로 변화될 때 상기 제2 픽셀전압의 전압레벨이 더 낮은 것을 특징으로 하는 어레이 기판.
  3. 제2항에 있어서, 노멀리 화이트 모드에서,
    화이트 계조에서 블랙 계조로 변화될 때보다 블랙 계조에서 블랙 계조로 변화될 때 상기 제1 픽셀전압과 상기 제2 픽셀전압의 전위차가 더 크고,
    상기 화이트 계조에서 화이트 계조로 변화될 때보다 블랙 계조에서 화이트 계조로 변화될 때 상기 제1 픽셀전압과 상기 제2 픽셀전압의 전위차가 더 큰 것을 특징으로 하는 어레이 기판.
  4. 제2항에 있어서, 노멀리 블랙 모드에서,
    블랙 계조에서 화이트 계조로 변화될 때보다 화이트 계조에서 화이트 계조로 변화될 때 상기 제1 픽셀 전압과 상기 제2 픽셀 전압의 전위차가 더 크고,
    블랙 계조에서 블랙 계조로 변화될 때보다 화이트 계조에서 블랙 계조로 변화될 때 상기 제1 픽셀 전압과 상기 제2 픽셀 전압의 전위차가 더 큰 것을 특징으로 하는 어레이 기판.
  5. 제1항에 있어서, 상기 전압레벨 조절부는,
    상기 제2 게이트 펄스를 입력받는 신호라인;
    상기 신호라인과 상기 화소전극에 연결되어 상기 화소전극으로부터 상기 제1 픽셀전압을 입력받고, 상기 제2 게이트 펄스에 응답하여 턴-온되는 제2 스위칭 소자; 및
    상기 이전 프레임에서 상기 이전 픽셀전압을 입력받고, 상기 제2 스위칭 소자의 출력전극에 연결되어 상기 제2 스위칭 소자가 턴-온되면 상기 이전 픽셀전압을 이용하여 상기 제1 픽셀전압을 상기 제2 픽셀전압까지 다운시키는 쉐어링 전극을 포함하는 것을 특징으로 하는 어레이 기판.
  6. 제5항에 있어서, 상기 신호라인은 다음단 게이트 라인인 것을 특징으로 하는 어레이 기판.
  7. 제5항에 있어서, 상기 쉐어링 전극은 상기 제2 스위칭 소자의 출력전극으로부터 연장된 것을 특징으로 하는 어레이 기판.
  8. 제7항에 있어서, 상기 베이스 기판 상에 구비되고 현재단 게이트 라인과 동일한 물질로 이루어진 스토리지 전극을 더 포함하고,
    상기 스토리지 전극은 상기 화소전극 및 상기 쉐어링 전극과 부분적으로 오버랩되는 것을 특징으로 하는 어레이 기판.
  9. 제8항에 있어서, 상기 스토리지 전극과 상기 화소전극과의 사이 및 상기 스토리지 전극과 상기 쉐어링 전극과의 사이에 개재된 절연층을 더 포함하는 것을 특징으로 하는 어레이 기판.
  10. 제5항에 있어서, 상기 쉐어링 전극은 상기 화소전극과 동일한 물질로 이루어지고, 동일한 층 상에 구비되는 것을 특징으로 하는 어레이 기판.
  11. 제10항에 있어서, 상기 제1 및 제2 스위칭 소자를 커버하고, 상기 제1 스위칭 소자의 출력전극, 상기 제1 스위칭 소자의 입/출력 전극을 노출시키는 제1 내지 제3 콘택홀이 형성된 보호막을 더 포함하는 것을 특징으로 하는 어레이 기판.
  12. 제11항에 있어서, 상기 쉐어링 전극과 상기 화소전극은 상기 보호막 상에 구비되고, 상기 화소전극은 상기 제1 및 제2 콘택홀을 통해 상기 제1 스위칭 소자의 출력전극 및 상기 제2 스위칭 소자의 입력전극에 전기적으로 연결되고, 상기 쉐어링 전극은 상기 제3 콘택홀을 통해 상기 제2 스위칭 소자의 출력전극에 전기적으로 연결된 것을 특징으로 하는 어레이 기판.
  13. 제10항에 있어서, 상기 베이스 기판 상에 구비되고 현재단 게이트 라인과 동일한 물질로 이루어진 스토리지 전극을 더 포함하고,
    상기 스토리지 전극은 상기 화소전극 및 상기 쉐어링 전극과 부분적으로 오버랩되는 것을 특징으로 하는 어레이 기판.
  14. 제13항에 있어서, 상기 스토리지 전극과 상기 화소전극과의 사이 및 상기 스토리지 전극과 상기 쉐어링 전극과의 사이에 개재된 절연층을 더 포함하는 것을 특 징으로 하는 어레이 기판.
  15. 제1항에 있어서, 상기 제1 픽셀전압은 상기 이전 픽셀전압과 다른 극성을 갖는 것을 특징으로 하는 어레이 기판.
  16. 제1 및 제2 게이트 펄스를 순차적으로 출력하는 게이트 구동회로;
    제1 픽셀전압을 출력하는 데이터 구동회로;
    상기 게이트 구동회로로부터의 상기 제1 게이트 펄스를 입력받는 현재단 게이트 라인;
    상기 데이터 구동회로로부터의 상기 제1 픽셀 전압을 입력받는 데이터 라인;
    상기 현재단 게이트 라인과 상기 데이터 라인과의 사이에 연결되고, 상기 제1 게이트 펄스에 응답하여 상기 데이터 신호를 출력하는 제1 스위칭 소자;
    상기 제1 스위칭 소자의 출력전극에 연결되어 상기 제1 픽셀 전압을 입력받는 화소전극, 공통전압을 입력받는 공통전극 및 상기 화소전극과 공통전극과의 사이에 개재된 액정층에 의해서 정의된 액정 커패시터;
    상기 공통전압을 입력받는 스토리지 전극, 상기 화소전극 및 상기 스토리지 전극과 상기 화소전극과의 사이에 개재된 절연층에 의해서 정의된 스토리지 커패시터; 및
    상기 제1 게이트 펄스와 다른 제2 게이트 펄스에 응답하여 턴-온되고, 이전 프레임의 이전 픽셀전압을 이용하여 상기 화소전극으로 인가된 상기 제1 픽셀전압 을 제2 픽셀전압까지 다운시키는 전압레벨 조절부를 포함하는 것을 특징으로 하는 표시장치.
  17. 제16항에 있어서, 고계조에서 고계조로 변화될 때보다 저계조에서 고계조로 변화될 때 상기 제2 픽셀 전압의 전압레벨이 더 높고,
    저계조에서 저계조로 변화될 때보다 고계조에서 저계조로 변화될 때 상기 제2 픽셀전압의 전압레벨이 더 낮은 것을 특징으로 하는 표시장치.
  18. 제16항에 있어서, 상기 전압레벨 조절부는,
    상기 제2 게이트 펄스를 입력받는 신호라인;
    상기 신호라인과 상기 화소전극에 연결되어 상기 화소전극으로부터 상기 제1 픽셀전압을 입력받고, 상기 제2 게이트 펄스에 응답하여 턴-온되는 제2 스위칭 소자; 및
    상기 이전 프레임에서 상기 이전 픽셀전압을 입력받고, 상기 제2 스위칭 소자의 출력전극에 연결되어 상기 제2 스위칭 소자가 턴-온되면 상기 이전 픽셀전압을 이용하여 상기 제1 픽셀전압을 상기 제2 픽셀전압까지 다운시키는 쉐어링 전극을 포함하는 것을 특징으로 하는 표시장치.
  19. 제18항에 있어서, 상기 쉐어링 전극은 상기 제2 스위칭 소자의 출력전극으로부터 연장되고, 상기 절연층을 사이에 두고 상기 스토리지 전극과 오버랩되고,
    상기 쉐어링 전극, 절연층 및 스토리지 전극에 의해서 쉐어링 커패시터가 정의되는 것을 특징으로 하는 표시장치.
  20. 제19항에 있어서, 상기 제2 픽셀 전압은,
    수학식 1
    Figure 112006065168219-PAT00003
    Figure 112006065168219-PAT00004
    (여기서, V'는 상기 제2 픽셀 전압이고, V는 상기 제1 픽셀 전압이며, Vp는 이전 픽셀전압이고, Clc는 상기 액정 커패시터의 정정용량이고, 상기 Cst는 상기 스토리지 커패시터의 정전용량이며, Csh는 상기 쉐어링 커패시터의 정전용량임)
    을 만족하는 것을 특징으로 하는 표시장치.
  21. 제20항에 있어서, 상기 스토리지 커패시터는 상기 액정 커패시터보다 20배 작은 정전용량을 갖고,
    상기 액정 커패시터의 정전용량과 상기 쉐어링 커패시터의 정전용량의 비율d은 1 : 0.1 내지 1 : 1의 범위에 존재하는 것을 특징으로 하는 표시장치.
  22. 제21항에 있어서, 상기 액정 커패시터, 상기 스토리지 커패시터 및 상기 쉐 어링 커패시터의 정전용량의 비율은 1 : 0.75 : 0.3인 것을 특징으로 하는 표시장치.
  23. 제18항에 있어서, 상기 쉐어링 전극은 상기 화소전극과 동일한 층 및 동일한 물질로 이루어지고,
    상기 쉐어링 전극, 액정층 및 공통전극에 의해서 제1 쉐어링 커패시터가 정의되는 것을 특징으로 하는 액정표시장치.
  24. 제23항에 있어서, 상기 쉐어링 전극은 상기 절연층을 사이에 두고 상기 스토리지 전극과 부분적으로 오버랩되고,
    상기 쉐어링 전극, 절연층 및 스토리지 전극에 의해서 제2 쉐어링 커패시터가 정의되는 것을 특징으로 하는 액정표시장치.
  25. 제16항에 있어서, 상기 제1 픽셀전압의 극성은 상기 공통전압을 기준으로 프레임 단위로 반전되는 것을 특징으로 하는 표시장치.
  26. 현재 프레임에서 제1 게이트 펄스 및 제1 픽셀전압을 출력하여 제1 픽셀전압으로 액정 커패시터를 충전하는 단계; 및
    상기 제1 게이트 펄스와 다른 제2 게이트 펄스에 응답하여 상기 제1 픽셀전압을 제2 픽셀전압까지 다운시키는 단계를 포함하는 것을 특징으로 하는 표시장치 의 구동방법.
  27. 제26항에 있어서, 상기 제1 픽셀전압을 상기 제2 픽셀전압까지 다운시키는 단계는,
    상기 제2 게이트 펄스에 응답하여 이전 프레임의 이전 픽셀전압이 저장된 쉐어링 커패시터를 상기 액정 커패시터와 전기적으로 연결시키고, 상기 이전 픽셀전압을 이용하여 상기 제1 픽셀전압을 제2 픽셀전압으로 다운시키는 것을 특징으로 하는 표시장치의 구동방법.
  28. 제27항에 있어서, 상기 제1 픽셀전압은 상기 이전 픽셀전압과 다른 극성을 갖는 것을 특징으로 하는 표시장치의 구동방법.
  29. 제27항에 있어서, 고계조에서 고계조로 변화될 때보다 저계조에서 고계조로 변화될 때 상기 제2 픽셀 전압의 전압레벨이 더 높고,
    저계조에서 저계조로 변화될 때보다 고계조에서 저계조로 변화될 때 상기 제2 픽셀전압의 전압레벨이 더 낮은 것을 특징으로 하는 표시장치의 구동방법.
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