KR20190040517A - 표시 장치 - Google Patents

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Abstract

표시 장치의 제1 화소는 i 번째 게이트 라인 및 j 번째 데이터 라인에 연결된 제1 고화소 및 i+1 번째 게이트 라인 및 상기 j 번째 데이터 라인에 연결된 제1 저화소를 포함하고, 표시 장치의 제2 화소는 상기 i 번째 게이트 라인 및 j+1 번째 데이터 라인에 연결된 제2 고화소 및 상기 i+1 번째 게이트 라인 및 상기 j+1 번째 데이터 라인에 연결된 제2 저화소를 포함한다.

Description

표시 장치{DISPLAY APPARATUS}
본 발명은 표시 장치에 관한 것으로 더욱 상세하게는 화소들의 충전 시간을 확보하고 시인성을 개선할 수 있는 표시 장치에 관한 것이다.
일반적으로 표시장치는 복수 개의 게이트 라인들 및 복수 개의 데이터 라인들에 연결되고, 영상을 표시하기 위한 복수의 화소들을 포함한다. 화소들은 게이트 라인들을 통해 인가받은 게이트 신호들에 응답하여 데이터 라인들을 통해 데이터 신호들을 제공받고, 데이터 신호들에 대응하는 계조들을 표시한다.
최근 표시 장치의 고 해상도 구현을 위해 표시 장치에 배치되는 화소들의 개수가 증가하고 있다. 화소들의 개수가 증가할수록 화소들을 구동하기 위한 게이트 신호들의 개수도 증가한다. 게이트 신호들의 개수가 증가할 경우, 게이트 신호들 각각의 활성화 구간이 줄어들게 되므로, 화소들의 충전 시간을 확보하기 위한 기술이 요구된다.
본 발명의 목적은 화소들의 충전 시간을 확보하고 시인성을 개선할 수 있는 표시 장치를 제공하는데 있다.
본 발명의 실시 예에 따른 표시 장치는 제1 및 제2 화소들을 포함하고, 상기 제1 화소는 i 번째 게이트 라인 및 j 번째 데이터 라인에 연결된 제1 고화소 및 i+1 번째 게이트 라인 및 상기 j 번째 데이터 라인에 연결된 제1 저화소를 포함하고, 상기 제2 화소는 상기 i 번째 게이트 라인 및 j+1 번째 데이터 라인에 연결된 제2 고화소 및 상기 i+1 번째 게이트 라인 및 상기 j+1 번째 데이터 라인에 연결된 제2 저화소를 포함한다.
상기 i+1 번째 게이트 라인에 인가되는 i+1 번째 게이트 신호는 상기 i 번째 게이트 라인에 인가되는 i 번째 게이트 신호와 오버랩한다.
상기 i 번째 게이트 신호의 제1 활성화 구간은 상기 i+1 번째 게이트 신호의 제2 활성화 구간보다 길다.
상기 i 번째 게이트 신호의 라이징 엣지 및 상기 i+1 번째 게이트 신호의 라이징 엣지는 서로 오버랩한다.
상기 i 번째 게이트 신호의 폴링 엣지 및 상기 i+1 번째 게이트 신호의 폴링 엣지는 서로 오버랩한다.
상기 i 번째 게이트 신호의 크기는 상기 i+1 번째 게이트 신호의 크기보다 크다.
상기 제1 고화소는, 상기 i 번째 게이트 라인 및 상기 j 번째 데이터 라인에 연결된 제1 트랜지스터 및 상기 제1 트랜지스터에 연결된 제1 고화소 전극을 포함하고, 상기 제2 고화소는, 상기 i 번째 게이트 라인 및 상기 j+1 번째 데이터 라인에 연결된 제2 트랜지스터 및 상기 제2 트랜지스터에 연결된 제2 고화소 전극을 포함한다.
상기 제1 저화소는, 상기 i+1 번째 게이트 라인 및 상기 j 번째 데이터 라인에 연결된 제3 트랜지스터 및 상기 제3 트랜지스터에 연결된 제1 저화소 전극을 포함하고, 상기 제2 저화소는, 상기 i+1 번째 게이트 라인 및 상기 j+1 번째 데이터 라인에 연결된 제4 트랜지스터 및 상기 제4 트랜지스터에 연결된 제2 저화소 전극을 포함하고, 상기 i 번째 및 i+1 번째 게이트 라인들은 제1 방향으로 연장하고, 상기 j 번째 및 j+1 번째 데이터 라인들은 상기 제1 방향과 교차하는 제2 방향으로 연장하고, 상기 제1 고화소 전극, 상기 제1 저화소 전극, 상기 제2 고화소 전극, 및 상기 제2 저화소 전극은 상기 제2 방향으로 배열된다.
상기 제1 및 제2 트랜지스터들은 상기 제1 고화소 전극 및 상기 제1 저화소 전극 사이에 배치된다.
상기 제1 트랜지스터는, 상기 i 번째 게이트 라인으로부터 분기된 제1 게이트 전극, 상기 j 번째 데이터 라인으로부터 분기된 제1 소스 전극, 및 상기 제1 고화소 전극에 연결된 제1 드레인 전극을 포함하고, 상기 제1 드레인 전극은 상기 제1 고화소 전극을 경유하여 상기 제2 방향으로 연장하고 상기 제1 고화소 전극의 상단으로부터 분기된 제1 연결 전극에 연결된다.
상기 제1 고화소 전극은, 직사각형의 틀 형상을 갖는 테두리부, 상기 테두리부 내에 배치되며 십자가 형상을 갖고 상기 테두리부에 연결된 줄기부, 및 상기 줄기부로부터 방사형으로 연장되어 상기 테두리부에 연결된 복수 개의 가지부들을 포함하고, 상기 제1 드레인 전극은 상기 줄기부 중 상기 제2 방향으로 연장하는 줄기부에 오버랩한다.
상기 제2 트랜지스터는, 상기 i 번째 게이트 라인으로부터 분기된 제2 게이트 전극, 상기 j+1 번째 데이터 라인으로부터 분기된 제2 소스 전극, 및 상기 제2 고화소 전극에 연결된 제2 드레인 전극을 포함하고, 상기 제2 드레인 전극은 상기 제1 저화소 전극을 경유하여 상기 제2 방향으로 연장하고 상기 제2 고화소 전극의 상단으로부터 분기된 제2 연결 전극에 연결된다.
상기 제3 및 제4 트랜지스터들은 상기 제2 고화소 전극 및 상기 제2 저화소 전극 사이에 배치된다.
상기 제3 트랜지스터는, 상기 i+1 번째 게이트 라인으로부터 분기된 제3 게이트 전극, 상기 j 번째 데이터 라인으로부터 분기된 제3 소스 전극 및 상기 제1 저화소 전극에 연결된 제3 드레인 전극을 포함하고, 상기 제3 드레인 전극은 상기 제2 고화소 전극을 경유하여 상기 제2 방향으로 연장하고 상기 제1 저화소 전극의 하단으로부터 분기된 제3 연결 전극에 연결된다.
상기 제4 트랜지스터는, 상기 i+1 번째 게이트 라인으로부터 분기된 제4 게이트 전극, 상기 j+1 번째 데이터 라인으로부터 분기된 제4 소스 전극, 및 상기 제2 저화소 전극에 연결된 제4 드레인 전극을 포함하고, 상기 제4 드레인 전극은 상기 제2 저화소 전극을 경유하여 상기 제2 방향으로 연장하고 상기 제2 저화소 전극의 하단으로부터 분기된 제4 연결 전극에 연결된다.
본 발명의 실시 예에 따르면, 2개의 게이트 신호들이 오버랩하여 화소들에 제공되므로 게이트 신호들의 활성화 구간이 길어질 수 있어 화소들의 충전 시간이 충분히 확보될 수 있다. 또한, 화소들 각각이 고화소 전압을 충전하는 고화소 및 저화소 전압을 충전하는 저화소를 포함하므로, 시인성이 개선될 수 있다.
도 1은 본 발명의 실시 예에 따른 표시 장치의 평면도이다.
도 2는 도 1에 도시된 화소의 구성을 보여주기 위한 도면이다.
도 3은 도 2에 도시된 제1 화소 및 제2 화소의 등가 회로도이다.
도 4는 도 3에 도시된 제1 화소 및 제2 화소의 레이 아웃이다.
도 5는 도 4에 도시된 I-I'선의 단면도이다.
도 6은 도 4에 도시된 Ⅱ-Ⅱ'선의 단면도이다.
도 7은 화소들에 인가되는 게이트 신호들을 도시한 도면이다.
도 8은 제1 화소 및 제2 화소에 인가되는 i 번째 게이트 신호 및 i+1 번째 게이트 신호를 도시한 도면이다.
도 9는 제1 화소와 제2 화소의 충전 상태를 도시한 도면이다.
도 10 및 도 11은 본 발명의 다른 실시 예에 따른 i 번째 게이트 신호 및 i+1 번째 게이트 신호를 도시한 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 보다 상세하게 설명한다.
도 1은 본 발명의 실시 예에 따른 표시 장치의 평면도이다.
도 1을 참조하면, 본 발명의 표시 장치(500)는 표시 패널(100), 게이트 구동부(200), 데이터 구동부(300), 인쇄 회로 기판(400), 및 타이밍 컨트롤러(410)를 포함한다. 표시 패널(100)은 제1 방향(DR1)으로 장변들을 갖고, 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 단변들을 갖는 직사각형의 형상을 가질 수 있다.
표시 패널(100)은 제1 기판, 제1 기판과 마주보는 제2 기판, 및 제1 기판과 제2 기판 사이에 배치된 액정층을 포함하는 액정 표시 패널일 수 있다. 그러나, 이에 한정되지 않고, 표시 패널(100)로서 전기 영동층을 포함하는 전기 영동 표시 패널, 전기 습윤층을 포함하는 전기 습윤 표시 패널, 또는 유기 발광층을 포함하는 유기 발광 표시 패널이 사용될 수 있다.
표시 패널(100)은 복수 개의 게이트 라인들(GL1~GLm), 복수 개의 데이터 라인들(DL1~DLn), 및 복수 개의 화소들(PX)을 포함한다. m 및 n은 자연수이다. 설명의 편의를 위해 도 1에는 하나의 화소(PX)가 도시되었으나, 실질적으로, 복수 개의 화소들(PX)이 표시 패널(100)에 배치된다. 표시 패널(100)의 평면상의 영역은 영상을 표시하는 표시 영역(DA) 및 표시 영역(DA)을 둘러싸도록 배치되어 영상을 표시하지 않는 비표시 영역(NDA)을 포함한다.
게이트 라인들(GL1~GLm) 및 데이터 라인들(DL1~DLn)은 서로 절연되어 교차하도록 배치된다. 게이트 라인들(GL1~GLm)은 제1 방향(DR1)으로 연장되어 게이트 구동부(200)에 연결된다. 데이터 라인들(DL1~DLn)은 제2 방향(DR2)으로 연장되어 데이터 구동부(300)에 연결된다.
화소들(PX)은 게이트 라인들(GL1~GLm) 및 데이터 라인들(DL1~DLn)에 의해 구획된 영역들에 배치된다. 화소들(PX)은 매트릭스 형태로 배열되어 표시 영역(DA)에 배치되고, 게이트 라인들(GL1~GLm) 및 데이터 라인들(DL1~DLn)에 연결된다. 화소들(PX) 각각은 레드, 그린, 블루, 및 화이트 색을 표시할 수 있다.
게이트 구동부(200)는 표시 패널(100)의 단변들 중 어느 하나의 단변에 인접한 표시 패널(100)의 비표시 영역(NDA)에 배치된다. 게이트 구동부(200)는 화소들(PX)의 트랜지스터들과 동일한 공정으로 동시에 형성되어 ASG(Amorphous Silicon TFT Gate driver circuit) 형태 또는 OSG(Oxide Silicon TFT Gate driver circuit) 형태로 표시 패널(100)에 실장될 수 있다. 그러나, 이에 한정되지 않고, 게이트 구동부(200)는 복수 개의 게이트 구동 칩들을 포함하고, 게이트 구동 칩들이 연성 회로 기판들을 통해 표시 패널(100)에 연결되거나 표시 패널(100)에 칩 온 글래스(COG: Chip on Glass) 방식으로 실장될 수 있다.
데이터 구동부(300)는 복수 개의 소스 구동 칩들(310)을 포함하고, 소스 구동 칩들(310)은 연성 회로 기판들(320) 상에 실장된다. 소스 구동 칩들(310)은 연성 회로 기판들(320)을 통해 인쇄 회로 기판(400)과 표시 패널(100)의 장변들 중 어느 하나의 장변에 인접한 표시 패널(100)의 비표시 영역(NDA)에 연결된다. 그러나 이에 한정되지 않고, 소스 구동 칩들(310)은 표시 패널(100)에 칩 온 글래스 방식으로 실장될 수 있다.
타이밍 컨트롤러(410)는 집적 회로 칩의 형태로 인쇄 회로 기판(400) 상에 실장어 제어 신호 배선들(CSL)을 통해 게이트 구동부(200) 및 데이터 구동부(300)에 연결된다. 타이밍 컨트롤러(410)는 영상을 생성하기 위한 복수 개의 영상 데이터들을 데이터 구동부(300)에 제공한다. 타이밍 컨트롤러(410)는 게이트 구동부(200)의 동작을 제어하기 위한 게이트 제어 신호를 게이트 구동부(200)에 제공하고, 데이터 구동부(300)의 동작을 제어하기 위한 데이터 제어 신호를 데이터 구동부(300)에 제공한다.
게이트 구동부(200)는 타이밍 컨트롤러(410)로부터 제공받은 게이트 제어 신호에 응답하여 복수의 게이트 신호들을 생성한다. 게이트 신호들은 게이트 라인들(GL1~GLm)을 통해 행 단위로 배열된 화소들(PX)에 제공된다. 그 결과, 화소들(PX)은 행 단위로 구동될 수 있다.
데이터 구동부(300)는 타이밍 컨트롤러(410)로부터 제공받은 데이터 제어 신호에 응답하여 영상 데이터들에 대응하는 아날로그 형태의 데이터 전압들을 생성한다. 데이터 전압들은 데이터 라인들(DL1~DLn)을 통해 화소들(PX)에 제공된다.
화소들(PX)은 게이트 신호들에 응답하여 데이터 전압들을 제공받는다. 데이터 전압들에 의해 구동된 화소들(PX)은 영상을 표시할 수 있다. 도시하지 않았으나, 표시 장치(500)는 표시 패널(100)의 후방에 배치되어 표시 패널(100)에 광을 제공하는 백라이트 유닛을 포함할 수 있다.
도 2는 도 1에 도시된 화소의 구성을 보여주기 위한 도면이다.
도 2에는 예시적으로 화소들 중 하나의 화소가 도시되었으나, 다른 화소들도 동일한 구성을 갖는다.
도 2를 참조하면, 화소(PX)는 제1 화소(PX1) 및 제2 화소(PX2)를 포함한다. 제1 화소(PX1)는 제1 고화소(HPX1) 및 제1 저화소(LPX1)를 포함하고, 제2 화소(PX2)는 제2 고화소(HPX2) 및 제2 저화소(LPX2)를 포함한다.
제1 고화소(HPX1)는 게이트 라인들(GL1~GLm) 중 i 번째 게이트 라인(GLi) 및 데이터 라인들(DL1~DLn) 중 j 번째 데이터 라인(DLj)에 연결된다. 제1 저화소(LPX1)는 게이트 라인들(GL1~GLm) 중 i+1 번째 게이트 라인(GLi+1) 및 j 번째 데이터 라인(DLj)에 연결된다.
제2 고화소(HPX2)는 i 번째 게이트 라인(GLi) 및 데이터 라인들(DL1~DLn) 중 j+1 번째 데이터 라인(DLj+1)에 연결된다. 제2 저화소(LPX2)는 i+1 번째 게이트 라인(GLi+1) 및 j+1 번째 데이터 라인(DLj+1)에 연결된다. i 및 j는 자연수이다.
제1 및 제2 고화소들(HPX1,HPX2)은 서로 같은 크기를 가질 수 있고, 제1 및 제2 저화소들(LPX1,LPX2)은 서로 같은 크기를 가질 수 있다. 제1 고화소(HPX1)는 제1 저화소(LPX1)보다 클 수 있고, 제2 고화소(HPX2)는 제2 저화소(LPX2)보다 클 수 있다.
제1 및 제2 고화소들(HPX1,HPX2)에는 고화소 전압이 충전되고, 제1 및 제2 저화소들(LPX1,LPX2)에는 고화소 전압보다 작은 저화소 전압이 충전될 수 있다. 제1 및 제2 고화소들(HPX1,HPX2)과 제1 및 제2 저화소들(LPX1,LPX2)에 고화소 전압 및 저화소 전압을 충전하는 동작은 이하 상세히 설명될 것이다.
도 3은 도 2에 도시된 제1 화소 및 제2 화소의 등가 회로도이다.
도 3을 참조하면, 제1 고화소(HPX1)는 i 번째 게이트 라인(GLi) 및 j 번째 데이터 라인(DLj)에 연결된 제1 트랜지스터(TR1), 제1 트랜지스터(TR1)에 연결된 제1 액정 커패시터(CLC1), 및 제1 트랜지스터(TR1)에 연결된 제1 스토리지 커패시터(CST1)를 포함한다. 제2 고화소(HPX2)는 i 번째 게이트 라인(GLi) 및 j+1 번째 데이터 라인(DLj+1)에 연결된 제2 트랜지스터(TR2), 제2 트랜지스터(TR2)에 연결된 제2 액정 커패시터(CLC2), 및 제2 트랜지스터(TR2)에 연결된 제2 스토리지 커패시터(CST2)를 포함한다.
제1 저화소(LPX1)는 i+1 번째 게이트 라인(GLi+1) 및 j 번째 데이터 라인(DLj)에 연결된 제3 트랜지스터(TR3), 제3 트랜지스터(TR3)에 연결된 제3 액정 커패시터(CLC3), 및 제3 트랜지스터(TR3)에 연결된 제3 스토리지 커패시터(CST3)를 포함한다. 제2 저화소(LPX2)는 i+1 번째 게이트 라인(GLi+1) 및 j+1 번째 데이터 라인(DLj+1)에 연결된 제4 트랜지스터(TR4), 제4 트랜지스터(TR4)에 연결된 제4 액정 커패시터(CLC4), 및 제4 트랜지스터(TR4)에 연결된 제4 스토리지 커패시터(CST4)를 포함한다.
제1, 제2, 제3, 및 제4 트랜지스터들(TR1,TR2,TR3,TR4)은 i 번째 및 i+1 번째 게이트 라인들(GLi,GLi+1)을 통해 인가받은 게이트 신호들에 의해 턴 온된다. 턴 온된 제1, 제2, 제3, 및 제4 트랜지스터들(TR1,TR2,TR3,TR4)은 j 번째 및 j+1번째 데이터 라인들(DLj,DLj+1)을 통해 데이터 전압들을 제공받고, 데이터 전압들을 제1, 제2, 제3, 및 제4 액정 커패시터들(CLC1,CLC2,CLC3,CLC4)에 제공한다.
제1, 제2, 제3, 및 제4 액정 커패시터들(CLC1,CLC2,CLC3,CLC4)은 공통 전압(VCOM)을 인가받는다. 제1, 제2, 제3, 및 제4 액정 커패시터들(CLC1,CLC2,CLC3,CLC4)의 액정들은 데이터 전압들 및 공통 전압의 전압차에 의해 형성된 전계에 의해 구동되어 광 투과율을 조절할 수 있다. 그 결과 영상이 표시될 수 있다.
제1, 제2, 제3, 및 제4 스토리지 커패시터들(CST1,CST2,CST3,CST4)에는 스토리지 전압(VCST)이 인가될 수 있다. 그러나, 이에 한정되지 않고, 제1, 제2, 제3, 및 제4 스토리지 커패시터들(CST1,CST2,CST3,CST4)에 공통 전압(VCOM)이 인가될 수도 있다. 제1, 제2, 제3, 및 제4 스토리지 커패시터들(CST1,CST2,CST3,CST4)은 제1, 제2, 제3, 및 제4 액정 커패시터들(CLC1,CLC2,CLC3,CLC4)의 충전률들을 각각 보완해 주는 역할을 할 수 있다. 제1, 제2, 제3, 및 제4 스토리지 커패시터들(CST1,CST2,CST3,CST4)은 생략될 수 있다.
도 4는 도 3에 도시된 제1 화소 및 제2 화소의 레이 아웃이다.
도 4를 참조하면, 제1 고화소(HPX1)는 i 번째 게이트 라인(GLi) 및 j 번째 데이터 라인(DLj)에 연결된 제1 트랜지스터(TR1) 및 제1 트랜지스터(TR1)에 연결된 제1 고화소 전극(HPE1)을 포함한다. 제2 고화소(HPX2)는 i 번째 게이트 라인(GLi) 및 j+1 번째 데이터 라인(DLj+1)에 연결된 제2 트랜지스터(TR2) 및 제2 트랜지스터(TR2)에 연결된 제2 고화소 전극(HPE2)을 포함한다. 제1 및 제2 트랜지스터들(TR1,TR2)은 서로 인접하게 배치된다.
제1 저화소(LPX1)는 i+1 번째 게이트 라인(GLi+1) 및 j 번째 데이터 라인(DLj)에 연결된 제3 트랜지스터(TR3) 및 제3 트랜지스터(TR3)에 연결된 제1 저화소 전극(LPE1)을 포함한다. 제2 저화소(LPX2)는 i+1 번째 게이트 라인(GLi+1) 및 j+1 번째 데이터 라인(DLj+1)에 연결된 제4 트랜지스터(TR4) 및 제4 트랜지스터(TR4)에 연결된 제2 저화소 전극(LPE2)을 포함한다. 제3 및 제4 트랜지스터들(TR3,TR4)은 서로 인접하게 배치된다.
제1 고화소 전극(HPE1), 제1 저화소 전극(LPE1), 제2 고화소 전극(HPE2), 및 제2 저화소 전극(LPE2)은 제2 방향(DR2)으로 배열된다. 제1 및 제2 트랜지스터들(TR1,TR2)은 제1 고화소 전극(HPE1) 및 제1 저화소 전극(LPE1) 사이에 배치되고, 제3 및 제4 트랜지스터들(TR3,TR4)은 제2 고화소 전극(HPE2) 및 제2 저화소 전극(LPE2) 사이에 배치된다.
제1 고화소 전극(HPE1), 제1 저화소 전극(LPE1), 제2 고화소 전극(HPE2), 및 제2 저화소 전극(LPE2)이 배치된 영역은 화소 영역들(PA)로 정의되고, 화소 영역들(PA) 주변은 비화소 영역(NPA)으로 정의될 수 있다.
제1 고화소 전극(HPE1), 제1 저화소 전극(LPE1), 제2 고화소 전극(HPE2), 및 제2 저화소 전극(LPE2)은 실질적으로 같은 구성을 갖는다. 예를 들어, 제1 고화소 전극(HPE1)은 직사각형의 틀 형상을 갖는 테두리부(EG), 테두리부(EG) 내에 배치되며 십자가 형상을 갖고 테두리부(EG)에 연결된 줄기부(STM), 및 줄기부로부터 방사형으로 연장되어 테두리부(EG)에 연결된 복수 개의 가지부들(BR)을 포함한다. 테두리부(EG), 줄기부(STM), 및 가지부들(BR)은 일체로 형성될 수 있다.
제1 고화소 전극(HPE1)은 줄기부(STM)에 의해 4개의 도메인들로 구분될 수 있다. 가지부들(BR)은 각 도메인에 대응되어, 각 도메인마다 서로 다른 방향으로 연장될 수 있다. 가지부들(BR)은 각각의 도메인 내에서 서로 평행하게 연장되며 서로 이격되어 배열된다. 서로 인접한 가지부들(BR)은 마이크로미터 단위의 거리로 서로 이격되어 복수 개의 미세 슬릿들을 형성한다.
미세 슬릿들에 의해 제1 고화소 전극(HPE1)의 화소 영역(PA)에서 액정층(LC)의 액정 분자들은 도메인별로 서로 다른 방향으로 프리틸트 된다. 따라서 액정 분자의 배향 방향이 서로 다른 4개의 도메인이 액정층에 형성된다. 제1 저화소 전극(LPE1), 제2 고화소 전극(HPE2), 및 제2 저화소 전극(LPE2) 각각도 제1 고화소 전극(HPE1)과 동일하게 테두리부, 줄기부, 및 가지부들을 포함하고 줄기부에 의해 액정 분자의 배향 방향이 서로 다른 4개의 도메인으로 구분될 수 있다. 이와 같이 액정 분자가 기울어지는 방향을 다양하게 하면 표시 장치(500)의 기준 시야각이 커질 수 있다.
제1 트랜지스터(TR1)는 i 번째 게이트 라인(GLi)으로부터 분기된 제1 게이트 전극(GE1), j 번째 데이터 라인(DLj)으로부터 분기된 제1 소스 전극(SE1), 및 제1 고화소 전극(HPE1)에 연결된 제1 드레인 전극(DE1)을 포함한다. 제1 드레인 전극(DE1)은 제1 고화소 전극(HPE1)을 경유하여 제2 방향(DR2)으로 연장하고 제1 고화소 전극(HPE1)의 상단으로부터 분기된 제1 연결 전극(CNE1)에 연결된다.
제1 드레인 전극(DE1)은 제2 방향(DR2)으로 연장하고, 제1 고화소 전극(HPE1)의 하단에 인접한 부분에서 제1 방향(DR1)으로 절곡되어 연장한 후, 제2 방향(DR2)으로 절곡되고, 제1 고화소 전극(HPE1)을 경유하여 제2 방향(DR2)으로 연장한다. 이때, 제1 드레인 전극(DE1)은 제1 고화소 전극(HPE1)의 줄기부(STM) 중 제2 방향(DR2)으로 연장하는 줄기부(STM)에 오버랩할 수 있다. 제1 고화소 전극(HPE1)을 경유하여 제2 방향(DR2)으로 연장한 제1 드레인 전극(DE1)은 제1 고화소 전극(HPE1)의 상단에 인접한 부분에서 제1 방향(DR1)으로 절곡되어 제1 연결 전극(CNE1)에 연결된다.
제2 트랜지스터(TR2)는 i 번째 게이트 라인(GLi)으로부터 분기된 제2 게이트 전극(GE2), j+1 번째 데이터 라인(DLj+1)으로부터 분기된 제2 소스 전극(SE2), 및 제2 고화소 전극(HPE2)에 연결된 제2 드레인 전극(DE2)을 포함한다. 제2 드레인 전극(DE2)은 제1 저화소 전극(LPE1)을 경유하여 제2 방향(DR2)으로 연장하고 제2 고화소 전극(HPE2)의 상단으로부터 분기된 제2 연결 전극(CNE)에 연결된다.
제2 드레인 전극(DE2)은 제2 방향(DR2)으로 연장하고, 제1 저화소 전극(LPE1)의 상단에 인접한 부분에서 제1 방향(DR1)으로 절곡되어 연장한 후, 제2 방향(DR2)으로 절곡되고, 제1 저화소 전극(LPE1)을 경유하여 제2 방향(DR2)으로 연장한다. 이때, 제2 드레인 전극(DE2)은 제1 저화소 전극(LPE1)의 줄기부 중 제2 방향(DR2)으로 연장하는 줄기부에 오버랩할 수 있다. 제1 저화소 전극(LPE1)을 경유하여 제2 방향(DR2)으로 연장한 제2 드레인 전극(DE2)은 제1 저화소 전극(LPE1)의 하단에 인접한 부분에서 제1 방향(DR1)으로 절곡되어 제2 연결 전극(CNE2)에 연결된다.
제3 트랜지스터(TR3)는 i+1 번째 게이트 라인(GLi+1)으로부터 분기된 제3 게이트 전극(GE3), j 번째 데이터 라인(DLj)으로부터 분기된 제3 소스 전극(SE3), 및 제1 저화소 전극(LPE1)에 연결된 제3 드레인 전극(DE3)을 포함한다. 제3 드레인 전극(DE3)은 제2 고화소 전극(HPE2)을 경유하여 제2 방향(DR2)으로 연장하고 제1 저화소 전극(LPH1)의 하단으로부터 분기된 제3 연결 전극(CNE3)에 연결된다.
제3 드레인 전극(DE3)은 제2 방향(DR2)으로 연장하고, 제2 고화소 전극(HPE2)의 하단에 인접한 부분에서 제1 방향(DR1)으로 절곡되어 연장한 후, 제2 방향(DR2)으로 절곡되고, 제2 고화소 전극(HPE2)을 경유하여 제2 방향(DR2)으로 연장한다. 이때, 제3 드레인 전극(DE3)은 제2 고화소 전극(HPE2)의 줄기부 중 제2 방향(DR2)으로 연장하는 줄기부에 오버랩할 수 있다. 제2 고화소 전극(HPE2)을 경유하여 제2 방향(DR2)으로 연장한 제3 드레인 전극(DE3)은 제2 고화소 전극(HPE2)의 상단에 인접한 부분에서 제1 방향(DR1)으로 절곡되어 제3 연결 전극(CNE3)에 연결된다.
제4 트랜지스터(TR4)는 i+1 번째 게이트 라인(GLi+1)으로부터 분기된 제4 게이트 전극(GE4), j+1 번째 데이터 라인(DLj+1)으로부터 분기된 제4 소스 전극(SE4), 및 제2 저화소 전극(LPE2)에 연결된 제4 드레인 전극(DE4)을 포함한다. 제4 드레인 전극(DE4)은 제2 저화소 전극(LPE2)을 경유하여 제2 방향(DR2)으로 연장하고 제2 저화소 전극(LPE2)의 하단으로부터 분기된 제4 연결 전극(CNE4)에 연결된다.
제4 드레인 전극(DE4)은 제2 방향(DR2)으로 연장하고, 제2 저화소 전극(LPE2)의 상단에 인접한 부분에서 제1 방향(DR1)으로 절곡되어 연장한 후, 제2 방향(DR2)으로 절곡되고, 제2 저화소 전극(LPE2)을 경유하여 제2 방향(DR2)으로 연장한다. 이때, 제4 드레인 전극(DE4)은 제2 저화소 전극(LPE2)의 줄기부 중 제2 방향(DR2)으로 연장하는 줄기부에 오버랩할 수 있다. 제2 저화소 전극(LPE2)을 경유하여 제2 방향(DR2)으로 연장한 제4 드레인 전극(DE4)은 제2 저화소 전극(LPE2)의 하단에 인접한 부분에서 제1 방향(DR1)으로 절곡되어 제4 연결 전극(CNE4)에 연결된다.
스토리지 전극들(STE)은 직사각형의 틀 형상을 가지며, 제1 고화소(HPX1), 제1 저화소(LPX1), 제2 고화소(HPX2), 및 제2 저화소(LPX2)에 각각 배치된다. 스토리지 전극들(STE)의 직사각형의 틀 형상들 중 제1 방향(DR1)으로 연장하는 부분들은 제1 고화소 전극(HPE1), 제1 저화소 전극(LPE1), 제2 고화소 전극(HPE2), 및 제2 저화소 전극(LPE2)에 각각 오버랩할 수 있다. 스토리지 전극들(STE)의 직사각형의 틀 형상들 중 제2 방향(DR2)으로 연장하는 부분들은 제1 고화소 전극(HPE1), 제1 저화소 전극(LPE1), 제2 고화소 전극(HPE2), 및 제2 저화소 전극(LPE2)에 각각 인접하게 배치될 수 있다.
도 5는 도 4에 도시된 I-I'선의 단면도이다. 도 6은 도 4에 도시된 Ⅱ-Ⅱ'선의 단면도이다.
도 5 및 도 6은 제1 고화소(HPX1)의 단면 구성을 설명하기 위한 도면이며, 도시되지 않은 제1 저화소(LPX1), 제2 고화소(HPX2), 및 제2 저화소(LPX2) 각각의 단면 구성은 제1 고화소(HPX1)와 실질적으로 동일하다.
도 5 및 6을 참조하면, 제1 고화소(HPX1)는 제1 기판(110), 제1 기판(110)과 마주보는 제2 기판(120), 및 제1 기판(110)과 제2 기판(120) 사이에 배치된 액정층(LC)을 포함할 수 있다. 제1 기판(110)은 제1 베이스 기판(SUB1), 제1 트랜지스터(TR1), 컬러 필터(CF), 및 제1 고화소 전극(HPE1)을 포함한다. 제2 기판(120)은 제2 베이스 기판(SUB2), 블랙 매트릭스(BM), 제3 절연막(INS3), 및 공통 전극(CE)을 포함한다.
제1 베이스 기판(SUB1) 상에 제1 트랜지스터(TR1)의 제1 게이트 전극(GE1)이 배치된다. 제1 베이스 기판(SUB1)은 투명 또는 불투명한 절연 기판일 수 있다. 예를 들어, 제1 베이스 기판(SUB1)은 실리콘 기판, 유리 기판, 및 플라스틱 기판일 수 있다.
제1 베이스 기판(SUB1) 상에 제1 게이트 전극(GE1)을 덮도록 제1 절연막(INS1)이 배치된다. 제1 절연막(INS1)은 게이트 절연막으로 정의될 수 있으며, 무기 물질을 포함하는 무기 절연막일 수 있다. 스토리지 전극(STE)은 제1 게이트 전극(GE1)과 동일한 층에 동시에 형성될 수 있다.
제1 게이트 전극(GE1)을 덮고 있는 제1 절연막(INS1) 상에 제1 트랜지스터(TR1)의 제1 반도체 층(SM1)이 배치된다. 도시하지 않았으나, 제1 반도체 층(SM1)은 액티브 층 및 오믹 콘택층을 포함할 수 있다.
제1 반도체 층(SM1) 및 제1 절연막(INS1) 상에 제1 트랜지스터(TR1)의 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)이 서로 이격되어 배치된다. 제1 반도체 층(SM1)은 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1) 사이에서 전도 채널(conductive channel)을 형성한다. 제1 스토리지 커패시터(CST1)는 스토리지 전극(STE), 스토리지 전극(STE)에 오버랩하는 제1 드레인 전극(DE1), 및 스토리지 전극(STE)과 제1 드레인 전극(DE1) 사이의 제1 절연막(INS1)에 의해 형성된다.
제1 절연막(INS1) 상에 제1 트랜지스터(TR1)를 덮도록 제2 절연막(INS2)이 배치된다. 제2 절연막(INS2)은 패시베이션(passivation)막으로 정의될 수 있으며, 무기 물질을 포함하는 무기 절연막일 수 있다. 제2 절연막(INS2)은 노출된 반도체 층(SM)의 상부를 커버 한다. 제2 절연막(INS2) 상에 컬러 필터(CF)가 배치된다. 컬러 필터는 레드색, 그린색, 블루색, 및 화이트색 중 어느 하나를 가질 수 있다. 컬러 필터(CF)는 제1 고화소(HPX1)를 투과하는 광에 색을 제공한다.
제2 절연막(INS2) 및 컬러 필터(CF)를 관통하여 제1 드레인 전극(DE1)의 소정의 부분을 노출시키는 컨택홀(CH)이 정의된다. 화소 영역(PA)에서 컬러 필터(CF) 상에 제1 고화소 전극(HPE1)이 배치된다. 제1 고화소 전극(HPE1)으로부터 분기된 제1 연결 전극(CNE1)은 컨택홀(CH)을 통해 제1 드레인 전극(DE1)에 전기적으로 연결된다.
제2 베이스 기판(SUB2)의 하부에 블랙 매트릭스(BM)가 배치되며, 블랙 매트릭스(BM)는 비화소 영역(NPA)에 배치된다. 제2 베이스 기판(SUB2)은 투명 또는 불투명한 절연 기판일 수 있다. 블랙 매트릭스(BM)는 화소 영역들(PA)의 경계에서 발생할 수 있는 빛 샘을 차단할 수 있다.
제2 베이스 기판(SUB2)의 하부에 블랙 매트릭스(BM)를 덮도록 제3 절연막(INS3)이 배치되며, 제3 절연막(INS3)은 유기 절연막일 수 있다. 제3 절연막(INS3)의 하부에 공통 전극(CE)이 배치될 수 있다. 제1 액정 커패시터(CLC1)는 서로 마주보는 제1 고화소 전극(HPE1)과 공통 전극(CE) 및 제1 고화소 전극(HPE1)과 공통 전극(CE) 사이에 배치된 액정층(LC)에 의해 형성될 수 있다.
제1 고화소 전극(HPE1) 및 공통 전극(CE)은 투명 도전성 물질을 포함할 수 있다. 예를 들어, 제1 고화소 전극(HPE1) 및 공통 전극(CE)은 ITO(indium tin oxide), IZO(indium zinc oxide), ITZO(indium tin zinc oxide) 등의 투명 도전성 물질로 형성될 수 있다.
데이터 전압을 인가받는 제1 고화소 전극(HPE1)과 공통 전압을 인가받는 공통 전극(CE) 사이에 형성된 전계에 의해 액정층(LC)의 액정 분자들이 구동된다. 전계에 의해 구동된 액정 분자들에 의해 광 투과율이 조절되어 영상이 표시될 수 있다.
도 7은 화소들에 인가되는 게이트 신호들을 도시한 도면이다. 도 8은 제1 화소 및 제2 화소에 인가되는 i 번째 게이트 신호 및 i+1 번째 게이트 신호를 도시한 도면이다. 도 9는 제1 화소와 제2 화소의 충전 상태를 도시한 도면이다.
도 7 및 도 8을 참조하면, 한 쌍의 게이트 신호들은 서로 오버랩하고, 복수 개의 쌍들의 게이트 신호들(GS1~GSm)이 순차적으로 출력되어 게이트 라인들(GL1~GLm)을 통해 화소들(PX)에 인가된다. 한 쌍의 게이트 신호들은 제1 화소(PX1) 및 제2 화소(PX2)에 각각 인가될 수 있다.
한 쌍의 게이트 신호들은 i 번째 게이트 라인(GLi)에 인가되는 i 번째 게이트 신호(GSi) 및 i+1 번째 게이트 라인(GLi+1)에 인가되는 i+1 번째 게이트 신호(GSi+1)를 포함한다. i+1 번째 게이트 신호(GSi+1)는 i 번째 게이트 신호(GSi)에 오버랩한다. i 번째 게이트 신호(GSi)의 제1 활성화 구간(TP1)은 i+1 번째 게이트 신호(GSi+1)의 제2 활성화 구간(TP2)보다 길다. i 번째 게이트 신호(GSi)의 라이징 엣지 및 i+1 번째 게이트 신호(GSi+1)의 라이징 엣지는 서로 오버랩할 수 있다.
i 번째 게이트 신호(GSi)가 i 번째 게이트 라인(GLi)을 통해 제1 및 제2 고화소들(HPX1,HPX2)에 인가된다. 제1 및 제2 고화소들(HPX1,HPX2)은 i 번째 게이트 신호(GSi)에 응답하여 j 번째 및 j+1 번째 데이터 라인들(DLj,DLj+1)을 통해 데이터 전압들을 각각 인가받는다. 데이터 전압들은 제1 활성화 구간(TP1) 동안 제1 및 제2 고화소들(HPX1,HPX2)에 각각 충전된다. 제1 및 제2 고화소들(HPX1,HPX2) 각각에 충전된 고화소 전압(H)은 제1 전압(V1)으로 정의될 수 있다.
i+1 번째 게이트 신호(GSi+1)가 i+1 번째 게이트 라인(GLi+1)을 통해 제1 및 제2 저화소들(LPX1,LPX2)에 인가된다. 제1 및 제2 저화소들(LPX1,LPX2)은 i+1 번째 게이트 신호(GSi+1)에 응답하여 j 번째 및 j+1 번째 데이터 라인들(DLj,DLj+1)을 통해 데이터 전압들을 각각 인가받는다. 데이터 전압들은 제2 활성화 구간(TP2) 동안 제1 및 제2 저화소들(LPX1,LPX2)에 각각 충전된다. 제1 및 제2 저화소들(LPX1,LPX2) 각각에 충전된 저화소 전압(L)은 제2 전압(V2)으로 정의될 수 있다.
게이트 신호의 활성화 구간이 길수록 화소에 충전되는 전하량이 많아지고, 그 결과 더 큰 화소 전압이 화소에 충전될 수 있다. 제2 활성화 구간(TP2)은 제1 활성화 구간(TP1)보다 작으므로, 제2 전압(V2)의 크기는 제1 전압(V1)보다 작을 수 있다.
제1 고화소(HPX1)와 제1 저화소(LPX1)에 서로 다른 크기의 화소 전압들이 충전되고, 제2 고화소(HPX2)와 제2 저화소(LPX2)에도 서로 다른 크기의 화소 전압들이 충전된다. 이러한 경우, 표시 장치(500)를 바라보는 사람의 눈은 제1 전압(V1)과 제2 전압(V2)의 중간 값에 대응하는 계조를 시인한다. 이러한 경우, 중간 계조 이하에서 감마 커브의 왜곡에 의해 발생되는 측면 시야각의 저하가 방지될 수 있어 측면 시인성이 개선될 수 있다.
고 해상도 구현을 위해 표시 장치(500)에 배치되는 화소들(PX)의 개수가 증가할 경우, 화소들(PX)을 구동하기 위한 게이트 신호들(GS1~GSm)의 개수도 증가한다. 게이트 신호들(GS1~GSm)이 서로 오버랩하지 않고 순차적으로 출력되면, 화소들을 충전하기 위한 게이트 신호들 각각의 활성화 구간이 줄어들 수 있다. 그러나, 본 발명의 실시 예에서, 한쌍의 게이트 신호들이 서로 오버랩하여 화소들(PX)에 인가되므로, 게이트 신호들(GS1~GSm)의 활성화 구간이 증가될 수 있다. 게이트 신호들(GS1~GSm)의 활성화 구간이 증가되므로 화소들(PX)의 충전 시간이 보다 더 확보될 수 있다.
결과적으로, 본 발명의 실시 예에 따른 표시 장치는 화소들의 충전 시간을 확보하고 시인성을 개선할 수 있다.
도 10 및 도 11은 본 발명의 다른 실시 예에 따른 i 번째 게이트 신호 및 i+1 번째 게이트 신호를 도시한 도면들이다.
도 10을 참조하면, i 번째 게이트 신호(GSi)의 폴링 엣지 및 i+1 번째 게이트 신호(GSi+1)의 폴링 엣지는 서로 오버랩한다. 도 8과 동일하게 i 번째 게이트 신호(GSi)의 제1 활성화 구간(TP1)은 i+1 번째 게이트 신호(GSi+1)의 제2 활성화 구간(TP2)보다 길다.
도 11을 참조하면, i 번째 게이트 신호(GSi) 및 i+1 번째 게이트 신호(GSi+1)는 동일하게 제1 활성화 구간(TP1)을 갖고 서로 오버랩한다. 다만, i 번째 게이트 신호(GSi)의 크기(ΔVG1)는 i+1 번째 게이트 신호(GSi+1)의 크기(ΔVG2)보다 크다. i 번째 게이트 신호(GSi)의 크기(ΔVG1)는 i 번째 게이트 신호(GSi)의 로우 레벨과 제1 활성화 구간(TP1)의 i 번째 게이트 신호(GSi)의 하이 레벨의 차이로 정의된다. i+1 번째 게이트 신호(GSi+1)의 크기(ΔVG2)는 i+1 번째 게이트 신호(GSi+1)의 로우 레벨과 제1 활성화 구간(TP1)의 i+1 번째 게이트 신호(GSi+1)의 하이 레벨의 차이로 정의된다.
게이트 신호의 크기가 클수록, 게이트 신호에 의해 턴 온되는 트랜지스터를 통해 흐르는 전류량이 커질 수 있다. 따라서, i 번째 게이트 신호(GSi)가 인가되는 제1 및 제2 고화소들(HPX1,HPX2)에는 고화소 전압(H)이 충전되고, i+1 번째 게이트 신호(GSi+1)가 인가되는 제1 및 제2 저화소들(LPX1,LPX2)에는 저화소 전압(L)이 충전될 수 있다.
이상 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시 예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 패널 200: 게이트 구동부
300: 데이터 구동부 400: 인쇄 회로 기판
500: 표시 장치 110; 제1 기판
120; 제2 기판 SUB1,SUB2: 제1 및 제2 베이스 기판
INS1,INS2,INS3: 제1, 제2, 및 제3 절연막
CF: 컬러 필터 LC: 액정층
PX: 화소 PX1,PX2: 제1 및 제2 화소
HPX1,HPX2: 제1 및 제2 고화소 LPX1,LPX2: 제1 및 제2 저화소

Claims (20)

  1. 제1 및 제2 화소들을 포함하고,
    상기 제1 화소는,
    i 번째 게이트 라인 및 j 번째 데이터 라인에 연결된 제1 고화소; 및
    i+1 번째 게이트 라인 및 상기 j 번째 데이터 라인에 연결된 제1 저화소를 포함하고,
    상기 제2 화소는,
    상기 i 번째 게이트 라인 및 j+1 번째 데이터 라인에 연결된 제2 고화소; 및
    상기 i+1 번째 게이트 라인 및 상기 j+1 번째 데이터 라인에 연결된 제2 저화소를 포함하고 i 및 j는 자연수인 표시 장치.
  2. 제 1 항에 있어서,
    상기 i+1 번째 게이트 라인에 인가되는 i+1 번째 게이트 신호는 상기 i 번째 게이트 라인에 인가되는 i 번째 게이트 신호와 오버랩하는 표시 장치.
  3. 제 2 항에 있어서,
    상기 i 번째 게이트 신호의 제1 활성화 구간은 상기 i+1 번째 게이트 신호의 제2 활성화 구간보다 긴 표시 장치.
  4. 제 3 항에 있어서,
    상기 i 번째 게이트 신호의 라이징 엣지 및 상기 i+1 번째 게이트 신호의 라이징 엣지는 서로 오버랩하는 표시 장치.
  5. 제 3 항에 있어서,
    상기 i 번째 게이트 신호의 폴링 엣지 및 상기 i+1 번째 게이트 신호의 폴링 엣지는 서로 오버랩하는 표시 장치.
  6. 제 2 항에 있어서,
    상기 i 번째 게이트 신호의 크기는 상기 i+1 번째 게이트 신호의 크기보다 큰 표시 장치.
  7. 제 1 항에 있어서,
    상기 제1 고화소는,
    상기 i 번째 게이트 라인 및 상기 j 번째 데이터 라인에 연결된 제1 트랜지스터; 및
    상기 제1 트랜지스터에 연결된 제1 고화소 전극을 포함하고,
    상기 제2 고화소는,
    상기 i 번째 게이트 라인 및 상기 j+1 번째 데이터 라인에 연결된 제2 트랜지스터; 및
    상기 제2 트랜지스터에 연결된 제2 고화소 전극을 포함하는 표시 장치.
  8. 제 7 항에 있어서,
    상기 제1 및 제2 트랜지스터들은 서로 인접하게 배치되는 표시 장치.
  9. 제 7 항에 있어서,
    상기 제1 저화소는,
    상기 i+1 번째 게이트 라인 및 상기 j 번째 데이터 라인에 연결된 제3 트랜지스터; 및
    상기 제3 트랜지스터에 연결된 제1 저화소 전극을 포함하고,
    상기 제2 저화소는,
    상기 i+1 번째 게이트 라인 및 상기 j+1 번째 데이터 라인에 연결된 제4 트랜지스터; 및
    상기 제4 트랜지스터에 연결된 제2 저화소 전극을 포함하고,
    상기 i 번째 및 i+1 번째 게이트 라인들은 제1 방향으로 연장하고, 상기 j 번째 및 j+1 번째 데이터 라인들은 상기 제1 방향과 교차하는 제2 방향으로 연장하고, 상기 제1 고화소 전극, 상기 제1 저화소 전극, 상기 제2 고화소 전극, 및 상기 제2 저화소 전극은 상기 제2 방향으로 배열되는 표시 장치.
  10. 제 9 항에 있어서,
    상기 제3 및 제4 트랜지스터들은 서로 인접하게 배치되는 표시 장치.
  11. 제 9 항에 있어서,
    상기 제1 및 제2 트랜지스터들은 상기 제1 고화소 전극 및 상기 제1 저화소 전극 사이에 배치되는 표시 장치.
  12. 제 11 항에 있어서,
    상기 제1 트랜지스터는,
    상기 i 번째 게이트 라인으로부터 분기된 제1 게이트 전극;
    상기 j 번째 데이터 라인으로부터 분기된 제1 소스 전극; 및
    상기 제1 고화소 전극에 연결된 제1 드레인 전극을 포함하고,
    상기 제1 드레인 전극은 상기 제1 고화소 전극을 경유하여 상기 제2 방향으로 연장하고 상기 제1 고화소 전극의 상단으로부터 분기된 제1 연결 전극에 연결되는 표시 장치.
  13. 제 12 항에 있어서,
    상기 제1 고화소 전극은,
    직사각형의 틀 형상을 갖는 테두리부;
    상기 테두리부 내에 배치되며 십자가 형상을 갖고 상기 테두리부에 연결된 줄기부; 및
    상기 줄기부로부터 방사형으로 연장되어 상기 테두리부에 연결된 복수 개의 가지부들을 포함하고,
    상기 제1 드레인 전극은 상기 줄기부 중 상기 제2 방향으로 연장하는 줄기부에 오버랩하는 표시 장치.
  14. 제 11 항에 있어서,
    상기 제2 트랜지스터는,
    상기 i 번째 게이트 라인으로부터 분기된 제2 게이트 전극;
    상기 j+1 번째 데이터 라인으로부터 분기된 제2 소스 전극; 및
    상기 제2 고화소 전극에 연결된 제2 드레인 전극을 포함하고,
    상기 제2 드레인 전극은 상기 제1 저화소 전극을 경유하여 상기 제2 방향으로 연장하고 상기 제2 고화소 전극의 상단으로부터 분기된 제2 연결 전극에 연결되는 표시 장치.
  15. 제 14 항에 있어서,
    상기 제1 저화소 전극은,
    직사각형의 틀 형상을 갖는 테두리부;
    상기 테두리부 내에 배치되며 십자가 형상을 갖고 상기 테두리부에 연결된 줄기부; 및
    상기 줄기부로부터 방사형으로 연장되어 상기 테두리부에 연결된 복수 개의 가지부들을 포함하고,
    상기 제2 드레인 전극은 상기 줄기부 중 상기 제2 방향으로 연장하는 줄기부에 오버랩하는 표시 장치.
  16. 제 9 항에 있어서,
    상기 제3 및 제4 트랜지스터들은 상기 제2 고화소 전극 및 상기 제2 저화소 전극 사이에 배치되는 표시 장치.
  17. 제 16 항에 있어서,
    상기 제3 트랜지스터는,
    상기 i+1 번째 게이트 라인으로부터 분기된 제3 게이트 전극;
    상기 j 번째 데이터 라인으로부터 분기된 제3 소스 전극; 및
    상기 제1 저화소 전극에 연결된 제3 드레인 전극을 포함하고,
    상기 제3 드레인 전극은 상기 제2 고화소 전극을 경유하여 상기 제2 방향으로 연장하고 상기 제1 저화소 전극의 하단으로부터 분기된 제3 연결 전극에 연결되는 표시 장치.
  18. 제 17 항에 있어서,
    상기 제2 고화소 전극은,
    직사각형의 틀 형상을 갖는 테두리부;
    상기 테두리부 내에 배치되며 십자가 형상을 갖고 상기 테두리부에 연결된 줄기부; 및
    상기 줄기부로부터 방사형으로 연장되어 상기 테두리부에 연결된 복수 개의 가지부들을 포함하고,
    상기 제3 드레인 전극은 상기 줄기부 중 상기 제2 방향으로 연장하는 줄기부에 오버랩하는 표시 장치.
  19. 제 16 항에 있어서,
    상기 제4 트랜지스터는,
    상기 i+1 번째 게이트 라인으로부터 분기된 제4 게이트 전극;
    상기 j+1 번째 데이터 라인으로부터 분기된 제4 소스 전극; 및
    상기 제2 저화소 전극에 연결된 제4 드레인 전극을 포함하고,
    상기 제4 드레인 전극은 상기 제2 저화소 전극을 경유하여 상기 제2 방향으로 연장하고 상기 제2 저화소 전극의 하단으로부터 분기된 제4 연결 전극에 연결되는 표시 장치.
  20. 제 19 항에 있어서,
    상기 제2 저화소 전극은,
    직사각형의 틀 형상을 갖는 테두리부;
    상기 테두리부 내에 배치되며 십자가 형상을 갖고 상기 테두리부에 연결된 줄기부; 및
    상기 줄기부로부터 방사형으로 연장되어 상기 테두리부에 연결된 복수 개의 가지부들을 포함하고,
    상기 제4 드레인 전극은 상기 줄기부 중 상기 제2 방향으로 연장하는 줄기부에 오버랩하는 표시 장치.
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