KR20050089298A - 데이터선의 수를 줄인 박막 트랜지스터 표시판 - Google Patents

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KR20050089298A
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강남수
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송영구
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Abstract

절연 기판 위에 형성되어 있는 게이트선, 게이트선과 절연되어 교차하고 있는 데이터선, 게이트선과 데이터선이 교차하여 만들어지는 화소 영역마다 형성되어 있는 제1 화소 전극 및 제2 화소 전극, 데이터선을 중심으로 양쪽에 늘어서 있는 화소 전극, 게이트선 및 데이터선에 3단자가 각각 연결되어 있는 박막 트랜지스터, 상기 데이터선을 중심으로 양쪽에 늘어서 있는 화소 전극에 연결되는 트랜지스터의 순서는 왼쪽 화소에 두 번, 오른쪽 화소에 두 번 씩 번갈아 가며 연결되고, 인접한 데이터선에서는 상기 데이터선에 대하여 거울상을 가지는 형태로 트랜지스터가 연결된다. 그러면 신호선 구동 회로를 화소 전극의 두 열당 하나의 라인만 구비하여 특성도 우수하고 제조 가격도 낮은 박막 트랜지스터 표시판을 얻을 수 있다.

Description

데이터선의 수를 줄인 박막 트랜지스터 표시판{THIN FILM TRANSISTOR ARRAY PANEL HAVING REDUCED DATA LINES}
본 발명은 박막 트랜지스터 표시판에 관한 것이다.
최근에는 박막 트랜지스터를 사용하는 표시 장치가 노트형 퍼스널 컴퓨터 등의 디스플레이로 보급되어 가격의 저렴화도 추진되고 있지만, 보다 더 저가격화가 요구되고 있다. 이와 같은 저가격화를 실현하기 위한 하나의 대책으로 부재비의 삭감을 들 수 있는데, 그 중에서도 부재비의 대부분을 차지하는 신호선을 구동하는 회로로 사용되는 드라이버 IC의 비용을 내리는 것이 중요하다. 이 신호선 측의 드라이버 IC 가 부재비 중에서 대부분을 차지하는 이유는 고도의 동작기능을 수행하기 때문에 단가가 높고, 게다가 1 개당 240 출력으로 하면 SVGA 패널에서는 10 개가 필요하여, 그 필요 수량이 많다. 따라서, 드라이버 IC 수를 줄이는 것이 중요시되고 있다.
본 발명이 이루고자 하는 기술적 과제는 신호선 측의 구동 회로를 감소시키는 한편, 특성이 향상된 박막 트랜지스터 표시판을 구현하는 것이다.
이러한 과제를 해결하기 위하여 본 발명에서는 화소 전극 두 줄의 가운데에 신호선 하나를 배치하여 화소 전극 두 줄에 상기 하나의 신호선을 통하여 신호가 입력될 수 있는 구조를 가진다.
구체적으로는, 절연 기판, 상기 절연 기판 위에 형성되어 있는 제1 신호선, 상기 제1 신호선과 절연되어 교차하고 있는 제2 신호선, 상기 제1 신호선과 상기 제2 신호선의 양쪽에 배치되어 있는 제1 화소 전극, 상기 제1 신호선, 상기 제2 신호선 및 제1 화소 전극에 3단자가 각각 연결되어 있는 박막 트랜지스터를 마련한다.
이 때, 상기 제1 화소 전극은 도메인 분할 수단을 가질 수 있으며, 상기 제1 신호선은 화소 전극 배열 사이에 위치하며, 인접한 화소 전극 배열 사이에 두 개의 제1 신호선이 배치될 수 있고, 상기 제2 신호선은 도 2와 같이 모양으로 배치할 수 있다.
좀 더 구체적으로는 절연기판 위에 제1 신호 배선을 도 3에서 보이듯이 두 개의 신호 배선이 인접하여 쌍을 이루도록, 맨 위의 제1 신호 배선과 맨 아래의 신호 배선은 쌍을 이루지 않아도 되도록 형성하고, 그 위에 제1 절연막을 형성한다.
이 때 제1 신호선과 같은 층으로 유지전극용 배선을 형성할 수 있다.
상기 제1 절연막 위에 반도체층을 형성하고 그 위에 제2 신호 배선용 금속으로 제2 신호 배선과 박막 트랜지스터의 소스 및 드레인 전극을 형성한다.
이 때, 상기 반도체층은 상기 제2 신호 배선용 도전층을 따라서 기본적으로 같은 형태로 형성될 수도 있고, 박막 트랜지스터에 해당하는 부분에만 형성될 수도 있다.
상기 제2 신호 배선용 금속층 위에 제2 절연막을 형성한 후, 화소 전극을 접촉할 수 있도록 소스 전극 상부의 제2 절연막의 일부를 제거하고, 제1 신호선과 제2 신호선에 신호를 인가하는 배선을 연결할 수 있도록 제1 신호선과 제2 신호선의 끝 부분 상의 일부의 제1 절연막 및 제2 절연막을 제거한다.
상기 제2 절연막 위에 투명 도전층을 도포한 후 상기 제2 절연막을 제거한 부위와 그 주변부에 투명 도전층 패턴을 형성하고, 화소 전극을 형성한다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 블록도이고, 도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.
도 1에 도시한 바와 같이, 본 발명의 한 실시예에 따른 액정 표시 장치는 액정 표시판 조립체(liquid crystal panel assembly)(300)와 이에 연결된 게이트 구동부(400) 및 데이터 구동부(500), 데이터 구동부(500)에 연결된 계조 전압 생성부(800), 그리고 이들을 제어하는 신호 제어부(600)를 포함한다.
액정 표시판 조립체(300)는 등가 회로로 볼 때 복수의 표시 신호선(G1-Gn, D1-Dm)과 이에 연결되어 있으며 대략 행렬의 형태로 배열된 복수의 화소(Px)를 포함한다.
표시 신호선(G1-Gn, D1-Dm)은 게이트 신호("주사 신호"라고도 함)를 전달하는 복수의 게이트선(G1-Gn)과 데이터 신호를 전달하는 데이터 신호선 또는 데이터선(D1-Dm)을 포함한다. 게이트선(G1-Gn)은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하고 데이터선(D1-Dm)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다.
각 화소는 표시 신호선(G1-Gn, D1-Dm)에 연결된 스위칭 소자(Q)와 이에 연결된 액정 축전기(liquid crystal capacitor)(CLC) 및 유지 축전기(storage capacitor)(CST)를 포함한다. 유지 축전기(CST)는 필요에 따라 생략할 수 있다.
박막 트랜지스터 따위의 스위칭 소자(Q)는 하부 표시판(100)에 구비되어 있으며, 삼단자 소자로서 그 제어 단자 및 입력 단자는 각각 게이트선(G1-Gn) 및 데이터선(D1-Dm)에 연결되어 있으며, 출력 단자는 액정 축전기(CLC) 및 유지 축전기(CST)에 연결되어 있다.
액정 축전기(CLC)는 하부 표시판(100)의 화소 전극(190)과 상부 표시판(200)의 공통 전극(270)을 두 단자로 하며 두 전극(190, 270) 사이의 액정층(3)은 유전체로서 기능한다. 화소 전극(190)은 스위칭 소자(Q)에 연결되며 공통 전극(270)은 상부 표시판(200)의 전면에 형성되어 있고 공통 전압(Vcom)을 인가 받는. 도 2에서와는 달리 공통 전극(270)이 하부 표시판(100)에 구비되는 경우도 있으며 이때에는 두 전극(190, 270) 중 적어도 하나가 선형 또는 막대형으로 만들어질 수 있다.
액정 축전기(CLC)의 보조적인 역할을 하는 유지 축전기(CST)는 하부 표시판(100)에 구비된 별개의 신호선(도시하지 않음)과 화소 전극(190)이 절연체를 사이에 두고 중첩되어 이루어지며 이 별개의 신호선에는 공통 전압(Vcom) 따위의 정해진 전압이 인가된다. 그러나 유지 축전기(CST)는 화소 전극(190)이 절연체를 매개로 바로 위의 전단 게이트선과 중첩되어 이루어질 수 있다.
한편, 색 표시를 구현하기 위해서는 각 화소가 삼원색 중 하나를 고유하게 표시하거나(공간 분할) 각 화소가 시간에 따라 번갈아 삼원색을 표시하게(시간 분할) 하여 이들 삼원색의 공간적, 시간적 합으로 원하는 색상이 인식되도록 한다. 도 2는 공간 분할의 한 예로서 각 화소가 화소 전극(190)에 대응하는 영역에 적색, 녹색, 또는 청색의 색필터(230)를 구비함을 보여주고 있다. 도 2와는 달리 색필터(230)는 하부 표시판(100)의 화소 전극(190) 위 또는 아래에 형성할 수도 있다.
액정 표시판 조립체(300)의 두 표시판(100, 200) 중 적어도 하나의 바깥 면에는 빛을 편광시키는 편광자(도시하지 않음)가 부착되어 있다.
그러면, 본 발명의 실시예에 따른 박막 트랜지스터 표시판(100)의 게이트선(G1-Gn), 데이터선(D1-Dm) 및 화소 전극(190)의 배치에 대하여 도 3 및 도 4를 참고로 하여 상세하게 설명한다.
도 3 및 도 4는 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 개략도이다.
도 3 및 도 4에 도시한 바와 같이, 각 쌍의 게이트선(G1, G2, G3, ...)은 한 행의 화소 전극(190)의 아래위에 배치되어 박막 트랜지스터(Q)를 통하여 이에 연결되어 있으며, 데이터선(D1, D2, D3, ...)은 두 열의 화소 전극(190)에 대하여 하나씩 배치되어 좌우의 화소 전극(190)에 박막 트랜지스터(Q)를 통하여 연결되어 있다.
도 3에 도시한 박막 트랜지스터 표시판에서는 한 데이터선(D1, D2, D3, ...)에 연결되어 있으며 데이터선(D1, D2, D3, ...)을 중심으로 좌우에 위치한 두 개의 화소 전극(190) 중에서 왼쪽에 위치한 화소 전극(190)은 위쪽 게이트선(G1, G3, G5, ...)과 연결되어 있고 오른쪽에 위치한 화소 전극(190)은 아래쪽 게이트선(G2, G4, G6, ...)에 연결되어 있다.
도 4에 도시한 박막 트랜지스터 표시판에서는, 한 열의 화소 전극(190)이 아래위의 게이트선에 번갈아 연결되어 있으며, 한 행의 화소 전극(190)은 위, 아래, 아래, 위, 위, 아래, ... 의 식으로 두 번에 한 번씩 아래위의 게이트선에 번갈아 연결되어 있다.
구체적으로 설명하자면, 데이터선(D1)과 게이트선(G1)이 만나는 점에서 좌하 위치의 화소 전극(190)이 박막 트랜지스터(Q)를 통하여 게이트선(G1)과 데이터선(D1)에 연결되어 있으며, 데이터선(D1)과 게이트선(G2)이 만나는 점에서 우상측의 화소 전극(190)이 박막 트랜지스터(Q)를 통하여 게이트선(G2)과 데이터선(D1)에 연결되어 있다. 그리고 데이터선(D1)과 게이트선(G3)이 만나는 점에서 우하측 위치의 화소 전극(190)이 박막 트랜지스터(Q)를 통하여 게이트선(G3)과 데이터선(D1)에 연결되어 있고, 데이터선(D1)과 게이트선(G4)이 만나는 점에서 좌상측 위치의 화소 전극(190)이 박막 트랜지스터(Q)를 통하여 게이트선(G4)과 데이터선(D1)에 연결되어 있다. 한편, 데이터선(D2)과 게이트선(G1)이 만나는 점에서 우하측의 화소 전극(190)이 박막 트랜지스터(Q)를 통하여 게이트선(G1)과 데이터선(D2)에 연결되어 있으며, 데이터선(D2)과 게이트선(G2)이 만나는 점에서 좌상측의 화소 전극(190)이 박막 트랜지스터(Q)를 통하여 게이트선(G2)과 데이터선(D2)에 연결되어 있다. 그리고 데이터선(D2)과 게이트선(G3)이 만나는 점에서 좌하측 위치의 화소 전극(190)이 박막 트랜지스터(Q)를 통하여 게이트선(G3)과 데이터선(D2)에 연결되어 있고, 데이터선(D2)과 게이트선(G4)이 만나는 점에서 우상측 위치에 화소 전극(190)이 박막 트랜지스터(Q)를 통하여 게이트선(G4)과 데이터선(D2)에 연결되어 있다.
이와 같은 방식으로 8 개의 화소 전극(190)이 하나의 단위가 되어 반복적으로 배열하고 있다.
도 3 및 도 4에 도시한 구조로 데이터선(D1, D2, D3, ...)의 수효를 화소 열수의 반으로 줄일 수 있다.
그러면, 이러한 박막 트랜지스터 표시판의 구조에 대하여 도 5 내지 도 7을 참고로 하여 상세하게 설명한다.
도 5는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고 도 6 및 도 7은 각각 도 5의 박막 트랜지스터 표시판을 VI-VI'선 및 VII-VII'선을 따라 절단한 단면도이다.
투명한 유리 등의 절연 기판(110) 위에 복수의 게이트선(121a, 121b)과 복수의 유지 전극선(131)이 형성되어 있다.
게이트선(121a, 121b)은 주로 가로 방향으로 뻗어 있으며 각 게이트선(121)의 일부는 아래 또는 위로 돌출하여 게이트 전극(124)을 이룬다. 두 개의 게이트선(121a, 121b)은 서로 인접하여 쌍을 이루며, 서로 반대 방향으로 뻗은 게이트 전극(124)을 포함하고 있다. 맨 위의 게이트선(121b)과 맨 아래의 게이트선(121a)은 쌍을 이루지 않을 수 있다.
유지 전극선(131)은 거리가 먼 게이트선(121a, 121b) 사이에 주로 가로 방향으로 뻗어 있으며 세로 방향으로 뻗은 복수의 유지 전극(133)을 포함한다.
게이트선(121a, 121b) 및 유지 전극선(131) 위에는 질화규소(SiNx) 따위로 이루어진 게이트 절연막(140)이 형성되어 있다.
상기 게이트 절연막(140) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon) 등으로 이루어진 복수의 선형 반도체(151)가 형성되어 있다. 선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며 이로부터 복수의 돌출부(extension)(154)가 게이트 전극(124)을 향하여 뻗어 나와 있다.
반도체(151)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 165)가 형성되어 있다. 선형 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154) 위에 위치한다.
저항 접촉 부재(161, 165) 및 게이트 절연막(140) 위에는 각각 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175)이 형성되어 있다.
데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전압(data voltage)을 전달한다. 각 데이터선(171)은 다른 층 또는 외부 장치와의 접속을 위하여 폭이 확장되어 있는 확장부(179)와 드레인 전극(175)을 향하여 뻗은 복수의 소스 전극(source electrode)(173)을 포함한다. 소스 전극(173)과 드레인 전극(175)은 서로 분리되어 있으며 게이트 전극(124)에 대하여 서로 반대쪽에 위치한다. 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다.
저항성 접촉 부재(161, 165)는 그 하부의 반도체(151)와 그 상부의 데이터선(171) 및 드레인 전극(175) 사이에만 존재하며 접촉 저항을 낮추어 주는 역할을 한다. 선형 반도체(151)는 박막 트랜지스터가 위치하는 돌출부(154)를 제외하면 데이터선(171), 드레인 전극(175) 및 그 하부의 저항성 접촉 부재(161, 165)와 실질적으로 동일한 평면 형태를 가지고 있다. 즉, 선형 반도체(151)는 데이터선 (171) 및 드레인 전극(175)과 그 하부의 저항성 접촉 부재(161, 165)의 아래에 존재하는 부분 외에도 소스 전극(173)과 드레인 전극(175) 사이에 이들에 가리지 않고 노출된 부분을 가지고 있다. 이와는 달리 돌출부(154)만을 남기고 다른 부분은 모두 제거될 수 있다.
데이터선(171) 및 드레인 전극(175)과 노출된 반도체(151) 부분의 위에는 보호막(passivation layer)(180)이 형성되어 있다.
보호막(180)에는 드레인 전극(175) 및 데이터선(171)의 확장부(179)를 각각 드러내는 복수의 접촉 구멍(contact hole)(185, 181)이 형성되어 있으며, 게이트 절연막(140)과 함께 게이트선(121)의 확장부(129)를 드러내는 복수의 접촉 구멍(181)이 형성되어 있다.
보호막(180) 위에는 ITO 또는 IZO로 이루어진 복수의 화소 전극(pixel electrode)(190)과 복수의 접촉 보조 부재(contact assistant)(192, 199)가 형성되어 있다.
화소 전극(190)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적·전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가 받는다. 데이터 전압이 인가된 화소 전극(190)은 공통 전압(common voltage)을 인가 받는 다른 표시판(도시하지 않음)의 대항 전극(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극(190) 사이의 액정층(도시하지 않음)의 액정 분자들을 재배열시킨다.
또한 화소 전극(190)과 공통 전극은 축전기[이하 “액정 축전기(liquid crystal capacitor)”라 함]를 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지하는데, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결된 다른 축전기를 두며 이를 유지 축전기(storage electrode)라 한다. 유지 축전기는 화소 전극(190) 및 이와 이웃하는 유지 전극선(131)의 중첩 등으로 만들어진다.
유지 전극(133)은 또한 데이터선(171)이 사이에 없는 두 화소 전극(190)의 사이에 위치하여 두 화소 전극(190)의 결합 용량에 의한 간섭을 줄이는 역할을 한다.
화소 전극(190) 위에는 액정층을 배향할 수 있는 배향막(도시하지 않음)이 도포되어 있다.
본 실시예에 따른 액정 표시 장치는 또한 액정층을 사이에 두고 대항하는 표시판(도시하지 않음)을 구비하고 있다..
이때, 상기 대항하는 표시판이나 박막 트랜지스터 표시판에는 화소 전극(190)과의 전위차를 제어하여 액정 분자들을 구동할 수 있는 대항 전극(도시하지 않음)을 더 구비할 수 있으며, 상기 대항 표시판이나 박막 트랜지스터 표시판에 칼라 표시를 구현할 수 있는 복수의 칼라 필터(도시하지 않음)를 더 구비할 수 있다. 또한, 상기 대항 표시판과 박막 트랜지스터 표시판 바깥쪽에 부착된 편광판(도시하지 않음)을 더 구비할 수 있으며 편광판과 표시판 사이에는 액정의 굴절률 이방성을 보상할 수 있는 적어도 하나의 보상판(도시하지 않음)을 더 구비할 수 있다.
이 때, 게이트선(121a, 121b), 유지 전극선(131), 데이터선(171) 및 드레인 전극(175) 등은 각각 Cr, Al, AlNd, Mo, MoW 등의 단일층으로 이루어질 수 있으며, 또한, 두 가지 금속으로 이루어진 이중층 구조를 가질 수도 있다.
다시 도 1을 참고하면, 계조 전압 생성부(800)는 화소의 투과율과 관련된 두 벌의 복수 계조 전압을 생성한다. 두 벌 중 한 벌은 공통 전압(Vcom)에 대하여 양의 값을 가지고 다른 한 벌은 음의 값을 가진다.
게이트 구동부(400)는 액정 표시판 조립체(300)의 게이트선(G1-Gn)에 연결되어 외부로부터의 게이트 온 전압(Von)과 게이트 오프 전압(Voff)의 조합으로 이루어진 게이트 신호를 게이트선(G1-Gn)에 인가하며 통상 복수의 집적 회로로 이루어진다.
데이터 구동부(500)는 액정 표시판 조립체(300)의 데이터선(D1-Dm)에 연결되어 계조 전압 생성부(800)로부터의 계조 전압을 선택하여 데이터 신호로서 화소에 인가한다.
복수의 게이트 구동 집적 회로 또는 데이터 구동 집적 회로는 칩의 형태로 TCP(tape carrier package)(도시하지 않음)에 실장하여 TCP를 액정 표시판 조립체(300)에 부착할 수도 있고, TCP를 사용하지 않고 유리 기판 위에 이들 집적 회로 칩을 직접 부착할 수도 있으며(chip on glass, COG 실장 방식), 이들 집적 회로와 같은 기능을 수행하는 회로를 화소의 박막 트랜지스터와 함께 액정 표시판 조립체(300)에 직접 형성할 수도 있다.
신호 제어부(600)는 게이트 구동부(400) 및 데이터 구동부(500) 등의 동작을 제어한다.
그러면 이러한 액정 표시 장치의 표시 동작에 대하여 상세하게 설명한다.
신호 제어부(600)는 외부의 그래픽 제어기(도시하지 않음)로부터 입력 영상 신호(R, G, B) 및 이의 표시를 제어하는 입력 제어 신호, 예를 들면 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync), 메인 클록(MCLK), 데이터 인에이블 신호(DE) 등을 제공받는다. 신호 제어부(600)의 입력 영상 신호(R, G, B)와 입력 제어 신호를 기초로 영상 신호(R, G, B)를 액정 표시판 조립체(300)의 동작 조건에 맞게 적절히 처리하고 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2) 등을 생성한 후, 게이트 제어 신호(CONT1)를 게이트 구동부(400)로 내보내고 데이터 제어 신호(CONT2)와 처리한 영상 신호(DAT)를 데이터 구동부(500)로 내보낸다.
게이트 제어 신호(CONT1)는 게이트 온 전압(Von)의 출력 시작을 지시하는 수직 동기 시작 신호(STV), 게이트 온 전압(Von)의 출력 시기를 제어하는 게이트 클록 신호(CPV) 및 게이트 온 전압(Von)의 지속 시간을 한정하는 출력 인에이블 신호(OE) 등을 포함한다.
데이터 제어 신호(CONT2)는 영상 데이터(DAT)의 입력 시작을 알리는 수평 동기 시작 신호(STH)와 데이터선(D1-Dm)에 해당 데이터 전압을 인가하라는 로드 신호(LOAD), 공통 전압(Vcom)에 대한 데이터 전압의 극성(이하 공통 전압에 대한 데이터 전압의 극성을 줄여 데이터 전압의 극성이라 함)을 반전시키는 반전 신호(RVS) 및 데이터 클록 신호(HCLK) 등을 포함한다.
데이터 구동부(500)는 신호 제어부(600)로부터의 데이터 제어 신호(CONT2)에 따라 한 행의 화소에 대한 영상 데이터(DAT)를 차례로 입력받아 시프트시키고, 계조 전압 생성부(800)로부터의 계조 전압 중 각 영상 데이터(DAT)에 대응하는 계조 전압을 선택함으로써 영상 데이터(DAT)를 해당 데이터 전압으로 변환한 후, 이를 해당 데이터선(D1-Dm)에 인가한다.
게이트 구동부(400)는 신호 제어부(600)로부터의 게이트 제어 신호(CONT1)에 따라 게이트 온 전압(Von)을 게이트선(G1-Gn)에 인가하여 이 게이트선(G1-Gn)에 연결된 스위칭 소자(Q)를 턴온시키며 이에 따라 데이터선(D1-Dm)에 인가된 데이터 전압이 턴온된 스위칭 소자(Q)를 통하여 해당 화소에 인가된다.
화소에 인가된 데이터 전압과 공통 전압(Vcom)의 차이는 액정 축전기(CLC)의 충전 전압, 즉 화소 전압으로서 나타난다. 액정 분자들은 화소 전압의 크기에 따라 그 배열을 달리하며 이에 따라 액정층(3)을 통과하는 빛의 편광이 변화한다. 이러한 편광의 변화는 표시판(100, 200)에 부착된 편광자(도시하지 않음)에 의하여 빛의 투과율 변화로 나타난다.
1 수평 주기(또는 ??1H")[수평 동기 신호(Hsync), 데이터 인에이블 신호(DE), 게이트 클록(CPV)의 한 주기]가 지나면 데이터 구동부(500)와 게이트 구동부(400)는 다음 행의 화소에 대하여 동일한 동작을 반복한다. 이러한 방식으로, 한 프레임(frame) 동안 모든 게이트선(G1-Gn)에 대하여 차례로 게이트 온 전압(Von)을 인가하여 모든 화소에 데이터 전압을 인가한다. 한 프레임이 끝나면 다음 프레임이 시작되고 각 화소에 인가되는 데이터 전압의 극성이 이전 프레임에서의 극성과 반대가 되도록 데이터 구동부(500)에 인가되는 반전 신호(RVS)의 상태가 제어된다("프레임 반전"). 이때, 한 프레임 내에서도 반전 신호(RVS)의 특성에 따라 한 데이터선을 통하여 흐르는 데이터 전압의 극성이 바뀌거나(라인??반전), 한 동시에 흐르는 데이터 전압의 극성도 서로 다를 수 있다(도트 반전).
그러면 본 발명의 실시예에 따른 여러 가지 반전 형태에 대하여 도 8 내지 도 16을 참고로 하여 상세하게 설명한다.
먼저 화소 전극(190)의 배치를 좀 더 살펴보면, 도 3에 도시한 배열의 경우에는 데이터선을 중심으로 왼쪽 화소가 항상 오른쪽 화소보다 먼저 데이터 전압을 인가 받는다. 그러나 도 4에 도시한 배열의 경우에는, 홀수 번째 두 화소 열의 경우, 홀수 행에서는 왼쪽 화소가 오른쪽 화소보다 먼저 데이터 전압을 인가 받지만, 짝수 행에서는 반대로 왼쪽 화소가 오른쪽 화소보다 늦게 데이터 전압을 인가 받는다. 그러나 짝수 번째 두 화소열의 경우에는, 이와는 반대로 홀수 행에서는 왼쪽 화소가 오른쪽 화소보다 늦게 데이터 전압을 인가 받지만, 짝수 행에서는 반대로 왼쪽 화소가 오른쪽 화소보다 빨리 데이터 전압을 인가 받는다.
도 8 및 도 9는 도 3 및 도 4에 도시한 액정 표시 장치의 1 도트 반전 시 극성을 나타낸 도면이다.
도 8에 도시한 액정 표시 장치의 경우에는 각 데이터선을 중심으로 왼쪽에 위치한 화소는 항상 정극성이고 오른쪽에 위치한 화소는 항상 부극성이다. 그런데 정극성의 전압이 인가된 화소의 화소 전압과 부극성의 전압이 인가된 화소의 화소 전압은 그 크기가 다르므로 정극성의 전압이 인가된 화소열과 부극성의 전압이 인가된 화소열의 밝기가 달라질 수 있다.
반면, 도 9에 도시한 액정 표시 장치의 경우 화소에 나타나는 겉보기 반전(apparent inversion) 또한 도트 반전이 되므로 그러한 문제가 발생하지 않는다.
도 10 및 도 11은 각각 도 3 및 도 4에 도시한 액정 표시 장치의 2 라인 반전 시 극성을 나타낸 도면이다.
도 10에 도시한 액정 표시 장치의 경우 동일 행의 화소 전극(190)은 동일한 극성을 가지며 이웃 행의 화소는 서로 다른 극성을 가진다. 이와 같은 경우 행 별로 밝기가 다를 수 있으나, 인접한 데이터선에 서로 다른 극성을 데이터 전압을 주는 2×1 도트 반전을 취하면 동일 행의 화소도 서로 다른 극성을 가질 수 있으므로 다소 유리하다.
2 라인 반전이나 2 도트 반전 등 2행마다 극성이 반전되는 반전 구동의 경우 다음과 같은 문제점이 생길 수 있다.
도 12는 2 도트 반전 구동 시에 나타나는 데이터 전압을 도시한 파형도이다.
도 12에 도시한 바와 같이 2 도트 반전 구동의 경우 극성이 바뀌는 경우의 데이터 전압과 그렇지 않은 경우의 데이터 전압의 파형이 달라진다. 즉, 극성이 바뀌는 경우에는 이전 전압과의 전압차가 크기 때문에 원하는 전압에 이르기까지의 시간이 오래 걸린다.
그런데 도 10의 경우 신호 지연이 발생하는 화소가 모두 왼쪽 열에 위치하기 때문에 역시 좌우 열의 화소에 인가되는 전압에 차이가 발생하여, 화면 전체의 균일도가 문제될 수 있다.
색필터(230)가 열 단위로 배치되는 스트라이프형의 경우 세 열마다 같은 색의 화소가 존재하게 되는데, 예를 들어 녹색 화소(GP)를 보자.
가장 왼쪽의 녹색 화소열은 데이터선(D1)의 오른쪽에 존재하고 극성이 정극성이고, 그 다음 녹색 화소열은 데이터선(D3)의 왼쪽에 위치하며 극성이 정극성이고, 그 다음 녹색 화소열은 데이터선(D4)의 오른쪽에 위치하며 극성이 부극성이고 그 다음 녹색 화소열은 데이터선(D6)의 왼쪽에 위치하며 극성이 부극성이다.
데이터선(D1)에 연결된 녹색 화소에 인가되는 데이터 전압은 신호 지연이 되지 않으므로 상대적으로 높은 전압이 인가되고 정극성이므로 노멀리 화이트의 구동일 경우, 왼쪽열의 밝기보다 더 어두운 휘도를 나타내게 된다.
데이터선(D3)에 연결된 녹색 화소에 인가되는 데이터 전압은 신호 지연이 되므로 상대적으로 낮은 전압이 인가되고 정극성이므로 노멀리 화이트 구동일 경우, 상대적으로 밝은 휘도를 나타내게 된다.
데이터선(D4)에 연결된 녹색 화소에 인가되는 데이터 전압은 신호 지연이 되지 않으므로 상대적으로 높은 전압이 인가되고 부극성이므로 노멀리 화이트의 구동일 경우, 왼쪽열의 밝기보다 더 밝은 휘도를 나타내게 된다.
데이터선(D3)에 연결된 녹색 화소에 인가되는 데이터 전압은 신호 지연이 되므로 상대적으로 낮은 전압이 인가되고 부극성이므로 노멀리 화이트 구동일 경우, 상대적으로 어두운 휘도를 나타내게 된다.
이와 같이, 홀수 번째의 녹색 화소열과 짝수 번째 녹색 화소열의 사이에 밝기 차이가 발생한다. 15" 액정 표시 장치의 경우, 데이터선의 총 저항이 45 kΩ으로 되도록 설계하였을 때, 두 화소열 사이의 전위차는 약 30mV 정도로 확연히 휘도 차이가 관찰되었다.
이러한 이유로 인하여 N 도트 반전 구동의 경우에는 매 데이터선의 양쪽에 있는 열에서 N/2 행마다 상대적으로 더 밝은 화소가 존재하게 된다. 이 밝은 화소는 데이터 전압의 극성이 변할 때 지연되어 인가되는 데이터 신호에 의하여 발생한다.
반면 도 11의 경우에는 신호 지연이 발생하는 화소가 왼쪽 열과 오른쪽 열에 번갈아 가며 위치하기 때문에 이러한 문제가 발생하지 않는다.
도 13 및 도 14는 각각 도 3 및 도 4에 도시한 액정 표시 장치의 열 반전 시 극성을 나타낸 도면이다.
열 반전을 할 때에는 하나의 데이터선에 흐르는 데이터 전압의 극성이 변화하지 않으므로 N라인 반전과 같은 신호 지연의 문제는 발생하지 않는다. 다만, 도 13 및 도 14에서 동일 열의 화소에 인가되는 전압이 동일 극성이므로 극성간 전압 차에 의한 화소열 사이의 휘도 차는 발생할 수 있다.
앞서 설명한 것처럼, 1 도트 반전에서는 데이터 전압이 인가될 때마다 신호 지연이 비슷한 양으로 발생하기 때문에 데이터선의 저항이 다소 커서 신호 지연이 발생하더라도 화소 전극(190) 간의 신호 지연 차이가 작아서 별다른 문제가 되지 않는다. 그러나 2 도트 반전을 적용할 때에는 화소 별로 전압 차이가 많이 나기 때문에 신호 왜곡을 보상해 줄 수 있는 수단이 필요하다.
그 하나의 방법은 신호 배선의 저항을 낮게 해서, 신호 왜곡이 거의 발생하지 않도록 하는 것이고, 다른 하나는 신호 왜곡이 발생하여 화소 전극(190)에 충전되는 전하의 양이 상대적으로 적을 경우에는 박막 트랜지스터(Q)의 채널부를 넓혀서 충전이 더 잘되도록 하는 것이다.
저항이 낮은 금속을 사용할 경우에는 금속의 비저항 값이 13 μΩ 미만의 금속을 사용하는 것이 유리하며, 신호 배선의 총 저항값이 30 kΩ 미만이면 다른 충전 보상 수단 없이도 신호 지연을 충분히 줄일 수 있다. 그리고 화소 전극(190)의 충전량을 개선하는 다른 요소인 박막 트랜지스터(Q) 채널 너비, 충전 시간, 전압 차등 인가 등의 보상 수단들이 사용된 정도에 따라 신호 배선의 총 저항이 40 kΩ 미만이 되도록 설계할 수도 있다. 이 때, 사용하는 금속의 재료로는 Au, Ag, Cu, Al, AlNd, Mo, MoW 등이 있다.
박막 트랜지스터(Q) 채널의 너비에 변화를 주어 충전율을 보상할 경우에는 채널 너비의 차이가 30 % 이내 범위로 충전율 보상이 가능하며, 신호 배선의 재료인 금속의 비저항에 따라 1 % 내지 10 % 범위로 조절이 가능하다.
그 외의 또 다른 방법으로는 신호 지연 화소와 신호 지연이 발생하지 않는 화소 간에 인가하는 전압을 다르게 하는 것이다. 도 15에 이를 나타내었는데 d1은 신호 지연 화소에 인가되는 전압을 나타내고 d2는 신호 지연이 발생하지 않는 화소에 인가되는 전압을 나타낸 것으로서, 둘 다 d2를 목표 전압으로 하지만 d1이 d2보다 크다. 이때 두 전압의 차이는 같은 계조, 즉 동일한 목표 전압에 대하여 2 V 미만인 것이 바람직하며, 화소 전극(190)의 충전율 차이에 따라 0.01 V 내지 1 V 사이의 차이를 둘 수 있다.
또 다른 방법으로는 신호 지연 화소와 신호 지연이 발생하지 않는 화소간에 신호 인가 시간을 다르게 하는 것이다. 도 16에 이를 나타내었는데, 신호 지연 화소에 대한 전압 인가 시간(t1)을 신호 지연이 발생하지 않는 화소에 대한 전압 인가 시간(t2)보다 길게 한다. 전압 인가 시간(t1)은 전압 인가 시간(t2)에 비하여 두 배가 되면 충분하며, 다른 보상 요소에 따라 5 % 내지 60 %의 범위 내에서 조절이 가능하다. 전압 인가 시간은 게이트 온 전압(Von)의 인가 시간을 조절함으로써 조절 가능하며, 데이터 전압의 인가 시간은 게이트 전압의 인가 시간보다 긴 것이 바람직하다. 게이트 온 전압(Von)의 인가 시간의 차이를 50 % 미만으로 하여도 충분히 신호 지연을 보상할 수 있으며, 신호 지연을 개선하는 배선 저항이나 박막 트랜지스터(Q)의 특성에 따라서 1% 내지 20 % 범위 내에서 조절이 가능하다.
이상과 같은 구성을 통하여 액정 표시 장치의 측면 시인성을 향상시켜 시야각을 확장할 수 있다.
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 블록도이고,
도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이고,
도 3 및 도 4는 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 개략도이고,
도 5는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고,
도 6 및 도 7은 각각 도 5의 박막 트랜지스터 표시판을 VI-VI'선 및 VII-VII'선을 따라 절단한 단면도이다.
도 8 및 도 9는 도 3 및 도 4에 도시한 액정 표시 장치의 1 도트 반전 시 극성을 나타낸 도면이고,
도 10 및 도 11은 각각 도 3 및 도 4에 도시한 액정 표시 장치의 2 라인 반전 시 극성을 나타낸 도면이고,
도 12는 2 도트 반전 구동 시에 나타나는 데이터 전압을 도시한 파형도이고,
도 13 및 도 14는 각각 도 3 및 도 4에 도시한 액정 표시 장치의 열 반전 시 극성을 나타낸 도면이고,
도 15는 본 발명의 한 실시예에 따른 인가 전압 차등 방법을 나타내는 도면이며,
도 16은 본 발명의 한 실시예에 따른 인가 시간 차등 방법을 나타내는 도면이다.

Claims (32)

  1. 절연 기판,
    상기 절연 기판 위에 형성되어 있는 복수의 제1 신호선,
    상기 제1 신호선과 절연되어 교차하고 있는 복수의 제2 신호선,
    상기 복수의 제1 신호선과 상기 복수의 제2 신호선이 교차하여 만들어지는 단위 내부에 형성되어 있는 제1 화소 전극 및 제2 화소 전극,
    상기 제1 신호선, 상기 제2 신호선 및 제1 화소 전극에 3단자가 각각 연결되어 있는 제1 박막 트랜지스터,
    상기 제1 신호선, 상기 제2 신호선 및 제2 화소 전극에 3단자가 각각 연결되어 있는 제2 박막 트랜지스터
    를 포함하는 박막 트랜지스터 표시판.
  2. 제1항에서,
    상기 제1 박막 트랜지스터는 상기 제1 화소 전극의 좌상측에 위치하고, 상기 제2 박막 트랜지스터는 상기 제2 화소 전극의 우하측에 위치하는 박막 트랜지스터 표시판.
  3. 절연 기판,
    상기 절연 기판 위에 형성되어 있는 제1 신호선,
    상기 제1 신호선과 절연되어 교차하고 있는 제2 신호선,
    상기 제1 신호선과 상기 제2 신호선이 교차하여 만들어지는 최소단위 내부에 형성되어 있는 제1 화소 전극 및 제2 화소 전극,
    상기 제1 신호선, 상기 제2 신호선 및 제1 화소 전극에 3단자가 각각 연결되어 있는 제1 박막 트랜지스터,
    상기 제1 신호선, 상기 제2 신호선 및 제2 화소 전극에 3단자가 각각 연결되어 있는 제2 박막 트랜지스터
    를 포함하는 박막 트랜지스터 표시판.
  4. 제3항에서,
    상기 제1 박막 트랜지스터는 상기 제1 화소 전극의 좌상측에 위치하고, 상기 제2 박막 트랜지스터는 상기 제2 화소 전극의 우상측에 위치하는 박막 트랜지스터 표시판.
  5. 제3항에서,
    상기 제1 박막 트랜지스터는 상기 제1 화소 전극의 좌하측에 위치하고, 상기 제2 박막 트랜지스터는 상기 제2 화소 전극의 우하측에 위치하는 박막 트랜지스터 표시판.
  6. 제3항에서,
    상기 제1 박막 트랜지스터는 상기 제1 화소 전극의 좌상측에 위치하고, 상기 제2 박막 트랜지스터는 상기 제2 화소 전극의 우하측에 위치하는 박막 트랜지스터 표시판.
  7. 제3항에서,
    상기 제1 박막 트랜지스터는 상기 제1 화소 전극의 좌하측에 위치하고, 상기 제2 박막 트랜지스터는 상기 제2 화소 전극의 우상측에 위치하는 박막 트랜지스터 표시판.
  8. 절연 기판,
    상기 절연 기판 위에 형성되어 있는 제1 신호선,
    상기 제1 신호선과 절연되어 교차하고 있는 제2 신호선,
    상기 제1 신호선과 상기 제2 신호선이 교차하여 만들어지는 최소단위 내부에 형성되어 있는 제1 화소 전극 및 제2 화소 전극,
    상기 제1 신호선, 상기 제2 신호선 및 제1 화소 전극에 3단자가 각각 연결되어 있는 제1 박막 트랜지스터,
    상기 제1 신호선, 상기 제2 신호선 및 제2 화소 전극에 3단자가 각각 연결되어 있는 제2 박막 트랜지스터,
    상기 제1 박막 트랜지스터와 상기 제2 박막 트랜지스터의 채널부의 너비가 서로 다른 박막 트랜지스터 표시판.
  9. 제8항에서,
    상기 제1 박막 트랜지스터와 상기 제2 박막 트랜지스터의 채널부의 너비 차이가 30 % 이내인 것을 특징으로 하는 박막 트랜지스터 기판.
  10. 절연 기판,
    상기 절연 기판 위에 형성되어 있는 제1 신호선,
    상기 제1 신호선과 절연되어 교차하고 있는 제2 신호선,
    상기 제1 신호선과 상기 제2 신호선이 교차하여 만들어지는 최소 단위의 내부에 형성되어 있는 제1 화소 전극 및 제2 화소 전극,
    상기 제1 신호선, 상기 제2 신호선 및 제1 화소 전극에 3단자가 각각 연결되어 있는 제1 박막 트랜지스터,
    상기 제1 신호선, 상기 제2 신호선 및 제2 화소 전극에 3단자가 각각 연결되어 있는 제2 박막 트랜지스터,
    상기 제1 신호선 혹은 상기 제2 신호선의 저항이 40 kΩ 미만인 것을 특징으로 하는 박막 트랜지스터 표시판.
  11. 절연 기판,
    상기 절연 기판 위에 형성되어 있는 제1 신호선,
    상기 제1 신호선과 절연되어 교차하고 있는 제2 신호선,
    상기 제1 신호선과 상기 제2 신호선이 교차하여 만들어지는 단위 내부에 형성되어 있는 제1 화소 전극 및 제2 화소 전극,
    상기 제1 신호선, 상기 제2 신호선 및 제1 화소 전극에 3단자가 각각 연결되어 있는 제1 박막 트랜지스터,
    상기 제1 신호선, 상기 제2 신호선 및 제2 화소 전극에 3단자가 각각 연결되어 있는 제2 박막 트랜지스터,
    상기 제1 화소 전극에 인가되는 데이터 소스 신호와 상기 제2 화소 전극에 인가되는 데이터 소스 신호가 서로 다르며, 실질적으로 같은 신호를 두 화소 전극에 인가하는 것을 특징으로 하는 박막 트랜지스터 기판.
  12. 절연 기판,
    상기 절연 기판 위에 형성되어 있는 제1 신호선,
    상기 제1 신호선과 절연되어 교차하고 있는 제2 신호선,
    상기 제1 신호선과 상기 제2 신호선이 교차하여 만들어지는 단위 내부에 형성되어 있는 제1 화소 전극 및 제2 화소 전극,
    상기 제1 신호선, 상기 제2 신호선 및 제1 화소 전극에 3단자가 각각 연결되어 있는 제1 박막 트랜지스터,
    상기 제1 신호선, 상기 제2 신호선 및 제2 화소 전극에 3단자가 각각 연결되어 있는 제2 박막 트랜지스터,
    상기 제1 화소 전극과 상기 제2 화소 전극에 인가되는 데이터 신호와 게이트 신호 중에 적어도 하나는 서로 다른 시간을 갖는 것을 특징으로 하는 박막 트랜지스터 기판.
  13. 제3항에서,
    상기 제1 화소 전극과 상기 제2 화소 전극 중의 적어도 하나는 도메인 분할 수단을 가지는 박막 트랜지스터 기판.
  14. 제1 항에서,
    상기 제1 신호선 혹은 상기 제2 신호선을 구성하는 금속의 비저항이 13 μΩ미만인 것을 특징으로 하는 박막 트랜지스터 표시판.
  15. 제1 항에서,
    상기 제1 신호선 혹은 상기 제2 신호선의 총저항이 40 kΩ 미만인 것을 특징으로 하는 박막 트랜지스터 표시판.
  16. 제15 항에서,
    상기 제1 신호선 혹은 상기 제2 신호선의 총저항이 30 kΩ 미만인 것을 특징으로 하는 박막 트랜지스터 표시판.
  17. 제 9 항에서,
    상기 제1 박막 트랜지스터와 상기 제2 박막 트랜지스터의 채널부의 너비 차이가 1 ~ 10 % 인 것을 특징으로 하는 박막 트랜지스터 기판.
  18. 제10 항에서,
    상기 제1 신호선 혹은 상기 제2 신호선의 저항이 30 kΩ 미만인 것을 특징으로 하는 박막 트랜지스터 표시판.
  19. 제10 항에서,
    상기 제1 신호선 혹은 상기 제2 신호선의 재료가 Au, Ag, Cu, Al, AlNd, Mo Mow 중의 적어도 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터 표시판.
  20. 제12 항에서,
    상기 제1 신호선 혹은 상기 제2 신호선으로 이루어지는 단위의 형태가 직사각형이나 굴곡 형태를 가지는 것을 특징으로 하는 박막 트랜지스터 표시판.
  21. 절연 기판,
    상기 절연 기판 위에 형성되어 있는 복수의 게이트선,
    상기 게이트선과 절연되어 교차하고 있는 복수의 데이터선,
    상기 복수의 게이트선과 상기 복수의 데이터선이 교차하여 만들어지는 단위 내부에 형성되어 있는 제1 화소 전극 및 제2 화소 전극,
    상기 게이트선, 상기 데이터선 및 제1 화소 전극에 3단자가 각각 연결되어 있는 제1 박막 트랜지스터,
    상기 게이트선, 상기 데이터선 및 제2 화소 전극에 3단자가 각각 연결되어 있는 제2 박막 트랜지스터
    를 포함하는 박막 트랜지스터 표시판.
  22. 제21항에서,
    상기 제1 박막 트랜지스터는 상기 제1 화소 전극의 좌상측에 위치하고, 상기 제2 박막 트랜지스터는 상기 제2 화소 전극의 우상측에 위치하는 박막 트랜지스터 표시판.
  23. 제21항에서,
    상기 제1 박막 트랜지스터는 상기 제1 화소 전극의 좌하측에 위치하고, 상기 제2 박막 트랜지스터는 상기 제2 화소 전극의 우상측에 위치하는 박막 트랜지스터 표시판.
  24. 제21항에서,
    상기 제1 박막 트랜지스터는 상기 제1 화소 전극의 좌하측에 위치하고, 상기 제2 박막 트랜지스터는 상기 제2 화소 전극의 우하측에 위치하는 박막 트랜지스터 표시판.
  25. 제21항에서,
    상기 박막 트랜지스터의 위치는 인접한 데이터선의 트랜지스터의 위치와 거울상의 대칭을 가지는 것을 특징으로 하는 박막 트랜지스터 표시판.
  26. 제21항에서,
    상기 박막 트랜지스터의 위치는 인접한 화소 행의 트랜지스터의 위치와 거울상의 대칭을 가지는 것을 특징으로 하는 박막 트랜지스터 표시판.
  27. 제21항에서,
    상기 데이터선에 인가되는 신호는 1 도트 반전 혹은 2 도트 반전의 순서로 인가되는 것을 특징으로 하는 박막 트랜지스터 표시판.
  28. 제21항에서,
    상기 게이트선과 상기 데이터선이 만나서 이루어지는 최소 단위의 내부의 두 화소 전극 사이에 제3의 신호가 인가되는 금속층이 더 포함되는 것을 특징으로 하는 박막 트랜지스터 표시판.
  29. 제28항에서,
    상기 제3의 신호는 공통 전압 신호인 것을 특징으로 하는 박막 트랜지스터 표시판.
  30. 제21항에서,
    상기 제1 화소 전극에 인가되는 게이트 신호 혹은 데이터 신호를 인가하는 시간이 상기 제2 화소 전극에 인가되는 게이트 신호 혹은 데이터 신호를 인가하는 시간이 서로 다른 것을 특징으로 하는 박막 트랜지스터 표시판.
  31. 제30항에서,
    상기 제1 화소 전극에 인가되는 게이트 신호 혹은 데이터 신호를 인가하는 시간이 상기 제2 화소 전극에 인가되는 게이트 신호 혹은 데이터 신호를 인가하는 시간의 차이가 1~10 % 인 것을 특징으로 하는 박막 트랜지스터 표시판.
  32. 제21항에서,
    상기 제1 화소에 인가하는 전압이 상기 제2 화소에 인가하는 전압과 서로 다르며, 결과적으로 상기 두 화소에 인가되는 전압이 실질적으로 같은 것을 특징으로 하는 박막 트랜지스터 표시판.
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* Cited by examiner, † Cited by third party
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KR20120044780A (ko) * 2010-10-28 2012-05-08 삼성전자주식회사 박막 트랜지스터 표시판, 액정 표시 장치, 이들의 수리 방법, 색필터 표시판 및 그의 제조 방법
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