KR20080073101A - 표시장치 - Google Patents

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Abstract

표시장치에서, 다수의 화소부는 다수의 게이트 라인과 다수의 데이터 라인에 의해서 정의된 다수의 화소영역에 구비되고, 각 화소부는 게이트 신호에 응답하여 데이터 신호를 입력받아 제1 화소전압을 충전하는 제1 화소 및 게이트 신호에 응답하여 데이터 신호를 입력받아 제1 화소전압과 동일한 제2 화소전압을 충전하는 제2 화소로 이루어진다. 다수의 전압 조절부는 다음단 게이트 신호에 응답하여 현재단 화소부에 충전된 제1 화소전압을 레벨업시키고, 제2 화소전압을 레벨다운시킨다. 더미 전압 조절부는 마지막 게이트 라인에 연결된 마지막단 화소부의 제1 화소전압을 레벨업시키고, 마지막단 화소부의 제2 화소전압을 레벨다운시킨다. 따라서, 마지막단 화소부의 백색화 현상을 방지할 수 있다.

Description

표시장치{DISPLAY APPARATUS}
도 1은 본 발명의 일 실시예에 따른 표시장치에 구비된 화소부의 등가 회로도이다.
도 2a는 도 1에 도시된 제n 게이트 라인으로 제n 게이트 신호가 인가될 때 n번째 화소의 등가 회로도이다.
도 2b는 도 1에 도시된 더미 게이트 라인으로 제1 게이트 신호가 인가될 때 n번째 화소의 등가 회로도이다.
도 3은 제n 및 제1 게이트 신호에 따른 제1 및 제2 화소전압의 변화를 나타낸 파형도이다.
도 4는 도 1에 도시된 n번째 화소의 레이아웃이다.
도 5는 도 4에 도시된 절단선 Ⅰ-Ⅰ`에 따라 절단한 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 더미 게이트 라인과 제1 게이트 라인의 연결구조를 나타낸 도면이다.
도 7은 도 6에 도시된 Ⅱ 부분의 단면도이다.
도 8은 본 발명의 일 실시예에 따른 표시장치의 평면도이다.
도 9는 본 발명의 다른 실시예에 따른 표시장치의 평면도이다.
도 10은 도 9에 도시된 게이트 구동부의 블럭도이다.
*도면의 주요 부분에 대한 부호의 설명*
100 -- 표시패널 110 -- 어레이 기판
120 -- 대향기판 130 -- 액정층
210 -- 데이터 구동부 220 -- 게이트 구동부
300 -- 표시장치
본 발명은 표시장치에 관한 것으로, 더욱 상세하게는 표시품질을 향상시킬 수 있는 표시장치에 관한 것이다.
일반적으로, 액정표시장치는 하부기판, 하부기판과 대향하여 구비되는 상부기판 및 하부기판과 상부기판과의 사이에 형성된 액정층으로 이루어져 영상을 표시하는 액정표시패널을 구비한다. 액정표시패널에는 다수의 게이트 라인, 다수의 데이터 라인, 다수의 게이트 라인과 다수의 데이터 라인에 연결된 다수의 화소가 구비된다.
액정표시장치는 다른 표시장치에 비하여 시야각 성능이 열세하다. 이러한 시야각 문제를 개선하기 위하여, 그 동안 피브이에이(Patterned Vertical Alignment: PVA) 모드, 엠브이에이(Multi-domain Vertical Alignment: MVA) 모드 및 에스-피브이에이(Super-Patterned Vertical Alignment: S-PVA) 모드 등의 액정표시장치 구동방식이 제안되었다.
이 중 S-PVA 모드 액정표시장치는 두 개의 서브화소로 이루어진 화소를 구비하고, 화소에 서로 다른 그레이를 갖는 도메인을 형성하기 위하여 두 개의 서브화소는 서로 다른 서브전압이 인가되는 메인 및 서브 화소전극을 각각 구비한다. 이때, 액정표시장치를 바라보는 사람의 눈은 두 개의 서브전압의 중간값을 인식하므로, 중간 계조 이하에서 감마커브가 왜곡되어 측면 시야각이 저하되는 것을 방지한다. 이로써, 액정표시장치의 측면 시인성을 개선할 수 있다.
S-PVA 모드 액정표시장치는 구동방식에 따라서 CC(Coupling Capacitor)-타입과 TT(Two Transistor)-타입으로 구분된다. CC-타입은 메인 화소전극과 서브 화소전극과의 사이에 커플링 커패시터를 추가하여 서브 화소전극으로 인가되는 데이터 전압을 전압 강하시켜 메인 픽셀전압보다 낮은 전압을 서브 픽셀전압으로써 인가하는 구동방식이다. TT-타입은 두 개의 트랜지스터를 이용하여 메인 및 서브 화소전극에 각각 서로 다른 전압레벨을 갖는 메인 및 서브 픽셀전압을 각각 인가하는 구동방식이다.
한국공개특허 2005-0018520는 종래의 CC 타입 S-PVA 구조의 휘도감소 및 문자깨짐 현상을 개선한 새로운 CC 타입 S-PVA 구조를 제안하고 있다. 그러나, 상기 공개특허에 따른 액정표시장치의 경우 메인화소와 서브화소의 전압조절이 다음 게이트 라인의 턴-온과 동시에 이루어지므로, 다음 게이트 라인이 존재하지 않는 마지막 화소라인의 전압조절이 되지 않아 다른 화소라인에 비해 상대적으로 휘도가 증가하는 백색화 현상이 발생한다.
따라서, 본 발명의 목적은 CC 타입 S-PVA 구조 중 인접한 게이트 라인을 통해 메인화소 및 서브화소의 전압을 조절하는 구조에서 마지막 화소라인의 백색화 현상을 방지하기 위한 표시장치를 제공하는 것이다.
본 발명에 따른 표시장치는 게이트 신호를 순차적으로 입력받는 다수의 게이트 라인, 상기 다수의 게이트 라인과 절연되게 교차하고, 데이터 신호를 입력받는 다수의 데이터 라인, 상기 다수의 게이트 라인과 상기 다수의 데이터 라인에 의해서 정의된 다수의 화소영역에 일대일 대응하여 구비되는 다수의 화소부로 이루어진다. 각 화소부는 상기 게이트 신호에 응답하여 상기 데이터 신호를 입력받아 제1 화소전압을 충전하는 제1 화소 및 상기 게이트 신호에 응답하여 상기 데이터 신호를 입력받아 상기 제1 화소전압과 동일한 제2 화소전압을 충전하는 제2 화소로 이루어진다.
상기 표시장치는 다수의 전압 조절부 및 더미 전압 조절부를 포함한다. 상기 다수의 전압 조절부는 다음단 게이트 신호에 응답하여 현재단 화소부에 충전된 상기 제1 화소전압을 레벨업시키고, 상기 제2 화소전압을 레벨다운시킨다. 상기 더미 전압 조절부는 마지막 게이트 라인에 연결된 마지막단 화소부의 제1 화소전압을 레벨업시키고, 상기 마지막단 화소부의 제2 화소전압을 레벨다운시킨다.
이러한 표시장치에 따르면, 마지막단 화소부의 제1 및 제2 화소전압의 전압레벨을 조절하기 위한 더미 전압 조절부를 추가함으로써, 상기 마지막단 화소부에서 측면 시인성이 저하되는 것을 방지할 수 있고, 그 결과 표시장치의 표시품질을 전체적으로 개선할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시장치에 구비된 화소부의 등가 회로도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시장치에는 제1 내지 제n 게이트 라인(GL1 ~ GLn), 제1 내지 제m 데이터 라인(DL1 ~ DLm), 더미 게이트 라인(D-GL) 및 제1 연결라인(CL1)이 구비된다. 상기 제1 내지 제m 게이트 라인(GL1 ~ GLn)과 상기 제1 내지 제m 데이터 라인(DL1 ~ DLm)에 의해서 매트릭스 형태로 정의된 다수의 화소영역에는 다수의 화소부가 일대일 대응하여 구비된다.
도 1에서는 다수의 화소부 중 제n-1 게이트 라인(GLn-1)과 제m 데이터 라인(DLm)에 연결된 n-1번째 화소부 및 제n 게이트 라인(GLn)과 상기 제m 데이터 라인(DLm)에 연결된 n번째 화소부의 등가 회로도를 나타낸다. 여기서, 다수의 화소부 각각은 서로 동일한 구조로 이루어진다. 따라서, 이하에서는 상기 n-1번째 화소부와 상기 n번째 화소부를 함께 설명하기로 한다.
상기 각 화소부는 제1 화소(P1) 및 제2 화소(P2)로 이루어진다. 상기 제1 화소(P1)는 제1 박막 트랜지스터(T1), 제1 액정 커패시터(H-Clc) 및 제1 스토리지 커패시터(H-Cst)로 이루어지고, 상기 제2 화소(P2)는 제2 박막 트랜지스터(T2), 제2 액정 커패시터(L-Clc) 및 제2 스토리지 커패시터(L-Cst)로 이루어진다.
구체적으로, 상기 제1 박막 트랜지스터(T1)는 대응하는 게이트 라인(도 1에 도시된 제n-1 게이트 라인(GLn-1) 또는 제n 게이트 라인(GLn))에 연결된 제1 게이트 전극, 대응하는 데이터 라인(도 1에 도시된 제m 데이터 라인(DLm))에 연결된 제1 소오스 전극 및 상기 제1 액정 커패시터(H-Clc)에 연결된 제1 드레인 전극을 포함한다. 상기 제1 액정 커패시터(H-Clc)는 상기 제1 드레인 전극에 연결된 제1 화소전극, 상기 제1 화소전극과 마주하고 공통전압(Vcom)이 인가되는 공통전극 및 상기 제1 화소전극과 상기 공통전극과의 사이에 개재된 액정층(미도시)에 의해서 정의된다. 상기 제1 스토리지 커패시터(H-Cst)는 상기 제1 화소전극, 상기 공통전압이 인가되는 스토리지 전극 및 상기 제1 화소전극과 상기 스토리지 전극과의 사이에 개재된 절연층에 의해서 정의된다.
한편, 상기 제2 박막 트랜지스터(T2)는 대응하는 게이트 라인(도 1에 도시된 제n-1 게이트 라인(GLn-1) 또는 제n 게이트 라인(GLn))에 연결된 제2 게이트 전극, 대응하는 데이터 라인(도 1에 도시된 제m 데이터 라인(DLm))에 연결된 제2 소오스 전극 및 상기 제2 액정 커패시터(L-Clc)에 연결된 제2 드레인 전극을 포함한다. 상기 제2 액정 커패시터(L-Clc)는 상기 제2 드레인 전극에 연결된 제2 화소전극, 상기 제2 화소전극과 마주하고 상기 공통전압(Vcom)이 인가되는 상기 공통전극 및 상기 제2 화소전극과 상기 공통전극과의 사이에 개재된 액정층에 의해서 정의된다. 상기 제2 스토리지 커패시터(L-Cst)는 상기 제2 화소전극, 상기 공통전압이 인가되는 상기 스토리지 전극 및 상기 제2 화소전극과 상기 스토리지 전극과의 사이에 개재된 절연층에 의해서 정의된다.
한 프레임동안 상기 제1 내지 제n 게이트 라인(GL1 ~ GLn)에는 게이트 신호 가 순차적으로 인가된다. 여기서, 상기 제1 내지 제n 게이트 라인(GL1 ~ GLn)으로 상기 게이트 신호가 인가되는 시간은 수평주사구간(1H)으로 정의된다. 한 프레임 단위로 상기 제1 내지 제n 게이트 라인(GL1 ~ GLn)으로 상기 게이트 신호가 순차적으로 인가되는 동작이 반복된다.
상기 제1 내지 제m 데이터 라인(DL1 ~ DLm)에는 데이터 신호가 인가된다. 상기 데이터 신호는 상기 제1 내지 제n 게이트 라인(GL1 ~ GLn)으로 순차적으로 인가되는 상기 게이트 신호에 동기하여 상기 제1 내지 제m 데이터 라인(DL1 ~ DLm)으로 출력된다.
도 1에 도시된 바와 같이, 상기 제n-1 게이트 라인(GLn-1)에 n-1번째 게이트 신호가 인가되면, 상기 제1 및 제2 화소(P1, P2)에 구비된 제1 및 제2 박막 트랜지스터(T1, T2)가 턴-온된다. 따라서, 상기 제m 데이터 라인(DLm)으로 인가된 상기 데이터 신호는 상기 제1 및 제2 박막 트랜지스터(T1, T2)를 통과하여 상기 제1 및 제2 액정 커패시터(H-Clc, L-Clc)의 제1 및 제2 화소전극으로 인가된다. 여기서, 상기 제1 및 제2 액정 커패시터(H-Clc, L-Clc)의 상기 제1 및 제2 화소전극으로 인가되는 신호가 동일하므로, 상기 제1 및 제2 액정 커패시터(H-Clc, L-Clc)에는 동일한 전압이 충전된다. 즉, 상기 제1 및 제2 액정 커패시터(H-Clc, L-Clc) 각각에 충전되는 전압을 제1 및 제2 화소전압으로 정의하면, n-1번째 수평주사구간동안 상기 제1 및 제2 화소전압은 서로 동일한 전압레벨을 갖는다.
상기 표시장치는 제n 게이트 라인(GLn)과 상기 n-1번째 화소부에 연결되어 상기 제1 및 제2 화소(P1, P2)에 각각 충전된 제1 및 제2 화소전압의 전압레벨을 조절하는 전압 조절부(S1)를 더 포함한다.
상기 전압 조절부(S1)는 제3 박막 트랜지스터(T3), 제1 업 커패시터(C-up1) 및 제1 다운 커패시터(C-down1)로 이루어진다. 상기 제3 박막 트랜지스터(T3)는 상기 제n 게이트 라인(GLn)에 연결된 제3 게이트 전극, 상기 제2 화소전극에 연결된 제3 소오스 전극 및 상기 제1 다운 커패시터(C-down1)와 상기 제1 업 커패시터(C-up1)에 연결된 제3 드레인 전극을 구비한다.
상기 제1 다운 커패시터(C-down1)는 상기 스토리지 전극, 상기 스토리지 전극과 부분적으로 오버랩되고 상기 제3 드레인 전극에 연결된 캡 전극 및 상기 캡 전극과 상기 스토리지 전극과의 사이에 개재된 절연층에 의해서 정의된다. 상기 제1 업 커패시터(C-up1)는 상기 제1 화소전극, 상기 제1 화소전극과 부분적으로 오버랩되는 상기 캡 전극 및 상기 캡 전극과 상기 제1 화소전극과의 사이에 개재된 절연층에 의해서 정의된다.
상기 제n 게이트 라인(GLn)으로 인가된 n번째 게이트 신호에 응답하여 상기 제3 박막 트랜지스터(T3)가 턴-온되면, 상기 제3 박막 트랜지스터(T3)에 의해서 상기 제2 화소전극과 상기 캡 전극이 전기적으로 연결된다. 따라서, 상기 제1 액정 커패시터(H-Clc)에 충전된 상기 제1 화소전압과 상기 제2 액정 커패시터(L-Clc)에 충전된 상기 제2 화소전압의 전압레벨이 상기 제1 업 커패시터(C-up1)와 상기 제1 다운 커패시터(C-down1)에 의해서 조절된다. 구체적으로, 상기 제1 업 커패시터(C-up1)와 상기 제1 다운 커패시터(C-down1)에 의해서 상기 제1 화소전압은 레벨업되고, 상기 제2 화소전압은 레벨다운된다. 이때, 상기 제1 화소전압의 레벨업 크기와 상기 제2 화소전압의 레벨다운 크기는 상기 제1 업 커패시터(C-up1)와 상기 제1 다운 커패시터(C-down1)의 커패시턴스 값에 따라서 변화된다.
상기 표시장치는 상기 더미 게이트 라인(D-GL)과 상기 n번째 화소부에 연결되어 상기 제1 및 제2 화소(P1, P2)에 각각 충전된 제1 및 제2 화소전압의 전압레벨을 조절하는 더미 전압 조절부(S2)를 더 포함한다.
상기 더미 전압 조절부(S2)는 제4 박막 트랜지스터(T4), 제2 업 커패시터(C-up2) 및 제2 다운 커패시터(C-down2)로 이루어진다. 상기 제4 박막 트랜지스터(T4)는 상기 더미 게이트 라인(D-GL)에 연결된 제4 게이트 전극, 상기 제2 화소전극에 연결된 제4 소오스 전극 및 상기 제2 다운 커패시터(C-down2)와 상기 제2 업 커패시터(C-up2)에 연결된 제4 드레인 전극을 구비한다.
상기 제2 다운 커패시터(C-down2)는 상기 스토리지 전극, 상기 스토리지 전극과 부분적으로 오버랩되고 상기 제4 드레인 전극에 연결된 캡 전극 및 상기 캡 전극과 상기 스토리지 전극과의 사이에 개재된 절연층에 의해서 정의된다. 상기 제2 업 커패시터(C-up2)는 상기 제1 화소전극, 상기 제1 화소전극과 부분적으로 오버랩되는 상기 캡 전극 및 상기 캡 전극과 상기 제1 화소전극과의 사이에 개재된 절연층에 의해서 정의된다.
상기 더미 게이트 라인(D-GL)으로 인가된 신호에 응답하여 상기 제4 박막 트랜지스터(T4)가 턴-온되면, 상기 제4 박막 트랜지스터(T4)에 의해서 상기 제2 화소전극과 상기 캡 전극이 전기적으로 연결된다. 따라서, 상기 제1 액정 커패시터(H-Clc)에 충전된 상기 제1 화소전압과 상기 제2 액정 커패시터(L-Clc)에 충전된 상기 제2 화소전압의 전압레벨이 상기 제2 업 커패시터(C-up2)와 상기 제2 다운 커패시터(C-down2)에 의해서 조절된다. 구체적으로, 상기 제2 업 커패시터(C-up2)와 상기 제2 다운 커패시터(C-down2)에 의해서 상기 제1 화소전압은 레벨업되고, 상기 제2 화소전압은 레벨다운된다.
도 1에 도시된 바와 같이, 상기 더미 게이트 라인(D-GL)은 제1 연결라인(CL1)을 통해서 상기 제1 게이트 라인(GL1)과 전기적으로 연결된다. 따라서, 상기 더미 게이트 라인(D-GL)에는 상기 제1 게이트 라인(GL1)으로 인가되는 첫번째 게이트 신호가 인가된다. 즉, 현재 프레임에서 상기 n번째 화소부가 턴-온된 이후, 다음 프레임에서 상기 제1 게이트 라인(GL1)에 첫번째 게이트 신호가 인가되면, 상기 더미 전압 조절부(S2)가 동작하여 상기 n번째 화소부에 충전된 상기 제1 및 제2 화소전압의 전압레벨을 조절하는 것이다.
도 2a는 도 1에 도시된 제n 게이트 라인으로 제n 게이트 신호가 인가될 때 n번째 화소의 등가 회로도이고, 도 2b는 도 1에 도시된 더미 게이트 라인으로 제1 게이트 신호가 인가될 때 n번째 화소의 등가 회로도이며, 도 3은 제n 및 제1 게이트 신호에 따른 제1 및 제2 화소전압의 변화를 나타낸 파형도이다.
도 2a 및 도 3을 참조하면, i번째 프레임(i-frame)에서 n번째 게이트 신호(Gn)가 발생되면, 제1 및 제2 박막 트랜지스터(T1, T2)가 턴-온되고, 제m 데이터 라인으로 인가된 m번째 데이터 신호(Dm)가 상기 제1 및 제2 박막 트랜지스터(T1, T2)를 경유하여 제1 액정 커패시터(H-Clc) 및 제2 액정 커패시터(L-Clc)로 각각 인가된다. 따라서, 상기 제1 및 제2 액정 커패시터(H-Clc, L-Clc)에는 제1 및 제2 화 소전압이 각각 충전된다. 도 3에 도시된 바와 같이, 본 발명의 일 예로 상기 제1 및 제2 화소전압은 7V로 서로 동일한 전압레벨을 가진다.
여기서, 상기 제2 업 커패시터(C-up2)와 제2 다운 커패시터(C-down2)는 서로 직렬 연결된 상태로 상기 제1 액정 커패시터(H-Clc)와 병렬 연결된다. 따라서, 상기 제2 업 커패시터(C-up2)와 상기 제2 다운 커패시터(C-down2)에는 상기 7V가 전압 분배된다. 본 발명의 일 예로, 상기 제2 업 커패시터(C-up2)에는 2V의 업 전압이 충전되고, 상기 제2 다운 커패시터(C-down2)에는 5V의 다운 전압이 충전된다.
도 2b 및 도 3을 참조하면, i+1번째 프레임(i+1-frame)에서 제1 게이트 라인(GL1, 도 1에 도시됨)으로 인가되는 첫번째 게이트 신호(G1)가 발생되어, 더미 전압 조절부(S2, 도 1에 도시됨)의 제4 박막 트랜지스터(T4)가 턴-온된다. 턴-온된 상기 제4 박막 트랜지스터(T4)에 의해서 상기 제2 액정 커패시터(L-Clc)와 제2 다운 커패시터(C-down2)가 병렬 연결된다.
따라서, 상기 제2 액정 커패시터(L-Clc)와 상기 제2 다운 커패시터(C-down2) 사이에서 충전 공유가 일어난다. 그 결과 상기 제2 화소전압과 상기 다운 전압은 6V로 서로 동일한 전압을 갖도록 변화된다. 이때, 상기 다운 전압과 상기 업 전압의 합은 7V에서 8V로 증가하고, 상기 제1 액정 커패시터(H-Clc)에 충전되는 상기 제1 화소전압도 8V로 증가한다. 이로써, 상기 첫번째 게이트 신호(G1)가 발생된 이후에 상기 제1 화소전압은 7V에서 8V로 변화되고, 제2 화소전압은 7V에서 6V로 변화된다.
이처럼, 상기 제1 및 제2 화소(P1, P2, 도 1에 도시됨)로 서로 다른 전압이 인가되면, 액정층에 포함된 액정 분자들의 배향각도가 달라진다. 그 결과 상기 제1 및 제2 화소(P1, P2)에서는 서로 다른 계조의 영상을 표시하고, 표시장치를 사용하는 사용자는 상기 제1 및 제2 화소(P1, P2)에서 표시되는 두 개의 영상을 혼합하여 시인한다. 따라서, 표시장치의 측면 시인성이 향상될 수 있다.
도 4는 도 1에 도시된 n번째 화소의 레이아웃이고, 도 5는 도 4에 도시된 절단선 Ⅰ-Ⅰ`에 따라 절단한 단면도이다.
도 4 및 도 5를 참조하면, 표시장치는 어레이 기판(110), 상기 어레이 기판(110)과 마주하는 대향기판(120) 및 상기 어레이 기판(110)과 상기 대향기판(120)과의 사이에 개재된 액정층(130)으로 이루어진다.
상기 어레이 기판(110)의 제1 베이스 기판(111) 상에는 게이트 메탈로 이루어진 제n 게이트 라인(GLn), 더미 게이트 라인(D-GL) 및 스토리지 전극(CE1)이 형성된다. 상기 제n 게이트 라인(GLn)과 상기 더미 게이트 라인(D-GL)은 서로 평행하게 연장된다. 상기 스토리지 전극(CE1)은 상기 제n 게이트 라인(GLn)과 상기 더미 게이트 라인(D-GL)과의 사이에 구비되고, 상기 제n 게이트 라인(GLn)과 상기 더미 게이트 라인(D-GL)과 전기적으로 절연된다. 상기 스토리지 전극(CE1)에는 공통전압이 인가되고, 상기 제n 게이트 라인(GLn)과 상기 더미 게이트 라인(D-GL)에는 게이트 신호가 인가된다.
상기 제1 베이스 기판(111) 상에는 상기 제n 게이트 라인(GLn)으로부터 분기된 제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2), 상기 더미 게이트 라인(D-GL)으로부터 분기된 제4 게이트 전극(GE4)이 더 구비된다.
상기 제1 베이스 기판(111) 상에는 상기 제n 게이트 라인(GLn), 더미 게이트 라인(D-GL) 및 스토리지 전극(CE1)을 커버하는 게이트 절연막(112)이 더 구비된다. 상기 게이트 절연막(112) 상에는 제m 데이터 라인(DLm), 상기 제m 데이터 라인(DLm)으로부터 분기된 제1 및 제2 소오스 전극(SE1, SE2), 상기 제1 및 제2 소오스 전극(SE1, SE2)으로부터 각각 이격된 제1 및 제2 드레인 전극(DE1, DE2)이 구비된다. 이로써, 상기 어레이 기판(110)에는 상기 제1 게이트 전극(GE1), 제1 소오스 전극(SE1) 및 제1 드레인 전극(DE1)으로 이루어진 제1 박막 트랜지스터(T1)가 형성되고, 상기 제2 게이트 전극(GE2), 제2 소오스 전극(SE2) 및 제2 드레인 전극(DE2)으로 이루어진 제2 박막 트랜지스터(T2)가 형성된다.
또한, 상기 게이트 절연막(112) 상에는 상기 제4 게이트 전극(GE4)에 대응하는 위치에서 서로 소정의 간격으로 이격된 제4 소오스 전극(SE4) 및 제4 드레인 전극(DE4)이 더 구비된다. 따라서, 상기 어레이 기판(110)에는 상기 제4 게이트 전극(GE4), 제4 소오스 전극(SE4) 및 제4 드레인 전극(DE4)으로 이루어진 제4 박막 트랜지스터(T4)가 형성된다. 상기 게이트 절연막(112) 상에는 상기 제4 드레인 전극(DE4)으로부터 분기되어 상기 스토리지 전극(CE1)과 부분적으로 오버랩되는 캡 전극(CE2)이 더 구비된다. 상기 캡 전극(CE2)과 상기 스토리지 전극(CE1)과 오버랩된 부분에서 제2 다운 커패시터(C-down2)가 형성된다.
상기 어레이 기판(110)은 상기 제1, 제2 및 제4 박막 트랜지스터(T1, T2, T4), 상기 캡 전극(CE2)을 커버하는 보호막(113) 및 유기 절연막(114)을 구비한다. 상기 보호막(113)과 상기 유기 절연막(114)은 순차적으로 적층된다. 상기 보호 막(113) 및 유기 절연막(114)에는 상기 제1 드레인 전극(DE1)을 노출시키는 제1 콘택홀(C1), 상기 제2 드레인 전극(DE2)을 노출시키는 제2 콘택홀(C2) 및 제4 소오스 전극(SE4)을 노출시키는 제3 콘택홀(C3)이 형성된다.
상기 유기 절연막(114) 상에는 제1 및 제2 화소전극(PE1, PE2)이 형성된다. 상기 제1 화소전극(PE1)과 상기 제2 화소전극(PE2)과의 사이에는 제1 개구부(OP1)가 형성되고, 상기 제1 개구부(OP1)에 의해서 서로 전기적으로 분리된다.
상기 제1 화소전극(PE1)은 상기 제1 콘택홀(C1)을 통해 상기 제1 드레인 전극(DE1)과 전기적으로 연결되고, 상기 제2 화소전극(PE2)은 상기 제2 콘택홀(C2)을 통해 상기 제2 드레인 전극(DE2)과 전기적으로 연결된다. 상기 제1 화소전극(PE1)은 상기 스토리지 전극(CE1)과 부분적으로 오버랩되어 제1 스토리지 커패시터(H-Cst)를 형성하고, 상기 제2 화소전극(PE2)은 상기 스토리지 전극(CE1)과 부분적으로 오버랩되어 제2 스토리지 커패시터(L-Cst)를 형성한다.
한편, 상기 제2 화소전극(PE2)은 상기 제3 콘택홀(C3)을 통해 상기 제4 소오스 전극(SE4)과 전기적으로 연결된다. 상기 제1 화소전극(PE1)은 상기 캡 전극(CE2)과 부분적으로 오버랩된다. 따라서, 상기 제1 화소전극(PE1)과 상기 캡 전극(CE2)이 오버랩된 부분에서 제2 업 커패시터(C-up2)가 형성된다.
상기 대향기판(120)은 제2 베이스 기판(121), 블랙 매트릭스(122) 및 공통전극(123)을 구비한다. 상기 블랙 매트릭스(122)는 상기 제2 베이스 기판(121) 중 비유효 표시영역에 대응하여 구비되고, 상기 공통전극(123)은 상기 블랙 매트릭스(122) 및 상기 제2 베이스 기판(121) 상에 구비된다. 상기 공통전극(123)에는 제 1 화소전극(PE1)과 상기 제2 화소전극(PE2)을 하나 이상의 도메인으로 분할하는 제2 개구부(OP2)가 형성된다. 상기 제2 개구부(OP2)는 상기 제1 개구부(OP1)와 서로 다른 위치에 형성되다.
상기 대향기판(120)과 상기 어레이 기판(120)과의 사이에는 상기 액정층(130)이 개재된다. 따라서, 상기 공통전극(123), 상기 제1 화소전극(PE1) 및 상기 액정층(130)에 의해서 제1 액정 커패시터(H-Clc)가 형성되고, 상기 공통전극(123), 상기 제2 화소전극(PE2) 및 상기 액정층(130)에 의해서 제2 액정 커패시터(L-Clc)가 형성된다.
도 6은 본 발명의 다른 실시예에 따른 더미 게이트 라인과 제1 게이트 라인의 연결구조를 나타낸 도면이고, 도 7은 도 6에 도시된 Ⅱ 부분의 단면도이다.
도 6 및 도 7을 참조하면, 더미 게이트 라인(D-GL)은 제1 게이트 라인(GL1)과 제1 연결라인(CL1)을 통해서 전기적으로 연결된다. 상기 제1 연결라인(CL1)은 상기 제1 게이트 라인(GL1)의 제1 단부와 상기 더미 게이트 라인(D-GL)의 제1 단부를 연결한다. 상기 제1 연결라인(CL1)은 제1 내지 제n 게이트 라인(GL1 ~ GLn)이 구비되지 않는 영역에 구비되어 상기 제1 내지 제n 게이트 라인(GL1 ~ GLn)과 교차하지 않는다. 따라서, 상기 제1 연결라인(CL1)은 상기 제1 내지 제n 게이트 라인(GL1 ~ GLn)과 동일하게 게이트 메탈로 이루어질 수 있다.
또한, 상기 더미 게이트 라인(D-GL)과 상기 제1 게이트 라인(GL1)은 제2 연결라인(CL2)을 통해서 전기적으로 연결된다. 상기 제2 연결라인(CL2)은 상기 제1 게이트 라인(GL1)의 제2 단부와 상기 더미 게이트 라인(D-GL)의 제2 단부를 연결한 다. 상기 제2 연결라인(CL2)은 상기 제1 내지 제n 게이트 라인(GL1 ~ GLn)이 구비된 영역에 형성되므로, 상기 제1 내지 제n 게이트 라인(GL1 ~ GLn)과 절연되게 교차하도록 데이터 메탈로 이루어진다.
도 7에 도시된 바와 같이, 상기 제2 연결라인(CL2)은 상기 제1 내지 제n 게이트 라인(GL1 ~ GLn)을 커버하는 게이트 절연막(112) 상에 구비된다. 상기 게이트 절연막(112)에는 상기 더미 게이트 라인(D-GL)의 제2 단부를 노출시키는 제4 콘택홀(112a) 및 상기 제1 게이트 라인(GL1)의 제2 단부를 노출시키는 제5 콘택홀(112b)이 형성된다. 따라서, 상기 제2 연결라인(CL2)은 상기 제4 콘택홀(112a)을 통해 상기 더미 게이트 라인(D-GL)의 제2 단부와 전기적으로 접속되고, 상기 제5 콘택홀(112b)을 통해 상기 제1 게이트 라인(GL1)의 제2 단부와 전기적으로 접속된다.
이처럼, 상기 더미 게이트 라인(D-GL)이 상기 제1 및 제2 연결라인(CL1, CL2)을 통해서 상기 제1 게이트 라인(GL1)과 전기적으로 연결됨으로써, 상기 제1 게이트 라인(Gl1)으로 인가되는 첫번째 게이트 신호가 상기 더미 게이트 라인(D-GL)으로 전송되는데 소요되는 지연시간을 감소시킬 수 있다.
도 8은 본 발명의 일 실시예에 따른 표시장치의 평면도이다.
도 8을 참조하면, 표시장치(300)는 영상을 표시하는 표시패널(100), 상기 표시패널(100)에 데이터 신호를 인가하는 데이터 구동부(210) 및 상기 표시패널(100)에 게이트 신호를 인가하는 게이트 구동부(220)를 포함한다.
상기 표시패널(100)은 영상을 표시하는 역할을 수행하며, 상기 표시패 널(100)의 구조에 대해서는 도 1 내지 도 7에서 구체적으로 설명하였으므로, 도 8에 대한 설명에서는 생략한다.
상기 데이터 구동부(210)는 상기 제1 내지 제m 데이터 라인(DL1 ~ DLm)에 전기적으로 연결된다. 상기 데이터 구동부(210)는 데이터 신호를 생성하여 상기 제1 내지 제m 데이터 라인(DL1 ~ DLm)에 인가한다. 본 발명의 일 예로, 상기 데이터 구동부(210)는 다수의 칩 형태로 이루어진다. 상기 칩들은 상기 표시패널(100) 상에 실장되거나, 또는 상기 표시패널(100)에 부착된 필름 상에 실장될 수 있다.
상기 게이트 구동부(220)는 제1 내지 제n 게이트 라인(GL1 ~ GLn)과 전기적으로 연결된다. 상기 게이트 구동부(220)는 게이트 신호를 생성하여 상기 제1 내지 제n 게이트 라인(GL1 ~ GLn)에 순차적으로 인가한다. 본 발명의 일 예로, 상기 게이트 구동부(220)는 다수의 칩 형태로 이루어진다. 상기 칩들은 상기 표시패널(100) 상에 실장되거나, 또는 상기 표시패널(100)에 부착된 필름 상에 실장될 수 있다.
본 발명의 다른 일 예로, 상기 게이트 구동부(220)는 박막 공정을 통해서 상기 표시패널(100)에 직접적으로 형성될 수 있다. 상기 게이트 구동부(220)가 아몰퍼스 실리콘 게이트(Amorphous Silicon Gate: ASG) 형태로 상기 표시패널(100)에 직접적으로 형성된 구조에 대해서 이후 도 9 및 도 10을 참조하여 구체적으로 설명하기로 한다.
도 9는 본 발명의 다른 실시예에 따른 표시장치의 평면도이고, 도 10은 도 9에 도시된 게이트 구동부의 블럭도이다. 도 9에 도시된 구성요소 중 도 8에 도시된 구성요소와 동일한 구성요소에 대해서는 동일한 참조부호를 병기하고, 그에 대한 구체적인 설명은 생략한다.
도 9를 참조하면, 표시패널(100) 상에는 박막 공정을 통해서 아몰퍼스 실리콘 게이트(Amorphous Silicon Gate: ASG) 형태로 이루어진 게이트 구동부(230)가 직접적으로 형성된다.
상기 게이트 구동부(230)는 상기 표시패널(100) 상에 구비된 제1 내지 제n 게이트 라인(GL1 ~ GLn) 및 더미 게이트 라인(D-GL)과 전기적으로 연결된다. 상기 게이트 구동부(230)는 게이트 신호를 생성하여 상기 제1 내지 제n 게이트 라인(GL1 ~ Gln)으로 순차적으로 인가하고, 더미 게이트 신호를 생성하여 상기 더미 게이트 라인(D-GL)에 인가한다. 따라서, 상기 더미 게이트 라인(D-GL)은 도 8에 도시된 본 발명의 일 실시예와 다르게 첫번째 게이트 라인(GL1)과 연결되어 첫번째 게이트 신호를 상기 더미 게이트 신호로써 입력받지 않는다.
도 10을 참조하면, 게이트 구동회로(210)는 서로 종속적으로 연결된 다수의 스테이지(SRC1 ~ SRCn+1)로 이루어진다. 각 스테이지는 제1 입력단자(IN1), 제1 및 제2 클럭단자(CK1, CK2), 제2 입력단자(IN2), 전압입력단자(V1), 리셋단자(RE), 출력단자(OUT) 및 캐리단자(CR)를 포함한다.
상기 다수의 스테이지(SRC1 ~ SRCn+1)의 제1 입력단자(IN1)는 이전단 스테이지의 캐리단자(CR)에 전기적으로 연결되어 이전단 캐리전압을 입력받는다. 단, 상기 다수의 스테이지(SRC1 ~ SRCn+1) 중 첫번째 스테이지(SRC1)의 제1 입력단자(IN1)에는 상기 게이트 구동회로(210)의 구동을 개시하는 개시신호(STV)가 제공 된다. 상기 다수의 스테이지(SRC1 ~ SRCn+1)의 제2 입력단자(IN2)는 다음단 스테이지의 출력단자(OUT)에 전기적으로 연결되어 다음단 게이트 전압을 입력받는다. 단, 상기 다수의 스테이지(SRC1 ~ SRCn+1) 중 마지막 스테이지(SRCn+1)의 제2 입력단자(IN2)에는 상기 개시신호(STV)가 제공된다.
상기 다수의 스테이지(SRC1 ~ SRCn+1) 중 홀수번째 스테이지(SRC1, SRC3,...SRCn+1)의 제1 클럭단자(CK1)에는 제1 클럭(CKV)이 제공되고, 제2 클럭단자(CK2)에는 상기 제1 클럭(CKV)과 반전된 위상을 갖는 제2 클럭(CKVB)이 제공된다. 상기 다수의 스테이지(SRC1 ~ SRCn+1) 중 짝수번째 스테이지(SRC2,...SRCn)의 제1 클럭단자(CK1)에는 상기 제2 클럭(CKVB)이 제공되고, 제2 클럭단자(CK2)에는 상기 제1 클럭(CKV)이 제공된다.
상기 다수의 스테이지(SRC1 ~ SRCn+1)의 전압입력단자(Vin)에는 소오스 전원전압(VSS)이 제공된다. 또한, 상기 마지막 스테이지(SRCn+1)의 출력단자(OUT)는 다수의 스테이지(SRC1 ~ SRCn+1)의 리셋단자(RE)에 전기적으로 연결된다.
상기 다수의 스테이지(SRC1 ~ SRCn+1) 중 제1 내지 제n 스테이지(SRC1 ~ SRCn)의 출력단자(OUT)들에는 상기 제1 내지 제3 게이트 라인(GL1 ~ GLn)이 전기적으로 연결된다. 따라서, 상기 제1 내지 제n 스테이지(SRC1 ~ SRCn)는 출력단자들(OUT)을 통해 게이트 신호를 순차적으로 출력하여 상기 제1 내지 제n 게이트 라인(GL1 ~ GLn)으로 인가한다.
한편, 상기 다수의 스테이지(SRC1 ~ SRCn+1) 중 더미 스테이지(SRCn+1)는 상기 제n 스테이지(SRCn)를 리셋시키기 위하여 마련된다. 즉, 상기 제1 내지 제n 스 테이지(SRC1 ~ SRCn) 각각은 다음단 스테이지에 의해서 리셋되는데, 다음 스테이지가 존재하지 않는 상기 제n 스테이지(SRCn)를 리셋시키기 위하여 상기 게이트 구동부(230)에는 상기 더미 스테이지(SRCn+1)가 추가되는 것이다. 따라서, 상기 더미 스테이지(SRCn+1)의 출력단자(OUT)는 상기 제n 스테이지(SRCn)의 제2 입력단자(IN2)에 연결되고, 상기 더미 스테이지(SRCn+1)로부터 출력된 더미 게이트 신호에 의해서 상기 제n 스테이지(SRCn)가 리셋된다.
도 9에 도시된 바와 같이, 상기 표시패널(100)에 더미 게이트 라인(D-GL)이 구비되면, 상기 더미 스테이지(SRCn+1)의 출력단자(OUT)는 상기 더미 게이트 라인에 전기적으로 연결된다. 따라서, 상기 더미 스테이지(SRCn+1)로부터 출력된 더미 게이트 신호는 상기 더미 게이트 라인(D-GL)으로 인가된다. 상기 더미 게이트 라인(D-GL)으로 인가된 상기 더미 게이트 신호는 n번째 화소부의 제1 및 제2 화소(P1, P2, 도 1에 도시됨)에 충전된 제1 및 제2 화소전압의 전압레벨을 조절한다.
도 1에 도시된 본 발명의 일 실시예는 다음 프레임에서 동작하는 첫번째 게이트 라인(GL1)으로부터 첫번째 게이트 신호를 상기 더미 게이트 신호로써 입력받아 상기 n번째 화소부의 제1 및 제2 화소(P1, P2)에 인가된 상기 제1 및 제2 화소전압을 조절한다. 그러나, 한 프레임 단위로 프레임 구간 사이에는 게이트 라인들이 턴-온되지 않는 블랭크 구간이 존재한다. 따라서, 도 1에 도시된 본 발명의 일 실시예에서 상기 n번째 화소부의 제1 및 제2 화소(P1, P2)에 인가된 상기 제1 및 제2 화소전압이 조절되는 시점이 상기한 블랭크 구간만큼 지연된다.
본 발명의 다른 실시예에 따르면, 더미 스테이지(SRCn+1)로부터 출력된 상기 더미 게이트 신호는 상기 n번째 화소부가 턴-온되는 n번째 1H 구간 직후에 발생되므로, 상기 n번째 화소부의 제1 및 제2 화소(P1, P2)에 인가된 상기 제1 및 제2 화소전압은 n번째 1H 구간 직후에 조절될 수 있다. 따라서, 본 발명의 다른 실시예에서는 전압 조절 시점이 지연되는 것을 방지할 수 있다.
한편, 도 10에 도시된 바와 같이, 상기 더미 스테이지(SRCn+1)의 제2 입력단자(IN2)는 한 프레임의 시작을 알리는 상기 개시신호(STV)가 인가된다. 따라서, 다음 스테이지가 존재하지 않는 상기 더미 스테이지(SRCn+1)는 상기 개시신호(STV)에 응답하여 리셋되는 것이다.
도면에 도시하지는 않았지만, 상기 게이트 구동부(230)는 다수의 칩으로 이루어져 상기 표시패널(100) 상에 실장되고, 상기 다수의 칩 중 상기 제n 게이트 라인(GLn)으로 상기 게이트 신호를 출력하는 마지막 칩에는 상기 더미 게이트 라인을 구동하기 위한 상기 더미 게이트 신호를 출력하도록 구현될 수 있다.
이와 같은 표시장치에 따르면, 마지막단 화소부의 제1 및 제2 화소전압의 전압레벨을 조절하기 위한 더미 전압 조절부가 추가되고, 더미 전압 조절부는 첫번째 게이트 라인에 전기적으로 연결된 더미 게이트 라인을 통해 첫번째 게이트 신호를 입력받아 동작한다.
따라서, 상기 마지막단 화소부에서 백색화 현상이 발생하지 않으며, 그 결과 표시장치의 표시품질을 전체적으로 개선할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (18)

  1. 게이트 신호를 순차적으로 입력받는 다수의 게이트 라인;
    상기 다수의 게이트 라인과 절연되게 교차하고, 데이터 신호를 입력받는 다수의 데이터 라인;
    상기 게이트 신호에 응답하여 상기 데이터 신호를 입력받아 제1 화소전압을 충전하는 제1 화소 및 상기 게이트 신호에 응답하여 상기 데이터 신호를 입력받아 제2 화소전압을 충전하는 제2 화소로 이루어지고, 상기 다수의 게이트 라인과 상기 다수의 데이터 라인에 의해서 정의된 다수의 화소영역에 일대일 대응하여 구비되는 다수의 화소부;
    다음단 게이트 신호에 응답하여 현재단 화소부에 충전된 상기 제1 화소전압을 레벨업시키고, 상기 제2 화소전압을 레벨다운시키는 전압 조절부; 및
    마지막 게이트 라인에 연결된 마지막단 화소부의 제1 화소전압을 레벨업시키고, 상기 마지막단 화소부의 제2 화소전압을 레벨다운시키는 더미 전압 조절부를 포함하는 것을 특징으로 하는 표시장치.
  2. 제1항에 있어서, 전압 조절되기 전 상기 제2 화소전압은 상기 제1 화소전압과 동일한 전압레벨을 갖는 것을 특징으로 하는 표시장치.
  3. 제1항에 있어서, 상기 더미 전압 조절부는 더미 게이트 라인을 포함하며,
    상기 더미 게이트 라인으로 인가된 더미 게이트 신호에 응답하여 상기 마지막단 화소부의 제1 화소전압을 레벨업시키고, 상기 마지막단 화소부의 제2 화소전압을 레벨다운시키는 것을 특징으로 하는 표시장치.
  4. 제3항에 있어서, 상기 더미 게이트 라인은 상기 다수의 게이트 라인 중 첫번째 게이트 라인과 전기적으로 연결되어 상기 더미 게이트 라인에는 상기 첫번째 게이트 라인으로 인가되는 첫번째 게이트 신호가 상기 더미 게이트 신호로써 인가되는 것을 특징으로 하는 표시장치.
  5. 제3항에 있어서, 상기 다수의 게이트 라인에 전기적으로 연결되어 상기 게이트 신호를 순차적으로 출력하는 게이트 구동부를 더 포함하고,
    상기 게이트 구동부는 상기 더미 게이트 라인에 전기적으로 연결되어 상기 더미 게이트 신호를 제공하는 것을 특징으로 하는 표시장치.
  6. 제1항에 있어서, 상기 제1 화소는,
    상기 게이트 신호에 응답하여 상기 데이터 신호를 출력하는 제1 스위칭 소자; 및
    상기 제1 스위칭 소자의 출력단자에 연결되어 상기 데이터 신호를 입력받는 제1 화소전극 및 공통전압을 입력받는 공통전극으로 이루어져 상기 제1 화소전압을 충전하는 제1 액정 커패시터를 포함하고,
    상기 제2 화소는,
    상기 게이트 신호에 응답하여 상기 데이터 신호를 출력하는 제2 스위칭 소자; 및
    상기 제2 스위칭 소자의 출력단자에 연결되어 상기 데이터 신호를 입력받는 제2 화소전극 및 상기 공통전극으로 이루어져 상기 제1 화소전압과 동일한 상기 제2 화소전압을 충전하는 제2 액정 커패시터를 포함하는 것을 특징으로 하는 표시장치.
  7. 제6항에 있어서, 상기 전압 조절부는,
    상기 공통전압을 입력받는 스토리지 전극 및 상기 스토리지 전극과 마주하는 제1 캡 전극에 의해서 정의된 제1 다운 커패시터;
    상기 제1 화소전극과 상기 제1 캡 전극에 의해서 정의된 제1 업 커패시터; 및
    상기 다음단 게이트 신호에 응답하여 상기 제2 화소전극과 상기 제1 캡 전극을 전기적으로 연결시키는 제3 스위칭 소자를 포함하는 것을 특징으로 하는 표시장치.
  8. 제7항에 있어서, 상기 더미 전압 조절부는,
    더미 게이트 라인;
    상기 스토리지 전극 및 상기 스토리지 전극과 마주하는 제2 캡 전극에 의해 서 정의된 제2 다운 커패시터;
    상기 제1 화소전극과 상기 제2 캡 전극에 의해서 정의된 제2 업 커패시터; 및
    상기 더미 게이트 라인으로 인가된 신호에 응답하여 상기 제2 화소전극과 상기 제2 캡 전극을 전기적으로 연결시키는 제4 스위칭 소자를 포함하는 것을 특징으로 하는 표시장치.
  9. 제8항에 있어서, 상기 제1 및 제2 캡 전극은 상기 다수의 데이터 라인과 동일한 층 상에 구비되는 것을 특징으로 하는 표시장치.
  10. 제8항에 있어서, 상기 제1 캡 전극이 상기 제1 화소전극과 오버랩된 영역에서 상기 제1 업 커패시터가 형성되고,
    상기 마지막단 화소부의 상기 제2 캡 전극이 상기 제1 화소전극과 오버랩된 영역에서 상기 제2 업 커패시터가 형성되는 것을 특징으로 하는 표시장치.
  11. 제8항에 있어서, 상기 더미 게이트 라인은 상기 다수의 게이트 라인 중 첫번째 게이트 라인과 전기적으로 연결되어 상기 더미 게이트 라인에는 상기 첫번째 게이트 라인으로 인가되는 첫번째 게이트 신호가 인가되는 것을 특징으로 하는 표시장치.
  12. 제11항에 있어서, 상기 더미 전압 조절부는,
    상기 더미 게이트 라인과 상기 첫번째 게이트 라인을 전기적으로 연결하는 하나 이상의 연결라인을 더 포함하는 것을 특징으로 하는 표시장치.
  13. 제12항에 있어서, 상기 하나 이상의 연결라인은,
    상기 다수의 게이트 라인과 동일한 층 상에 구비되고, 상기 다수의 게이트 라인들과 오버랩되지 않는 제1 연결라인을 포함하는 것을 특징으로 하는 표시장치.
  14. 제12항에 있어서, 상기 하나 이상의 연결라인은,
    상기 다수의 데이터 라인과 동일한 층 상에 구비되어, 상기 다수의 게이트 라인들과 오버랩되는 제2 연결라인을 포함하는 것을 특징으로 하는 표시장치.
  15. 제6항에 있어서, 상기 제1 화소는,
    상기 스토리지 전극과 상기 제1 화소전극에 의해서 정의되고, 상기 제1 액정 커패시터와 병렬 연결된 제1 스토리지 커패시터를 더 포함하고,
    상기 제2 화소는,
    상기 스토리지 전극과 상기 제2 화소전극에 의해서 정의되고, 상기 제2 액정 커패시터와 병렬 연결된 제2 스토리지 커패시터를 더 포함하는 것을 특징으로 하는 표시장치.
  16. 다수의 게이트 라인에 순차적으로 인가된 게이트 신호에 응답하여 현재단 화소부의 제1 현재화소와 제2 현재화소에 제1 현재화소전압과 제2 현재화소전압을 각각 충전하고, 이전단 화소부의 제1 및 제2 이전화소에 충전된 제1 이전화소전압과 제2 이전화소전압의 전압레벨을 조절하는 단계; 및
    더미 게이트 라인으로 인가된 더미 게이트 신호를 출력하여 마지막단 화소부의 제1 화소에 인가된 제1 화소전압을 레벨업시키고, 상기 마지막단 화소부의 제2 화소에 인가된 제2 화소전압을 레벨다운시키는 단계를 포함하는 것을 특징으로 하는 표시장치의 구동방법.
  17. 제16항에 있어서, 전압 조절되기 전 상기 제2 화소전압은 상기 제1 화소전압과 동일한 전압레벨을 갖는 것을 특징으로 하는 표시장치의 구동방법.
  18. 제16항에 있어서, 상기 더미 게이트 라인에는 상기 다수의 게이트 라인 중 첫번째 게이트 라인으로 인가되는 첫번째 게이트 신호가 상기 더미 게이트 신호로써 인가되는 것을 특징으로 하는 표시장치의 구동방법.
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