KR20070118179A - 플로팅 확산 리셋 레벨을 트래킹하는 안티 이클립스 회로 - Google Patents

플로팅 확산 리셋 레벨을 트래킹하는 안티 이클립스 회로 Download PDF

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Abstract

이미저용 안티-이클립스 회로가 이미징 픽셀과 동일한 반도체 기판 상에 픽셀 회로로부터 형성된다. 더욱 구체적으로는, 2개의 인접한 픽셀 회로가 변형되어 증폭기를 형성한다. 증폭기의 하나의 입력은 픽셀 회로 중 하나로부터 리셋 신호를 수신하는 한편, 다른 입력은 증폭기의 출력으로부터 미리 정해진 오프셋 전압으로 설정된다. 증폭기는 바람직하게는 단위 이득 증폭기이며, 전압 레벨로 설정된 증폭기의 출력은 리셋 신호의 전압 레벨로부터의 미리 정해진 오프셋과 동일하다. 따라서, 안티-이클립스 회로는 픽셀의 리셋 전압으로부터 미리 정해진 레벨로 기준 전압을 출력하고, 리셋 전압의 제조 관련 불일치에 대해 보정될 필요가 없다.

Description

플로팅 확산 리셋 레벨을 트래킹하는 안티 이클립스 회로{ANTI ECLIPSE CIRCUITRY WITH TRACKING OF FLOATING DIFFUSION RESET LEVEL}
본 발명은 반도체 이미저용 픽셀 구조에 관한 것이다. 더욱 구체적으로는, 본 발명은 이미지 센서용 안티-이클립스(anti-eclipse) 시스템에 관한 것이다.
도 1은 종래의 4개의 트랜지스터(4T) 픽셀(100)을 도시한다. 픽셀(100)은 포토다이오드로 도시된 감광 소자(101), 플로팅 확산 노드 C, 및 4개의 트랜지스터: 전송 트랜지스터(111), 리셋 트랜지스터(112), 소스 폴로워 트랜지스터(113) 및 로우 선택 트랜지스터(114)를 포함한다. 픽셀(100)은 전송 트랜지스터(111)의 도전성을 제어하는 TX 제어 신호, 리셋 트랜지스터(112)의 도전성을 제어하는 RST 제어 신호, 및 로우 선택 트랜지스터(114)의 도전성을 제어하는 ROW 제어 신호를 받아들인다. 플로팅 확산 노드 C에서의 전압은 소스 폴로워 트랜지스터(113)의 도전성을 제어한다. 소스 폴로워 트랜지스터(113)의 출력은 로우 선택 트랜지스터(114)가 도통되고 있을 때 노드 B에 제공된다.
전송 및 리셋 트랜지스터(111, 112)의 상태들이, 플로팅 확산 노드 C가 리셋 기간 중에 노드 A로부터 픽셀 전력(VAAPIX)의 소스, 또는 전하 집적 기간 이후에 감광 소자(101)에 의해 생성되는 광 생성 전하를 수취하기 위해 감광 소자(101)에 연결되어 있는지의 여부를 판정한다.
픽셀(100)은 아래와 같이 동작한다. ROW 제어 신호는 로우 선택 트랜지스터(114)를 도통시키기 위해 가해진다. 동시에, RST 제어 신호는 가해지지만, TX 제어 신호는 가해지지 않는다. 이것이 플로팅 확산 노드 C를 노드 A에서의 픽셀 전력(VAAPIX)에 연결시키고, 노드 C에서의 전압을 픽셀 전력(VAAPIX)으로 리셋시킨다. 픽셀(100)은 노드 B에서 리셋 신호(Vrst)를 출력한다. 도 2와 관련하여 이하 더욱 상세히 설명되는 바와 같이, 노드 B는 일반적으로 이미저(200)의 칼럼 라인(215)(도 2)에 연결된다.
리셋 신호(Vrst)가 출력된 후에, RST 제어 신호는 가해지지 않는다. 감광 소자(101)가 입사광에 노출되어, 전자 집적 기간 동안의 입사광의 레벨에 의거하여 전하를 축적한다. 전하 집적 기간 후에, TX 제어 신호가 가해진다. 이것이 플로팅 확산 노드 C를 감광 소자(101)에 연결시킨다. 전하는 전송 트랜지스터(111)를 통해 흐르고, 플로팅 확산 노드 C에서의 전압을 감소시킨다. 픽셀(100)은 노드 B에서 포토 신호(Vsig)를 출력한다. 리셋 및 포토 신호 Vrst, Vsig는, 이하 더욱 상세히 설명되는 바와 같이, 이미저(200)(도 2)에 의해 일반적으로 처리되는, 전체 픽셀 출력의 상이한 성분이다(즉, Voutput = Vrst - Vsig).
도 2는 픽셀 어레이(201)를 형성하는 복수의 픽셀(100, 100')을 포함하는 이미저(200)를 도시하는 도면이다. 픽셀 어레이(201)는 다크(dark)(즉, 비이미지) 픽셀(100')의 외부 영역(201a) 및 이미지 픽셀(100)의 내부 영역(201b)을 포함한다. 공간 제한으로 인해, 픽셀 어레이(201)는 4×4 어레이로 도시된다. 당업자는 대부분의 이미저(200)에서, 픽셀 어레이(201)의 외부(201a) 및 내부(201b) 영역의 양자가 통상 더욱 많은 화소(100', 100)를 포함할 것이라는 사실을 인지할 것이다.
다크 픽셀(100')은 이미지를 캡쳐하는 데 사용되지 않는 것을 제외하고는 이미지 픽셀(100)(도 1)과 본질적으로 동일하다. 일반적으로, 다크 픽셀(100')의 감광 소자(101)는 입사광으로부터 차폐된다. 도 2에 도시된 바와 같이, 다크 픽셀(100')은 또한 칼럼 라인(215)에 연결된다. 어떤 이미저에서는, 다크 픽셀(100')에 의해 생성되는 출력이 더 이상 처리되지 않지만, 다른 이미저에서는 그 출력이 다크 신호 레벨을 제공하도록 비이미지 신호로서 처리된다.
이미저(200)는 또한 로우 회로(210), 칼럼 회로(220), 디지털 변환 회로(230), 디지털 처리 회로(240) 및 저장 장치(250)를 포함한다. 이미저(200)는 또한 컨트롤러(260)를 포함한다. 로우 회로(210)는 픽셀 어레이(201)로부터 픽셀(100, 100')의 로우를 선택한다. 선택된 로우 내의 픽셀(100, 100')은 그 리셋 및 픽셀 신호 Vrst, Vsig를 칼럼 라인(215)을 통해 칼럼 회로(220)에 출력한다. 칼럼 회로(220)는 리셋 및 픽셀 신호 Vrst, Vsig를 샘플링하여 홀딩한다. 이미지 픽셀(100)에 의해 생성된 신호에 대해, 칼럼 회로(220)는 또한 라인들(216)을 통해 디지털 변환 회로(230)에 제공되는 픽셀 출력(Vrst-Vsig)을 형성한다. 디지털 변환 회로(230)는 픽셀 출력 신호를 대응하는 디지털값으로 변환하고, 예컨대, 복수의 아날로그-디지털 변환기를 포함할 수 있다. 디지털값들은 그 후 디지털 처리 회로(240)에 의해 처리되고, (출력을 위해) 처리된 값들을 저장 장치(250)에 저장한다. 컨트롤러(260)는 픽셀 어레이(201), 로우 회로(210), 칼럼 회로(220), 디지 털 처리 회로(240) 및 저장 장치(250)에 연결되어, 상술한 처리를 실행하도록 제어 신호를 제공한다. 비이미지 픽셀(100')로부터 생성되는 신호들은 샘플링되어 홀딩되지 않고 이어서 디지털 변환 회로(230), 디지털 처리 회로(240)에 의해 처리되지 않을 뿐 아니라, 저장 장치(250)에 저장되지도 않거나, 다크 신호 레벨을 제공하도록 샘플링되어 홀딩되어 처리된다.
픽셀(100)은 이클립싱(eclipsing)으로 알려진 왜곡의 일종에 영향을 받기 쉽다. 이클립싱은 밝은 광이 픽셀 상에 입사되더라도, 픽셀이 다크 픽셀에 대응하는 픽셀 신호를 출력할 때 일어나는 왜곡을 칭한다. 이클립싱은, 픽셀이 밝은 광에 노출될 때, 감광 소자(101)가 다량의 광 생성 전하를 생성할 수 있기 때문에, 발생할 수 있다. 픽셀(100)이 리셋 신호(Vrst)를 출력하고 있는 동안, 감광 소자(101)에 의해 생성되는 광 생성 전하의 일부가 진행 중인 집적 기간 중에 전송 트랜지스터(111)를 통해 플로팅 확산 노드 C로 퍼질 수 있다. 이것이 플로팅 확산 노드에서의 리셋 전압을 감소시키고, 픽셀(100)이 부정확한(즉, 감소된 전압의) 리셋 신호(Vrst)를 출력하도록 할 수 있다. 이것은 차례로, 리셋 및 광 신호 Vrst, Vsig가 거의 동일한 전압이 되도록 할 수 있다. 예를 들면, 광 및 리셋 신호(Vrst), Vsig는 각각 대략 0 볼트일 수 있다. 픽셀 출력(Vrst-Vsig)은 따라서 대략 0 볼트로 될 수 있으며, 이것은 다크 픽셀과 통상적으로 관련되는 출력 전압에 상당한다. 이클립싱은 비이미지 픽셀(100')에 대하여 관련이 없는데, 그 이유는 그들의 감광 소자(101)가 입사광으로부터 차폐되기 때문이다.
안티-이클립스 회로가 이클립싱의 효과를 최소화시키기 위해 사용될 수 있 다. 예를 들면, 이클립스 중에 픽셀의 리셋 전압은 0 전압을 향해 강하하기 때문에, 안티-이클립스 회로가 리셋 신호의 전압 레벨을 모니터할 수 있다. 전압 레벨이 임계 전압 미만으로 강하하면, 안티-이클립스 회로는 이클립싱이 발생할 수 있다고(또는 발생하고 있다고) 가정할 수 있고, 리셋 레벨을 정정 전압까지 끌어올림으로써 리셋 신호의 전압 레벨을 정정할 수 있어, 이클립스 효과를 최소화할 수 있다.
도 3은 안티 이클립싱 회로를 채용하는 도 2의 칼럼 회로(220)의 하나의 실시예를 도시하는 더욱 상세한 도면이다. 칼럼 회로(220)에서, 이미지 픽셀(100)과 관련된 각 칼럼 라인(215)은 노드 D를 통해 안티-이클립스(AE) 회로(310), 부하 회로(390), 및 샘플 홀드(SH) 회로(380)에 연결된다. 각 SH 회로(380)는 또한 라인(216)을 통해 디지털 변환 회로(230)(도 2)에 연결된다. 부하 회로(390)는, 리셋(Vrst) 및 광(Vsig) 신호가 칼럼 라인(215)을 통해 픽셀(100)과 부하 회로(390) 사이에서 이동하기 때문에, 노드 D에서의 전압을 안정화시키는 역할을 한다. SH 회로(380)는 이와 달리, 리셋(Vrst) 및 광(Vsig) 신호가 픽셀(100)과 부하 회로(390) 사이에서 칼럼 라인(215)으로 송신되기 때문에, 노드 D에서의 전압을 샘플링 및 홀딩한다. AE 회로(310)는, 리셋 신호(Vrst)가 픽셀(100)과 부하 회로(390) 사이에서 도통될 때, 노드 D에서의 전압을 모니터링함으로써 이클립스 왜곡의 효과를 최소화하는 기능을 한다. 노드 D에서의 전압이 리셋 신호(Vrst)의 출력 중에 미리 정해진 임계 미만으로 강하하면, AE 회로(310)는 리셋 신호(Vrst)의 전압을 미리 정해진 전압 임계로 클램핑함으로써 조정한다. 이 방법으로, 이클립스 왜곡 은, 리셋 전압이 미리 정해진 임계 미만으로 떨어지지 않게 함으로써 최소화된다. 칼럼 회로(220)에서, 비이미지 픽셀(100')과 관련된 각 칼럼 라인(215)은 대응하는 부하 회로(390)에 바로 연결된다. 이러한 실시예는, 앞서 언급된 바와 같이, 일부 이미저가 비이미지 픽셀(100')로부터의 신호를 처리할 수도 있지만, 비이미지 픽셀(100')을 더 이상 처리하지 않는 이미저에 상당한다. 도 3에 도시된 바와 같이, 각 AE 회로(310)는 제어 신호(AE_SHR 및 AE_Vref)를 받아들인다. 이들 신호의 기능은 도 4와 관련하여 이하 상세히 설명한다.
도 4는 AE 회로(310)의 대표적인 실시예를 도시하는 도면이다. AE 회로(310)는 노드 D를 노드 E에 선택적으로 클램프하는 데 사용되고, 그것에 의해 노드 D에서의 전압을 AE_Vref - 트랜지스터(320)의 임계 전압으로 설정한다(트랜지스터(330)는 스위치로서 동작하여 노드 D에서 전압 레벨에 상당한 영향을 주지 않아야 한다). 더욱 구체적으로는, 픽셀이 리셋 신호를 출력하고 리셋 신호 레벨이 미리 정해진 전압 미만이면, AE 회로(310)는 노드 D에서의 전압을 AE_Vref - 트랜지스터(320)의 임계 전압에 클램프하며, 그것에 의해 이클립스 왜곡의 효과를 최소화시킨다.
더욱 구체적으로는, AE 회로(310)는 AE 트랜지스터(320)의 하나의 소스/드레인에 연결되는 노드 E에서 픽셀 전력(VAAPIX)을 받아들인다. AE 트랜지스터(320)는 차례로 노드 D에 직렬로 연결되는 스위치 트랜지스터(330)에 직렬로 연결된다. AE 임계 전압(AE_Vref)은 AE 트랜지스터(320)의 게이트에 공급되지만, 제어 신호 AE_SHR은 스위치 트랜지스터(320)의 게이트에 공급된다.
AE_SHR 제어 신호는, 리셋 신호(Vrst)가 픽셀(100)에 의해 출력되어 샘플 홀드 회로(380)에 의해 홀딩될 때에만 AE 트랜지스터(330)가 도통되게 함으로써 AE 회로(310)를 활성화시키는 데 사용된다. AE_SHR 제어 신호는, 샘플 홀드 회로(380)(도 3)가 리셋 신호(Vrst)를 샘플링 및 홀딩할 때 제어하기 위해 제어 회로(260)(도 2)에 의해 생성되는 SHR 제어 신호와 동일하게 될 수 있다. AE_SHR 제어 신호는 제어 회로(260)(도 2)에 의해 생성될 수도 있다.
이하 또한 도 5를 참조하면, AE 임계 전압(AE_Vref)은 픽셀 전력(VAAPIX)으로부터 회로(500)에 의해 생성되는 것을 알 수 있다. 회로(500)는 일반적으로 픽셀 전력(VAAPIX)으로부터 AE 임계 전압(AE_Vref)을 생성하는 저항기 기반 전압 디바이더(divider)이다. 도 5에서, AE 임계 전압(AE_Vref)은 저항기(510 및 520)의 저항에 의해 제어된다. AE 임계 전압(AE_Vref)는 미리 정해진 레벨로 설정된다. 스위치 트랜지스터(330)가 도통하고 있는 동안 노드 D에서의 전압이 AE 임계 전압(AE_Vref)의 레벨 미만으로 강하하면, AE 회로(310)는 노드 D에서 전압을 AE_Vref - 트랜지스터(320)의 임계 전압으로 클램프한다.
따라서, 안티-이클립스 기능을 제공하기 위해, AE 임계 전압(AE_Vref)은 픽셀의 공칭(즉, 이클립스 중이 아닌) 리셋 신호 전압 레벨로부터의 오프셋에 상당하는 적절한 레벨로 설정되어야 한다. 불행하게도, 반도체 제조는 각 집적 회로에서 불일치를 생성한다. 예를 들면, 리셋 동작 중에 픽셀의 플로팅 확산 노드 C에 주입되는 전하의 양, 또는 트랜지스터의 임계 전압과 관련된 차이들이 공칭 리셋 신호 전압 레벨을 변경할 수 있고, 따라서 AE 임계 전압(AE_Vref)에 대한 이상적인 전압 레벨을 변경할 수 있다. 그러한 불일치가 AE 임계 전압 신호의 전압 레벨을 보정함으로써 정정될 수 있지만, 제조 후 보정을 최소화하는 안티-이클립스 회로에 대한 요구 및 필요성이 존재한다.
본 발명의 대표적인 실시예는 이미저용의 안티-이클립스 회로를 제공한다. 안티-이클립스 회로는 이미징 픽셀과 동일한 반도체 기판 상에 픽셀 회로로부터 형성된다. 더욱 구체적으로는, 2개의 인접한 픽셀 회로가 변형되어 증폭기를 형성한다. 증폭기의 하나의 입력은 픽셀 회로 중 하나로부터 리셋 신호를 수신하는 한편, 다른 입력은 증폭기의 출력으로부터 미리 정해진 오프셋 전압으로 설정된다. 증폭기는 바람직하게는 단위(unity) 이득 증폭기이며, 증폭기의 출력은 리셋 신호의 전압 레벨로부터의 미리 정해진 오프셋과 동일한 전압 레벨로 설정된다.
안티-이클립스 회로는 이미징 어레이 픽셀과 동일한 제조 처리 조건에 의해 영향을 받기 때문에, 고가의 제조 후 보정이 필요 없이 안티-이클립스 회로에 전압차를 신뢰성 높게 제공할 수 있다.
발명의 이상 및 다른 이점 및 특징들은 첨부하는 도면을 참조하여 아래에 제공되는 발명의 대표적인 실시예들의 상세한 설명으로부터 더욱 명백해질 것이다.
도 1은 종래의 픽셀을 도시하는 도면이다.
도 2는 도 1의 픽셀을 이용하는 이미저를 도시하는 도면이다.
도 3은 도 2의 이미저로부터의 칼럼 회로를 도시하는 도면이다.
도 4는 안티-이클립스 회로를 도시하는 도면이다.
도 5는 안티-이클립스 임계 전압을 생성하는 회로를 도시하는 도면이다.
도 6A는 본 발명의 제1의 대표적인 실시예에 따라 안티-이클립스 임계 전압을 생성하는 회로를 도시하는 도면이다.
도 6B는 도 6A에 도시된 회로의 동작을 설명하는 데 유용한 간략화된 블록도이다.
도 7은 도 6의 회로를 갖는 이미저를 통합한 시스템을 도시하는 도면이다.
이하 동일한 참조 번호가 동일한 구성요소를 나타내는 도면을 참조하면, 도 6에는 본 발명의 대표적인 실시예에 따라 안티-이클립스 임계 전압(AE_Vref)을 생성하는 회로(600)가 도시되어 있다. 회로(600)는 바람직하게는, 관련 이미저의 적어도 픽셀 어레이(201) 및 칼럼 회로(220)와 동일한 집적 회로 상에 형성되지만, 이미지 신호들을 생성하는 픽셀의 어레이의 부분은 아니다. 회로(600)는 이미저(200)의 안티-이클립스 회로(310)(도 3)의 각각에 대해 안티-이클립스 임계 전압(AE_Vref)를 생성한다. 이하 더욱 상세히 설명하는 바와 같이, 회로(600)의 부분들은 픽셀 회로들의 변형이다(예를 들면, 더 이상 처리되지 않는 출력을 갖는 비이미지 픽셀들이다). 픽셀 어레이 및 칼럼 회로(220)와 동일한 집적 회로 상에 변형된 픽셀 회로들을 이용함으로써, 회로(600)는 이미저(200)의 이미지 픽셀(100)과 동일한 반도체 제조에 따른 불일치에 종속되고, 따라서 그러한 불일치에 의해 초래되는 리셋 신호 전압 레벨로의 변화에도 불구하고 리셋 신호 전압 레벨로부터의 미 리 정해진 오프셋에 있을 수 있는 안티-이클립스 임계 전압(AE_Vref)을 생성한다.
회로(600)는 3개의 오버래핑 블록(601, 602 및 603), 오프셋 전압 생성기(630), 및 선택적인 샘플 홀드 회로(650)로서 구성된다. 회로(600)는 픽셀 전력(VAAPIX)을 각각 받아들이는 3개의 전력 입력 노드 A1, A2 및 A3과, 이하 추가로 설명되는 바와 같은, 3개의 제어 신호 입력 노드 X1, X2 및 Y, 출력 신호 노드 Z 및 내부 노드 C, I+, I-, IL 및 OUT을 포함한다. 내부 노드 IL은 부하 회로(390')에 연결된다.
블록(601)은 바람직하게는 회로(600)와 관련된 이미저에 사용되는 픽셀 회로(100)(도 1)의 변형이다. 블록(601)은 감광 소자(101)(회로(601)에 사용될 때 입사광으로부터 차폐되는 포토다이오드일 수 있다), N 채널 전송 트랜지스터(111), N 채널 리셋 트랜지스터(112), N 채널 제1 소스 폴로워 트랜지스터(113a), N 채널 제1 로우 선택 트랜지스터(114a), 및 플로팅 확산 노드 C를 포함한다. 제1 소스 폴로워 트랜지스터(113a)의 게이트는 내부 노드 I+에 대응한다. 회로(601)에서, 전송 트랜지스터(111)의 게이트는, 리셋 동작 중에 이미징 픽셀 동작과 유사하게, 전송 트랜지스터(111)가 오프되어 도통되지 않는 상태를 유지시키는 미리 정해진 전압에 영구적으로 연결된다. 하나의 대표적인 실시예에서, 전송 트랜지스터(111)의 게이트는 접지 전위에 연결된다. 픽셀(100)과 유사하게, 리셋 트랜지스터(112)의 하나의 소스/드레인은 (노드 A1을 통해) 픽셀 전력(VAAPIX)에 연결되고, 리셋 트랜지스터(112)의 다른 하나의 소스/드레인은 플로팅 확산 노드 C에 연결된다. 리셋 트랜지스터(112)의 게이트는 노드 Y에 대응하고, 픽셀 어레이(201)(도 2) 내 의 선택된 로우에 대한 RST 제어 신호의 상태에 따르는 제어 신호인 제어 신호(AE_RST)에 연결된다. 제1 소스 폴로워 트랜지스터(113a)는 그 게이트가 플로팅 확산 노드 C에 연결되고, 하나의 소스/드레인이 로우 선택 트랜지스터(114a)의 소스/드레인에 연결되며, 다른 소스/드레인이 노드 I1에 연결되어, 트랜지스터(610) 및 회로(603)의 노드 A2를 통해 픽셀 전력(VAAPIX)을 수신한다. 제1 로우 선택 트랜지스터(114a)의 게이트는 픽셀 어레이(201) 내에서 선택된 로우에 대한 ROW 제어 신호의 상태에 따르는 제어 신호인 제어 신호(AE_ROW)를 수신하기 위해 노드 X1에 연결된다. 제1 로우 선택 트랜지스터(114a)의 다른 소스/드레인은 노드 I2를 통해 부하 회로(390')에 연결된다.
블록(603)과 공유되지 않는 블록(601)의 부분의 기능은 노드 I+에 신호를 제공하는 것이다. 그 신호는 이미저(200)(도 2)의 픽셀(100)(도 1)에 의해 생성되는 공칭 리셋 신호와 등가이다. 더욱 구체적으로는, 제어 신호(AE_RST)가 트랜지스터(112)를 도통시키도록 높다고 추정될 때, 노드 C로부터 노드 I+까지의 사이에 흐르는 신호는 이클립스 없는 조건 하에 픽셀(100)에 의해 생성되는 리셋 신호와 동일하다. 이 신호는 회로(601)가 유사한 디자인을 공유하고 이미저(200)의 픽셀(100)과 동일한 집적 회로 상에 제조됨으로써, 반도체 제조에 따른 불일치를 공유하기 때문에, 보정을 필요로 하지 않는다. 블록(601)은 그 감광 소자(101)가 입사광으로부터 차폐되기 때문에, 이클립스 왜곡에 좌우되지 않는다.
블록(602)은 또한 바람직하게는, 회로(600)와 관련된 이미저(200)에 사용되는 픽셀 회로(100)(도 1)의 변형이다. 예를 들면, 블록(602)은 제2 N 채널 소스 폴로워 트랜지스터(113b) 및 제2 N 채널 로우 선택 트랜지스터(114b)를 포함한다. 트랜지스터들(113b 및 114b)은 그들의 소스 및 드레인을 통해 직렬로 연결된다. 제2 소스 폴로워 트랜지스터(113b)의 게이트는 노드 I-에 대응하는 한편, 제2 로우 선택 트랜지스터(114b)에 연결되지 않는 제2 소스 폴로워 트랜지스터(113b)의 소스/드레인은 노드 OUT에 대응한다. 제2 로우 선택 트랜지스터(114b)의 게이트는 노드 X2에 대응한다. 오프셋 전압 생성기(630)는 노드들(I- 및 OUT) 사이에 연결되어, 제어 신호(IN)를 받아들인다. 오프셋 전압 생성기(630)는 바람직하게는 디지털 입력 수락 제어 워드(IN), 노드 OUT에 연결된 음의 출력 단자, 및 노드 I-에 연결된 아날로그 출력을 갖는 디지털-아날로그 변환기이다. 오프셋 전압 생성기(630)는 제어 워드(IN)의 콘텐츠에 의거하여, 노드들(I- 및 OUT) 사이에 전압차를 가한다. 디지털 워드는 이미저(200)의 컨트롤러(260)(도 2)와 같은 컨트롤러에 의해 공급될 수도 있다.
가장 큰 블록은, 양 및 음의 입력들이 각각 단자(I+ 및 I-)에 공급되는 한편, 출력(AE_Vref)이 노드 OUT에 공급되는, 증폭기를 형성하는 블록(603)이다. 노드 OUT은 샘플 홀드 회로(650)에 연결될 수도 있어, 샘플 홀드 회로의 출력에 AE_Vref 전압을 제공하는 데 사용될 수 있다. 블록(603)은 제1 및 제2 로우 선택 트랜지스터(114a, 114b)의 소스/드레인에 연결되는 노드 IL을 포함한다. 노드 IL은, 하나의 대표적인 실시예에서, 표준 부하 회로(390)의 전류의 2배가 흐르도록 바이어스된 트랜지스터(640)를 포함하는, 부하 회로(390')에 또한 연결된다.
도 6B는 도 6A의 회로(600)의 동작을 설명하는 데 유용한 간략화된 도면이 다. 도 6B는 양 및 음의 입력(A+, A-) 및 출력(O)을 갖는 증폭기(6)와, 오프셋 전압을 생성하는 배터리(7)를 도시한다. 공칭 리셋 신호 레벨에 대응하는 전압이 입력(A+)에 제공되면, 증폭기는 배터리에 의해 생성된 오프셋 전압의 크기만큼 공칭 리셋 신호 레벨보다 더 낮은 전압 AE_Vref를 노드 O에서 출력할 것이다.
유사하게, 도 6A에서, 블록(603)의 증폭기는 트랜지스터(610, 620), 부하 회로(390'), 및 2개의 변형된 픽셀 회로(601, 602)의 일정 부분들로 형성된다. 블록(603)과 중첩하지 않는 블록(601)의 부분이 공칭 리셋 신호 전압 레벨을 생성한다. 오프셋 전압은 오프셋 전압 생성기(630)에 의해 생성된다. 블록(603)은 VAAPIX 전압 - 오프셋 전압 생성기(630)에 의해 생성된 오프셋 전압과 같은 전압 레벨로 AE_Vref 전압을 노드 OUT에서 생성한다.
도 7은 프로세서 기반 시스템(700)을 도시한다. 시스템(700)은 촬상 장치를 갖는 디지털 시스템의 예이다. 제한 없이, 시스템(700)은 컴퓨터 시스템, 카메라, 스캐너, 머신 비전 시스템, 차량 또는 퍼스널 네비게이션 시스템, 카메라가 구비된 휴대 전화, 비디오 폰, 감시 시스템, 오토 포커스 시스템, 광학 트래킹 시스템, 이미지 안정화 시스템, 동작 검출 시스템, 또는 촬상 기능을 갖는 다른 시스템의 일부일 수 있다. 시스템(700) 예컨대, 카메라는 일반적으로 버스(720)를 포함한다. 버스(720)에는 CPU(702)와 같은 프로세서, RAM(704)과 같은 메모리, 착탈 가능한 메모리(714), I/O 장치(706), 및 본 발명의 안티-이클립스 회로(310)(도 3)용 기준 전압을 생성하는 회로(600)를 포함하는 이미저(200)가 연결된다.
본 발명의 다른 실시예들은 회로(600)를 제조하는 방법을 포함하는 것으로 이해해야 한다. 예를 들면, 하나의 대표적인 실시예에서, 안티-이클립스 회로를 제조하는 방법은 단일 집적 회로에 대응하는 기판의 일부분 상에 적어도 복수의 이미징 픽셀(100), 칼럼 회로(220) 및 회로(600)를 제공하는 단계를 포함한다. 픽셀(100), 칼럼 회로(220), 및 회로(600)는 공지된 반도체 제조 기술을 사용하여 동일한 집적 회로 상에 제조될 수 있다.
따라서, 본 발명은 픽셀 어레이의 픽셀 및 이미저의 칼럼 회로가 동일한 반도체 제조에 따른 프로세스 불일치를 갖기 때문에 변형된 픽셀 회로가 동일한 집적 회로 상에 위치할 가능성의 이점을 취한다. 이상적으로는, 비이미징 픽셀이 변형되어 기준 전압 생성기의 일부분이 된다. 기준 전압 생성기는, 반도체 제조 프로세스에 의해 초래되는 이미저에서 이미저로의 그러한 전압의 차에도 불구하고, 이미저의 픽셀의 통상의 리셋 신호 전압 레벨로부터의 제어 가능한 오프셋과 같은 전압을 생성하도록 설계된다.
본 발명은 대표적인 실시예와 관련하여 상세히 설명되어 있지만, 본 발명은 상기 개시된 실시예들에 한정되는 것이 아님을 이해해야 한다. 오히려, 본 발명은 이상에서 설명되지 않았지만 발명의 사상 및 범위와 동등한 임의의 수의 변형, 변경, 치환 또는 등가의 배열을 통합하도록 변형될 수 있다. 따라서, 본 발명은 이상의 설명이나 도면들에 의해 한정되는 것으로 간주되는 것이 아니라, 첨부하는 청구항들의 범위에 의해서만 한정된다.

Claims (30)

  1. 각각의 리셋 신호와 이미지 출력 신호를 생성하는 픽셀의 어레이;
    상기 리셋 신호의 레벨을 제어하고 기준 전압을 이용하는 안티-이클립싱(anti-eclipsing) 회로;
    상기 픽셀에 의해 생성된 리셋 신호에 영향을 주는 제조 조건에 의해 영향을 받는 신호에 응답하여 상기 기준 전압을 생성하는 기준 전압 생성 회로를 포함하는, 이미저 회로.
  2. 청구항 1에 있어서, 상기 픽셀의 어레이, 상기 안티-이클립싱 회로 및 상기 기준 전압 생성 회로는 동일한 집적 회로 상에 위치하는, 이미저 회로.
  3. 청구항 1에 있어서, 상기 기준 전압 생성 회로는,
    공칭 리셋 신호를 생성하는 픽셀 회로; 및
    상기 기준 전압을 상기 공칭 리셋 신호의 전압 레벨로부터의 오프셋으로 생성하는 전압 회로를 포함하는, 이미저 회로.
  4. 청구항 3에 있어서, 상기 픽셀 회로는 입사광으로부터 차폐되는 감광 소자를 포함하는, 이미저 회로.
  5. 청구항 4에 있어서, 상기 픽셀 회로는,
    플로팅 확산 노드; 및
    상기 감광 소자 및 상기 플로팅 확산 노드 사이에 그 소스 및 드레인에 의해 연결되고, 전위 소스에 연결된 게이트를 가져 전송 트랜지스터가 비도전 상태로 남게 하는, 전송 트랜지스터를 더 포함하는, 이미저 회로.
  6. 청구항 3에 있어서,
    상기 픽셀 회로에 연결되어 상기 공칭 리셋 신호를 수신하는 부하 회로를 더 포함하고,
    상기 전압 회로는,
    상기 공칭 리셋 신호와 동일한 미러 신호(mirrored signal)를 생성하는 전류 미러; 및
    상기 기준 전압을 상기 미러 신호의 전압 레벨로부터의 오프셋 전압 레벨로서 생성하는 오프셋 회로를 포함하는, 이미저 회로.
  7. 청구항 6에 있어서, 상기 오프셋 회로는,
    상기 미러 신호를 수신하도록 연결된 제1 소스/드레인, 상기 부하 회로에 연결된 제2 소스/드레인, 및 상기 제1 소스/드레인 및 게이트 사이에 오프셋 전압을 생성하는 오프셋 전압 생성기에 연결된 게이트를 갖는 트랜지스터를 더 포함하는, 이미저 회로.
  8. 청구항 7에 있어서, 상기 오프셋 전압 생성기는, 상기 트랜지스터의 상기 게이트에 연결된 아날로그 출력과 상기 제1 소스/드레인에 연결된 접지 전력 단자를 갖는 디지털-아날로그 변환기를 포함하는, 이미저 회로.
  9. 청구항 1에 있어서,
    상기 기준 전압 생성 회로에 연결되어, 상기 기준 전압을 샘플링 및 홀딩하는 샘플 홀드 회로를 더 포함하는, 이미저 회로.
  10. 각각의 리셋 신호와 이미지 출력 신호를 생성하는 픽셀의 어레이;
    상기 픽셀의 어레이에 연결되어, 처리를 위해 상기 어레이로부터 픽셀의 로우를 선택하는 칼럼 회로;
    선택된 픽셀의 로우로부터 수신된 상기 리셋 신호의 레벨을 제어하고 기준 전압을 이용하는 복수의 안티-이클립싱 회로;
    상기 픽셀에 의해 생성된 리셋 신호에 영향을 주는 제조 조건에 의해 영향을 받는 신호에 응답하여 상기 기준 전압을 생성하는 기준 전압 생성 회로를 포함하는, 이미저.
  11. 청구항 10에 있어서, 상기 픽셀의 어레이, 상기 안티-이클립싱 회로 및 상기 기준 전압 생성 회로는 동일한 집적 회로 상에 위치하는, 이미저.
  12. 청구항 10에 있어서, 상기 기준 전압 생성 회로는,
    공칭 리셋 신호를 생성하는 픽셀 회로; 및
    상기 기준 전압을 상기 공칭 리셋 신호의 전압 레벨로부터의 오프셋으로 생성하는 전압 회로를 포함하는, 이미저.
  13. 청구항 12에 있어서, 상기 픽셀 회로는 입사광으로부터 차폐되는 감광 소자를 포함하는, 이미저.
  14. 청구항 13에 있어서, 상기 픽셀 회로는,
    플로팅 확산 노드; 및
    상기 감광 소자 및 상기 플로팅 확산 노드 사이에 그 소스 및 드레인에 의해 연결되고, 전위 소스에 연결된 게이트를 가져 전송 트랜지스터가 비도전 상태로 남게 하는, 전송 트랜지스터를 더 포함하는, 이미저.
  15. 청구항 12에 있어서,
    상기 픽셀 회로에 연결되어 상기 공칭 리셋 신호를 수신하는 부하 회로를 더 포함하고,
    상기 전압 회로는,
    상기 공칭 리셋 신호와 동일한 미러 신호(mirrored signal)를 생성하는 전류 미러; 및
    상기 기준 전압을 상기 미러 신호의 전압 레벨로부터의 오프셋 전압 레벨로서 생성하는 오프셋 회로를 포함하는, 이미저.
  16. 청구항 15에 있어서, 상기 오프셋 회로는,
    상기 미러 신호를 수신하도록 연결된 제1 소스/드레인, 상기 부하 회로에 연결된 제2 소스/드레인, 및 상기 제1 소스/드레인 및 게이트 사이에 오프셋 전압을 생성하는 오프셋 전압 생성기에 연결된 게이트를 갖는 트랜지스터를 더 포함하는, 이미저.
  17. 청구항 16에 있어서, 상기 오프셋 전압 생성기는, 상기 트랜지스터의 상기 게이트에 연결된 아날로그 출력과 상기 제1 소스/드레인에 연결된 음의 출력 단자를 갖는 디지털-아날로그 변환기를 포함하는, 이미저.
  18. 청구항 10에 있어서,
    상기 기준 전압 생성 회로에 연결되어, 상기 기준 전압을 샘플링 및 홀딩하는 샘플 홀드 회로를 더 포함하는, 이미저.
  19. 프로세서; 및
    상기 프로세서에 연결된 이미저를 포함하는 촬상 시스템으로서, 상기 이미저 는,
    각각의 리셋 신호와 이미지 출력 신호를 생성하는 픽셀의 어레이;
    상기 픽셀의 어레이에 연결되어, 처리를 위해 상기 어레이로부터 픽셀의 로우를 선택하는 칼럼 회로;
    선택된 픽셀의 로우로부터 수신된 상기 리셋 신호의 레벨을 제어하고 기준 전압을 이용하는 복수의 안티-이클립싱 회로;
    상기 픽셀에 의해 생성된 리셋 신호에 영향을 주는 제조 조건에 의해 영향을 받는 신호에 응답하여 상기 기준 전압을 생성하는 기준 전압 생성 회로를 포함하는, 촬상 시스템.
  20. 청구항 19에 있어서, 상기 픽셀의 어레이, 상기 안티-이클립싱 회로 및 상기 기준 전압 생성 회로는 동일한 집적 회로 상에 위치하는, 촬상 시스템.
  21. 청구항 19에 있어서, 상기 기준 전압 생성 회로는,
    공칭 리셋 신호를 생성하는 픽셀 회로; 및
    상기 기준 전압을 상기 공칭 리셋 신호의 전압 레벨로부터의 오프셋으로 생성하는 전압 회로를 포함하는, 촬상 시스템.
  22. 청구항 21에 있어서, 상기 픽셀 회로는 입사광으로부터 차폐되는 감광 소자를 포함하는, 촬상 시스템.
  23. 청구항 22에 있어서, 상기 픽셀 회로는,
    플로팅 확산 노드; 및
    상기 감광 소자 및 상기 플로팅 확산 노드 사이에 그 소스 및 드레인에 의해 연결되고, 전위 소스에 연결된 게이트를 가져 전송 트랜지스터가 비도전 상태로 남게 하는, 전송 트랜지스터를 더 포함하는, 촬상 시스템.
  24. 청구항 21에 있어서,
    상기 픽셀 회로에 연결되어 상기 공칭 리셋 신호를 수신하는 부하 회로를 더 포함하고,
    상기 전압 회로는,
    상기 공칭 리셋 신호와 동일한 미러 신호(mirrored signal)를 생성하는 전류 미러; 및
    상기 기준 전압을 상기 미러 신호의 전압 레벨로부터의 오프셋 전압 레벨로서 생성하는 오프셋 회로를 포함하는, 촬상 시스템.
  25. 청구항 24에 있어서, 상기 오프셋 회로는,
    상기 미러 신호를 수신하도록 연결된 제1 소스/드레인, 상기 부하 회로에 연결된 제2 소스/드레인, 및 상기 제1 소스/드레인 및 게이트 사이에 오프셋 전압을 생성하는 오프셋 전압 생성기에 연결된 게이트를 갖는 트랜지스터를 더 포함하는, 촬상 시스템.
  26. 청구항 25에 있어서, 상기 오프셋 전압 생성기는, 상기 트랜지스터의 상기 게이트에 연결된 아날로그 출력과 상기 제1 소스/드레인에 연결된 접지 전력 단자를 갖는 디지털-아날로그 변환기를 포함하는, 촬상 시스템.
  27. 청구항 19에 있어서,
    상기 기준 전압 생성 회로에 연결되어, 상기 기준 전압을 샘플링 및 홀딩하는 샘플 홀드 회로를 더 포함하는, 촬상 시스템.
  28. 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상에, 각각의 리셋 신호와 이미지 출력 신호를 생성하는 픽셀의 어레이를 형성하는 단계;
    상기 반도체 기판 상에, 상기 리셋 신호의 레벨을 제어하고 기준 전압을 이용하는 안티-이클립싱 회로를 형성하는 단계;
    상기 반도체 기판 상에, 상기 픽셀에 의해 생성된 리셋 신호에 영향을 주는 제조 조건에 의해 영향을 받는 신호에 응답하여 상기 기준 전압을 생성하는 기준 전압 생성 회로를 형성하는 단계; 및
    상기 반도체 기판을 사용하여 집적 회로를 형성하는 단계를 포함하는, 촬상 회로의 형성 방법.
  29. 이미저의 픽셀 및 칼럼 회로를 또한 포함하는 집적 회로 내에 형성되어 기준 전압을 생성하는 기준 전압 생성기로서,
    접지 전위에 전류를 제어 가능하게 흐르게 하는 부하 회로;
    제1 노드와 제2 노드를 포함하고, 상기 이미저의 픽셀의 공칭 리셋 신호 레벨과 동일한 신호를 생성하며, 상기 신호를 상기 제2 노드를 통해 상기 제1 노드와 상기 부하 회로 사이에서 제1 전류로서 흐르게 하는 제1 회로;
    제3 노드, 상기 기준 전압을 출력하는 출력 노드, 상기 제2 노드, 상기 제3 노드에 연결된 제1 소스/드레인과 제4 노드에 연결된 제2 소스/드레인을 갖는 제2 회로 소스 폴로워 트랜지스터, 및 상기 제3 노드와 상기 제2 회로 소스 폴로워 트랜지스터의 게이트 사이에 전압차를 생성하는 오프셋 전압 생성기를 포함하고, 상기 제2 노드를 통해 상기 제3 노드로부터 상기 부하 회로로 제2 전류를 흐르게 하는 제2 회로; 및
    전원에 연결된 전류 미러를 포함하고, 상기 전원으로부터의 동일한 전류를 상기 제1 및 제3 노드에 각각 흐르게 하는 제3 회로를 포함하는, 기준 전압 생성기.
  30. 청구항 29에 있어서,
    상기 출력 노드에서 생성된 상기 기준 전압을 샘플링하는 샘플 홀드 회로를 더 포함하는, 기준 전압 생성기.
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