CN101243681B - 像素个别抗重叠电路及其操作方式 - Google Patents

Abstract

一种图像像素的抗重叠电路包含：像素，其耦合到像素输出线；以及电路，其用于接收并存储来自所述像素输出线上的所述像素的像素复位电压，且用于使用所述存储的像素复位电压作为参数，以将所述像素输出线上的所述像素复位电压维持在预定最小电压之上的方式控制所述输出线上的复位电压电平。

Description

像素个别抗重叠电路及其操作方式

技术领域

本发明大体上涉及半导体成像器。更具体地说，本发明涉及一种用于成像器的抗重叠电路(anti-eclipse circuit)。

背景技术

CMOS成像器电路包含像素单元的焦平面阵列，所述单元中的每一者包含光电传感器，例如光电门、光电导体或光电二极管，用于使光生电荷(photo-generated charge)聚集在衬底的指定部分中。每个像素单元具有形成于衬底上或衬底中的电荷存储区，其连接到作为读出电路的一部分的输出晶体管的栅极。可将电荷存储区构造成浮动扩散区。在一些成像器电路中，每个像素可包含至少一个电子装置，例如晶体管，用于使电荷从光电传感器转移到存储区；以及一个装置，通常也是晶体管，用于在电荷转移之前使存储区复位到预定电荷电平。

在CMOS成像器中，像素单元的有源元件执行以下功能：(1)光子到电荷转换；(2)聚集图像电荷；(3)使存储区复位到已知状态；(4)将电荷转移到存储区；(5)选择像素以供读出；以及(6)输出并放大表示存储区处的电荷的信号。当光电荷从初始电荷聚集区移动到存储区时，可放大光电荷。通常通过源极跟随器输出晶体管将存储区处的电荷转换成像素输出电压。

上文论述的类型的CMOS成像器通常是已知的，如(例如)第6,140,630号美国专利、第6,376,868号美国专利、第6,310,366号美国专利、第6,326,652号美国专利、第6,204,524号美国专利以及第6,333,205号美国专利中所论述，所述专利转让给MicronTechnology公司，其全文特此以引用的方式并入本文中。

图1是常规四晶体管(4T)像素100和相关联的负载电路120(展示为电流源)的说明。像素100包含光敏元件101(展示为光电二极管)、浮动扩散区C以及四个晶体管：转移晶体管111、复位晶体管112、第一源极跟随器晶体管113以及行选择晶体管114。像素100接受用于控制转移晶体管111的导电性的TX控制信号、用于控制复位晶体管112的导电性的RS控制信号，以及用于控制行选择晶体管114的导电性的SEL控制信号。浮动扩散区C处的电荷控制第一源极跟随器晶体管113的导电性。源极跟随晶体管113的输出通过行选择晶体管114呈现给负载电路120，当行选择晶体管114导电时(即，当SEL被断言时)，行选择晶体管114在节点B处输出像素信号。

转移和复位晶体管111，112的状态决定浮动扩散区C是否耦合到光敏元件101以用于在电荷积累周期期间接收由光敏元件101产生的光生电荷，或在复位周期期间接收来自节点A的像素功率源Vaapix。

像素100如下操作。断言SEL控制信号以致使行选择晶体管114导电。同时，断言RS控制信号，而不断言TX控制信号。这使浮动扩散区C耦合到节点A处的像素功率Vaapix，并使节点C处的电压复位到初始电压。像素100将复位信号VRST输出到负载电路120。节点B耦合在行选择晶体管114与负载电路120之间，并充当到达对像素复位电压VRST进行取样和保持的取样和保持电路(未图示)的输入。

在已经输出了复位信号VRST之后，RS控制信号被解除断言。光敏元件101已经暴露于入射光，并在电荷积累周期期间，在入射光的能级上积聚电荷。在电荷积累周期和信号VRST的输出之后，断言TX控制信号。这使浮动扩散区C耦合到光敏元件101。电荷流经转移晶体管111，并减少浮动扩散区C处的电压。像素100将光信号VSIG输出到负载电路120，所述光信号VSIG出现在节点B处，且由取样和保持电路(未图示)取样。复位信号和光信号VRST、VSIG是总像素输出的不同分量(即，Voutput＝VRST-VSIG)。

像素100易受一种称为重叠的类型的失真影响。重叠是指即使明亮的光入射在像素上，当像素输出对应于暗像素的像素信号时也出现失真。当像素暴露于明亮的光时，由于光敏元件101可能产生大量的光生电荷，所以可能发生重叠。当像素100输出复位信号VRST时，在正在进行的积累周期期间由光敏元件101产生的光生电荷的一部分可能溢出转移晶体管111而进入浮动扩散节点C中。这减少了浮动扩散节点处的复位电压，且可能导致像素100输出不正确的(即，电压减少的)复位信号VRST。这又可能导致复位信号和光信号VRST、VSIG几乎为相同电压。举例来说，光信号和复位信号VRST、VSIG每一者可能约为0伏。因此，像素输出(VRST-VSIG)可能变成约0伏，其对应于通常与暗像素相关联的输出电压。

可使用抗重叠电路来使重叠效应减到最小。举例来说，由于在重叠期间，像素的复位电压趋向于向零伏降落，所以抗重叠电路可监视复位信号的电压电平。如果电压电平降落到阈值电压以下，那么抗重叠电路可认为可能发生(或正在发生)重叠，且接着通过将复位电平拉升到校正电压来校正复位信号的电压电平，从而使重叠效应减到最小。

图2是像素100、其负载电路120以及用于克服上述重叠问题的常规抗重叠电路230的说明。抗重叠电路230包括与开关晶体管232串联耦合的第二源极跟随器晶体管231。开关晶体管232的输出与像素100的输出并联耦合到负载电路120的输入(即，耦合到节点B)。第二源极跟随器晶体管231的一个源极/漏极耦合到像素功率Vaapix，且另一源极/漏极端子耦合到开关晶体管232。用VREF控制信号对第二源极跟随器晶体管231进行偏置。开关晶体管232的导电性由用于对VRST信号进行取样和保持的SHR(取样和保持复位)控制信号来控制。设定VREF电压电平，使得如果浮动扩散区C上的电压在复位信号VRST正被输出时降级，那么第二源极跟随器晶体管231导电，并将节点B处的电压拉升为VREF减去第二源极跟随器晶体管231的阈值电压。抗重叠电路230的一个局限性是具有充足的容限以对抗VRST的可能变化。VRST受复位晶体管112和源极跟随器晶体管113两者的阈值电压变化影响。另外，温度变化、VAA的电压变化以及RS控制脉冲的高电平也影响VRST。当不需要抗重叠(如在正常曝光条件下)时，流经第二源极跟随器晶体管231的电流应为零，以避免来自抗重叠电路230的任何影响。因此，假设最小值VRST变化，应将VREF选择为充分低的电压，这导致VREF电压减少，并导致难以获得足够的输出电平以用于抗重叠。

因此，需要且希望实现一种经改进的用于成像器的抗重叠电路。

发明内容

本发明的示范性实施例提供一种抗重叠电路，以及用于形成所述抗重叠电路的方法，所述抗重叠电路包括：像素，其耦合到像素输出线；以及电路，其用于接收并存储来自像素输出线上的像素的像素复位电压，且用于使用所存储的像素复位电压作为参数，来以使像素输出线上的像素复位电压维持在预定最小电压之上的方式，控制输出线上的复位电压电平。

附图说明

从下文参看附图提供的示范性实施例的具体实施方式中，将更明了本发明的以上和其它优势及特征，附图中：

图1说明常规像素和相关联的负载电路；

图2说明常规像素、常规负载电路以及常规抗重叠电路；

图3A、图3B和图3C说明根据本发明三个示范性实施例而构造的像素、负载电路以及抗重叠电路；

图4A、图4B和图4C是展示与图3A、图3B和图3C实施例相关联的本发明示范性实施例的信号定时和波形的时序图；

图5是包含根据本发明的抗重叠电路的成像器的框图；以及

图6说明并入有本发明的抗重叠电路的处理系统。

具体实施方式

在以下具体实施方式中，参看附图，附图形成本发明的一部分，且借助说明而展示可实践本发明的特定实施例。充分详细地描述这些实施例，以使所属领域的技术人员能够实践本发明，且应了解，可利用其它实施例，且可在不脱离本发明的精神和范围的情况下作出结构、逻辑和电性方面的改变。所描述的处理步骤的进展例示本发明的实施例；然而，步骤的次序不限于本文所陈述的次序，且可如此项技术中已知的那样变化(必定以某一次序发生的步骤除外)。

如本文所使用，术语“像素”指代含有光电传感器和用于将光子转换成电信号的相关联晶体管的光电元件单元。出于说明的目的，在图式和本文的描述内容中，说明较小数目的代表性像素；然而，通常大量类似像素的制造是同时进行的。因此，不应在限制意义上考虑以下具体实施方式，且本发明的范围仅由所附权利要求书界定。

另外，尽管下文参考CMOS成像器描述本发明，但本发明适用于具有被复位且接着使电荷转移到其的存储节点的任何固态成像装置。因此，不应在限制意义上考虑以下具体实施方式，且本发明的范围仅由所附权利要求书界定。

现参看图式，其中相同标号表示相同元件，图3A展示本发明的第一实施例，其包含像素电路100、削波电路300以及全局多路复用电路350。像素电路100与结合图1描述的像素电路相同。削波电路300包含削波晶体管310、箝位开关320、存储器电容器330以及VSLICE_local节点D。全局多路复用电路350包含第一控制开关351、第二控制开关352以及第三控制开关353。削波电路300在节点B处连接到像素100。削波晶体管310在其漏极处连接到Vaapix(节点A)，且在其源极处耦合到箝位开关320的第一端子，且因此耦合到成像器的列线。削波晶体管310的栅极耦合到VSLICE_local节点D。箝位开关320的第二端子也连接到节点D。存储器电容器330在一个端子处耦合到节点D。存储器电容器330的另一端子连接共用VSLICE总线340。全局多路复用电路350通过三个控制开关351、352和353来驱动VSLICE总线340。所述三个开关分别启用信号VCL、VSLICE_R以及VSLICE_S的电压输出，其中VSLICE_R＞VCL＞VSLICE_S。将负载电路120表示为负载晶体管325和连接在负载晶体管325的栅极处的信号VLN。

图4A描述图3A中所说明的实施例的示范性操作，且还说明图3A的电路的操作期间的复位电压VRST电平。在时间t0处，将行选择信号SEL施加到像素100，使得像素100被选择。在时间t1处，对复位信号RS进行脉冲控制并将其施加到复位晶体管112。节点C处的电压Vpix上升到VDD(RS脉冲的高电平)-VT-MRS，其中假定复位晶体管112的饱和模式操作，且VT-MRS是复位晶体管112的阈值电压。将Vpix设定为Vpix初始电压Vpix(rst)。像素100根据以下等式输出复位信号VRST，其中MRD是源极跟随器晶体管113的阈值电压。

VRST＝Vpix(rst)-V_T-MRD

箝位开关320和开关351也在时间t1当对CL进行脉冲控制时闭合。VRST输入在削波电路300中的Vslice_local节点D处。在时间t2处，CL被解除断言，且箝位开关320断开，且当SLICE_R被断言为高时，开关352闭合，使得节点D处的Vslice_local电压变成，

VSLICE_local(rst)＝VRST+(VSLICE_R-VCL)

其中存储器电容器330比Vslice_local的节点D处的寄生电容大得多，使得ΔVSLICE～ΔVSLICE_local。VSLICE_local(rst)在削波电路中等效于VSLICE_R，且决定复位持续时间内的Vpixout的最小电平，并防止重叠假象。

因而，针对Vpixout的节点B的削波电压为，

Vclip(rst)＝VRST+(VSLICE_R-VCL)-V_{T_MSL}

其中V_{T_MSL}是削波晶体管310的阈值电压。

在SHR在时间t3处被解除断言时VRST取样到外部存储器(未图示)之后，在时间t4处，SLICE_R被解除断言使得开关352断开且SLICE_S被断言使得开关353闭合。接着VSLICE_local和削波电压改变成，

VSLICE_local(sig)＝VRST+(VSLICE_S-VCL)

Vclip(sig)＝VRST+(VSLICE_S-VCL)-V_T-MSL。

在时间t5处，TX被断言，且转移晶体管111接通，且光电二极管101处所聚集的光生电荷从光电二极管101转移到浮动扩散节点C，从而使Vpix降落，接着还使Vpixout降落。在电荷转移之后，Vpixout为VSIG，且当取样和保持信号SHS在时间t5和时间t6期间被断言时，Vpixout被取样于另一外部存储器(未图示)处。可通过从VRST中减去VSIG来获得由光电传感器101收集的电压。另一方面，削波电压Vclip(sig)限制最小Vpixout，以便在像素处于饱和时避免偏流切断。削波电压基于复位电压VRST，所述复位电压VRST包含像素的复位晶体管112和源极跟随器晶体管113的阈值电压VT-MRS和VT-MRD的所有VT变化。因此，这些阈值电压的变化不再影响用于设定削波电压的必要容限，且导致较宽的动态范围。另外，由于温度漂移和/或电源变化而导致的VRST随时间的变化也可被忽略，因此在无此类变化的情况下实现调节。

图3B说明本发明的第二实施例。与图3A相比，另外在削波电路300’中实施Vaapix启用晶体管360。Vaapix启用开关360可能非常小，因为其用于对存储器电容器330进行充电。而且，将箝位开关320的位置改变到削波晶体管310的漏极侧。

图4B描述图3B中所说明的实施例的示范性操作，且展示电路操作期间所产生的VRST信号。在时间t0处，将行选择信号SEL施加到像素100，使得像素100被选择。在时间t1处，对复位信号RS进行脉冲控制，且将充电信号SLICE_EN_BAR解除断言。由于对信号CL进行脉冲控制，所以此时节点D通过Vaapix启用晶体管360而与Vaapix连接。在时间t1a处，充电信号SLICE_EN_BAR被断言，且Vslice_local节点D和削波晶体管310的漏极节点两者都与Vaapix断开连接，使得Vslice_local电压随着流经削波晶体管310的电荷减少而减少。当Vpixout节点B电压在Vslice_local电压减少之后减少并达到VRST时，削波电路300变为无效。当Vpixout将被削波为VRST时，削波晶体管310的信道电流被有效地切断，且将Vslice_local处的电压设定为VRST+VT-MSL。在Vslice_local充分稳定之后，箝位开关320在时间t2处断开，且VRST+VT-MSL存储在Vslice_local节点D处。

在VRST取样周期之后，充电信号SLICE_EN_BAR在时间t2a处被切断，以在时间t2处VSLICE总线340电压从信号VCL改变到信号VSLICE_R之后启用削波电路。因而，VRST取样周期内针对Vpixout节点的削波电平是，

Vclip(rst)＝Vslice_local(rst)-V_{T_MSL}

＝VRST+V_{T_MSL}-(VCL-VSLICE_R)-V_{T_MSL}＝VRST-(VCL-VSLICE_R)

且VT_MSL不再影响削波电平。而且在VSIG取样周期内，削波电平Vclip(sig)可表达为以下等式，且在VRST取样周期期间也没有来自VT_MSL的影响。

Vclip(sig)＝Vslice_local(sig)-V_{T_MSL}

＝VRST+V_{T_MSL}-(VCL-VSLICE_S)-V_{T_MSL}＝VRST-(VCL-VSLICE_S)

因此，使用如上文阐释的脉冲控制功率供应方法，可消除VT_MSL的变化，这改进了削波电路的性能。

图3C展示本发明的第三实施例。与图3B中所示的实施例的配置相比，在削波电路300，的削波晶体管310与Vpixout节点B之间引入DC电流开关370。当将削波晶体管310的漏极电压驱动到Vaapix时，第二开关370保持断开，使得在存储器电容器330的充电周期期间，没有DC电流流动。

图4C描述图3C中所说明的实施例的示范性操作。所述操作与图4B中描述的操作相同，但存在控制DC电流开关370的额外信号SLICE_EN2。SLICE_EN2在时间t1a处SLICE_EN_BAR被断言的同时被断言，且在时间t7处SLICE_EN_BAR被重新断言时将SLICE_EN2解除断言。这导致节点B处的电压从时间t1到时间t1a保持在VRST，以避免影响所取样的复位电压。

每个成像器还可配置成阵列，或配置成处理系统的一部分。削波电路300和全局多路复用器电路350将在节点B处连接到阵列中的每个成像器，节点B充当列线。

在图5中，CMOS成像器500由控制电路530操作，控制电路530控制地址解码器515、525，以用于选择适当的行和列线供像素读出。控制电路530还控制行和列驱动器电路510、520，使得其将驱动电压施加到选定行和列线的驱动晶体管。在每个列中实施削波电路300。像素输出信号通常包含：像素复位信号VRST，其在存储区由复位晶体管复位之后从存储区读出；以及像素图像信号VSIG，其在光生电荷被转移到存储区之后从存储区读出。VRST和VSIG信号由取样和保持电路535取样，且由差分放大器540进行减法运算以产生针对每个像素的差分信号VRST-VSIG。VRST-VSIG表示撞击在像素上的光的量。此差分信号由模拟到数字转换器545数字化。将经数字化的像素信号馈送到图像处理器550，以形成数字图像输出。数字化和图像处理可位于成像器芯片上或成像器芯片外。在一些配置中，差分信号VRST-VSIG可被放大成差分信号，并直接由差分模拟到数字转换器数字化。

图6说明基于处理器的系统600(例如相机系统)，其通常包括中央处理单元(CPU)605(例如微处理器)，所述CPU605通过总线615与输入/输出(I/O)装置610通信。系统600还包含根据本发明实施例中的任一者构造的成像装置500。成像器500也通过总线615与CPU605通信。基于处理器的系统600还包含随机存取存储器(RAM)620，且可包含可移除存储器625(例如快闪存储器)，所述可移除存储器625也通过总线615与CPU605通信。成像器500可与处理器(例如CPU、数字信号处理器或微处理器)组合，具有或不具有在单个集成电路上或在与处理器不同的芯片上的存储器存储装置(memory storage)。

已经使用光电二极管作为电荷转换装置，且在四晶体管像素的环境下，说明了本发明的各个实施例。应了解，可使用其它类型的光电传感器和像素结构来产生图像电荷。本发明还可在CCD(电荷耦合装置)阵列的读出电路中使用。因此，不希望本发明严格限于上文所描述并说明的实施例。本文实施例中所描述的属于所附权利要求书的精神和范围内的对本发明的任何修改均应视为本发明的一部分。

Claims (30)

1.一种成像器，其包括：

像素，其耦合到像素输出线；以及

控制电路，其用于接收并存储一电压，所述电压表示来自所述像素输出线上的所述像素的一复位电压，且用于使用所述存储的电压作为参数以一方式控制所述输出线上的复位电压电平，所述方式是将所述像素输出线上的所述复位电压维持在预定最小电压之上；所述控制电路包含：

存储电容器；

第一开关，其耦合到所述存储电容器用于选择性地使所述电容器接收一第一电压；

可切换电压源，其用于可切换地将额外电压施加到所述电容器；以及

第一晶体管，其用于使所述输出线偏置以控制所述线上的所述复位电压电平，所述晶体管的栅极耦合到所述存储电容器。

2.根据权利要求1所述的成像器，其中所述输出线是像素阵列的列线。

3.根据权利要求1所述的成像器，其中所述第一开关，将所述输出线选择性地耦合到所述存储电容器以便所述第一电压来自所述输出线。

4.根据权利要求1所述的成像器，其中所述可切换电压源包括：

多个电压源线；以及

第二开关，其用于将选定电压源线选择性地耦合到所述电容器。

5.根据权利要求4所述的成像器，其中所述输出线进一步从所述像素接收像素输出信号，且其中在所述输出线接收所述像素输出信号之前，所述第二开关将来自所述可切换电压源具有高于所述预定最小电压的第一电压的第一电压线选择性地耦合到所述电容器。

6.根据权利要求4所述的成像器，其中所述第一晶体管耦合到电压供应线，并响应于所述电容器上的电压而选择性地控制从所述供应线将电压施加到所述输出线。

7.根据权利要求1所述的成像器，其中所述控制电路进一步包括：

第二晶体管，耦合至一像素功率源，选择性地对所述存储电容器进行充电；

其中所述第一开关可选择地将所述存储电容耦合至所述第二晶体管。

8.根据权利要求1所述的成像器，其中所述控制电路进一步包括：

第二晶体管，耦合至一像素功率源，选择性地对所述存储电容器进行充电；

第二开关，其用于在所述存储电容器正充电时避免电流中的浪涌；

其中所述第一开关可选择地将所述存储电容器耦合至所述第二晶体管。

9.一种操作成像器的方法，其包括以下步骤：

接收并存储一电压，所述电压表示来自输出线上的像素的一复位电压，且使用所述存储的电压作为参数，以一方式控制所述输出线上的复位电压电平，所述方式是将所述像素输出线上的所述复位电压电平维持在预定最小电压之上；

可选择地将所述输出线耦合至一存储电容器；

将一第一开关耦合至所述存储电容器，以可选择地使所述电容器接收一第一电压；

用一第一晶体管使所述输出线偏置以控制所述线上的所述复位电压电平，所述第一晶体管的栅极耦合到所述存储电容器；以及

用可切换电压源可切换地将额外电压施加到所述电容器。

10.根据权利要求9所述的方法，其中所述输出线是像素阵列的列线。

11.根据权利要求9所述的方法，其进一步包括以下步骤：

耦合该第一开关以便所述第一电压是来自所述输出线。

12.根据权利要求11所述的方法，其进一步包括以下步骤：从所述像素接收像素输出信号，并在所述输出线接收所述像素输出信号之前将来自所述可切换电压源具有高于所述预定最小电压的第一电压的第一电压线选择性地耦合到所述电容器。

13.根据权利要求9所述的方法，其进一步包括以下步骤：

用耦合至一像素电压源的第二晶体管选择性地对所述存储电容器进行充电。

14.根据权利要求9所述的方法，其进一步包括以下步骤：

用耦合至一像素电压源的第二晶体管选择性地对所述存储电容器进行充电；以及在所述存储电容器正充电时，用第二开关避免电流中的浪涌。

15.一种成像器阵列，其包括：

多个成像器电路，所述多个成像器电路中的至少一个成像器电路包括：

像素，其耦合到像素输出线；以及

控制电路，其用于接收并存储一电压，所述电压表示来自所述像素输出线上的所述像素的复位电压，且用于使用所述存储的电压作为参数以一方式控制所述输出线上的电压电平，所述方式是将所述像素输出线上的所述复位电压电平维持在预定最小电压之上；所述控制电路包含：

存储电容器；

第一开关，其耦合到所述存储电容器用于选择性地使所述电容器接收一第一电压；

可切换电压源，其用于可切换地将额外电压施加到所述电容器；以及

第一晶体管，其用于使所述输出线偏置以控制所述线上的所述复位电压电平，所述晶体管的栅极耦合到所述存储电容器。

16.根据权利要求15所述的成像器阵列，其中所述输出线是像素阵列的列线。

17.根据权利要求15所述的成像器阵列，其中所述第一开关，将所述输出线选择性地耦合到所述存储电容器以便所述第一电压是来自所述输出线。

18.根据权利要求17所述的成像器阵列，其中所述可切换电压源包括：

多个电压源线；以及

第二开关，其用于将选定电压源线选择性地耦合到所述电容器。

19.根据权利要求18所述的成像器阵列，其中所述输出线进一步从所述像素接收像素输出信号，且其中在所述输出线接收所述像素输出信号之前，所述第二开关将来自所述可切换电压源具有高于所述预定最小电压的第一电压的第一电压线选择性地耦合到所述电容器。

20.根据权利要求17所述的成像器阵列，其中所述第一晶体管耦合到电压供应线，并响应于所述电容器上的电压而选择性地控制从所述供应线将电压施加到所述输出线。

21.根据权利要求15所述的成像器阵列，其中所述控制电路进一步包括：

第二晶体管，耦合至一像素功率源，其用于选择性地对所述存储电容器进行充电；

其中所述第一开关可选择地将所述存储电容器耦合至所述第二晶体管。

22.根据权利要求15所述的成像器阵列，其中所述控制电路进一步包括：

第二晶体管，耦合至一像素功率源，其用于选择性地对所述存储电容器进行充电；

第二开关，其用于在所述存储电容器正充电时避免电流中的浪涌；

其中所述第一开关可选择地将所述存储电容器耦合至所述第二晶体管。

23.一种处理系统，其包括：

处理器；以及

成像器阵列，其电子地耦合到所述处理器，所述成像器阵列包括多个成像器电路，

所述多个成像器电路中的至少一个成像器电路包括：

像素，其耦合到像素输出线；以及

控制电路，其用于接收并存储来自所述像素输出线上的所述像素的像素复位电压，且用于使用所述存储的像素复位电压作为参数以一方式控制所述输出线上的复位电压电平，所述方式是将所述像素输出线上的所述复位电压电平维持在预定最小电压之上；所述控制电路包含：

存储电容器；

第一开关，其耦合到所述存储电容器用于选择性地使所述电容器接收一第一电压；

可切换电压源，其用于可切换地将额外电压施加到所述电容器；以及

第一晶体管，其用于使所述输出线偏置以控制所述线上的所述复位电压电平，所述晶体管的栅极耦合到所述存储电容器。

24.根据权利要求23所述的处理系统，其中所述输出线是像素阵列的列线。

25.根据权利要求23所述的处理系统，其中所述第一开关将所述输出线选择性地耦合到所述存储电容器以便所述第一电压是来自所述输出线。

26.根据权利要求25所述的处理系统，其中所述可切换电压源包括：

多个电压源线；以及

第二开关，其用于将选定电压源线选择性地耦合到所述电容器。

27.根据权利要求26所述的处理系统，其中所述输出线进一步从所述像素接收像素输出信号，且其中在所述输出线接收所述像素输出信号之前，所述第二开关将来自所述可切换电压源具有高于所述预定最小电压的第一电压的第一电压线选择性地耦合到所述电容器。

28.根据权利要求25所述的处理系统，其中所述第一晶体管耦合到电压供应线，并响应于所述电容器上的电压而选择性地控制从所述供应线将电压施加到所述输出线。

29.根据权利要求23所述的处理系统，其中所述控制电路进一步包括：

第二晶体管，其用于选择性地对所述存储电容器进行充电；

其中所述第一开关可选择地将所述存储电容器耦合至所述第二晶体管。

30.根据权利要求23所述的处理系统，其中所述控制电路进一步包括：

第二晶体管，耦合至像素功率源，其用于选择性地对所述存储电容器进行充电；

第二开关，其用于在所述存储电容器正充电时避免电流中的浪涌；

其中所述第一开关可选择地将所述存储电容器耦合至所述第二晶体管。

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