KR101069524B1 - 픽셀 개별 안티-이클립스 회로 및 그 동작 방법 - Google Patents

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Abstract

이미지 픽셀의 안티-이클립스 회로는 픽셀 출력 라인에 연결되는 픽셀, 및 상기 픽셀 출력 라인 상의 상기 픽셀로부터 픽셀 리셋 전압을 수신하여 저장하고, 상기 저장된 픽셀 리셋 전압을 파라미터로서 사용하여, 상기 픽셀 출력 라인 상의 상기 픽셀 리셋 전압을 미리 정해진 최소 전압보다 높게 유지하는 방식으로 상기 출력 라인 상의 리셋 전압 레벨을 제어하는 회로를 포함한다.

Description

픽셀 개별 안티-이클립스 회로 및 그 동작 방법{PIXEL INDIVIDUAL ANTI-ECLIPSE CIRCUIT AND ITS OPERATION　MANNER}
본 발명은 일반적으로 반도체 이미저에 관한 것이다. 더욱 구체적으로는, 본 발명은 이미저용 안티-이클립스 회로에 관한 것이다.
CMOS 이미저 회로는 픽셀 셀의 초점면 어레이(focal plane array)를 포함하고, 셀들의 각각의 하나는 기판의 특정 부분에 광생성(photo-generated) 전하를 축적하기 위한 광센서 예컨대, 포토게이트(photogate), 광도전체 또는 포토다이오드를 포함한다. 각 픽셀 셀은 판독 회로의 부분인 출력 트랜지스터의 게이트에 접속되는, 기판 상에 또는 내에 형성되는 전하 저장 영역을 갖는다. 전하 저장 영역은 플로팅 확산 영역으로 구성될 수 있다. 일부 이미저 회로에서는, 각 픽셀이 광센서로부터 저장 영역에 전하를 전송하는 트랜지스터와, 전하 전송 전에 저장 영역을 미리 정해진 충전 레벨로 리셋하는 하나의 장치(또한 일반적으로는 트랜지스터)와 같은 적어도 하나의 전자 장치를 포함할 수 있다.
CMOS 이미저에서는, 픽셀 셀의 능동 소자가 (1) 광자 대 전하 변환, (2) 이미지 전하의 축적, (3) 저장 영역을 공지된 상태로 리셋, (4) 저장 영역으로의 전하의 전송, (5) 판독용 픽셀의 선택, 및 (6) 저장 영역에서의 전하를 나타내는 신 호의 출력 및 증폭의 기능을 실행한다. 광-전하는 초기 전하 축적 영역에서 저장 영역으로 이동할 때 증폭될 수 있다. 저장 영역에서 전하는 일반적으로 소스 폴로워 출력 트랜지스터에 의해 픽셀 출력 전압으로 변환된다.
상기 논의된 타입의 CMOS 이미저는 예컨대, 참고로 그 전체가 여기에 통합되어 있는, 마이크론 테크놀로지사에 양도된 미국 특허 6,140,630호, 미국 특허 6,376,868호, 미국 특허 6,310,366호, 미국 특허 6,326,652호, 미국 특허 6,204,524호 및 미국 특허 6,333,205호에서 논의된 바와 같이 잘 알려져 있다.
도 1은 종래의 4 트랜지스터(4T) 픽셀(100)과 관련 부하 회로(120)(전류원으로 알려짐)를 도시한 도면이다. 픽셀(100)은 포토다이오드로 도시된 감광 소자(101), 플로팅 확산 영역(C), 및 4개의 트랜지스터: 전송 트랜지스터(111), 리셋 트랜지스터(112), 제1 소스 폴로워 트랜지스터(113) 및 로우 선택 트랜지스터(114)를 포함한다. 픽셀(100)은 전송 트랜지스터(111)의 도전율을 제어하는 TX 제어 신호, 리셋 트랜지스터(112)의 도전율을 제어하는 RS 제어 신호, 및 로우 선택 트랜지스터(114)의 도전율을 제어하는 SEL 제어 신호를 수취한다. 플로팅 확산 영역(C)에서의 전하는 제1 소스 폴로워 트랜지스터(113)의 도전율을 제어한다. 소스 폴로워 트랜지스터(113)의 출력은 로우 선택 트랜지스터(114)를 통해 부하 회로(120)에 제공되어, 로우 선택 트랜지스터(114)가 도통될 때(즉, SEL이 어써트될(asserted) 때), 노드 B에 픽셀 신호를 출력한다.
전송 및 리셋 트랜지스터(111, 112)의 상태는, 플로팅 확산 영역(C)이 전하 집적 기간 동안 감광 소자(101)에 의해 생성되는 광생성 전하를 수신하기 위해 감 광 소자(101)에 연결되는지, 또는 리셋 기간 동안 노드 A로부터 픽셀 파워(Vaapix)의 소스에 연결되는지를 판정한다.
픽셀(100)은 아래와 같이 동작한다. SEL 제어 신호가 로우 선택 트랜지스터(114)를 도통시키도록 어써트된다. 동시에, RS 제어 신호가 어써트되지만, TX 제어 신호는 어써트되지 않는다. 이로 인해, 플로팅 확산 영역(C)이 노드 A에서 픽셀 파워(Vaapix)에 연결되고, 노드 C에서의 전압이 초기 전압으로 리셋된다. 픽셀(100)은 리셋 신호(VRST)를 부하 회로(120)에 출력한다. 노드 B는 로우 선택 트랜지스터(114)와 부하 회로(120) 사이에 연결되고, 픽셀 리셋 전압(VRST)을 샘플 및 홀드하는 샘플 및 홀드 회로(도시 생략)로의 입력으로서의 역할을 한다.
리셋 신호(VRST)가 출력된 후에, RS 제어 신호가 디어써트된다(deasserted). 감광 소자(101)는 입사광에 노출되었고, 전자 집적 기간 동안 입사광의 레벨로 전하를 축적한다. 전하 집적 기간 및 신호 VRST의 출력 후에, TX 제어 신호가 어써트된다. 이로 인해, 플로팅 확산 영역(C)이 감광 소자(101)에 연결된다. 전하는 전송 트랜지스터(111)를 통해 흐르고, 플로팅 확산 영역(C)에서 전압을 감소시킨다. 픽셀(100)은, 노드 B에서 나타나는 포토 신호(VSIG)를 부하 회로(120)에 출력하고, 샘플 및 홀드 회로(도시 생략)에 의해 샘플링된다. 리셋 및 포토 신호(VRST, VSIG)는 전체 픽셀 출력의 다른 성분이다(즉, Voutput=VRST-VSIG).
픽셀(100)은 이클립싱(eclipsing)으로 알려진 왜곡의 한 타입에 영향을 받기 쉽다. 이클립싱은 밝은 광이 픽셀에 입사되더라도, 픽셀이 다크 픽셀에 대응하는 픽셀 신호를 출력할 때 일어나는 왜곡을 일컫는다. 이클립싱은, 픽셀이 밝은 광에 노출될 때 감광 소자(101)가 다량의 광생성 전하를 생성할 수 있기 때문에, 발생할 수 있다. 픽셀(100)이 리셋 신호(VRST)를 출력하는 동안, 집적 기간 진행 중에 감광 소자(101)에 의해 생성되는 광생성 전하의 일부분이 플로팅 확산 노드(C)로 전송 트랜지스터(111)를 넘쳐 흐를 수 있다. 이것이 플로팅 확산 노드에서의 리셋 전압을 감소시키고, 픽셀(100)이 부정확한(즉, 감소된 전압의) 리셋 신호(VRST)를 출력하게 할 수 있다. 이것은 차례로, 리셋 및 포토 신호(VRST, VSIG)가 거의 동일한 전압이 되게 할 수 있다. 예를 들어, 포토 및 리셋 신호(VRST, VSIG)는 각각 대략 0 볼트일 수 있다. 픽셀 출력(VRST-VSIG)은 따라서 다크 픽셀과 통상적으로 관련되는 출력 전압에 대응하는 대략 0 볼트가 될 수 있다.
이클립싱의 효과를 최소화하기 위해 안티-이클립스 회로가 사용될 수 있다. 예를 들어, 이클립스 중에 픽셀의 리셋 전압이 0 볼트를 향해 강하하기 쉽기 때문에, 안티-이클립스 회로는 리셋 신호의 전압 레벨을 모니터할 수 있다. 전압 레벨이 임계 전압 아래로 강하하면, 안티-이클립스 회로는, 이클립싱이 발생할 수 있다고(또는 발생하고 있다고) 판단할 수 있으며, 그 후 리셋 레벨을 정정 전압까지 끌어올림으로써 리셋 신호의 전압 레벨을 정정할 수 있여, 이클립스 효과를 최소화한다.
도 2는 픽셀(100), 그 부하 회로(120) 및 상술한 이클립스 문제를 극복하기 위한 종래의 안티-이클립스 회로(230)를 도시한 도면이다. 안티-이클립스 회로(230)는 스위칭 트랜지스터(232)와 직렬로 연결되는 제2 소스 폴로워 트랜지스터(231)를 포함한다. 스위칭 트랜지스터(232)의 출력은 픽셀(100)의 출력과 병렬 로 부하 회로(120)에(즉, 노드 B에) 연결된다. 제2 소스 폴로워 트랜지스터(231)는 픽셀 파워(Vaapix)에 연결되는 하나의 소스/드레인과 스위칭 트랜지스터(232)에 연결되는 다른 소스/드레인 단자를 갖는다. 제2 소스 폴로워 트랜지스터(231)는 VREF 제어 신호에 의해 바이어스된다. 스위칭 트랜지스터(232)의 도전율은 VRST 신호를 샘플 및 홀드하는 데 사용되는 SHR(샘플 및 홀드 리셋) 제어 신호에 의해 제어된다. VREF 전압 레벨은, 플로팅 확산 영역(C) 상의 전압이 리셋 신호(VRST)가 출력되는 동안 저하되면, 제2 소스 폴로워 트랜지스터(231)가 도통하여 노드 B에서의 전압을 VREF - 제2 소스 폴로워 트랜지스터(231)의 임계 전압까지 끌어올리도록 설정된다. 안티-이클립스 회로(230)의 하나의 제한은 VRST의 가능한 변화에 대해 충분한 마진(margin)을 갖는 것이다. VRST는 리셋 트랜지스터(112)와 소스 폴로워 트랜지스터(113)의 양자의 임계 전압 변화에 영향을 받는다. 또한, 온도 변화, VAA의 전압 변화 및 고레벨의 RS 제어 펄스가 VRST에 영향을 준다. 안티-이클립싱이 필요하지 않게 될 때, 통상 노출 조건에서와 같이, 제2 소스 폴로워 트랜지스터(231)를 통해 흐르는 전류는 안티-이클립스 회로(230)로부터의 어떠한 기여도 회피하기 위해 0이 되어야 한다. 따라서, VREF는, VREF 전압을 감소시키고 안티-이클립싱을 위해 충분한 출력 레벨을 얻는 데 어려움을 초래하는, 최소값 VRST 변화를 전제로 하여 충분히 낮은 전압으로 선택되어야 한다.
따라서, 이미저용의 개량된 안티-이클립스 회로에 대한 필요성 및 요구가 있다.
본 발명의 대표적인 실시예들은, 픽셀 출력 라인에 연결되는 픽셀과, 픽셀 출력 라인 상의 픽셀로부터 픽셀 리셋 전압을 수신하여 저장하고 저장된 픽셀 리셋 전압을 파라미터로서 사용하여, 픽셀 출력 라인 상의 픽셀 리셋 전압을 미리 정해진 최소 전압보다 높게 유지하는 방식으로 출력 라인 상의 리셋 전압 레벨을 제어하는 회로를 포함하는, 안티-이클립스 회로 및 그 회로를 형성하는 방법을 제공한다.
본 발명의 이상 및 다른 이점 및 특징은 첨부하는 도면을 참조하여 아래에 제공되는 대표적인 실시예의 상세한 설명으로부터 더욱 명백해질 것이다.
도 1은 종래의 픽셀 및 관련 부하 회로를 도시하는 도면이다.
도 2는 종래의 픽셀, 종래의 부하 회로 및 종래의 안티-이클립스 회로를 도시하는 도면이다.
도 3A, 3B 및 3C는 본 발명의 3개의 대표적인 실시예에 따라 구성된 픽셀, 부하 회로 및 안티-이클립스 회로를 도시하는 도면이다.
도 4A, 4B 및 4C는 도 3A, 3B 및 3C의 실시예와 관련된 본 발명의 대표적인 실시예의 신호 타이밍 및 파형을 도시하는 타이밍도이다.
도 5는 본 발명에 따르는 안티-이클립스 회로를 포함하는 이미저의 블록도이다.
도 6은 본 발명의 안티-이클립스 회로를 통합한 처리 시스템을 도시하는 도면이다.
이하의 상세한 설명에서는, 본 발명이 실시될 수 있는 특정 실시예의 설명에 의해 도시되고 그 일부를 형성하는 첨부하는 도면에 대한 참조가 이루어진다. 이들 실시예는 당업자가 본 발명을 실시할 수 있도록 충분히 상세히 설명되고, 다른 실시예들이 이용될 수도 있다는 것과, 구조적인, 논리적인 및 전기적인 변형이 본 발명의 사상 및 범위를 벗어남 없이 이루어질 수 있다는 것이 이해될 것이다. 설명한 처리 단계의 진행은 본 발명의 실시예들의 예시이지만, 단계들의 순서가 여기에 나타낸 것으로 제한되지 않고, 반드시 정해진 순서로 발생하는 단계들을 제외하고는 당업자에게 공지된 바와 같이 변경될 수 있다.
용어 "픽셀"은 여기에서 사용되는 바와 같이, 광량자를 전기 신호로 변환하는 포토센서 및 관련 트랜지스터들을 포함하는 광소자 유닛 셀(photo-element unit cell)을 일컫는다. 예시를 위해, 소수의 대표적인 픽셀이 여기에서의 도면 및 설명에 예시되어 있지만, 일반적으로는 다량의 유사한 픽셀의 제조가 동시에 진행한다. 따라서, 아래의 상세한 설명은 제한적 의미로 이해되어서는 안될 것이고, 본 발명의 범위는 첨부하는 청구의 범위에 의해서만 한정된다.
또한, 본 발명이 이하 CMOS 이미저를 참조하여 설명되지만, 본 발명은 리셋된 후 자체로 전송되는 전하를 갖는 저장 노드를 갖는 임의의 고체 이미징 장치에 적용 가능하다. 따라서, 아래의 상세한 설명은 제한적 의미로 이해되어서는 안될 것이고, 본 발명의 범위는 첨부하는 청구의 범위에 의해서만 한정된다.
이하 같은 참조 번호가 같은 구성요소를 나타내는 도면을 참조하면, 도 3A는 픽셀 회로(100), 클립 회로(300) 및 글로벌 멀티플렉스(global multiplex) 회로(350)을 포함하는 본 발명의 제1 실시예를 도시한다. 픽셀 회로(100)는 도 1과 관련하여 설명한 것과 동일하다. 클립 회로(300)는 클립 트랜지스터(310), 클램프 스위치(320), 메모리 커패시터(330), 및 VSLICE_local 노드 D를 포함한다. 글로벌 멀티플렉스 회로(350)는 제1 제어 스위치(351), 제2 제어 스위치(352), 및 제3 제어 스위치(353)를 포함한다. 클립 회로(300)는 노드 B에서 픽셀(100)에 접속된다. 클립 트랜지스터(310)는 그 드레인에서는 Vaapix(노드 A)에 접속되고, 그 소스에서는 클램프 스위치(320)의 제1 단자에, 그에 따라 이미저의 칼럼 라인에 연결된다. 클립 트랜지스터(310)의 게이트는 VSLICE_local 노드 D에 연결된다. 클램프 스위치(320)의 제2 단자도 또한 노드 D에 접속된다. 메모리 커패시터(330)는 하나의 단자에서 노드 D에 연결된다. 메모리 커패시터(330)의 다른 단자는 공통 VSLICE 버스(340)에 접속된다. 글로벌 멀티플렉스 회로(350)는 3개의 제어 스위치(351, 352 및 353)를 통해 VSLICE 버스(340)를 구동시킨다. 3개의 스위치는 각각 신호들 VCL, VSLICE_R 및 VSLICE_S의 전압 출력을 인에이블시키며, 여기에서 VSLICE_R>VCL>VSLICE_S이다. 부하 회로(120)는 부하 트랜지스터(325)로서 표시되고, 부하 트랜지스터(325)의 게이트에 신호 VLN이 접속된다.
도 4A는 도 3A에 도시된 실시예의 대표적인 동작을 나타내고, 도 3A 회로의 동작 중의 리셋 전압(VRST) 레벨을 또한 도시한다. 시간 t0에서, 로우 선택 신호 SEL이 픽셀(100)에 공급되어 픽셀(100)이 선택된다. 리셋 신호(RS)가 펄스화되어 시간 t1에 리셋 트랜지스터(112)에 공급된다. 노드 C에서 전압 Vpix는 VDD(RS 펄 스의 고레벨)-VT-MRS까지 달하고, 여기에서 리셋 트랜지스터(112)의 포화 모드 동작이 취해지며, VT-MRS가 리셋 트랜지스터(112)의 임계 전압이다. Vpix는 Vpix 초기 전압 Vpix(rst)로 설정된다. 픽셀(100)은 아래의 식에 따라 리셋 신호(VRST)를 출력하며, 여기에서 MRD는 소스 폴로워 트랜지스터(113)의 임계 전압이다.
Figure 112008002891394-pct00001
클램프 스위치(320)와 스위치(351)는 CL이 펄스화될 때 시간 t1에서 또한 폐쇄한다. VRST는 클립 회로(300)의 Vslice_local 노드 D에 입력된다. 시간 t2에서, CL은 디어써트되고, 클램프 스위치(320)가 턴 오프하며, 스위치(352)는 SOICE_R이 높게 어써트될 때 폐쇄하여, 노드 D에서 Vslice_local 전압이 아래 식으로 변화한다.
Figure 112008002891394-pct00002
여기에서 메모리 커패시터(330)는 Vslice_local의 노드 D에서의 기생 용량보다 매우 더 크며, ΔVSLICE∼ΔVSLICE_local이다. VSLICE_local(rst)은 클립 회로에서의 VSLICE_R과 등가이고, 리셋 지속기간 동안 Vpixout의 최소 레벨을 판정하고, 이클립스 인공생성물을 방지한다.
Vpixout의 노드 B에 대한 클립 전압은 아래 식이 되고,
Figure 112008002891394-pct00003
여기에서 VT - MSL는 클립 트랜지스터(310)의 임계 전압이다.
SHR이 시간 t3에서 디어써트될 때 외부 메모리(도시 생략)로의 VRST 샘플링에 따라, 시간 t4에서 SLICE_R은 디어써트되어 스위치(352)가 개방되고 SLICE_S는 어써트되어 스위치(353)가 폐쇄된다. 그 후, VSLICE_local 및 클립 전압은 아래 식으로 변화한다.
Figure 112008002891394-pct00004
시간 t5에서, TX가 어써트되고, 전송 트랜지스터(111)는 턴 온하며, 포토다이오드(101)에 축적된 광생성 전하가 포토다이오드(101)에서 플로팅 확산 노드(C)에 전달되어, Vpix 다음에 Vpixout도 강하시킨다. 전하 전송 후의 Vpixout는 VSIG이고, 샘플 및 홀드 신호(SHS)가 시간 t5 및 시간 t6 동안 어써트될 때 다른 외부 메모리(도시 생략)에서 샘플링된다. 광센서(101)에 의해 수집된 전압은 VSIG를 VRST에서 감산함으로써 얻어질 수 있다. 한편, 클립 전압 Vclip(sig)은 픽셀이 포화 상태에 있을 때 바이어스 전류 컷오프를 피하기 위해 최소 Vpixout을 제한한다. 클립 전압은 리셋 트랜지스터(112) 및 소스 폴로워 트랜지스터(113)의 임계 전압들의 모든 VT 변화, 픽셀의 VT-MRS 및 VT-MRD를 포함하는 리셋 전압(VRST)에 의거한다. 따라서, 이들 임계 전압들의 변화는 클립 전압을 설정하기 위해 필요한 마진에 더 이상 영향을 주지 않으므로, 동적 범위가 더 넓어진다. 또한, 온도 드리프트(drift) 및 전원 변화로 인한 VRST의 시간의 흐름에 따른 변화가 무시되어, 그러한 변화 없이 조정을 달성한다.
도 3B는 본 발명의 제2 실시예를 도시한다. 도 3A와 비교할 때, Vaapix 인에이블 트랜지스터(360)가 클립 회로(300')에서 부가적으로 실시된다. Vaapix 인에이블 스위치(360)는 메모리 커패시터(330)를 충전시키는 데 사용되기 때문에 매우 소형이다. 또한, 클램프 스위치(320)의 위치는 클립 트랜지스터(310)의 드레인측으로 변화된다.
도 4B는 도 3B에 도시된 실시예의 대표적인 동작을 나타내고, 회로 동작 중에 결과로 생성되는 VRST 신호를 도시한다. 시간 t0에서, 로우 선택 신호(SEL)가 픽셀(100)에 인가되어 픽셀(100)이 선택된다. 리셋 신호(RS)가 펄스화되고, 충전 신호(SLICE_EN_BAR)가 시간 t1에서 디어써트된다. 신호 CL이 펄스화되기 때문에, 노드 D는 이때 Vaapix 인에이블 트랜지스터(360)를 통해 Vaapix와 접속된다. 시간 t1a에서, 충전 신호(SLICE_EN_BAR)가 어써트되고, Vslice_local 노드 D와 클립 트랜지스터(310)의 드레인 노드는 양자가 Vaapix에서 분리되어, Vslice_local 전압이 클립 트랜지스터(310)를 통해 흐르는 전하에 의해 저하한다. Vpixout 노드 B 전압이 Vslice_local 전압의 저하에 따라 저하되어 VRST에 도달할 때, 클립 회로(300)는 비활성으로 된다. Vpixout이 VRST에서 클립될(clipped) 때, 클립 트랜지스터(310)의 채널 전류가 효과적으로 컷오프되고, Vslice_local에서의 전압이 VRST+VT-MSL로 설정된다. Vslice_local이 충분히 안정되고 난 후, 클램프 스위치(320)가 시간 t2에서 개방하고, VRST+VT-MSL이 Vslice_local 노드 D에 저장된다.
VRST 샘플링 기간에 이어서, 충전 신호(SLICE_EN_BAR)가 시간 t2a에서 턴오프되어 VSLICE 버스(340) 전압이 시간 t2에서 신호 VCL로부터 신호 VSLICE_R로 변 화된 후 클립 회로를 인에이블시킨다. VRST 샘플링 기간 동안 Vpixout 노드의 클립 레벨은 아래 식이 되고,
Figure 112008002891394-pct00005
VT_MSL은 클립 레벨에 더 이상 기여하지 않게 된다. 또한, VSIG 샘플링 기간 동안, 클립 레벨 Vclip(sig)은 아래 식으로 표현될 수 있고, VRST 샘플링 기간 동안 VT_MSL로부터도 기여가 없다.
Figure 112008002891394-pct00006
따라서, 상술한 바와 같은 펄스화된 전력 공급 방법을 사용하여, VT_MSL의 변화가 취소될 수 있어, 클립 회로의 성능을 향상시킨다.
도 3C는 본 발명의 제3 실시예를 도시한다. 도 3B에 도시된 실시예의 구성과 비교하여, 클립 회로(300") 내의 Vpixout 노드 B와 클립 트랜지스터(310) 사이에 DC 전류 스위치(370)가 도입된다. 제2 스위치(370)는 클립 트랜지스터(310)의 드레인 전압이 Vaapix로 구동될 때 개방 상태로 유지되어, 메모리 커패시터(330)의 충전 기간 동안 DC 전류가 흐르지 않게 된다.
도 4C는 도 3C에 도시된 실시예의 대표적인 동작을 나타낸다. 그 동작은 도 4B에 나타낸 것과 동일하며, DC 전류 스위치(370)를 제어하는 부가 신호 SLICE_EN2를 갖는다. SLICE_EN2는 시간 t1a에서 어써트되고 동시에 SLICE_EN_BAR이 어써트되며, SLICE_EN2는 SLICE_EN_BAR이 리어써트될 때 시간 t7에서 디어써트된다. 이 로 인해, 노드 B에서의 전압이 샘플링된 리셋 전압에 영향을 주지 않도록 시간 t1에서 시간 t1a까지 VRST에 유지된다.
각 이미저는 어레이 내에 배열될 수 있거나, 처리 시스템의 부분으로서 있을 수도 있다. 클립 회로(300)와 글로벌 멀티플렉서 회로(350)는 노드 B에서 어레이 내의 각 이미저에 접속되어, 칼럼 라인으로서 기능을 한다.
도 5에서, CMOS 이미저(500)는 어드레스 디코더(515, 525)를 제어하는 제어 회로(530)에 의해 동작되어, 픽셀 판독을 위한 적절한 로우 및 칼럼 라인을 선택한다. 제어 회로(530)는 또한 로우 및 칼럼 드라이버 회로(510, 520)을 제어하여, 선택된 로우 및 칼럼 라인의 구동 트랜지스터에 구동 전압을 인가한다. 클립 회로(300)는 각 칼럼에서 실시된다. 픽셀 출력 신호는 일반적으로 리셋 트랜지스터에 의해 리셋된 후에 저장 영역에서 판독되는 픽셀 리셋 신호(VRST)와, 광생성 전하가 저장 영역으로 전송된 후 저장 영역에서 판독되는 픽셀 이미지 신호(VSIG)를 포함한다. VRST 및 VSIG 신호는 샘플 및 홀드 회로(535)에 의해 샘플링되고, 차동 증폭기(540)에 의해 감산되어 각 픽셀에 대해 차분 신호 VRST-VSIG를 산출한다. VRST-VSIG는 픽셀에 영향을 주는 광량을 나타낸다. 이 차분 신호는 아날로그-디지털 컨버터(545)에 의해 디지털화된다. 디지털화된 픽셀 신호는 이미지 프로세서(550)에 공급되어 디지털 이미지 출력을 형성한다. 디지털화 및 이미지 처리는 이미저 칩 상에 또는 이미저 칩에서 떨어져서 위치할 수 있다. 일부 구성에서는, 차분 신호 VRST-VSIG가 차분 신호로 증폭되어 차동 아날로그-디지털 컨버터에 의해 직접 디지털화될 수 있다.
도 6은 버스(615)를 통해 입/출력(I/O) 장치(610)와 통신하는 마이크로프로세서와 같은 중앙 처리 장치(CPU)(605)를 일반적으로 포함하는 프로세서 기반 시스템(600) 예컨대, 카메라 시스템을 도시한다. 프로세서 기반 시스템(600)은 또한 본 발명의 실시예들 중 어느 것에 따라 구성되는 이미징 장치(500)를 포함한다. 이미저(500)는 또한 버스(615)를 통해 CPU(605)와 통신한다. 프로세서 기반 시스템(600)은 또한 랜덤 액세스 메모리(RAM)(620)를 포함하고, 버스(615)를 통해 또한 통신하는 플래시 메모리와 같은 착탈 가능한 메모리(625)를 포함할 수 있다. 이미저(500)는, 단일 집적 회로 상의 또는 프로세서와 다른 칩 상의 메모리 저장장치와 함께 또는 없이, CPU, 디지털 신호 프로세서, 또는 마이크로프로세서와 같은 프로세서와 조합될 수도 있다.
본 발명의 여러 가지 실시예들을 전하 변환 장치로서 포토다이오드를 사용하여 그리고 4개의 트랜지스터 픽셀의 환경에서 설명하였다. 다른 타입의 광센서 및 픽셀 구조가 이미지 전하를 생성하는 데 사용될 수 있는 것을 이해해야 한다. 본 발명은 또한 CCD(전하 결합 소자) 어레이용의 판독 회로에 사용될 수도 있다. 따라서, 본 발명은 상술하고 예시한 실시예들에 엄격히 제한하고자 하는 의도는 아니다. 아래의 청구의 범위의 사상 및 범위 내에 있는 본 명세서의 실시예에서 설명한 바와 같은 본 발명의 어떠한 변형은 본 발명의 부분으로 고려되어야 한다.

Claims (60)

  1. 픽셀 출력 라인에 연결되는 픽셀; 및
    상기 픽셀 출력 라인에서 상기 픽셀로부터 리셋 전압을 나타내는 전압을 수신하여 저장하고, 상기 저장된 전압을 파라미터로서 사용하여, 상기 픽셀 출력 라인 상의 상기 리셋 전압 레벨을 미리 정해진 최소 전압보다 높게 유지하는 방식으로 상기 출력 라인 상의 리셋 전압 레벨을 제어하는 제어 회로를 포함하고, 상기 제어 회로는,
    저장 커패시터;
    상기 커패시터가 제1 전압을 선택적으로 수신하도록 하는 상기 저장 커패시터에 연결된 제1 스위치;
    부가적인 전압을 상기 커패시터에 스위치 가능하게 인가하는 스위치 가능한 전압원;
    게이트가 상기 저장 커패시터에 연결되어 있고, 상기 출력 라인을 바이어스하여 상기 라인 상의 상기 리셋 전압 레벨을 제어하는 제1 트랜지스터를 포함하는, 이미저.
  2. 삭제
  3. 삭제
  4. 청구항 1에 있어서, 상기 출력 라인은 픽셀 어레이의 칼럼 라인인, 이미저.
  5. 삭제
  6. 삭제
  7. 청구항 1에 있어서, 상기 제1 스위치가 상기 출력 라인을 상기 저장 커패시터에 선택적으로 연결하여 상기 제1 전압이 상기 출력 라인으로부터의 전압인, 이미저.
  8. 청구항 7에 있어서, 상기 스위치 가능한 전압원은,
    복수의 전압원 라인; 및
    상기 커패시터에 선택된 전압원 라인을 선택적으로 연결하는 제2 스위치를 포함하는, 이미저.
  9. 청구항 8에 있어서, 상기 출력 라인은, 상기 픽셀로부터 픽셀 출력 신호를 또한 수신하고, 상기 제2 스위치는 상기 출력 라인이 상기 픽셀 출력 신호를 수신하기 전에, 상기 미리 정해진 최소 전압보다 높은 제1 전압을 갖는 제1 전압 라인을 상기 커패시터에 선택적으로 연결하는, 이미저.
  10. 청구항 7에 있어서, 상기 제1 트랜지스터는 전압 공급 라인에 연결되어, 상기 커패시터 상의 전압에 응답하여 상기 공급 라인으로부터 상기 출력 라인으로의 전압의 인가를 선택적으로 제어하는, 이미저.
  11. 청구항 1에 있어서, 상기 제어 회로는,
    상기 저장 커패시터를 선택적으로 충전하는, 픽셀 전원에 연결된, 제2 트랜지스터를 더 포함하고,
    상기 제1 스위치가 상기 저장 커패시터를 상기 제2 트랜지스터에 선택적으로 연결하는, 이미저.
  12. 청구항 1에 있어서, 상기 제어 회로는,
    상기 저장 커패시터를 선택적으로 충전하는, 픽셀 전원에 연결된, 제2 트랜지스터; 및
    상기 저장 커패시터가 충전되는 동안 전류 흐름에서의 서지(surge)를 방지하는 제2 스위치를 더 포함하고,
    상기 제1 스위치는 상기 저장 커패시터를 상기 제2 트랜지스터에 선택적으로 연결하는, 이미저.
  13. 출력 라인에서 픽셀로부터 리셋 전압을 나타내는 전압을 수신하여 저장하는 단계와, 상기 저장된 전압을 파라미터로서 사용하여, 상기 픽셀 출력 라인 상의 상기 리셋 전압 레벨을 미리 정해진 최소 전압보다 높게 유지하는 방식으로 상기 출력 라인 상의 리셋 전압 레벨을 제어하는 단계를 포함하는, 이미저 제어 방법.
  14. 청구항 13에 있어서, 상기 저장된 전압에 전압을 부가하여 제어 신호를 생성하는 단계를 더 포함하는, 이미저 제어 방법.
  15. 청구항 13에 있어서, 상기 출력 라인에 부가된 전압을 제어하는 단계를 더 포함하는, 이미저 제어 방법.
  16. 청구항 13에 있어서, 상기 출력 라인은 픽셀 어레이의 칼럼 라인인, 이미저 제어 방법.
  17. 청구항 13에 있어서, 상기 픽셀 리셋 전압을 나타내는 전압을 커패시터에 저장하는 단계를 더 포함하는, 이미저 제어 방법.
  18. 청구항 13에 있어서, 상기 저장된 전압에, 수립된 최소 리셋 전압 레벨과 상기 출력 라인 상의 상기 제어된 리셋 전압 레벨 사이의 미리 정해진 차를 유지하기에 충분한 전압을 부가하는 단계를 더 포함하는, 이미저 제어 방법.
  19. 청구항 13에 있어서,
    저장 커패시터에 상기 출력 라인을 선택적으로 연결하는 단계;
    게이트가 상기 저장 커패시터에 연결되어 있는 트랜지스터로 상기 출력 라인을 바이어스하여 상기 라인 상의 상기 리셋 전압 레벨을 제어하는 단계; 및
    스위치 가능한 전압원으로 부가적인 전압을 상기 커패시터에 스위치 가능하게 인가하는 단계를 더 포함하는, 이미저 제어 방법.
  20. 청구항 19에 있어서, 상기 픽셀로부터 픽셀 출력 신호를 수신하고, 상기 출력 라인이 상기 픽셀 출력 신호를 수신하기 전에, 상기 미리 정해진 최소 전압보다 높은 제1 전압을 갖는 제1 전압 라인을 상기 커패시터에 선택적으로 연결하는 단계를 더 포함하는, 이미저 제어 방법.
  21. 청구항 13에 있어서,
    픽셀 전원에 연결된 제1 트랜지스터로 상기 저장 커패시터를 선택적으로 충전하는 단계;
    스위치로 상기 제1 트랜지스터를 상기 저장 커패시터에 선택적으로 연결하는 단계;
    게이트가 상기 저장 커패시터에 연결되는 제2 트랜지스터로 상기 출력 라인을 바이어스하여 상기 리셋 전압 레벨을 제어하는 단계; 및
    스위치 가능한 전압원으로 부가적인 전압을 상기 커패시터에 스위치 가능하게 인가하는 단계를 더 포함하는, 이미저 제어 방법.
  22. 청구항 13에 있어서,
    픽셀 전원에 연결된 제1 트랜지스터로 저장 커패시터를 선택적으로 충전하는 단계;
    스위치로 상기 제1 트랜지스터를 상기 저장 커패시터에 선택적으로 연결하는 단계;
    게이트가 상기 저장 커패시터에 연결되는 제2 트랜지스터로 상기 출력 라인을 바이어스하여 상기 리셋 전압 레벨을 제어하는 단계;
    상기 저장 커패시터가 충전되는 동안 제2 스위치로 전류 흐름에서의 서지를 방지하는 단계; 및
    스위치 가능한 전압원으로 부가적인 전압을 상기 커패시터에 스위치 가능하게 인가하는 단계를 더 포함하는, 이미저 제어 방법.
  23. 복수의 이미저 회로를 포함하는 이미저 어레이로서, 상기 복수의 이미저 회로 중 적어도 하나의 이미저 회로는,
    픽셀 출력 라인에 연결되는 픽셀; 및
    상기 픽셀 출력 라인에서 상기 픽셀로부터 리셋 전압을 나타내는 전압을 수신하여 저장하고, 상기 저장된 전압을 파라미터로서 사용하여, 상기 픽셀 출력 라인 상의 상기 리셋 전압 레벨을 미리 정해진 최소 전압보다 높게 유지하는 방식으로 상기 출력 라인 상의 리셋 전압 레벨을 제어하는 제어 회로를 포함하고, 상기 제어 회로는,
    저장 커패시터;
    상기 커패시터가 제1 전압을 선택적으로 수신하도록 하는 상기 저장 커패시터에 연결된 제1 스위치;
    부가적인 전압을 상기 커패시터에 스위치 가능하게 인가하는 스위치 가능한 전압원;
    게이트가 상기 저장 커패시터에 연결되어 있고, 상기 출력 라인을 바이어스하여 상기 라인 상의 상기 리셋 전압 레벨을 제어하는 제1 트랜지스터를 포함하는, 이미저 어레이.
  24. 삭제
  25. 삭제
  26. 청구항 23에 있어서, 상기 출력 라인은 픽셀 어레이의 칼럼 라인인, 이미저 어레이.
  27. 삭제
  28. 삭제
  29. 청구항 23에 있어서, 상기 제1 스위치는 상기 저장 커패시터에 상기 출력 라인을 선택적으로 연결하여 상기 제1 전압이 상기 출력 라인으로부터의 전압인, 이미저 어레이.
  30. 청구항 29에 있어서, 상기 스위치 가능한 전압원은,
    복수의 전압원 라인; 및
    상기 커패시터에 선택된 전압원 라인을 선택적으로 연결하는 제2 스위치를 포함하는, 이미저 어레이.
  31. 청구항 30에 있어서, 상기 출력 라인은, 상기 픽셀로부터 픽셀 출력 신호를 또한 수신하고, 상기 스위치는 상기 출력 라인이 상기 픽셀 출력 신호를 수신하기 전에, 상기 미리 정해진 최소 전압보다 높은 제1 전압을 갖는 제1 전압 라인을 상 기 커패시터에 선택적으로 연결하는, 이미저 어레이.
  32. 청구항 29에 있어서, 상기 제1 트랜지스터는 전압 공급 라인에 연결되어, 상기 커패시터 상의 전압에 응답하여 상기 공급 라인으로부터 상기 출력 라인으로의 전압의 인가를 선택적으로 제어하는, 이미저 어레이.
  33. 청구항 23에 있어서, 상기 제어 회로는,
    상기 저장 커패시터를 선택적으로 충전하는, 픽셀 전원에 연결된, 제2 트랜지스터를 더 포함하고,
    상기 제1 스위치는 상기 저장 커패시터를 상기 제2 트랜지스터에 선택적으로 연결하는, 이미저 어레이.
  34. 청구항 23에 있어서, 상기 제어 회로는,
    상기 저장 커패시터를 선택적으로 충전하는, 픽셀 전원에 연결된, 제2 트랜지스터; 및
    상기 저장 커패시터가 충전되는 동안 전류 흐름에서의 서지를 방지하는 제2 스위치를 더 포함하고,
    상기 제1 스위치는 상기 저장 커패시터를 상기 제2 트랜지스터에 선택적으로 연결하는, 이미저 어레이.
  35. 프로세서; 및
    상기 프로세서에 전자적으로 연결되고 복수의 이미저 회로를 포함하는 이미저 어레이를 포함하는 처리 시스템으로서, 상기 복수의 이미저 회로 중 적어도 하나의 이미저 회로는,
    픽셀 출력 라인에 연결되는 픽셀; 및
    상기 픽셀 출력 라인에서 상기 픽셀로부터 리셋 전압을 나타내는 전압을 수신하여 저장하고, 상기 저장된 전압을 파라미터로서 사용하여, 상기 픽셀 출력 라인 상의 상기 리셋 전압 레벨을 미리 정해진 최소 전압보다 높게 유지하는 방식으로 상기 출력 라인 상의 리셋 전압 레벨을 제어하는 제어 회로를 포함하고, 상기 제어 회로는,
    저장 커패시터;
    상기 커패시터가 제1 전압을 선택적으로 수신하도록 하는 상기 저장 커패시터에 연결된 제1 스위치;
    부가적인 전압을 상기 커패시터에 스위치 가능하게 인가하는 스위치 가능한 전압원;
    게이트가 상기 저장 커패시터에 연결되어 있고, 상기 출력 라인을 바이어스하여 상기 라인 상의 상기 리셋 전압 레벨을 제어하는 제1 트랜지스터를 포함하는, 처리 시스템.
  36. 삭제
  37. 삭제
  38. 청구항 35에 있어서, 상기 출력 라인은 픽셀 어레이의 칼럼 라인인, 처리 시스템.
  39. 삭제
  40. 삭제
  41. 청구항 35에 있어서, 상기 제1 스위치는 상기 저장 커패시터에 상기 출력 라인을 선택적으로 연결하여 상기 제1 전압이 상기 출력 라인으로부터의 전압인, 처리 시스템.
  42. 청구항 41에 있어서, 상기 스위치 가능한 전압원은,
    복수의 전압원 라인; 및
    상기 커패시터에 선택된 전압원 라인을 선택적으로 연결하는 제2 스위치를 포함하는, 처리 시스템.
  43. 청구항 42에 있어서, 상기 출력 라인은, 상기 픽셀로부터 픽셀 출력 신호를 또한 수신하고, 상기 스위치는 상기 출력 라인이 상기 픽셀 출력 신호를 수신하기 전에, 상기 미리 정해진 최소 전압보다 높은 제1 전압을 갖는 제1 전압 라인을 상기 커패시터에 선택적으로 연결하는, 처리 시스템.
  44. 청구항 41에 있어서, 상기 제1 트랜지스터는 전압 공급 라인에 연결되어, 상기 커패시터 상의 전압에 응답하여 상기 공급 라인으로부터 상기 출력 라인으로의 전압의 인가를 선택적으로 제어하는, 처리 시스템.
  45. 청구항 35에 있어서, 상기 제어 회로는,
    상기 저장 커패시터를 선택적으로 충전하는, 픽셀 전원에 연결된, 제2 트랜지스터를 더 포함하고,
    상기 제1 스위치는 상기 저장 커패시터를 상기 제2 트랜지스터에 선택적으로 연결하는, 처리 시스템.
  46. 청구항 35에 있어서, 상기 제어 회로는,
    상기 저장 커패시터를 선택적으로 충전하는, 픽셀 전원에 연결된, 제2 트랜지스터; 및
    상기 저장 커패시터가 충전되는 동안 전류 흐름에서의 서지를 방지하는 제2 스위치를 더 포함하고,
    상기 제1 스위치는 상기 저장 커패시터를 상기 제2 트랜지스터에 선택적으로 연결하는, 처리 시스템.
  47. 픽셀 출력 라인에 연결되는 픽셀을 형성하는 단계; 및
    상기 픽셀 출력 라인에서 픽셀로부터 리셋 전압을 나타내는 전압을 수신하여 저장하고, 상기 저장된 전압을 파라미터로서 사용하여, 상기 픽셀 출력 라인 상의 상기 리셋 전압 레벨을 미리 정해진 최소 전압보다 높게 유지하는 방식으로 상기 출력 라인 상의 리셋 전압 레벨을 제어하는 제어 회로를 형성하는 단계를 포함하는, 이미저 픽셀 형성 방법.
  48. 청구항 47에 있어서, 상기 제어 회로를 형성하는 단계는, 상기 저장된 전압에 전압을 부가하여 제어 신호를 생성하는 전압 공급부를 형성하는 단계를 더 포함하는, 이미저 픽셀 형성 방법.
  49. 청구항 47에 있어서, 상기 제어 회로를 형성하는 단계는, 상기 출력 라인에 부가된 전압을 제어하는 전압 제어부를 형성하는 단계를 더 포함하는, 이미저 픽셀 형성 방법.
  50. 청구항 47에 있어서, 상기 제어 회로를 형성하는 단계는, 상기 출력 라인을 픽셀 어레이의 칼럼 라인으로서 형성하는 단계를 더 포함하는, 이미저 픽셀 형성 방법.
  51. 청구항 47에 있어서, 상기 제어 회로를 형성하는 단계는, 상기 픽셀 리셋 전압을 나타내는 전압을 저장하는 커패시터를 형성하는 단계를 더 포함하는, 이미저 픽셀 형성 방법.
  52. 청구항 47에 있어서, 상기 제어 회로를 형성하는 단계는, 상기 저장된 전압에, 수립된 최소 리셋 전압 레벨과 상기 출력 라인 상의 상기 제어된 리셋 전압 사이의 미리 정해진 차를 유지하기에 충분한 전압을 부가하는 전압 유지부를 형성하는 단계를 더 포함하는, 이미저 픽셀 형성 방법.
  53. 청구항 47에 있어서, 상기 제어 회로를 형성하는 단계는,
    저장 커패시터를 형성하는 단계;
    상기 저장 커패시터에 상기 출력 라인을 선택적으로 연결하는 제1 스위치를 형성하는 단계;
    게이트가 상기 저장 커패시터에 연결되어 있고, 상기 출력 라인을 바이어스하여 상기 라인 상의 리셋 전압 레벨을 제어하는 트랜지스터를 형성하는 단계; 및
    부가적인 전압을 상기 커패시터에 스위치 가능하게 인가하는 스위치 가능한 전압원을 형성하는 단계를 포함하는, 이미저 픽셀 형성 방법.
  54. 청구항 53에 있어서, 상기 스위치 가능한 전압원을 형성하는 단계는,
    복수의 전압원 라인을 형성하는 단계; 및
    상기 커패시터에 선택된 전압원 라인을 선택적으로 연결하는 제2 스위치를 형성하는 단계를 포함하는, 이미저 픽셀 형성 방법.
  55. 청구항 54에 있어서, 상기 출력 라인은 상기 픽셀로부터 픽셀 출력 신호를 수신하도록 형성되고, 상기 제2 스위치는 상기 출력 라인이 상기 픽셀 출력 신호를 수신하기 전에, 상기 미리 정해진 최소 전압보다 높은 제1 전압을 갖는 제1 전압 라인을 상기 커패시터에 선택적으로 연결하도록 형성되는, 이미저 픽셀 형성 방법.
  56. 청구항 53에 있어서, 상기 트랜지스터를 형성하는 단계는, 전압 공급 라인에 연결되어, 상기 커패시터 상의 전압에 응답하여 상기 공급 라인으로부터 상기 출력 라인으로의 전압의 인가를 선택적으로 제어하도록 상기 트랜지스터를 형성하는 단계를 더 포함하는, 이미저 픽셀 형성 방법.
  57. 청구항 47에 있어서, 상기 제어 회로를 형성하는 단계는,
    저장 커패시터를 형성하는 단계;
    픽셀 전원을 사용하여 상기 저장 커패시터를 선택적으로 충전하는 제1 트랜지스터를 형성하는 단계;
    상기 제1 트랜지스터를 상기 저장 커패시터에 선택적으로 연결하는 스위치를 형성하는 단계;
    게이트가 상기 저장 커패시터에 연결되고, 상기 출력 라인을 바이어스하여 상기 라인 상의 상기 리셋 전압 레벨을 제어하는 제2 트랜지스터를 형성하는 단계; 및
    부가적인 전압을 상기 커패시터에 스위치 가능하게 인가하는 스위치 가능한 전압원을 형성하는 단계를 더 포함하는, 이미저 픽셀 형성 방법.
  58. 청구항 47에 있어서, 상기 제어 회로를 형성하는 단계는,
    저장 커패시터를 형성하는 단계;
    픽셀 전원을 사용하여 상기 저장 커패시터를 선택적으로 충전하는 제1 트랜지스터를 형성하는 단계;
    상기 제1 트랜지스터를 상기 저장 커패시터에 선택적으로 연결하는 제1 스위치를 형성하는 단계;
    게이트가 상기 저장 커패시터에 연결되고, 상기 출력 라인을 바이어스하여 상기 라인 상의 상기 리셋 전압 레벨을 제어하는 제2 트랜지스터를 형성하는 단계;
    상기 저장 커패시터가 충전되는 동안 전류 흐름에서의 서지를 방지하는 제2 스위치를 형성하는 단계; 및
    부가적인 전압을 상기 커패시터에 스위치 가능하게 인가하는 스위치 가능한 전압원을 형성하는 단계를 더 포함하는, 이미저 픽셀 형성 방법.
  59. 픽셀 리셋 전압을 공급하는 픽셀; 및
    상기 픽셀 리셋 전압을 모니터하고, 상기 모니터된 픽셀 리셋 전압에 응답하여, 공칭 전압에서 시작한 후 상기 픽셀의 출력이 판독될 때까지 미리 정해진 최소 전압보다 높게 차분을 유지하도록 증가하는 파형을 갖는 전압을 라인 상에 생성하는 제어 회로를 포함하는, 이미저.
  60. 픽셀 리셋 전압을 공급하는 단계; 및
    상기 픽셀 리셋 전압을 모니터하고, 상기 모니터된 픽셀 리셋 전압에 응답하여, 공칭 전압에서 시작한 후 출력이 판독될 때까지 미리 정해진 최소 전압보다 높게 차분을 유지하도록 증가하는 파형을 갖는 전압을 라인 상에 생성하는 단계를 포함하는, 이미저 제어 방법.
KR1020087001042A 2005-06-14 2006-06-14 픽셀 개별 안티-이클립스 회로 및 그 동작 방법 KR101069524B1 (ko)

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JPJP-P-2005-00173861 2005-06-14
PCT/US2006/023437 WO2006138533A1 (en) 2005-06-14 2006-06-14 Pixel individual ant-eclipse circuit and its operation manner

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10171761B2 (en) 2015-04-03 2019-01-01 Sony Corporation Solid-state imaging device and electronic device

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4534804B2 (ja) * 2005-03-09 2010-09-01 ソニー株式会社 撮像デバイス
FR2914499B1 (fr) * 2007-04-02 2009-05-29 St Microelectronics Sa Procede et circuit d'obtention d'un echantillon dans un capteur d'images
JP4935486B2 (ja) * 2007-04-23 2012-05-23 ソニー株式会社 固体撮像装置、固体撮像装置の駆動方法、固体撮像装置の信号処理方法および撮像装置
KR100873580B1 (ko) 2007-07-10 2008-12-11 주식회사 오킨스전자 평판 엑스선 검사 장치
KR101344441B1 (ko) * 2007-07-16 2013-12-23 삼성전자 주식회사 이미지 센서 및 그 제조 방법
JP2009038531A (ja) * 2007-07-31 2009-02-19 Panasonic Corp 固体撮像装置及びその駆動方法
WO2009050591A2 (en) * 2007-09-05 2009-04-23 Hiok Nam Tay Wide dynamic range cmos image sensor
JP4685120B2 (ja) 2008-02-13 2011-05-18 キヤノン株式会社 光電変換装置及び撮像システム
JP2010093498A (ja) * 2008-10-07 2010-04-22 Olympus Corp 固体撮像装置
US8389319B2 (en) * 2009-07-31 2013-03-05 Sri International SOI-based CMOS imagers employing flash gate/chemisorption processing
JP5258806B2 (ja) * 2010-02-02 2013-08-07 キヤノン株式会社 光電変換装置
JP5506450B2 (ja) * 2010-02-24 2014-05-28 キヤノン株式会社 固体撮像装置及び固体撮像装置の駆動方法
JP6370135B2 (ja) * 2014-07-02 2018-08-08 キヤノン株式会社 撮像装置、撮像システム、撮像装置の駆動方法
US9826180B2 (en) * 2015-10-30 2017-11-21 Sony Semiconductor Solutions Corporation Sample-and-hold circuit with black sun control
US10523885B2 (en) * 2016-12-20 2019-12-31 Foveon, Inc. Column line clamp circuit for imaging array
US9973717B1 (en) 2016-12-28 2018-05-15 Semiconductor Components Industries, Llc Image sensors with anti-eclipse circuitry
US10630926B2 (en) * 2017-06-03 2020-04-21 Himax Imaging Limited Anti-eclipse circuit and related imager
US10582138B2 (en) 2017-09-22 2020-03-03 Semiconductor Components Industries, Llc Image sensors with dual conversion gain pixels and anti-eclipse circuitry
JP2022105924A (ja) * 2021-01-05 2022-07-15 ソニーセミコンダクタソリューションズ株式会社 撮像装置および測距システム
KR20230084940A (ko) * 2021-12-06 2023-06-13 삼성전자주식회사 이미지 센서 장치 및 그것의 동작 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040036783A1 (en) 2002-08-22 2004-02-26 Barna Sandor L. Asymmetric comparator for use in pixel oversaturation detection
US6803958B1 (en) 1999-03-09 2004-10-12 Micron Technology, Inc. Apparatus and method for eliminating artifacts in active pixel sensor (APS) imagers

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5289118A (en) * 1991-02-01 1994-02-22 Data I/O Corporation Programmer/tester with electronically switched bypass capacitor
US6140630A (en) 1998-10-14 2000-10-31 Micron Technology, Inc. Vcc pump for CMOS imagers
US6376868B1 (en) 1999-06-15 2002-04-23 Micron Technology, Inc. Multi-layered gate for a CMOS imager
US6310366B1 (en) 1999-06-16 2001-10-30 Micron Technology, Inc. Retrograde well structure for a CMOS imager
US6326652B1 (en) 1999-06-18 2001-12-04 Micron Technology, Inc., CMOS imager with a self-aligned buried contact
US6204524B1 (en) 1999-07-14 2001-03-20 Micron Technology, Inc. CMOS imager with storage capacitor
US6333205B1 (en) 1999-08-16 2001-12-25 Micron Technology, Inc. CMOS imager with selectively silicided gates
JP4187502B2 (ja) * 2002-07-25 2008-11-26 富士通マイクロエレクトロニクス株式会社 画質を向上させたイメージセンサ
US7477298B2 (en) 2004-08-30 2009-01-13 Micron Technology, Inc. Anti-eclipsing circuit for image sensors
US7659928B2 (en) * 2005-04-21 2010-02-09 Aptina Imaging Corporation Apparatus and method for providing anti-eclipse operation for imaging sensors
US7872682B2 (en) * 2005-05-10 2011-01-18 Micron Technology, Inc. Eclipse elimination by monitoring the pixel signal level

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6803958B1 (en) 1999-03-09 2004-10-12 Micron Technology, Inc. Apparatus and method for eliminating artifacts in active pixel sensor (APS) imagers
US20040036783A1 (en) 2002-08-22 2004-02-26 Barna Sandor L. Asymmetric comparator for use in pixel oversaturation detection

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10171761B2 (en) 2015-04-03 2019-01-01 Sony Corporation Solid-state imaging device and electronic device

Also Published As

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